JPH0626336B2 - 制御リンク - Google Patents

Description

【発明の詳細な説明】 Ａ．産業上の利用分野 本発明は、制御装置と前記制御装置に接続された装置と
の間での信号の確実な伝送に特に適合した装置およびプ
ロトコルを含む、通信リンクに関するものである。

本発明は、簡単なプロトコル（並列バス）を使用した高
速であるが短いリンクと、複雑なプロトコルを使用した
長距離の直列リンクの、中間のリンクを提供する。

Ｂ．従来技術およびその問題点 通信手段は大別すると以下の２種類にに分類される。

−並列形でデータを転送できるバス。

これらのバスには、データ線（たとえば、ハーフワード
ごとの転送用の１６本の線）およびプロトコルを支援す
るための制御線が含まれる。バスは、限られた距離にわ
たって高速のデータ転送を必要とするアプリケーション
によく適している。

しかし、このタイプは、線の数が多く（たとえば、３０
本）、各通信部分を接続するポートが高くつく。一方、
バスで使用されるプロトコルは一般に簡単である。

−直列形でデータを転送できる直列リンク。

大きな距離にわたってもっと中程度の速度で通信するの
に、１つまたは２つのリンク（すなわち、２本または４
本の線）しか必要でない。しかし、あらゆる制御情報お
よびデータ情報が同じリンクを介して伝送されるので、
複雑なプロトコルが必要であり（ＨＤＬＣプロトコル
等）、したがって各通信部分を接続するポートはやはり
高くつく。

上記のどちらの解決法も、制御装置と装置の間の制御リ
ンクの場合には、技術的にも経済的にも適していない。

実際には、そのような場合、幾つかの要件を満たさなけ
ればならない。すなわち、少量の情報を制御装置と装置
の間で中程度の距離にわたって、中程度の伝送速度で、
非常に確実に交換しなければならない。

したがって、本発明の一目的は、各装置ポートが余り複
雑でなく、リンクが限られた数の線のみを含む、簡単な
制御リンク構造を提供することである。

本発明のもう一つの目的は、各装置が２地点間構成(poi
nt-to-point configuration)または分岐構成(multi-poi
nt configuration)で接続でき、かつ制御装置からリン
ク全体を効率的にテストすることができ、したがって信
頼性が高くなった制御リンク構造を提供することであ
る。

Ｃ．問題点を解決するための手段 この目的を達成するため、制御装置と該制御装置に接続
された複数の装置との間でデータを交換するための本発
明の制御リンクは、（ａ）装置に要求を送るための要求
線と、（ｂ）装置からの応答を受け取るための肯定応答
線と、（ｃ）装置へデータを送るための第１のデータ線
と、（ｄ）装置からのデータを受け取るための第２のデ
ータ線と、（ｅ）レジスタ手段と、（ｆ）要求があった
際に、上記レジスタ手段を介して上記第１および第２の
データ線を接続する接続手段と、を有することを特徴と
している。

さらに、制御装置と該制御装置に接続された複数の装置
との間でデータを交換するため、装置に要求を送るため
の要求線と、装置からの応答を受け取るための肯定応答
線と、装置へデータを送るための第１のデータ線と、装
置からのデータを受け取るための第２のデータ線と、レ
ジスタ手段と、要求があった際に上記レジスタ手段を介
して上記第１および第２のデータ線を接続する接続手段
と、を有する制御リンクにおける本発明の伝送方法は、
（ａ）装置のアドレスおよび該装置内の所与の資源のア
ドレスを有するコマンドフィールドを含むＮビットワー
ドを上記レジスタ手段を介して上記制御装置から上記装
置に送り、一方、第１の状況ワードを上記レジスタ手段
を介して上記装置から上記制御装置に送るステップと、
（ｂ）上記装置が上記コマンドフィールドに含まれてい
るコマンドを検査しおよび実行して、第２の状況ワード
を上記レジスタ手段を介して上記装置から上記制御装置
に送るステップと、 を有することを特徴としている。

実施例によれば、制御装置は専用分岐制御リンクによっ
て各装置に接続されるが、装置側から見れば、装置制御
リンク（ＤＣＬ）は、一定の構造を有し、以下のものを
含む。

−装置１台ごとに２本の制御線（要求、肯定応答）、 −直列２重データ伝送用の２本のデータ線、 −クロック線。

２地点間構成（第２図参照）は、１つのリンク当りの装
置の数が１である、制御リンクの特定の構成にすぎない
ことに留意されたい。いずれにせよ、装置の数がどうで
あれ、装置ポートは同じである。

分岐構成では、制御装置および複数の装置のそれぞれの
データ線がループ状に接続され、制御装置および各装置
は、伝送ループを獲得するために前記データ線に接続で
きるＮビット・シフト・レジスタを含んでいる。制御装
置の要求に応じて、特定の装置がそのＮビット・シフト
・レジスタを前記ループに接続する。

したがって、伝送原理は、制御装置のＮビット・シフト
・レジスタの内容と、制御装置と通信すべき装置の内容
とを交換するということである。

したがって、制御装置から供給されるＮ個の刻時パルス
で、前記の両シフト・レジスタに含まれるＮビットが交
換される。

リンクで使用されるプロトコルは２つのフェーズ（１お
よび２）を含み、各フェーズ中にＮビットの情報が交換
される。

２つのフェーズは所定の時間間隔で分離され、その間隔
の間に、制御装置は、第１のフェーズが完了したことを
確認する。

Ｄ．実施例 第１図は、制御装置（１０）と、この制御装置によって
制御される複数の装置（１８）を示し、前記制御は、本
発明で説明する複数の制御リンク（１６）によって前記
装置に接続された装置制御アダプタ（ＤＣＡ）（１４）
を介して行なわれる。

装置制御アダプタ（１４）は制御装置（１０）の通信部
部であり、制御プロセッサ（１２）によって駆動され
る。したがって、制御装置アダプタ（１４）は通常の方
式で、たとえば、並列バスを介して、制御プロセッサ１
２にリンクされる。

装置（１８）は一般にカード（２０）上に実現される
が、複数の装置を共通の物理エンティティ（たとえば、
カード（２４）、より一般には、現場交換可能ユニッ
ト）上に実現することもでき、分岐構成(multi-point c
onfiguration)で接続されたそれらの装置に対して単一
の制御リンク（１６）が使用される。前記共通物理エン
ティティは、第１図では破線で表わされている。

話を簡単にするため、以下の説明では、制御装置（１
０）はただ１つの制御リンク（１６）によって装置に接
続されているものと仮定し、ただ１つのＤＣＡ部分（２
２）、ただ１つの装置ポート（２６）およびただ１つの
制御リンク（１６）について説明することとする。

第２図には、本発明による制御リンク（１６）の構造を
示す。最も簡単な場合、すなわち、２地点間構成(point
-to-point configuration)で、ＤＣＡポート（２２）が
装置ポート（２６）を介して、単一リンク（１６）によ
って唯一の装置（図示せず）に接続されている場合につ
いて示してある。制御リンク（１６）は基本的に、それ
ぞれ「要求」信号、「ＤＣＡデータ」信号および「クロ
ック」信号を送る３本の引出し線（３０、３４、３８）
と、それぞ「肯定応答」信号および「装置データ」信号
を伝送する２本の引込み線（３２、３６）を含んでい
る。

要求線（３０）がＤＣＡによって活動化されない限り、
「ＤＣＡデータ」線（３４）は「装置データ」線（３
６）に（破線４０で示すように）循環して、ループ（７
４）を形成する。

後で説明するように、前記装置が活動状態の要求信号を
受け取ると、装置の内部シフト・レジスタ手段が前記ル
ープに接続される。

やはり後で説明するように、各装置は非常に簡単であ
り、制御装置の要求があるときだけ、制御装置とデータ
を交換するように設計されている。

装置は、制御装置のＤＣＡが送った要求信号を受け取る
と、どの初期接続手順プロトコルでも同じく、その装置
ポート（２６）を介して、「肯定応答」信号を返送す
る。

ＤＣＡ（１４）がデータの交換を許可すると、ＤＣＡは
線（３８）を介してクロック・パルスを装置ポートに送
り、それぞれ線（３４）または（３６）を介して、デー
タ・ワードの連続ビットを同期的に送信または受信す
る。

しかし、大部分の場合は、第３図に示すように、制御装
置のＤＣＡポート（２２）は単一の制御リンク（１６）
によって複数の装置に接続されている。そのような場
合、制御リンク（１６）は分岐リンクである。すなわ
ち、各装置が専用の要求線（３０ａ、３０ｂ、３０ｃ）
を介してその装置ポート（２６ａ、２６ｂ、２６ｃ）に
よってＤＣＡポート（２２）に接続されるという意味で
あり、したがって異なる要求信号が並列バスを形成して
いる。

その反対に、データ線（３４、３６）は直列伝送リンク
を形成するように接続されている。さらに正確に言う
と、それらのデータ線「ＤＣＡデータ」および「装置デ
ータ」に関して、ＤＣＡポート（２２）および装置ポー
ト（２６ａ、ｂ、ｃ）は、線（３４、４０、３６）とＤ
ＣＡ（１４）および装置（１８）のシフト・レジスタ手
段（図示せず）とを含むループ（７４）に接続されてい
る。

このループでは、ＤＣＡのデータ・アウト（ＤＯ）ポー
トが第１の装置ポート（２６ａ）のデータ・イン（Ｄ
Ｉ）ポートに接続され、ＤＣＡのデータ・イン（ＤＩ）
ポートがループ内の最後の装置ポート（２６ｃ）のデー
タ・アウト（ＤＯ）ポートに接続されている。

さらに、ループの中間位置に接続されている装置ポート
（２６ｂ）は、そのデータ・イン・ポートが先行する装
置ポート（２６ａ）のデータ・アウト・ポートに接続さ
れ、そのデータ・アウト・ポートがループ内の後続の装
置ポート（２６ｃ）に接続されている。

さらに、ある装置のデータ・イン・ポートとデータ・ア
ウト・ポートの間に配置された特定の装置ポートの内部
レジスタ（図示せず）は必ずしもループに接続されてい
るとは限らず、後述の適当な手段によって個別に前記ル
ープに接続できるにすぎない。特定の装置に充てられか
つ制御装置によってそこに転送される要求信号を受け取
ったときだけ、その装置の内部のデータ・レジスタが実
際にループに接続される。

このことを第３図に破線（４０）で示し、その例につい
ては、後で第５図に関して説明する。

第３図に示すリンクの分岐構成では、全ての装置の肯定
応答線はたとえばドットオア(dot-OR)で構成するのが好
ましく、したがって、唯一の肯定応答信号が線（３２）
によってＤＣＡポート（２２）に供給される。

同様に、出てゆくクロック信号（ＤＣＡポートに関し
て）は各装置ポート（２６ａ、ｂ、ｃ）に並列に印加さ
れる。

第４図には、制御リンク（１６）と制御装置（１０）と
装置（１８）の概略構造を示す。その要求線（３０）が
非活動状態である間、装置ポート（２６）はそのデータ
・イン線（「ＤＣＡデータ」）をそのデータ・アウト線
（「装置データ」）に循環させる。これにより、後で説
明するように、ＤＣＡ内に置かれた適当なテスト手段に
よる永続的なリンク・テストが可能になる。データ・イ
ン線（ＤＩ）をデータ・アウト線（ＤＯ）に循環させる
には、線（３０）を介して供給される要求信号に応答す
る、（後で第５図に関して詳述する）ゲート論理（４
６）を用いる。前記２本の線の接続はここでは簡単に破
線（４７）で示してある。

さらに、ＤＣＡ（１４）および装置（１８）は共に、Ｎ
ビットのシフト・レジスタ（４２）および（４４）を含
んでいる。

この伝送の原理は、破線（４７）で表わした接続が開の
とき、ＤＣＡ（１４）からクロック線（３８）を介して
供給されるＮ個のクロック・パルスによる前記２つのシ
フト・レジスタの内容を交換するということである。

要求線（３０）がＤＣＡによって活動化されたとき、伝
送が開始する。装置（１８）は次にそれ自体の刻時シス
テム（図示せず）でその内部処理を停止して、データ・
イン−データ・アウト循環を開にし（接続４７が開）、
さらに肯定応答線（３２）を活動化して、ＤＣＡからデ
ータおよびクロックを受け取る準備ができていることを
示さねばならない。

実際、Ｎビット・ワードを制御装置および各装置が交換
しなければならないので、まず前記ワードを、それぞれ
のＮビット・シフト・レジスタ（４２）および（４４）
に内部的に送り、そこにロードしなければならない。

このことは、制御装置側でバス（６３）によって行なわ
れる。Ｎビット・シフト・レジスタ（４２）と制御装置
のプロセッサ（１２）の間で情報をただ伝送するだけで
よい。

第４図には、さらに、プロセッサ（１２）とＤＣＡシフ
ト・レジスタ（４２）の間でバス（６３）を介して交換
されるデータが、バス（６８）を介して、ＤＣＡ制御論
理回路（６０）（第６図に詳しく示す）にも送られるこ
とも示されている。この回路は、線（３８）を介してシ
フト・レジスタ（４２、４４）に転送されるクロック信
号、および要求信号を内部的に発生する。

要求信号は複数の装置に連続的に送らなければならない
ので、多重化論理（６９）によって多重化される。

第４図には、さらにバス（５５）、線（５９）および線
（５７）を示すが、これらはそれぞれ、同じリンク（１
６）によって制御装置に接続された他の装置（図示せ
ず）に向けて多重化される要求信号、これらの装置に向
けて駆動されるクロック線、および前記装置から線（３
２）を介して制御装置に向けられた肯定応答線に応答す
る。

さらに、ＤＣＡ（１４）が追加リンクによって追加の装
置（図示せず）に接続される場合は、出「ＤＣＡデー
タ」線（３４）および「装置データ」線（３６）が多重
化論理（６９）およびワイヤ（６５、６７）によって前
記装置に向けて多重化される。

装置シフト・レジスタ（４４）は２つの主フィールド、
すなわち、データ・フィールド（７０）およびコマンド
または状況フィールド（７２）を含むことに留意された
い。これらのフィールドの機能については、本制御リン
クにおける伝送プロトコルについての説明と関連して後
で説明する。

装置側では、バス（６３）の機能と同じ機能が、一方で
は、装置の内部資源（たとえば、レジスタ）（５６、４
８）に並列に接続されたデータ・バス（５０）によって
実行され、他方では、バス（４８、５４）および装置制
御論理（５２）によって実行される。

したがって、装置の資源（５６、５８）から読み取るべ
きデータ、またはこれらの資源に書き込むべきデータ
が、データ・バス（５０）を介して送られる。

特定の資源（５６、５８）がバス（５４）上の信号によ
って選択され使用可能にされる。これらの信号は、装置
制御論理（５２）（第５図に関して後で詳述する）によ
ってバス（４８）上のコマンド・ビットから導出され
る。

第５図に、各装置ポート（２６）の内部構造をさらに詳
細に示す。

したがって、接続（４７）を開閉するゲート論理（４
６）（第４図）では、第５図に詳細に示すように、ＤＣ
Ａデータ線（３４）と装置データ線（３６）で実現され
るループに埋め込まれた「２ＡＮＤ／ＯＲ」回路から構
成することが好ましく、装置が要求信号を受け取ったと
き、装置のシフト・レジスタ（４４）を前記ループ（７
４）に接続する。

したがって、線（３０）上で得られる要求信号がＡＮＤ
ゲート（７８）に供給され、ＡＮＤゲート（７８）はま
た、ループ（７４）を介して供給される装置シフト・レ
ジスタ（４４）の出力をも受け取る。

さらに、同じ要求信号がインバータ（７９）で反転され
て、もう１つのＡＮＤゲート（８０）に供給され、ＡＮ
Ｄゲート（８０）はまた、「ＤＣＡデータ」線（３４）
に存在する信号をも受け取る。上記の両ＡＮＤゲートの
出力がＯＲゲート（７６）で論理和され、その出力が装
置データ線（３６）に供給される。

したがって、要求信号が低である限り、装置シフト・レ
ジスタ（４４）の出力は装置データ線（３６）から切り
離されたままであり、ＤＣＡデータ線（３４）が装置デ
ータ線（３６）に直接循環する。しかし、装置が受け取
る要求信号が高になると（正の論理で）、要求信号はＡ
ＮＤゲート（７８）およびＯＲゲート（７６）を介して
装置シフト・レジスタ（４４）の出力をゲート制御し
て、線（３８）を介して前記ＤＣＡから伝送されたＮ個
のクロック・パルスを装置が受け取ったとき、前記シフ
ト・レジスタ（４４）の内容がＤＣＡに伝送できるよう
にする。

前述のように、データ・フィールド（７０）は並列内部
バス（５０）を用いて内部装置資源（すなわち、レジス
タ）（１１８）と通信しなければならない。

ただし、特定の装置資源（１１８）は、まず選択回路
（１１４）によって選択された場合、および、データ・
フィールド（７０）からデータを読み取る、またはデー
タ・フィールド（７０）にデータを書き込むことを制御
論理回路（１０２）から許された場合にだけ、装置シフ
ト・レジスタ（４４）のデータ・フィールド（７０）と
通信すことができる。

選択回路（１１４）は、装置シフト・レジスタ（４４）
のコマンド・フィールド（７２）によって供給された装
置資源（１１８）のアドレスを複号し、したがって、そ
の出力線（１１６）上に適当な「選択」信号を発生し
て、読取りまたは書込みを行なうべき適切な資源（１１
８）を選択する。

さらに、各装置は、バス（８６）で装置シフト・レジス
タのコマンド・フィールド（７２）に接続された「パリ
ティ検査回路」（１０８）、「有効アドレス検査回路」
（１１０）および「有効コマンド検査回路」（１１２）
を備えている。

実際には、これらの検査回路は非常に簡単な組合せ回路
であり、それらの目的は、資源のアドレスおよびコマン
ド・フィールド（７２）に含まれるコマンドが、対応す
る資源の送られたアドレスと合致すること、およびコマ
ンドまたはデータ・ワードあるいはその両方のパリティ
が正しいことの確認である。したがって、前記の簡単な
検査回路（少数のＡＮＤ／ＯＲゲートの組合せ）につい
てはこれ以上詳述しない。

上記条件の１つが真でない場合は、検査回路（１０８、
１１０、１１２）は、制御信号を発生し、それがそれぞ
れ線（８８、９０、１００）を介して装置プロトコル制
御論理回路（１０２）に送られる装置プロトコル制御論
理回路（１０２）はさらに線（８２）を介して、読取り
／書込みインジケータに対応するコマンド・フィールド
（７２）のビットを受け取る。このインジケータは、装
置プロトコル制御論理（１０２）内部で、線（１２０、
１２２）を介して装置資源（１１８）に印加される読取
りまたは書込みコマンドを多重化するために使用され
る。

本実施例によれば、装置からＤＣＡに送られるフェーズ
１状況ワードおよびフェーズ２状況ワードにそれぞれ対
応する２つの伝送フェーズの使用により、伝送の信頼性
に関して重要な利点がもたらされる。それらのフェーズ
については後述する。

しかし、制御リンク上での各伝送に先立って、フェーズ
１状況ワードまたはフェーズ２状況ワードをそれぞれ２
つのレジスタ（１０６、１０４）から装置レジスタ（４
４）のコマンド・フィールドまたは状況フィールド（７
２）にロードしなければならない。これらの状況ワード
は、適当な時機にプロトコル制御論理回路（１０２）か
ら対応するレジスタ（１０６、１０４）にコマンドＬ１
またはＬ２がロードされたとき、バス（８４）を介して
装置シフト・レジスタ（４４）にロードされる。

装置プロトコル制御論理回路（１０２）は、タイマ（図
示せず）および簡単な論理を含む非常に簡単な順次回路
であり、要求信号を受け取ったとき、肯定応答、Ｌ１
（ロード・フェーズ１状況）、Ｌ２（ロード・フェーズ
２状況）、読取り（Ｒ）、書込み（Ｗ）等の信号を発生
するだけでよいことに留意されたい。それらの信号は、
本制御リンクの動作プロトコルに関して第９図ないし第
１２図を参照して説明する順序で発生される。

第６図にＤＣＡ（１４）をさらに詳細に示す。図をさら
に簡単にするため、バスを単一線で表わしてある。

両方向バス（６３ａ）を介してＤＣＡシフト・レジスタ
のデータ・フィールド（７０）とプロセッサの間で、ま
たバス（６３ｂ、６８、７１）を介してコマンド・フィ
ールド（７２）とプロセッサの間でデータが交換され
る。データは、プロセッサ（図示せず）からコマンド・
フィールド（７２）に送られると、ＤＣＡ制御論理（６
０）（破線ブロック）中に含まれているコマンド・レジ
スタ（２０２）によってラッチされ、データはバス（６
３ｂ）を介して再びフィールド（７２）からプロセッサ
に読み込むことができるようになる。

ＤＣＡ制御論理（６０）はさらに、バス（６３ａ、６３
ｂ）を介してデータおよびコマンド・ビットを受け取る
パリティ検査回路（２００）を含んでいる。パリティ・
エラーが発生すると、線（７７）を介してタイマ（図示
せず）と簡単な組合せ論理とを含むＤＣＡプロトコル制
御論理回路（２１２）に知らされる。

さらに、バス（６８）の一部分を介して送られる装置ア
ドレス・ビットはバス（７３）を介してアドレス比較回
路（２０４）に転送され、そこで、装置によってコマン
ド・フィールド（７２）にロードされたアドレス・フィ
ールドと比較される。アドレスが一致しなかった場合、
ＤＣＡは正しい装置と通信していず、この事象が（線
（７５）を介して）ＤＣＡプロトコル制御論理（２１
２）を経て制御装置プロセッサに知らされ、そこで適当
な処理（伝送の再開、エラー回復、ただし本発明の範囲
には含まれない）が採られる。

さらに、装置アドレスはバス（７３）を介して多重化論
理（６９）内のアドレス・デコーダ（２０６）に送られ
る。

アドレスが復合されると、要求信号デマルチプレクサ
（２０８）が活動化して、要求信号を装置およびＤＣＡ
データ線デマルチプレクサ（２１０）に送る。後者は、
複数の装置に送るべきＮビット・ワードと一緒にＤＣＡ
データ線（３４）を介して供給される。さらに、ここで
説明する形式の複数のリンク上に接続された種々の装置
から到来するデータが、マルチプレクサ（２１４）によ
ってＤＣＡシフト・レジスタ（４２）に向かって多重化
される。ちょうどＤＣＡとデータを交換している装置が
ない場合は、これらの到来データは、局所および遠隔循
環によってリンクをテストできるテスト機構（２１６）
（後述する）と交差する。

本制御リンクは、その最良の実施例では、第４図、第６
図および第７図に示すように、さらに２つの興味ある機
構を含んでいる。これらの機構は、制御リンク全体がＤ
ＣＡからテストできるテスト手段を含んでいる。さらに
正確に言うと、前記リンク・テスト手段は、「ＤＣＡ遠
隔循環」機構および「ＤＣＡ局所循環」機構を含んでい
る。前者は、その要求線をＤＣＡによって活動化された
装置がない（装置動作（１４３）が不活動状態）とき、
制御リンク（１６）をテストでき、後者は、制御リンク
上での伝送フェーズに先立って、ＤＣＡポート（１４）
自体の局所テストができる。要求線が活動化されていな
い限り、特定の装置に接続されたＤＣＡデータ線（３
４）はその装置データ線（３６）に循環されることは先
に説明した。

こうすると、ＤＣＡポート（１４）が、要求線を活動化
することなくシフト・レジスタ（４２）の内容をシフト
することにより、特定のリンクを永続的に検査し、した
がって、このリンクが動作可能であることを確かめるこ
とができる。この「遠隔循環」機構は、第７図に示すよ
うに、ＤＣＡシフト・レジスタ（４２）ＤＣＡデータ線
（３４）、装置データ線（３６）および「ＡＮＤ／Ｏ
Ｒ」回路（１４６、１４７、１５０）によって実現され
るルーブルを含む。装置動作線（１４３）が非活動状態
である場合は、装置データ線（３６）を介して送られる
ビットは制御装置から発生される遠隔循環コマンドを受
け取ったとき、インバータ（１４２）によって反転さ
れ、ＤＣＡシフト・レジスタ（４２）にシフトされる。
したがって、Ｎ個のクロック・パルス後、ＤＣＡシフト
・レジスタは、反転された元の内容を含まなければなら
ない。そうでない場合は、遠隔循環におけるエラーが検
出される。

したがって、この「遠隔循環」機構は、制御リンク上で
の確実な伝送を保証するのに役立つ。さらに、前述した
「遠隔循環」機構を使って制御リンクをテストする前
に、ＤＣＡ内で「局所循環」テストができる。

このことも第７図に示されており、第４図における通常
の装置データ線（３６）の代りに、反転されたＤＣＡデ
ータ線（３４）が、ＤＣＡシフト・レジスタ（４２）の
直列入力にフィードバックされる（要求線はこのテスト
の間非活動状態に保持される）。

さらに正確に言うと、ＤＣＡデータ線（３４）はインバ
ータ（１４４）、ＡＮＤゲート（１４８）およびＯＲゲ
ート（１５０）を介してＤＣＡシフト・レジスタ（４
２）にフィードバックされる。ＯＲゲート（１５０）は
２つのＡＮＤゲート（１４６、１４８）を有し、これら
のＡＮＤゲートの出力が、ＤＣＡシフト・レジスタ（４
２）に接続されたＯＲゲート（１５０）によって論理和
される。

さらに、ＡＮＤゲート（１４８）は線（１４０）を介し
て、制御装置から「局所循環」コマンドを受け取る。

したがって、ＤＣＡ（１４）が「局所循環」テスト要求
を受け取ったとき（遠隔循環信号は高）、ＤＣＡシフト
・レジスタ（４２）から出力されたビットが線（１４
９）、インバータ（１４４）、ＡＮＤゲート（１４８）
およびＯＲゲート（１５０）を介して循環し同じレジス
タの入力に戻る。その結果、Ｎ個クロック・パルス後、
ＤＣＡシフト・レジスタ（４２）は、反転された元の内
容を含んでいなければならず、このことは非常に簡単に
テストされる。そうした内容を含んでいない場合、ＤＣ
Ａポート（１４）の装置シフト・レジスタ（４２）の誤
ったシフトが検出され、制御装置はエラー回復フェーズ
（本発明の範囲外）に入る。

したがって、この機構は効率的な局所循環テストを保証
する。

前記の方式の代わりに、ＤＣＡデータを、反転せずに、
ＤＣＡシフト・レジスタの直列入力に直接フィードバッ
クした場合、Ｎ個のクロック・パルス後のＤＣＡシフト
・レジスタの内容は変化しないことに留意されたい。実
際には、データがシフトされなかった場合にも、間違っ
て同じ結果が生じるはずである。したがって、そのよう
なテストは効率的でない。

第８図には、要求／肯定応答遠隔循環機構内に存在する
もう一つの信頼性増大機能を示すが、この機能は、要求
線（３０）および肯定応答線（３２）が使用前に動作可
能であることを確かめることができる。

したがって、制御リンク内に追加の線が必要である。す
なわち、１つのリンク（１６）当たり唯一の有効要求
（ＶＲ）線（１５６）であり、これがＡＮＤゲート（１
５８）によって通常の要求線（３０）と論理積される。
したがって、このＶＲ線が非活動状態であるときは、装
置プロトコル制御論理（１０２）は要求信号を受け取ら
ず、要求信号は「ＡＮＤ／ＯＲ」回路（１６２、１６
４、１６６）を介して装置ポートの肯定応答線（３２）
に循環される。

さらに、肯定応答信号が、装置プロトコル制御論理（１
０２）からＤＣＡポート（２６）に送られるには有効要
求信号によってゲート制御される同じ「ＡＮＤ／ＯＲ」
回路と交差しなければならない。したがって、誤った要
求信号に対応する肯定応答信号を装置が制御装置に送る
ことはできない。

最後に、上述のリンク・テスト機構は、装置にまったく
影響を及ぼさずに、制御リンクの完全なテストを行なえ
る。

次に、第９図および第１０図に示すタイミングと第１表
を参照しながら、本発明の制御リンクについて説明す
る。前記のすべてのタイミングにおいて、ＸＸＸと記し
てあるフィールドは、そのフィールドの内容が任意であ
ることを示す。ＤＣＡと装置の間の各転送（書込みまた
は読取り動作）は、フェーズ１およびフェーズ２と呼ば
れる２つのフェーズで行なわれ、各フェーズ中にＮビッ
トの情報が交換されることは既に述べた。

第９図は書込み動作に関する主なタイミング・ダイヤグ
ラムを示すが、Ｎビット・ワードのデータ・フィールド
（７０）を制御装置のＤＣＡポート（１４）が装置（１
８）の内部資源（５６、５８）に書き込まなければなら
ない（第４図参照）。実際、書込み動作に先立って、装
置に送るべきワードを制御プロセッサ（１２）がＤＣＡ
シフト・レジスタ（４２）にロードしなければならない
ものとする（第１表のＤＣＡの状態１）。このローディ
ングによってＤＣＡが「遊休」状態（０）から、装置に
対する新しい動作が可能でない「使用中」状態（１）に
トリガされる。このワードは、第４図および第５図に示
すように、装置の内部資源（５６、５８）に送るべきデ
ータを含むデータ・フィールド（７０）と、構成内の装
置アドレス（１７６）、装置資源標識（１７８）および
読取り／書込みインジケータ（１８０）（読取り：Ｒ＝
１、書込み：Ｒ＝０）を含む（第１１図に示すような）
コマンド・フィールド（７２）を含んでいる。

同様に、書込み動作に先立って、装置シフト・レジスタ
（４４）に、前記レジスタ（４４）の状況フィールドに
入っているフェーズ１状況ワード（１８８）がロードさ
れているものと仮定する（第１表の装置の状態１）。

もちろん、このフェーズ１状況ワードは、第１１図に示
すように、本リンクで使用される装置の種類によって決
まるが、一般的に言えば、このワードは少なくとも、
（構成の他の装置のうちでも）その装置自体のケーブル
・アドレス・フィールド（１７６））と、フェーズ・イ
ンジケータ（フェーズ１＝１）を含んでいる。

フェーズ２状況ワード（１９０）も装置自体のケーブル
・アドレス・フィールド（１７６）、フェーズ・インジ
ケータ（１７２）（フェーズ２＝０）、およびエラー・
インジケータ・フィールド（１７４）を含み、前記イン
ジケータは、各装置に含まれる内部テスト・レジスタの
状況（パリティ検査等）を示す。

第９図および第１０図に示し、第１表に要約するよう
に、２つの初期接続手順フェーズ（１、２）は、それぞ
れＤＣＡ（１４）から送られた要求信号が活動状態にな
るという事象によって開始される（第１表のＤＣＡ動作
状態２および５）。フェーズ１の始めにＤＣＡによって
要求信号が高にセットされ、装置に送られたとき、前記
装置は肯定応答を返送する。その間に、ＤＣＡの（ＤＣ
Ａプロトコル制御論理２１２内の）内部タイマが始動
し、所定の時間間隔内に肯定応答が装置から戻されなけ
ればならない。

ＤＣＡが肯定応答を受け取ると、制御装置はＮ個のクロ
ック・パルスを発生し（第９図のタイミング３）、その
間に、ＤＣＡシフト・レジスタ（４２）に含まれている
Ｎビット・ワード（データ＋コマンド・フィールド）が
装置に送られ、一方、装置シフト・レジスタ（４４）に
含まれているＮビット・ワード（フェーズ１状況）が装
置からＤＣＡに送られる。

したがって、Ｎ個のクロック・パルス後に、制御装置
は、ワードが正しい装置に送られたかどうか確認するこ
とができる。この確認は、一方では装置制御論理（６
０）（第４図）内で、対応するアドレス・フィールド
（１７０）の簡単な比較によって行なわれ、他方では、
フェーズ１状況インジケータ（１７２）がオンであるか
どうか検査される。

次に、要求信号が低になり、装置が要求信号オフを受け
取るや否や装置から送られる肯定応答も低になる。

この段階で、フェーズ１が終了し、制御装置は、正しい
装置と通信しているが、装置の内部資源（１１８）によ
る書込みまたは読取り動作はまだ実行されていない。こ
れはフェーズ２の間に実行される。

この２つのフェーズは、装置が監視する所定の時間間隔
で分離され、その後で、制御装置が要求信号を再び活動
化するものと仮定される（第１表におけるＤＣＡの状態
５）。そうでない場合は、タイムアウトに達し、伝送が
中断され、装置状態が強制的に０にされる（遊休状
態）。

第２の要求を装置が受け取ると、フェーズ２が開始す
る。

この第２のフェーズ中に、コマンド・フィールド（７
０）に含まれるコマンドが検査され、装置がそれを実行
する。次に、「フェーズ２」状況ワードを含むＮビット
・ワードが装置シフト・レジスタ（４４）にロードさ
れ、このローディングが終了したとき、第２の肯定応答
がＤＣＡに送られる。

ＤＣＡがこの肯定応答を受け取ると、ＤＣＡはＮ個のク
ロック・パルスを装置に送り、その間に、フェーズ２状
況ワード（読取り動作の場合はデータも）がＤＣＡに送
られる。

このシフト動作の終りに、要求信号はＤＣＡによってオ
フにセットされ、フェーズ２状況ワードの内容が検査さ
れ、要求信号オフを受け取ると、装置は肯定応答オフを
送る。

次ぎに、伝送が終了し、ＤＣＡおよび装置は共に再び遊
休状態になる。

ＤＣＡ（１４）から装置（１８）への書込み動作の場
合、フェーズ１の間にＤＣＡから装置に送られるＮビッ
ト・ワードは、コマンド・フィールド（７２）で指定さ
れた特定の装置資源（５６、５８）に書き込むべきデー
タ・フィールド（７２）を含んでいる。

同様に、読取り動作の場合は、同じ初期接続機構を使用
するが、ＤＣＡはフェーズ１の間にコマンド・フィール
ド（７０）のみを装置に送り、フェーズ２の間には、コ
マンド・フィールドで指定された特定の資源（５６、５
８）から読み取るべきデータ・フィールド（７２）がフ
ェーズ２状況ワードと共にＤＣＡに送られる。

Ｅ．発明の効果 以上説明したように本発明に基づく制御リンクによれ
ば、並列リンクと直列リンクとの中間の構成を採ること
によって技術的かつ経済的な伝送が可能となる。

【図面の簡単な説明】

第１図は、本発明で定義される制御リンクによって複数
の装置に接続される制御装置を表わす。 第２図は、２地点間構成の本発明による制御リンクの基
本構造を表わす。 第３図は、分岐構成の制御リンクの構造を表わす。 第４図は、第１図に示す制御装置、装置および１つの制
御リンクの概略構造を表わす。 第５図は、装置の構造をさらに詳細に表わす。 第６図は、制御装置の装置制御アダプタ（ＤＣＡ）の構
造をさらに詳細に表わす。 第７図は、制御リンクの追加のテスト機能を表わす。 第８図は、制御リンクのさらに別のテスト機能を表わ
す。 第９図は、制御装置が装置にデータを書き込む場合のタ
イミング・ダイヤグラムを表わす。 第１０図は、制御装置が装置からデータを読み取る場合
のタイミング・ダイヤグラムを表わす。 第１１図は、装置のＮビット・シフト・レジスタ内のコ
マンド／状況フィールドの一部を表わす。 １０……制御装置、１２……制御プロセッサ、１４……
装置制御アダプタ、１６……制御リンク、１８……装
置、２０……カード、２２……ＤＣＡポート、２６……
装置ポート。

Claims (1)

【特許請求の範囲】
1. 【請求項１】制御装置とこれに接続された複数の装置と
   の間でデータを交換するための制御リンクであって、上
   記装置にデータを送るための第１のデータ線、上記制御
   装置に設けられた制御装置シフトレジスタ、上記装置に
   設けられた装置シフトレジスタ、および装置からのデー
   タを受け取るための第２のデータ線を備えるものにおい
   て、 上記装置のそれぞれに割り当てられ上記制御装置が書き
   込みまたは読みとりを行う所与の装置を選択するための
   要求線と、 装置からの応答を受け取るための肯定応答線と、 上記制御装置からの要求信号によって選ばれた装置の上
   記装置シフトレジスタ、上記制御装置シフトレジスタ、
   上記第１のデータ線、および上記第２のデータ線を接続
   してループを形成するための手段とを備え、 上記制御装置が上記要求線に要求信号を出し、選ばれた
   装置が肯定応答を出すとき、上記制御装置が上記制御装
   置シフトレジスタから上記ループを介して装置アドレス
   および装置内資源アドレスを有するコマンドフィールド
   を含むＮビットワードを上記選ばれた装置に送る一方、
   上記選ばれた装置が上記装置シフトレジスタから上記ル
   ープを介して第１の状況ワードを上記制御装置に送るよ
   うにし、上記選ばれた装置は上記コマンドフィールドに
   含まれるコマンドの実行後上記ループを介して上記制御
   装置に第２の状況ワードを送るようにしたことを特徴と
   する制御リンク。