JP2598178B2 - 通信システム - Google Patents

通信システム

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JP2598178B2
JP2598178B2 JP3098422A JP9842291A JP2598178B2 JP 2598178 B2 JP2598178 B2 JP 2598178B2 JP 3098422 A JP3098422 A JP 3098422A JP 9842291 A JP9842291 A JP 9842291A JP 2598178 B2 JP2598178 B2 JP 2598178B2
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    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は電子機器の制御用マイク
ロコンピュータとその周辺デバイスとを接続するための
通信システムに関する。
【０００２】
【従来の技術】近年、エンジン制御用, サスペンション
制御用, エアコンディショナ等の種々の電子機器が自動
車に搭載されている。このような車載電子機器間の通信
ネットワークの伝送制御にはシステムの拡張性，伝送制
御の容易さなどからCSMA／CD方式がよく用いられる (例
えば、 Bosch社のCAN,マツダのPALMNET など) 。
【０００３】また、これらのデータ通信装置の伝送制御
装置は上述のような種々の電子機器への搭載を容易とす
るために１チップIC化されるのが一般的である。従って
以下、これらのデータ通信装置の伝送制御装置を通信用
ICという。
【０００４】図14はたとえば特開昭61−195453号公報に
開示されている従来の通信用ICの構成を示すブロック図
である。この従来例の構成では、送受信バッファメモリ
としてデュアルポートRAM(以下、 DPRAMという) が用い
られている。
【０００５】図14において、参照符号 100は通信用ICを
示しており、バス線路 (伝送路)101に接続されている。
DPRAM102にはバス線路101 からのデータ転送を管理して
授受するIMP(インタフェイスマネッジメントプロセッ
サ)103が通信用IC 100内部のパラレルバスで接続されて
おり、また制御用マイクロコンピュータ200 が外部パラ
レルバスで接続されている。
【０００６】なお、上述のような制御用マイクロコンピ
ュータ200 と通信用IC 100との接続では、制御用マイク
ロコンピュータ200 として８ビットマイクロコンピュー
タを用い、通信用IC 100のメモリ空間を 256バイトと仮
定した場合、データバスが８本, アドレスバスが８本,
制御線が４本の合計20本の信号線が必要になり、データ
バスとアドレスバスとを多重化したバスを用いたとして
も12本の信号線が必要になる。
【０００７】次に、上述の特開昭61−195453号公報に開
示されている従来の通信用ICの動作について説明する。
【０００８】図14において、バス線路101 から受信され
たデータ列 (以下、フレームという) は受信機分岐105,
送信機分岐106, シフトレジスタ104 などを介してDP
RAM102に格納される。制御用マイクロコンピュータ200
はこのDPRAM102にアドレス信号線, データ信号線, 制御
信号線を接続することによって通信用IC 100を通常のRA
M とほぼ同様にリード／ライト動作することによりアク
セスする。上述のようなDPRAM102を用いて制御用マイク
ロコンピュータ200 と通信用IC 100とのデータ転送を行
う場合の制御用マイクロコンピュータ200 の通信制御手
順を図15のフローチャートに示す。
【０００９】まず、ステップＳ00で制御用マイクロコン
ピュータ200 からの送信要求の有無がチェックされ、無
ければ受信処理のステップＳ07以下の処理が行われる。
送信要求がある場合には、IMP103からのDPRAM102へのア
クセスがステップＳ01で禁止され、制御用マイクロコン
ピュータ200 からのDPRAM102に対するアクセスが可能で
あるか否かがステップＳ02でチェックされる。このアク
セスが不可能な場合は処理が中断され、可能な場合はス
テップＳ03で送信データのDPRAM102への書込み処理が行
われる。次に、送信ステータスをセットする処理がステ
ップＳ04で、送信要求の処理がステップＳ05でそれぞれ
行われ、その後ステップＳ06でIMP103に対するアクセス
が許可され、送信処理が終了する。
【００１０】また、伝送路101 からの受信は、受信要求
の有無がステップＳ07で確認され、要求があればDPRAM1
02への制御用マイクロコンピュータ200 からのアクセス
が可能であるか否かがステップＳ08で判断される。アク
セスが不可能であれば待機し、アクセスが可能になった
後にステップＳ09で受信要求が一旦クリアされた後にDP
RAM102内の受信データがステップＳ10において読出され
る。
【００１１】
【発明が解決しようとする課題】従来の通信用ICと制御
用マイクロコンピュータとの接続は以上のようにパラレ
ルバスで接続されているため、接続に必要な信号用に制
御用マイクロコンピュータの入出力ポートを10数本必要
とする。従って、制御用マイクロコンピュータの入出力
ポートを増設する必要が生じる。
【００１２】従来例としての図14に示されている特開昭
61−195453号公報の発明を半導体化したIntel 社製の通
信用ICであるi82526においては、上述の問題点を通信用
IC内に増設ポートを設けることによって回避している。
しかし、電子機器の小型化のために１チップマイクロコ
ンピュータを利用する際にはその周辺機器として接続で
きなくなるという問題点がある。
【００１３】また、一般的にマイクロコンピュータに内
蔵される同期式又は非同期式シリアル通信インタフェイ
ス (UART, USRT, SPI など) により上述のような接続を
行うことも可能ではあるが、通信用ICのように送受信及
びエラー管理などの動作状態管理が必要な場合には、８
ビット単位の無手順の情報交換機能のみで実現すること
は困難である。
【００１４】本発明は上述のような問題を解決するため
なされたもので、マイクロコンピュータ内蔵のシリアル
通信インタフェイス機能 (以下、 SIOという) を用いて
通信用ICなどの動作状態管理が必要な周辺機器用ICの制
御を実現することを目的とする。
【００１５】
【課題を解決するための手段】本発明に係る通信システ
ムは、制御装置である制御用マイクロコンピュータと通
信装置である通信用ICとの接続を、通信用マイクロコン
ピュータ内蔵SIO に加えて第１，第２，第３信号である
REQ信号, INT信号, TXEN信号の３本の制御信号を用
い、第１信号と第２信号とを制御用マイクロコンピュー
タと通信用ICとの相互間のアクセス要求信号及びそれに
対する応答信号として兼用すると共に、第１信号と第２
信号とのいずれか先に立上がった方がアクセス要求信号
として機能し、他方がその応答信号として機能する。
【００１６】更に、通信用ICの動作状態を示すステータ
ス情報をデータ転送時に最初に通信用ICから制御用マイ
クロコンピュータへ転送するように構成してある。
【００１７】
【作用】本発明における通信システムでは、制御用マイ
クロコンピュータから通信用ICへのアクセス要求信号が
通信用ICから制御用マイクロコンピュータへのアクセス
要求信号に対する応答信号としても使用され、また逆に
通信用ICから制御用マイクロコンピュータへのアクセス
要求信号が制御用マイクロコンピュータから通信用ICへ
のアクセス要求信号に対する応答信号としても使用され
るので、制御信号の数が削減される。
【００１８】また、シリアル通信インタフェイス機能に
よる通信用ICと制御マイコンとのデータ転送シーケンス
の最初に必ず通信用ICのステータス情報が制御用マイク
ロコンピュータに転送されるので、制御用マイクロコン
ピュータが通信用ICの動作状態に対応した送信又は受信
処理を行う。
【００１９】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。
【００２０】図１及び図２は本発明の通信システムの一
実施例を示すブロック図であり、通信装置としての通信
用IC３と制御装置としての制御用マイクロコンピュータ
１との構成を示している。なお、通信用IC３は伝送路５
に接続された一端末装置、即ち通信ネットワーク上の一
電子機器として構成されている。また、図１は主として
制御用マイクロコンピュータ１と、通信用IC３の左半部
とを示し、図２は主として通信用IC３の右半部と伝送路
５とを示している。
【００２１】本実施例では、制御用マイクロコンピュー
タ１と通信用IC３との接続には制御用マイクロコンピュ
ータ１のSIO(シリアル通信インタフェイス機能) 送信信
号 (以下、RX信号という) 21と、通信用IC３の SIO送信
信号 (以下、TX信号という)22と、前述のSIO の同期ク
ロック (以下、SCLKという) 23との３本の SIO信号と、
通信用IC３へTX信号の出力を許可する信号 (以下、TXEN
信号という) 24と、通信用IC３から制御用マイクロコン
ピュータ１への要求信号 (以下、 INT信号という) 25
と、制御用マイクロコンピュータ１から通信用IC３への
要求信号 (以下、REQ信号という) 26との３本の制御信
号とが用いられている。また、通信用IC３の伝送路５と
の接続はドライバ41及びレシーバ42を介して通信用IC３
内部の通信制御手段391 により行われる。
【００２２】次に通信用IC３の内部構成について説明す
る。この通信用IC３は図１及び図２のブロック図に示さ
れているように、バッファメモリ37を中心にして、マイ
クロコンピュータインタフェイス部51と、通信インタフ
ェイス部52とにより構成されている。
【００２３】マイクロコンピュータインタフェイス部51
は、制御用マイクロコンピュータ１のSIO と通信用IC３
との間のデータの授受を行うシフトレジスタ31と、複数
のメモリブロックからなるバッファメモリ37と、通信用
IC３の動作状態を示すステータス情報を格納するステー
タスレジスタ35と、シフトレジスタ31がアクセスするバ
ッファメモリ37内部のメモリブロックをステータスレジ
スタ35の内容に従って選択するメモリブロック選択回路
34と、シフトレジスタ31からのTX信号22の出力を許可す
るTX信号出力許可回路32と、ステータスレジスタ35の内
容又は REQ信号26の状態に応じて INT信号25を生成する
INT信号生成回路33と、バッファメモリ37内部の各メモ
リブロック内のアドレスを生成するメモリブロック内ア
ドレス生成回路36等にて構成されている。
【００２４】また、通信インタフェイス部52は、伝送路
５にドライバ41, レシーバ42を介して通信データ列 (以
下、フレームといい、図３にその一例を示す) の送信又
は受信を行う通信制御手段391 と、送信又は受信時の通
信エラーを検出するエラー検出手段392 と、エラー情報
及び送信又は受信したフレームのバッファメモリ37への
格納, 読出しを制御し且つその際の動作状態をステータ
スレジスタ35に転送して格納させるバッファメモリ周辺
制御手段38等にて構成されている。
【００２５】次に図１及び図２のブロック図に示されて
いるような構成の本発明システムの動作について説明す
る。
【００２６】なお、図３は伝送路５上で扱われるフレー
ムフォーマットの例を示す模式図であり、各フレームは
それぞれが１バイト(8ビット) のｎ個の単位データにて
構成されている。具体的には、データ1, 2, ３の３バイ
トは制御データ，データ4, 5…ｎは通信データである。
【００２７】また、図４は制御用マイクロコンピュータ
１と通信用IC３との間の SIO転送タイミングの一例を示
すタイミングチャートであり、図４(a) に示されている
SCLK23の各クロックに同期して転送データの各１ビット
が図４(b) に示す如くRX信号21またはTX信号22として制
御用マイクロコンピュータ１から通信用IC３へ、または
通信用IC３から制御用マイクロコンピュータ１へ転送さ
れる。
【００２８】以下、上述の各フォーマットを利用した場
合の図１及び図２に示す構成例における送受信時の制御
用マイクロコンピュータ１と通信用IC３との間でのSIO
によるデータ転送手順について説明する。
【００２９】まず、制御用マイクロコンピュータ１から
伝送路５へ任意のフレームを送出する場合の手順につい
てそれを示す図５のタイミングチャートを参照して説明
する。
【００３０】制御用マイクロコンピュータ１はまずアク
セスの要求信号として、図５(a) に示す如く、 REQ信号
26を立上げて通信用IC３に送信要求を伝達する。この R
EQ信号26は INT生成回路33に受取られ、図５(b) に示す
如く、それに対する確認信号として INT信号25が立上げ
られる。次に、通信用IC３はステータスレジスタ35の内
容をメモリブロック選択回路34とシフトレジスタ31とを
経由して、図５(e) に示す如く、TX信号22により制御用
マイクロコンピュータ１に転送する。
【００３１】図６はステータスレジスタ35の内容の一例
を示す模式図である。ステータスレジスタ35は図６に示
されているように本実施例では８ビット構成であり、伝
送路５からのフレーム受信完了を示す受信完了フラグ(D
2)，送信バッファが空き状態であることを示す送信バッ
ファエンプティフラグ(D3)，受信フレームが連続してい
て受信バッファがフル状態であるにも拘わらず更に受信
フレームが伝送路５から入力された場合にセットされる
オーバーラン発生フラグ(D4)，送信エラー及び受信エラ
ーの発生を示す送信エラー発生フラグ(D1)及び受信エラ
ー発生フラグ(D0)などの通信用IC３の動作状態を示す種
々のフラグにより構成されている。
【００３２】制御用マイクロコンピュータ１は前述のス
テータスレジスタ35の各フラグをチェックし、送信バッ
ファエンプティフラグ(D3)のみがセットされている場合
には図３に示されているフレームをデータ１からデータ
ｎまでの単位データに分割し、図５(f) に示す如く、RX
信号21により通信用IC３ヘ転送する。
【００３３】制御用マイクロコンピュータ１はステータ
スの受信処理に際して、連続するTX信号22を受信できな
い期間は、図５(c) に示す如く、TXEN信号24を論理０に
して通信用IC３からのTX信号22の出力を禁止する。
【００３４】通信用IC３内部では、RX信号21による転送
データはシフトレジスタ31を経由してメモリブロック選
択回路34が指定するバッファメモリ37内部のメモリブロ
ックに格納される。
【００３５】たとえば、第１メモリブロック371 を伝送
路５上への送信バッファとして利用する場合には、メモ
リブロック選択回路34はシフトレジスタ31内の単位デー
タを第１メモリブロック371 に転送して格納する。この
際、メモリブロック内アドレス生成回路36はシフトレジ
スタ31内の単位データが転送される都度アドレス値をカ
ウントアップし、単位データがデータ１からデータｎま
でシーケンシャルに第１メモリブロック371 に格納され
るよう制御する。
【００３６】なお、メモリブロック内アドレス生成回路
36は INT信号25の立上りの都度リセットされ、 INT信号
25の立上りから立下りまでの期間に１フレーム分のデー
タ列を順次メモリブロックに格納するためのアドレッシ
ングを行う。
【００３７】通信用IC３は、１フレーム分のデータ列が
一旦バッファメモリ37内の第１メモリブロック371 に格
納された後、転送処理の終了を REQ信号26の立下りによ
り検出し、第１メモリブロック371 に格納された１フレ
ーム分のデータ列をバッファメモリ周辺制御手段38, 通
信制御手段391 及びドライバ41を介して伝送路５上に送
出する。
【００３８】図５(a) 及び(b) に示されているように、
通信用IC３は REQ信号26の立下がり検出後に INT信号25
を立下げ、これにより一連の転送処理を完了する。
【００３９】以上が通常送信時の動作である。以下に、
伝送路５上のフレームを受信する動作について、受信用
バッファとして第２メモリブロック372を使用する場合
について説明する。
【００４０】伝送路５上を送信されてきたフレームはレ
シーバ42, 通信制御手段391 及びバッファメモリ制御手
段38を介して一旦第２メモリブロック372 に格納され
る。格納処理の終了後、通信用IC３は第２メモリブロッ
ク372 の内容を制御用マイクロコンピュータ１に転送す
る。図７はこの受信時の転送手順を示すタイミングチャ
ートである。
【００４１】通信用IC３は、図７(a) に示す如く、 INT
信号25を立上げて制御用マイクロコンピュータ１にアク
セスを要求する。制御用マイクロコンピュータ１は INT
信号25の立上りを検出するとそれに対する応答信号とし
て、図７(b) に示す如く、 REQ信号26を立上げる。通信
用IC３は、図７(c) に示されているTXEN信号24が論理"
1" であれば、図７(e) に示されているTX信号22により
まずステータスレジスタ35の内容 (ステータス) を送出
する。制御用マイクロコンピュータ１はステータスを受
信後、図６に示されているステータスレジスタ35の各フ
ラグをチェックし、受信完了フラグ(D2)がセットされて
いることを検出すればステータスに続いてTX信号22の受
信処理を行う。これにより、データ1, 2, ３…が通信用
IC３から制御用マイクロコンピュータ１へ順次転送され
る。
【００４２】なお、上述の受信処理に際しては、制御用
マイクロコンピュータ１は受信処理が不能な状態の場合
に図７(c) に示されているTXEN信号24を立下げて論理１
にすることにより、図７(e) に示されているTX信号22の
送出を禁止することができる。
【００４３】通信用IC３内部でのデータ転送処理では、
ステータスレジスタ35の受信完了フラグ(D2)がセットさ
れていることによりメモリブロック選択回路34が第２メ
モリブロック372 を選択し、その内容をメモリブロック
内アドレス生成回路36により生成されるアドレス値に応
じて順次シフトレジスタ31及びTX信号22を介して制御用
マイクロコンピュータ１に送出する。
【００４４】このような一連の転送処理は INT信号25の
立上げにより制御用マイクロコンピュータ１に通報さ
れ、制御用マイクロコンピュータ１が INT信号25の立下
りを検出して REQ信号26を立下げることにより完了す
る。
【００４５】以上の説明は通常の送受信時の制御用マイ
クロコンピュータ１と通信用IC３との間のデータ転送の
例であるが、制御用マイクロコンピュータ１と通信用IC
３とからアクセス要求がほぼ同時に発生して競合した場
合の動作について以下に説明する。
【００４６】図８は制御用マイクロコンピュータ１と通
信用IC３とからアクセス要求がほぼ同時に発生して競合
した場合の動作説明のためのタイミングチャートであ
る。
【００４７】たとえば、図８(a) 及び(b) に示されてい
るように、制御用マイクロコンピュータ１からのアクセ
ス要求により REQ信号26が INT信号25よりも先に立上っ
た場合においても、図６に示されているステータスの受
信完了フラグ(D2)がセットされていれば、通信用IC３は
受信フレームの制御用マイクロコンピュータ１への転送
を優先して行う。制御用マイクロコンピュータ１はステ
ータスレジスタ35の各フラグのビットをチェックするこ
とによってアクセスの競合を検知し、通信用IC３からの
転送データの受信処理を行う。
【００４８】以上のように、基本的には制御用マイクロ
コンピュータ１のアクセス要求信号である REQ信号26と
通信用IC３のアクセス要求信号である INT信号25とのい
ずれか立上りが早い方がアクセス権を獲得するが、競合
した場合には制御用マイクロコンピュータ１がステータ
スレジスタ35の各フラグをチェックしてアクセスの競合
が発生している状態を検知し、この場合にはアクセス権
を一旦放棄することにより、この状態を回避することが
できる。
【００４９】なお、上述の実施例では伝送路５上との間
で送受信フレームを授受する手順を示したが、図２に示
されているようなエラー検出手段392 を有する通信用IC
３では、このエラー検出手段392 により検出されたエラ
ー情報をバッファメモリ内の特定のメモリブロックに格
納することにより上述の実施例と同じ手順で制御用マイ
クロコンピュータ１がエラー情報を読出すことが可能で
ある。
【００５０】たとえば、エラー情報を図９及び図10の模
式図にそれぞれ示すように、伝送路５からの受信時のエ
ラー (以下、受信エラーという)と伝送路５への送信時
のエラー (以下、送信エラーという) とに分割し、受信
エラー情報は第n-１メモリブロック373 に、送信エラー
情報は第ｎメモリブロック374 にそれぞれバッファメモ
リ周辺制御手段38を介して格納するように構成する。こ
のような構成を採る場合には、制御用マイクロコンピュ
ータ１から通信用IC３をアクセスした場合には図11のタ
イミングチャートに、通信用IC３から制御用マイクロコ
ンピュータ１をアクセスした場合には図12のタイミング
チャートにそれぞれ示されている転送タイミングで上述
の実施例の場合と同様にエラー情報を通信用IC３から制
御用マイクロコンピュータ１に転送することが可能であ
る。
【００５１】次に、制御用マイクロコンピュータ１の通
信制御処理の手順をそのフローチャートを示す図13を参
照して説明する。
【００５２】まず、制御用マイクロコンピュータ１は自
己の送信要求の有無をステップＳ20で確認し、有ればス
テップＳ22で REQ信号26を立上げた後、ステップＳ23で
応答信号である INT信号25の立上りを検出してステータ
スチェック動作に移る。また、ステップＳ20で送信要求
が無かった場合には、ステップＳ21で通信用IC３からの
受信要求である INT信号25が立上っているか否かを確認
し、立上っていればそれに対する応答としてステップＳ
24で REQ信号26を立上げた後、ステップＳ25以下のステ
ータスチェックを開始する。
【００５３】ステップＳ21において受信要求が無かった
場合には処理を終了する。ステップＳ25のステータスチ
ェック１は図６の受信完了フラグ(D2)のチェックを行う
処理である。この結果、受信完了状態であれば受信フレ
ームの転送処理のステップＳ31が行われる。ステップＳ
25の条件が成立しない場合には、ステップＳ26で送信バ
ッファエンプティフラグ(D3)のチェックが行われる。送
信バッファエンプティフラグ(D3)がセット状態であり且
つステップＳ20で送信要求が有る場合には送信フレーム
の転送の処理のステップＳ30へ移る。
【００５４】ステップＳ26での条件が成立しない場合に
はエラー発生と判断され、ステップＳ27でエラーモード
の判定が行われる。受信エラー発生フラグ(D0)又はオー
バーラン発生フラグ(D4)がセットされている場合はステ
ップＳ28で、送信エラー発生フラグ(D1)がセットされて
いる場合はステップＳ29で、それぞれの状態に応じたエ
ラー情報の取込みが上述の実施例の場合と同様に行われ
る。
【００５５】上述のいずれの処理が行われる場合でも、
REQ信号26がステップＳ32で立下げられて一連の処理が
終了する。
【００５６】この図13に示されているフローチャートは
制御用マイクロコンピュータ１のソフトウェアの通信制
御部分をサブルーチン化したものであり、上述の一連の
処理を周期的に実行することにより、通信用IC３の動作
管理が制御用マイクロコンピュータ１のソフトウェア制
御により容易に実現できる。
【００５７】
【発明の効果】以上に詳述したように、本発明の通信シ
ステムによれば、通信用ICの内部のバッファメモリを複
数に分割して使用し、通信用ICの動作状態を示すステー
タスレジスタの内容により必要なメモリ空間へマイクロ
コンピュータ内蔵のSIO で自動的にアクセスできるよう
に構成したため、SIO信号に加えて３本の制御信号のみ
で通信用ICの動作管理を実現できる。
【００５８】また、通信用ICと制御用マイクロコンピュ
ータとの間のデータ転送の最初にステータスレジスタの
内容を制御用マイクロコンピュータに転送することによ
って、通信用ICと制御用マイクロコンピュータとのアク
セスの競合も回避できる。
【図面の簡単な説明】
【図１】本発明の通信システムの一実施例を示すブロッ
ク図である。
【図２】本発明の通信システムの一実施例を示すブロッ
ク図である。
【図３】伝送路上で扱われるフレームフォーマットの例
を示す模式図である。
【図４】制御用マイクロコンピュータと通信用ICとの間
の SIO転送タイミングの一例を示すタイミングチャート
である。
【図５】制御用マイクロコンピュータから伝送路へ任意
のフレームを送出する場合の手順を示すタイミングチャ
ートである。
【図６】ステータスレジスタの内容の一例を示す模式図
である。
【図７】受信時の転送手順を示すタイミングチャートで
ある。
【図８】制御用マイクロコンピュータと通信用ICとから
アクセス要求がほぼ同時に発生して競合した場合の動作
説明のためのタイミングチャートである。
【図９】受信エラー情報の内容の一例を示す模式図であ
る。
【図１０】送信エラー情報の内容の一例を示す模式図で
ある。
【図１１】制御用マイクロコンピュータから通信用ICを
アクセスした場合のエラー情報の手順を示すタイミング
チャートである。
【図１２】通信用ICから制御用マイクロコンピュータを
アクセスした場合のエラー情報の手順を示すタイミング
チャートである。
【図１３】制御用マイクロコンピュータの通信制御処理
の手順を示すフローチャートである。
【図１４】従来例の一例としての特開昭61−195453号公
報に開示されている通信用ICの構成を示すブロック図で
ある。
【図１５】従来例の通信用ICの通信制御手順を示すフロ
ーチャートである。
【符号の説明】
１ 制御用マイクロコンピュータ ３ 通信用IC 24 TXEN信号 25 INT信号 26 REQ信号 31 シフトレジスタ 33 INT信号生成回路 34 メモリブロック選択回路 35 ステータスレジスタ 36 メモリブロック内アドレス生成回路 37 バッファメモリ 38 バッファメモリ周辺制御手段 391 通信制御手段 392 エラー検出手段

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 外部に接続された制御装置により制御さ
    れ、複数の単位データによりそれぞれが構成される複数
    のデータ列を連続的に入出力する手段と、前記データ列
    を複数個格納する記憶手段とを有する通信装置の通信シ
    ステムにおいて、前記制御装置が前記通信装置へアクセ
    スを要求する場合は、前記制御装置が第１の信号を出力
    し、前記通信装置は前記第１信号に対する応答信号とし
    て第２信号を出力することにより、また前記通信装置が
    前記制御装置へアクセスを要求する場合は、前記通信装
    置が前記第２信号を出力し、前記制御装置は前記第２信
    号に対する応答信号として前記第１信号を出力すること
    によりそれぞれアクセス権が確立し、アクセス権が確立
    した後に、第３信号により前記通信装置との間のデータ
    列の転送時の単位データ毎の同期を確立して前記制御装
    置と前記通信装置との間でデータ列の相互転送を行うべ
    くなしてあることを特徴とする通信システム。
  2. 【請求項２】 前記第１信号と前記第２信号とは、立上
    りの早い一方の信号が転送要求信号としてアクセス権を
    獲得し、他方が前記転送要求信号に対する応答信号とし
    て立上がるべくなしてあることを特徴とする請求項１に
    記載の通信システム。
  3. 【請求項３】 前記第１信号及び前記第２信号によるア
    クセス要求とそれに対する応答とが確立されてアクセス
    権が決定した状態において、最初に前記通信装置の動作
    状態を示す情報が前記制御装置へ転送された後、前記通
    信装置の送信または受信の動作状態に従った方向へデー
    タ列の転送を行うべくなしてあることを特徴とする請求
    項２に記載の通信システム。
  4. 【請求項４】 データ転送が完了した時点で前記転送要
    求信号が立下げられ、その後前記応答信号が立下げられ
    ることにより一連のデータ転送処理を完了すべくなして
    あることを特徴とする請求項３に記載の通信システム。
  5. 【請求項５】 前記通信装置の動作状態を示す情報によ
    り前記記憶手段から読出すべきデータ列を自動選択する
    手段を有することを特徴とする請求項１乃至４に記載の
    通信システム。
  6. 【請求項６】 前記各単位データをシリアルデータに置
    換して転送するシフトレジスタを備えたことを特徴とす
    る請求項１乃至４に記載の通信システム。
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