JP2007027473A - 半導体装置 - Google Patents

Abstract

【課題】 ＣＭＯＳゲートアレイで構成する記憶素子を、アクセス速度が同じで、全体として省スペース化も図れるようにする。
【解決手段】 ＣＭＯＳゲートアレイとして構成されるＣＡＮモジュールで、メッセージバッファに、多数のメモリセル２６を設けると共に、Ｉ／Ｏデコーダ回路およびプリチャージ回路を設けてＲＡＭを構成する。メモリセル２６は、２個のインバータ回路２９、３０とアクセスポートとしての４個のＮＭＯＳ３１ａ〜３１ｄから構成され、それぞれＰＭＯＳおよびＮＭＯＳに対して共通に形成された省スペース化を図ったゲート電極３４ａ〜３４ｆを備えている。
【選択図】 図１

Description

本発明は、ＣＭＯＳゲートアレイでメモリセルを設ける構成の半導体装置に関する。

例えば、車両の内部で通信を行うためのＣＡＮモジュールなどにおいては、ゲートアレイで論理回路を形成する領域に、記憶素子領域を配置形成することがある。この場合、従来では例えば図５に示すようなラッチ回路を論理回路により配線形成して記憶素子としていた。

この図５に示すラッチ回路では、６個のインバータ回路１〜６、２個のスイッチ回路７、８が設けられる構成であるが、この場合には、１記憶素子について４ゲート（１ゲートは、ＰチャンネルおよびＮチャンネルのトランジスタペア２組分を単位としてカウントする）が必要であり、このような記憶素子を多数設ける場合には、目的とする記憶素子へのアクセスをするためのセレクタ回路や、種々の周辺回路が必要となり、１記憶素子あたりのゲート数が多くかかるという制約があった。

そこで、このような場合に対応すべく、例えば特許文献１に示すようなものが考えられている。これは、ゲートアレイを用いてＲＡＭを形成し、しかも、デュアルポートＲＡＭとして形成することで改善されたメモリ回路としたものである。
特開平５−２９９６２１号公報

上記した特許文献１のものは、図６（ａ）に示す回路をメモリセルとして形成するために、ゲートアレイにて図６（ｂ）に示すようなレイアウトを形成している。図６（ａ）の回路は、ＰチャンネルＭＯＳトランジスタ１１ａおよびＮチャンネルＭＯＳトランジスタ１１ｂ（以下、単にＰＭＯＳ、ＮＭＯＳと称する）からなるＣＭＯＳインバータ回路１１と、同様にＰＭＯＳ１２ａ、ＮＭＯＳ１２ｂからなるＣＭＯＳインバータ回路１２とを備え、それらＣＭＯＳインバータ回路１１、１２の一方の入力端子と他方の出力端子とを接続した構成としている。また、双方のＣＭＯＳインバータ回路１１、１２には、アクセスポートとして、それぞれＣＭＯＳを構成するＮＭＯＳ１３ａ、１３ｂ、ＰＭＯＳ１４ａ、１４ｂが接続されている。

上記の構成を半導体基板上に形成する場合には、図６（ｂ）に示すようなレイアウトとなる。すなわち、上側にＰ＋拡散領域が形成され下側にＮ＋拡散領域が形成されており、Ｐ＋拡散領域にはＰＭＯＳ１１ａ，１２ａ，１４ａ，１４ｂが形成され、Ｎ＋拡散領域にはＮＭＯＳ１１ｂ，１２ｂ，１３ａ，１３ｂが形成されている。これらＰＭＯＳ１１ａ，１２ａ，１４ａ，１４ｂ、ＮＭＯＳ１１ｂ，１２ｂ，１３ａ，１３ｂのそれぞれには、「コ」字状にパターニングされたゲート電極が形成されている。ゲートアレイにおいては、このような状態の基板にアルミ配線パターンにより図６（ａ）に示した電気的構成となるように結線された状態となっている。

上記構成では、ＣＭＯＳを構成するＮＭＯＳおよびＰＭＯＳの各ペアを無駄なく利用する構成として省スペース化を図ることができる。しかし、その一方で、アクセスポートとしてＮＭＯＳ１３ａ，１３ｂとＰＭＯＳ１４ａ，１４ｂとを混在させる構成としていることに起因した不具合がある。一般に、ＮチャンネルとＰチャンネルとでは、アクセス速度がＮチャンネルに比べてＰチャンネルは１．５倍程度も遅くなるので、場合によってはＮＭＯＳではアクセスできるが、ＰＭＯＳではアクセスできなくなる場合が生ずるというものである。

本発明は上記事情を考慮してなされたもので、その目的は、ＣＭＯＳゲートアレイで構成する記憶素子を、アクセスポートのアクセス速度が同じとなるようにすると共に、全体としてＣＭＯＳを構成する部分の面積を省スペース化することができるようにした半導体装置を提供することにある。

請求項１の発明によれば、第１および第２のインバータ回路と、それぞれのアクセスポートとなる第１〜第４のＮチャンネル型ＭＯＳトランジスタを備えるので、アクセス速度は、すべて同じ条件となる第１〜第４のＮＭＯＳを介して行うので、同等に扱うことができるようになり、しかも、ＣＭＯＳトランジスタを構成するＰＭＯＳおよびＮＭＯＳを、共通に形成されたゲート電極を設けているから、個別にゲート電極を備える構成のものに比べて省スペース化を図ることができるようになる。

請求項２の発明によれば、上記発明において、４つのアクセスポートとしての第１〜第４のＮＭＯＳを備えるので、デュアルポートＲＡＭとして用いる場合でも、同じ条件でアクセスすることができるようになり、設計上の変更を強いられることがなくなる。

請求項３の発明によれば、請求項２の発明において、ＣＭＯＳトランジスタにより形成されたＣＡＮモジュール回路を備えた構成としているので、車両の内部で通信処理を行う構成においてアクセスポートとなる第１〜第４のＮＭＯＳに同じ条件でアクセスすることができ、通信網形成において制約を受けることなく構築することができる。

以下、本発明をゲートアレイで構成するＣＡＮモジュール２１に適用した場合の一実施形態について図１ないし図４を参照して説明する。
図４はＣＡＮモジュール２１の概略的な構成を示すもので、大きく分けて制御部２２、レジスタ部２３、メッセージバッファ２４およびシーケンサ部２５からなる。各回路は、１チップの半導体素子から構成されており、各種の回路を作りこむためにＣＭＯＳゲートアレイを採用している。

この場合、ＣＡＮは、Controller Area Networkの略称で、自動車に配設される多数の電子制御機器の間を接続するネットワークであり、ＣＡＮシリアル・バス・システムを構築することができる。その特徴としては、低コスト且つシンプルで、電気的に粗悪な環境でも信頼性の高い通信が実現でき、リアルタイム処理能力を高めることができるようにしたものである。

さて、ＣＡＮモジュール２１の構成のうちで、メッセージバッファ２４は、図３のように構成されている。多数のメモリセル２６がマトリクス状に配置形成され、各メモリセル２６は、デュアルアクセス可能となるようにＩ／Ｏデコーダ回路２７およびプリチャージ回路２８に接続され、選択的にアクセス可能に構成されている。

メモリセル２６は、図２に示すような回路構成となっている。第１および第２のインバータ回路２９、３０は、それぞれＰチャンネル型ＭＯＳトランジスタ２９ａとＮチャンネル型ＭＯＳトランジスタ２９ｂとの直列回路、ＰＭＯＳ３０ａとＮＭＯＳ３０ｂとの直列回路が電源端子ＶＤＤとグランド端子ＧＮＤとの間に接続されたＣＭＯＳ回路により構成されている。

インバータ回路２９のＰＭＯＳ２９ａとＮＭＯＳ２９ｂの共通接続点であるノードＮ１は、インバータ回路３０のＰＭＯＳ３０ａ，ＮＭＯＳ３０ｂのゲートに接続され、インバータ回路３０のＰＭＯＳ３０ａとＮＭＯＳ３０ｂの共通接続点であるノードＮ２は、インバータ回路２９のＰＭＯＳ２９ａ，ＮＭＯＳ２９ｂのゲートに接続されている。

第１ないし第４のＮチャンネル型ＭＯＳトランジスタとしての４個のＮＭＯＳ３１ａ〜３１ｄは、ＮＭＯＳ３１ａ，３１ｂがインバータ回路２９のノードＮ１に接続され、ＮＭＯＳ３１ｃ，３１ｄがインバータ回路３０のノードＮ２に接続されている。これら４個のＮＭＯＳ３１ａ〜３１ｄは、アクセスポートとして機能するものである。

次に、図１を参照してメモリセル２６のレイアウトについて説明する。半導体基板としてのシリコン基板上に図２の回路を形成している。図中、上側にはＰ＋拡散領域３２ａ，３２ｂ，３２ｃが形成され、下側にはＮ＋拡散領域３３ａ，３３ｂ，３３ｃが形成されている。これら拡散領域３２ａ〜３２ｃ、３３ａ〜３３ｃをまたがるようにして多結晶シリコン膜などにより共通のゲート電極３４ａ〜３４ｆがパターニング形成されている。各ゲート電極３４ａ〜３４ｆには共通のコンタクトが設けられている。このようなＣＭＯＳでは、共通のゲート電極となっていることから、個別にゲート電極を設ける構成に比べて省スペース化を図れる。

これにより、各ゲート電極３４ａ〜３４ｆのそれぞれに対応して、ＰＭＯＳおよびＮＭＯＳがペアで形成された構成のゲートアレイとなっている。ゲート電極３４ａ，３４ｂではそれぞれＮＭＯＳ３１ａ，３１ｂが形成され、ゲート電極３４ｃではＰＭＯＳ２９ａ，ＮＭＯＳ２９ｂが形成され、ゲート電極３４ｄではＰＭＯＳ３０ａ，ＮＭＯＳ３０ｂが形成され、ゲート電極３４ｅ，３４ｆではそれぞれＮＭＯＳ３１ｃ，３１ｄが形成されている。

さて、上記構成のゲートアレイ基板に、図２の回路構成を得るためにアルミ配線パターンを形成している。メモリセル２６のアルミ配線としては、電源ラインＶＤＤ、グランドラインＧＮＤ、ノードＮ１、Ｎ２のそれぞれに対応してパターンが形成されている。ソースドレイン領域には必要に応じてコンタクトが形成され、アルミ配線が電気的に接触するように構成されている。

このような構成を採用することにより、デュアルポート構造のメモリセル２６をコンパクトなスペースで形成することができ、省スペース化を図ることができる。しかも、一般的なＲＡＭと同様に周辺回路としてプリチャージ回路やＩ／Ｏデコーダ回路を設けてＲＡＭ動作を実現できる。

また、ＣＡＮモジュール２１のメッセージバッファ２４にデュアルポートＲＡＭとして設け、それらのアクセスポートにＮＭＯＳ３１ａ〜３１ｄを設けているので、ＣＡＮモジュール２１内部のアクセスおよびＣＡＮを通じた外部からのアクセスも同等の条件で処理することができ、特殊な回路構成を必要としないものとすることができる。
また、ゲートアレイでメッセージバッファ２４を構成しているので、メッセージボックス数をユーザの用途に応じて容易に変更設定することができる。例えば、メッセージボックス数を３２から１６に変更することは容易である。

本発明は、上記実施形態にのみ限定されるものではなく、次のように変形また拡張できる。
ＣＡＮモジュール２１以外にもＣＭＯＳゲートアレイで形成するデュアルポートＲＡＭに適用することができる。

ＣＡＮモジュール２１のメッセージボックス数は適宜変更設定することができる。

本発明の一実施形態を示すメモリセルのレイアウト図 メモリセルの電気的構成図 メッセージバッファのブロック構成図 ＣＡＮモジュールのブロック構成図 従来技術を説明するラッチ回路の電気的構成図 異なる従来技術を説明するメモリセルの電気的構成図およびレイアウト図

符号の説明

図面中、２１はＣＡＮモジュール、２４はメッセージバッファ、２６はメモリセル、２７はＩ／Ｏデコーダ回路、２８はプリチャージ回路、２９は第１のインバータ回路、２９ａはＰＭＯＳ、２９ｂはＮＭＯＳ、３０は第２のインバータ回路、３０ａはＰＭＯＳ、３０ｂはＮＭＯＳ、３１ａ〜３１ｄはＮＭＯＳ（第１〜第４のＮチャンネル型ＭＯＳトランジスタ）、３２ａ〜３２ｃはＰ＋拡散領域、３３ａ〜３３ｃはＮ＋拡散領域、３４ａ〜３４ｆはゲート電極、Ｎ１，Ｎ２はノードである。

Claims (4)

1. ＣＭＯＳトランジスタのゲートアレイにより形成される半導体装置において、
   前記ＣＭＯＳトランジスタを用いた第１および第２のインバータ回路と、
   前記第１のインバータ回路の出力端子および前記第２のインバータ回路の入力端子に接続された第１および第２のＮチャンネル型ＭＯＳトランジスタと、
   前記第２のインバータ回路の出力端子および前記第１のインバータ回路の入力端子に接続された第３および第４のＮチャンネル型ＭＯＳトランジスタとからなるメモリセルを備え、
   前記ＣＭＯＳトランジスタを構成するＰチャンネルおよびＮチャンネル型のＭＯＳトランジスタは、共通に形成されたゲート電極を備える構成とされていることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記メモリセルは、デュアルポートＲＡＭとして形成されていることを特徴とする半導体装置。
3. 請求項２に記載の半導体装置において、
   前記ＣＭＯＳトランジスタにより形成されたＣＡＮ（Controller Area Network）モジュール回路を備えていることを特徴とする半導体装置。
4. 請求項３に記載の半導体装置において、
   前記メモリセルは、前記ＣＡＮモジュール回路からのアクセスおよび外部からのアクセスが可能に構成されていることを特徴とする半導体装置。
   
   

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