JP2005071413A - 半導体メモリ装置 - Google Patents
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Abstract
【課題】半導体メモリ装置において、冗長メモリセル置換回路の面積を低減することにある。
【解決手段】ロウのアドレスがプログラムされている第１ヒューズブロックと、カラムのアドレスがプログラムされている第２ヒューズブロックと、第１ヒューズＦＸ及び第２ヒューズＦＹに接続されており、第１ヒューズＦＸ又は第２ヒューズＦＹのいずれかの状態を表す状態信号Ｂを出力する選択回路１０ａ〜１０ｇと、状態信号Ｂ及びアドレス信号Ａが入力され、状態信号Ｂとアドレス信号Ａとが一致しているか否かを判定する第１判定回路１１ａ〜１１ｉと、第１判定回路１１ａ〜１１ｉの出力ＸＯＲに基づいて外部アドレスがロウ又はカラムの置換アドレスと一致しているか否かを判定する第２判定回路と、を備えた半導体メモリ装置。
【選択図】 図４
【解決手段】ロウのアドレスがプログラムされている第１ヒューズブロックと、カラムのアドレスがプログラムされている第２ヒューズブロックと、第１ヒューズＦＸ及び第２ヒューズＦＹに接続されており、第１ヒューズＦＸ又は第２ヒューズＦＹのいずれかの状態を表す状態信号Ｂを出力する選択回路１０ａ〜１０ｇと、状態信号Ｂ及びアドレス信号Ａが入力され、状態信号Ｂとアドレス信号Ａとが一致しているか否かを判定する第１判定回路１１ａ〜１１ｉと、第１判定回路１１ａ〜１１ｉの出力ＸＯＲに基づいて外部アドレスがロウ又はカラムの置換アドレスと一致しているか否かを判定する第２判定回路と、を備えた半導体メモリ装置。
【選択図】 図４
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置、特に、欠陥のあるメモリセルを冗長メモリセルと置き換えるための冗長メモリセル置換回路を有する半導体メモリ装置に関する。
【０００２】
【従来の技術】
半導体メモリ装置は、マトリックス状に配置された複数のメモリセルを含むメモリブロックが縦横に配置されて構成され、各ブロックには、欠陥のあるメモリセルを置き換えるための冗長メモリセル列が設けられている。この冗長メモリセル列には、ロウ方向及びカラム方向の冗長メモリセル列があり、ロウ又はカラムで欠陥メモリセルを置き換える。このような冗長メモリセルの置き換えには、置き換えるメモリセルの置換アドレスがプログラムされるヒューズブロックや外部アドレスと置換アドレスとが一致するか否かを判定するアドレス判定回路等からなる冗長メモリセル置換回路が必要である。ところが、半導体メモリ装置が微細化される一方で、歩留まりの向上を目的として冗長メモリセルを増加させる傾向にあり、冗長メモリセル置換回路の占める割合が高くなり、半導体メモリ装置の小型化を妨げる虞がある。
【０００３】
冗長メモリセル置換回路の面積を低減するという点において、特許文献１及び２に示す半導体メモリ装置が提案されている。
【０００４】
特許文献１に記載の半導体メモリ装置では、１つのヒューズブロックを、ロウ不良が多いかカラム不良が多いかに応じて、ロウ救済用及びカラム救済用のいずれかに使用できるように構成し、余分なヒューズを削減し、ヒューズの面積を低減している。
【０００５】
特許文献２に記載の半導体メモリ装置では、ｐＭＯＳトランジスタのウェル形成工程において形成されるＮ−ウェルの表面側において小面積に形成したＰウェルを用いて、ヒューズと基板との間のリーク電流を防止している。ヒューズごとに必要なリーク電流防止用のウェルを小面積に形成することにより、ヒューズの配列ピッチを小さくしてヒューズの配置面積を低減している。
【０００６】
【特許文献１】
特開平１４−０１５５９３号公報（第８−９頁、第３図）
【０００７】
【特許文献２】
特開平７−２１１７７９号公報（第４−６頁、第１−２図）
【０００８】
【発明が解決しようとする課題】
特許文献１に記載の半導体メモリ装置では、ヒューズブロックをロウ救済にもカラム救済にも使用することが可能であるが、ヒューズブロックの数だけアドレス判定回路等が必要であり、さらに面積低減の余地がある。
【０００９】
特許文献２に記載の半導体メモリ装置では、ヒューズの配列ピッチを小さくしてヒューズの配置面積を低減しているが、アドレス判定回路等の面積低減については記載されておらず、さらに面積低減の余地がある。
【００１０】
本発明の目的は、半導体メモリ装置において、冗長メモリセル置換回路の面積を低減することにある。
【００１１】
【課題を解決するための手段】
本発明に係る半導体メモリ装置は、複数のメモリセルブロックと、第１ヒューズブロックと、第２ヒューズブロックと、複数の選択回路と、第１判定回路と、第２判定回路とを備えている。メモリセルブロックは、メモリセルがロウ及びカラムに配列されて構成される。第１ヒューズブロックは、メモリセルブロックごとに配置され、ロウのアドレス信号に一対一に対応する第１ヒューズを複数含み、複数の第１ヒューズによってロウの置換アドレスがプログラムされている。第２ヒューズブロックは、メモリセルブロックごとに配置され、カラムのアドレス信号に一対一に対応する第２ヒューズを複数含み、複数の第２ヒューズによってカラムの置換アドレスがプログラムされている。複数の選択回路は、第１ヒューズ及び第２ヒューズに接続されており、第１ヒューズ又は第２ヒューズのいずれかの状態を表す状態信号を出力する。複数の第１判定回路は、状態信号及びアドレス信号が入力され、状態信号とアドレス信号とが一致しているか否かを判定する。複数の第２判定回路は、複数の第１判定回路の出力に基づいて、アドレス信号が指定する外部アドレスがロウ又はカラムの置換アドレスと一致しているか否かを判定する。
【００１２】
【作用】
本発明に係る半導体メモリ装置では、ロウアドレス判定時には選択回路が第１ヒューズの状態信号を出力し、カラムアドレス判定時には選択回路が第２ヒューズの状態信号を出力する。これにより、第１及び第２判定回路をロウ及びカラムのヒューズブロックで共有することができ、ロウ及びカラムで別々に判定回路を設ける場合に比較して、冗長メモリセルの置換回路の面積を低減できる。
【００１３】
【発明の実施の形態】
（１）第１実施形態
〔構成〕
図１は、本発明の第１実施形態に係る半導体メモリ１の構成図である。同図（ａ）に示すように、半導体メモリ１は、複数のメモリセルブロック１００が縦横に配置されて構成されており、各メモリセルブロック１００はロウ及びカラムに配列された複数のメモリセルを含んでいる。また、同図（ｂ）に示すように、各メモリセルブロック内には、欠陥メモリセルを置き換えて使用するためのロウ置き換え用の冗長メモリセル列１０１と、カラム置き換え用の冗長メモリセル列１０２とが設けられている。また、各メモリセルブロック１００の近傍には、ポリシリコン又はメタル材質のヒューズを含むロウ及びカラム置換用のヒューズブロック１０３及び１０４がそれぞれ２個ずつ配置されている。ヒューズブロック１０３は、図２に示すように、ロウの置換制御用のヒューズＥＸを１本と、ロウの置換アドレスプログラム用のヒューズＦＸ（ＦＸ１〜ＦＸ７）の７本とを有しており、ロウ１列分のアドレスがヒューズの切断によりプログラムされている。ヒューズブロック１０４は、カラムの置換制御用のヒューズＥＹを１本と、カラムの置換アドレスプログラム用のヒューズＦＹ（ＦＹ１〜ＦＹ９）の９本とを有しており、カラム１列分のアドレスがヒューズの切断によりプログラムされている。また、ヒューズブロック１０３及び１０４に沿って、ロウ又はカラムの外部アドレスを伝達するアドレス信号線１０５がカラム方向に配置されている。アドレス信号線１０５は、ロウの外部アドレスを７ビットまたはカラムの外部アドレスは９ビットのいずれかを択一的に伝達する。アドレス信号線１０５の下の層には、図３に示すようなアドレス判定回路１０７がヒューズブロック１０３及び１０４に共通に設けられている。
【００１４】
このアドレス判定回路１０７は、選択回路９と、選択回路１０ａ〜１０ｉと、排他的論理和回路１１ａ〜１１ｉと、論理和回路１２とを備えている。
【００１５】
選択回路９には、ロウ又はカラムの制御用のヒューズＥＹ又はＥＸが接続されており、いずれかを選択し、ヒューズの状態を表す状態信号ＥＹ又はＥＸのいずれかを出力する。状態信号ＥＹ又はＥＸは、冗長メモリセルの置き換えをする場合に‘１’、冗長メモリセルの置き換えをしない場合に‘０’を出力する。
【００１６】
選択回路１０ａ〜１０ｇは、それぞれロウ及びカラムのアドレスを指定するヒューズ（ＦＸ１，ＦＹ１）〜（ＦＸ７，ＦＹ７）が接続されており、ロウアドレス判定時にはロウの状態信号ＦＸ１〜ＦＸ７を出力し、カラムアドレス判定時にはカラムの状態信号ＦＹ１〜ＦＹ７を出力する。
【００１７】
選択回路１０ｈ〜ｉには、それぞれカラムの置換アドレスを指定するヒューズＦＹ８〜ＦＹ９のみが入力され、カラムアドレス判定時にカラムＦＹ８〜ＦＹ９を選択して出力し、ロウアドレス判定時には‘０’を出力する。
【００１８】
排他的論理和回路１１ａ〜１１ｉは、それぞれ、選択回路１０ａ〜１０ｉからの状態信号と、外部アドレスの各アドレス信号との排他的論理和を出力する。
【００１９】
図４は、選択回路１０ａ及び排他的論理和回路１１ａの具体的な構成図である。選択回路１０ａ〜１０ｇはそれぞれ同様の構成であり、排他的論理和回路１１ａ〜１１ｉはそれぞれ同様の構成であるので、ここでは、選択回路１０ａ及び排他的論理和回路１１ａを例に挙げて説明する。
【００２０】
選択回路１０ａは、Ｐ型トランジスタＰ０及びＰ１と、Ｎ型トランジスタＮ０及びＮ１と、インバータＩ１及びＩ２とから構成されている。
【００２１】
トランジスタＰ０及びトランジスタＮ０は互いに直列に接続されており、トランジスタＰ０が電源レベルＶＤＤに接続され、トランジスタＮ０がグランドレベルに接続されている。また、トランジスタＰ０とトランジスタＮ０との間には、ヒューズＦＸ１がこれらと直列に接続されており、ヒューズＦＸ１の高電位側がインバータＩ１に接続されている。
【００２２】
トランジスタＰ１及びトランジスタＮ１は互いに直列に接続されており、トランジスタＰ１が電源レベルＶＤＤに接続され、トランジスタＮ１がグランドレベルに接続されている。また、トランジスタＰ１とトランジスタＮ１との間には、ヒューズＦＹ１がこれらと直列に接続されており、ヒューズＦＹ１の高電位側がインバータＩ１に接続されている。
【００２３】
トランジスタＮ０のゲート端子にはロウ選択信号Ｘが入力され、トランジスタＮ１のゲート端子にはカラム選択信号Ｙが入力され、トランジスタＰ０のゲート端子には信号Ｘ及び信号Ｙの論理積Ｘ＋Ｙが入力される。
【００２４】
インバータＩ１には、ヒューズＦＸ１又はＦＹ１からヒューズの状態信号Ｂが入力され、状態信号Ｂを反転した反転信号Ｂｂを出力する。インバータＩ２は、反転信号Ｂｂをさらに反転し、状態信号Ｂを出力する。
【００２５】
以上説明した選択回路１０ａの動作は以下のようになる。
【００２６】
待機時において、Ｘ＋Ｙ＝０、Ｘ＝０、Ｙ＝０となり、トランジスタＰ０が導通、インバータＩ１の出力が０となるのでトランジスタＰ１も導通する。
【００２７】
ロウアドレス判定時には、選択信号Ｘ＝１、Ｙ＝０が入力され、トランジスタＮ０が導通、トランジスタＮ１が非導通となる。また、トランジスタＰ０は、Ｘ＋Ｙ＝１が入力され非導通になる。このとき、トランジスタＮ１は非導通でヒューズＦＹ１は回路から切り離され、ヒューズＦＸ１の状態が参照される。ヒューズＦＸ１が切断されていれば、インバータＩ１の入力ノードはトランジスタＰ１を介して電源レベルＶＤＤ‘１’に保持され、状態信号Ｂ＝１となる。一方、ヒューズＦＸが切断されてなければ、インバータＩ１の入力ノードはトランジスタＮ０を介してグランドレベルに引かれ、インバータＩ１の出力が１に反転してトランジスタＰ１が非導通となり、インバータＩ１の入力ノードが０になり、状態信号Ｂ＝０となる。
【００２８】
カラムアドレス判定時には、選択信号Ｘ＝０、Ｙ＝１が入力され、トランジスタＮ０が非導通、トランジスタＮ１が導通となる。また、トランジスタＰ０は、Ｘ＋Ｙ＝１が入力され非導通になる。このとき、トランジスタＮ０は非導通でヒューズＦＸ１は回路から切り離され、ヒューズＦＹ１の状態が参照される。ヒューズＦＹ１が切断されていれば、インバータＩ１の入力ノードはトランジスタＰ１を介して電源レベルＶＤＤ‘１’に保持され、状態信号Ｂ＝１となる。一方、ヒューズＦＹが切断されてなければ、インバータＩ１の入力ノードはトランジスタＮ１を介してグランドレベルに引かれ、インバータＩ１の出力が１に反転してトランジスタＰ１が非導通となり、インバータＩ１の入力ノードが０になり、状態信号Ｂ＝０となる。
【００２９】
以上のようにして、ロウアドレス判定又はカラムアドレス判定のいずれを行うかに応じて、ヒューズＦＹ１又はヒューズＦＸ１のいずれかの状態信号を出力する。状態信号Ｂは、ヒューズＦＹ１，ＦＸ１が切断されていなければＢ＝０であり、切断されていればＢ＝１である。
【００３０】
排他的論理和回路１１ａは、論理積否定回路ＮＤ１〜ＮＤ３から構成されている。論理積否定回路ＮＤ１には、アドレス信号Ａと、状態信号の反転信号Ｂｂが入力される。論理積否定回路ＮＤ２には、状態信号Ｂと、アドレス信号ＡがインバータＩ３で反転された反転信号Ａｂが入力される。論理積否定回路ＮＤ１及びＮＤ２の出力は論理積否定回路ＮＤ３に入力される。論理積否定回路ＮＤ３は、アドレス信号Ａと状態信号Ｂの排他的論理和ＸＯＲを出力する。具体的には、アドレス信号Ａと状態信号Ｂとが一致する場合には排他的論理和ＸＯＲ＝０となり、それ以外の場合、すなわちアドレス信号Ａと状態信号Ｂとが一致しない場合には、排他的論理和ＸＯＲ＝１となる。
【００３１】
図５は、選択回路１０ｈの具体的な構成図である。選択回路１０ｉも選択回路１０ｈと同様の構成である。選択回路１０ｈには、カラム用のヒューズＦＹ８のみが接続され、ロウ用のヒューズが接続されておらず、これに接続されるトランジスタＮ０も存在しない。また、カラム用の選択信号ＹがトランジスタＰ０にも入力されている。
【００３２】
この選択回路１０ｈでは、選択信号Ｙ＝０を入力すると、トランジスタＰ０が導通、トランジスタＮ１が非導通となり、インバータＩ１の入力ノードがＶＤＤにチャージされ、インバータＩ１の出力が０となりトランジスタＰ１が導通する。
【００３３】
続いて、選択信号Ｙ＝１を入力すると、トランジスタＰ０が非導通、トランジスタＮ１が導通となる。このとき、ヒューズＦＹ８が切断されていれば、インバータＩ１の入力ノードはトランジスタＰ１を介してＶＤＤ‘１’に保持され、状態信号はＢ＝１となる。
【００３４】
一方、ヒューズＦＹ８が切断されていなければ、インバータＩ１の入力ノードはトランジスタＮ１を介してグランドレベルに引かれ、インバータＩ１の出力が１に反転してトランジスタＰ１が非導通となる。この結果、インバータＩ１の入力ノードが０になり、状態信号はＢ＝０となる。
【００３５】
以上説明した選択回路１０ａ〜１０ｉ及び排他的論理和回路１１ａ〜１１ｉの出力は、図３の論理和回路１２で論理和が算出される。論理和回路１２は、論理和否定回路１２ａ〜１２ｃと論理積否定回路１２ｄとからなり、制御用のヒューズからの状態信号ＥＹ又はＥＸと、各排他的論理和回路１１ａ〜１１ｉでの判定結果ＸＯＲとの論理和を算出する。
【００３６】
アドレス判定回路１０７全体の動作を説明すると、カラムアドレス判定時には、ＦＸ１〜ＦＸ７が、それぞれ選択回路１０ａ〜１０ｇで選択され、各状態信号Ｂがそれぞれ排他的論理和回路１１ａ〜１１ｇに入力される。排他的論理和回路１１ａ〜１１ｉにおいて、図４及び図５に示したように、ＦＸ１〜ＦＸ７の状態信号Ｂと各アドレス信号Ａとがそれぞれ比較される。排他的論理和回路１１ａ〜１１ｉでは、状態信号Ｂとアドレス信号Ａが一致していればＸＯＲ＝０を出力し、一致していなければＸＯＲ＝１を出力する。そして、論理和回路１２において、制御用のヒューズの状態信号ＥＸと、排他的論理和回路１１ａ〜１１ｉからのＸＯＲとの論理和が算出され、論理和信号ＡＤＤＸＯＲが出力される。状態信号ＥＸ＝１「置き換えをする」であり、かつ、排他的論理和回路１１ａ〜１１ｉの判定結果が全てＸＯＲ＝０「アドレス一致」の場合にのみ、論理和信号ＡＤＤＸＯＲ＝０となる。この場合に、外部アドレスが指定するメモリセル列を置き換える。ＥＸ＝０「置き換えしない」場合及び排他的論理和回路１１ａ〜１１ｉの判定結果の１つでもＸＯＲ＝１「アドレス不一致」であれば、論理和信号ＡＤＤＸＯＲ＝１となる。この場合には、メモリセル列の置き換えをしない。
【００３７】
ロウアドレス判定時には、ＦＹ１〜ＦＹ７が、それぞれ選択回路１０ａ〜１０ｇで選択され、選択回路１０ｈ〜１０ｉでＦＹ８〜ＦＹ９が選択され、それぞれ排他的論理和回路１１ａ〜１１ｉに入力される。排他的論理和回路１１ａ〜１１ｉにおいて、図４及び図５に示したように、ＦＹ１〜ＦＹ９の状態信号Ｂと各アドレス信号Ａとがそれぞれ比較される。排他的論理和回路１１ａ〜１１ｉでは、状態信号Ｂとアドレス信号Ａが一致していればＸＯＲ＝０を出力し、一致していなければＸＯＲ＝１を出力する。そして、論理和回路１２において、制御用のヒューズの状態信号ＥＹと、排他的論理和回路１１ａ〜１１ｉからのＸＯＲとの論理和が算出され、論理和信号ＡＤＤＸＯＲが出力される。状態信号ＥＹ＝１「置き換えをする」であり、かつ、排他的論理和回路１１ａ〜１１ｉの判定結果が全てＸＯＲ＝０「アドレス一致」の場合にのみ、論理和信号ＡＤＤＸＯＲ＝０となる。この場合に、外部アドレスが指定するメモリセル列を置き換える。ＥＹ＝０「置き換えしない」場合及び排他的論理和回路１１ａ〜１１ｉの判定結果の１つでもＸＯＲ＝１「アドレス不一致」であれば、論理和信号ＡＤＤＸＯＲ＝１となる。この場合には、メモリセル列の置き換えをしない。
【００３８】
〔作用効果〕
本実施形態に係る半導体メモリ１の冗長メモリセルの置き換えを行うためのアドレス判定回路１０７において、ロウ及びカラム置換用のヒューズブロック１０３及び１０４のヒューズに共通にアドレス判定回路１０７を構成するため、ヒューズブロック２つに対してアドレス判定回路１０７を１つに低減することができる。即ち、ロウ及びカラム置換用のヒューズブロック１０３及び１０４に別々にアドレス判定回路を設ける場合に比較してアドレス判定回路の面積を約半分まで低減できる。また、外部アドレスを入力するためのアドレス信号線１０５も、ロウとカラムとで共用できるので、アドレス信号線１０５の配置面積も小さくなる。また、アドレス判定回路１０７をアドレス信号線１０５の下に配置すれば、さらに面積を低減できる。
【００３９】
（２）第２実施形態
図６は、第２実施形態に係るアドレス判定回路１０７の構成図である。本実施形態に係るアドレス判定回路１０７では、論理和回路１２の構成が上記第１実施形態とは異なる。即ち、論理積否定回路ＮＤ１及びＮＤ２と論理積否定回路ＮＤ３とからなる２段の論理ゲートを使用する代わりに、選択回路９の出力ＥＸ又はＥＹと、各排他的論理和回路１１ａ〜１１ｉの出力ＸＯＲをそれぞれＮ型トランジスタＮ１２０〜Ｎ１２９のゲート端子に入力する。各Ｎ型トランジスタＮ１２０〜Ｎ１２９の各ドレイン端子は共通の信号線ＡＤＤＸＯＲに接続されており、ソース端子が共通の信号線ＳＫに接続されている。また、制御ヒューズの状態信号ＥＸ及びＥＹは、第１実施形態の場合とは逆に、冗長メモリセルの置き換えを行う場合に‘０’、冗長メモリセルの置き換えを行わない場合に‘１’とする。
【００４０】
このアドレス判定回路１０７では、非動作時には信号線ＡＤＤＸＯＲ及びＳＫを‘１’にプリチャージしておき、アドレス判定を行うときにＳＫを‘０’にする。ヒューズの状態がアドレス信号と全て一致する場合には、上記実施形態と同様に排他的論理和回路１１ａ〜１１ｉの出力が全て‘０’となり、そのとき状態信号ＥＸ又はＥＹも‘０’「置き換えをする」であれば、トランジスタＮ１２０〜Ｎ１２９は全て非導通となり、ＡＤＤＸＯＲが‘１’に保たれる。この場合に、外部アドレスで指定されるロウ又はカラムを冗長メモリセル列で置き換える。それ以外の場合、状態信号ＥＸ又はＥＹ＝１「置き換えしない」であるか、または、排他的論理和回路１１ａ〜１１ｉの出力が１つでも‘１’（アドレス不一致）になる場合には、トランジスタＮ１２０〜Ｎ１２９の少なくとも１つが導通するので、ＡＤＤ排他的論理和は‘０’となる。この場合には、冗長メモリセル列の置き換えをしない。
【００４１】
このようにすれば、論理和回路１２をＮ型トランジスタＮ１２０〜Ｎ１２９の１段のみで構成することができ、応答速度を向上させることができる。
【００４２】
なお、テストモードにおいて常に冗長メモリセルが選択されるようにするには、アドレス判定時にもＳＫを‘１’に保持し、如何なるときも冗長メモリセルが選択されないようにするには、ＡＤＤＸＯＲを‘０’に保持（バイパスして‘０’に引いておく）すれば良い。このため、テストモードを考慮して、常に冗長メモリセルが選択される場合と、如何なるときも冗長メモリセルが選択されない場合を実現するために、新たな素子を追加する必要がなく簡易に構成することができる。
【００４３】
（３）第３実施形態
図７は、第３実施形態に係る排他的論理和回路１１ａの構成図である。本実施形態に係るアドレス判定回路１０７では、排他的論理和回路１１の構成が上記第１又は第２実施形態と異なる。
【００４４】
本実施形態に係る排他的論理和回路１１ａは、Ｎ型トランジスタＮ１１１及びＮ１１２と、Ｐ型トランジスタＰ１１１及びＰ１１２とから構成されている。トランジスタＮ１１１は、ゲート端子にアドレス信号Ａが入力され、ソース端子に状態信号の反転信号Ｂｂが入力されている。トランジスタＰ１１１は、ゲート端子にアドレス信号Ａが入力され、ソース端子に状態信号Ｂが入力されている。トランジスタＮ１１２は、ゲート端子に状態信号の反転信号Ｂｂが入力され、ソース端子にアドレス信号Ａが入力されている。トランジスタＰ１１２は、ゲート端子に状態信号Ｂが入力され、ソース端子にアドレス信号Ａが入力されている。これらのトランジスタＮ１１１及びＮ１１２、Ｐ１１１及びＰ１１２のドレイン端子は出力部に接続されており、出力部から排他的論理和ＸＯＲを出力する。
【００４５】
この排他的論理和回路１１ａでは、アドレス信号Ａと状態信号Ｂとが一致する場合、即ち、Ａ＝Ｂ＝１の場合にはトランジスタＮ１１１のみが導通し、Ａ＝Ｂ＝０の場合にはトランジスタＮ１１２のみが導通し、その結果、排他的論理和ＸＯＲ＝０が出力される。一方、アドレス信号Ａと状態信号Ｂとが一致しない場合、即ち、Ａ＝１，Ｂ＝０の場合にはトランジスタＰ１１２のみが導通し、Ａ＝０，Ｂ＝１の場合にはトランジスタＰ１１１のみが導通し、その結果、排他的論理和ＸＯＲ＝１が出力される。このようにして、第１実施形態の場合と同様に、排他的論理和を算出することができる。
【００４６】
本実施形態によれば、排他的論理和回路１１ａ〜１１ｉをＣＭＯＳゲート２つで構成することにより、第１及び第２実施形態に示した排他的論理和回路よりも少ない素子で排他的論理和回路１１ａ〜１１ｉを構成することができる。これにより、デザインルールが大きい場合には、ヒューズのピッチを小さくできる。また、排他的論理和回路１１ａ〜１１ｉを構成する素子が少ないため待機時における漏れ電流、動作時における動作電流を低減することができる。
【００４７】
なお、上記において、状態信号Ｂとアドレス信号Ａとを入れ替えるとともに、反転信号Ｂｂと反転信号Ａｂとを入れ替えても、上記と同様の動作を実現できる。
【００４８】
（４）第４実施形態
図８は、第４実施形態に係る排他的論理和回路１１ａの構成図である。本実施形態に係るアドレス判定回路１０７では、排他的論理和回路１１の構成が上記第１又は第２実施形態と異なる。
【００４９】
本実施形態に係る排他的論理和回路１１ａは、Ｎ型トランジスタＮ１１３〜Ｎ１１６と、Ｐ型トランジスタＰ１１３〜Ｐ１１６とから構成されている。各トランジスタＰ１１３，Ｐ１１４，Ｎ１１５，Ｎ１１６のドレイン端子が出力部に接続されており、出力部から排他的論理和ＸＯＲが出力される。トランジスタＮ１１３及びＮ１１４は、出力部とグランドレベルとの間で互いに直列に接続されており、各ゲート端子にアドレス信号Ａと状態信号Ｂとが入力される。トランジスタＮ１１５及びＮ１１６は、出力部とグランドレベルとの間で互いに直列に接続されており、各ゲート端子に状態信号の反転信号Ｂｂとアドレス信号の反転信号Ａｂとが入力される。トランジスタＰ１１３及びＰ１１４は、出力部と電源レベルＶＤＤとの間で互いに直列に接続されており、各ゲート端子にアドレス信号Ａと状態信号の反転信号Ｂｂとが入力される。トランジスタＰ１１５及びＰ１１６は、出力部と電源レベルＶＤＤとの間で互いに直列に接続されており、各ゲート端子にアドレス信号の反転信号Ａｂと状態信号Ｂとが入力される。
【００５０】
この排他的論理和回路１１ａでは、アドレス信号Ａと状態信号Ｂとが一致する場合、即ち、Ａ＝Ｂ＝１の場合にはトランジスタＮ１１３及びＮ１１４が導通し、Ａ＝Ｂ＝０の場合にはトランジスタＮ１１５及びＮ１１６が導通し、その結果、排他的論理和ＸＯＲ＝０が出力される。一方、アドレス信号Ａと状態信号Ｂとが一致しない場合、即ち、Ａ＝１，Ｂ＝０の場合にはトランジスタＰ１１５及びＰ１１６が導通し、Ａ＝０，Ｂ＝１の場合にはトランジスタＰ１１３及びＰ１１４が導通し、その結果、排他的論理和ＸＯＲ＝１が出力される。このようにして、第１実施形態の場合と同様に、排他的論理和を算出することができる。
【００５１】
本実施形態によれば、排他的論理和回路１１ａ〜１１ｉをトランジスタＮ１１３〜Ｎ１１６及びＰ１１３〜Ｐ１１６の８個のトランジスタで構成することができ、第３実施形態の場合と同様に、第１及び第２実施形態に示した排他的論理和回路よりも少ない素子で排他的論理和回路１１を構成することができる。これにより、デザインルールが大きい場合には、ヒューズのピッチを小さくできる。また、構成する素子が少ないため待機時における漏れ電流、動作時における動作電流を低減することができる。
【００５２】
（５）第５実施形態
図９は、第５実施形態に係るアドレス判定回路の構成図である。このアドレス判定回路は、第１実施形態に係る選択回路１０と、第３実施形態に係る排他的論理和回路１１と、第２実施形態に係る論理和回路１２とから構成されており、インバータＩ４とトランジスタＮ１３１とが追加されている。
【００５３】
インバータＩ４は、Ｐ型トランジスタＰ４１とＮ型トランジスタＮ４１とからなり、Ｐ型トランジスタＰ４１のソース端子には選択信号Ｘ及びＹの論理和Ｘ＋Ｙが入力される。インバータＩ４は、インバータＩ２と共に排他的論理和回路１１にヒューズの状態信号Ｂを出力する。第３実施形態では、排他的論理和回路１１のトランジスタＰ１１１及びＰ１１２の両方に１つのインバータＩ２から状態信号Ｂを出力したが、本実施形態では、インバータＩ４を追加することにより、選択回路１０ａの駆動能力を高めている。また、アドレス判定時には、Ｘ又はＹのいずれかが‘１’となるのでＸ＋Ｙも‘１’となり、インバータＩ４は動作可能である。一方、非動作時には、Ｘ及びＹの両方が‘０’となりＸ＋Ｙも‘０’となり、インバータＩ４が停止する。このように、非動作時にはインバータＩ４を停止することにより、待機時においてトランジスタＰ４１及びＮ４１を貫通する電流を防止し、待機時の消費電力の低減を図っている。
【００５４】
トランジスタＮ１３１には、ＸとＹの論理和Ｘ＋Ｙの反転信号（Ｘ＋Ｙ）ｂが入力されている。アドレス判定時には、Ｘ又はＹのいずれか一方が‘１’で他方が‘０’であるので、（Ｘ＋Ｙ）ｂ＝０となり、トランジスタＮ１３１は非導通となる。このとき、排他的論理和回路１１ａの出力ＸＯＲがそのままトランジスタＮ１２１に出力される。一方、非動作時には、Ｘ及びＹの両方が‘０’となり（Ｘ＋Ｙ）ｂ＝１となり、トランジスタＮ１３１が導通する。これにより、確定しない排他的論理和回路１１ａの出力ＸＯＲをグランドレベルに確定させ、トランジスタＮ１２１が動作して無駄な電流が流れることを防止することができる。
【００５５】
【発明の効果】
本発明に係る半導体メモリ装置によれば、ロウ及びカラムのヒューズブロックが選択回路、第１及び第２判定回路を共有することにより、ロウ及びカラムで別々に判定回路を設ける場合に比較して、冗長メモリセル置換回路の面積を低減できる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体メモリ装置の構成図。
【図２】ヒューズブロックの構成図。
【図３】アドレス判定回路の構成図。
【図４】選択回路及び排他的論理和回路の電気回路図。
【図５】選択回路の電気回路図。
【図６】第２実施形態に係るアドレス判定回路の構成図。
【図７】第３実施形態に係る排他的論理和回路の電気回路図。
【図８】第４実施形態に係る排他的論理和回路の電気回路図。
【図９】第５実施形態に係るアドレス判定回路の電気回路図。
【符号の説明】
１ 半導体メモリ装置
１００ メモリセルブロック
１０１，１０２ 冗長メモリセル列
１０３，１０４ ヒューズボックス
１０５ アドレス信号線
【発明の属する技術分野】
本発明は、半導体メモリ装置、特に、欠陥のあるメモリセルを冗長メモリセルと置き換えるための冗長メモリセル置換回路を有する半導体メモリ装置に関する。
【０００２】
【従来の技術】
半導体メモリ装置は、マトリックス状に配置された複数のメモリセルを含むメモリブロックが縦横に配置されて構成され、各ブロックには、欠陥のあるメモリセルを置き換えるための冗長メモリセル列が設けられている。この冗長メモリセル列には、ロウ方向及びカラム方向の冗長メモリセル列があり、ロウ又はカラムで欠陥メモリセルを置き換える。このような冗長メモリセルの置き換えには、置き換えるメモリセルの置換アドレスがプログラムされるヒューズブロックや外部アドレスと置換アドレスとが一致するか否かを判定するアドレス判定回路等からなる冗長メモリセル置換回路が必要である。ところが、半導体メモリ装置が微細化される一方で、歩留まりの向上を目的として冗長メモリセルを増加させる傾向にあり、冗長メモリセル置換回路の占める割合が高くなり、半導体メモリ装置の小型化を妨げる虞がある。
【０００３】
冗長メモリセル置換回路の面積を低減するという点において、特許文献１及び２に示す半導体メモリ装置が提案されている。
【０００４】
特許文献１に記載の半導体メモリ装置では、１つのヒューズブロックを、ロウ不良が多いかカラム不良が多いかに応じて、ロウ救済用及びカラム救済用のいずれかに使用できるように構成し、余分なヒューズを削減し、ヒューズの面積を低減している。
【０００５】
特許文献２に記載の半導体メモリ装置では、ｐＭＯＳトランジスタのウェル形成工程において形成されるＮ−ウェルの表面側において小面積に形成したＰウェルを用いて、ヒューズと基板との間のリーク電流を防止している。ヒューズごとに必要なリーク電流防止用のウェルを小面積に形成することにより、ヒューズの配列ピッチを小さくしてヒューズの配置面積を低減している。
【０００６】
【特許文献１】
特開平１４−０１５５９３号公報（第８−９頁、第３図）
【０００７】
【特許文献２】
特開平７−２１１７７９号公報（第４−６頁、第１−２図）
【０００８】
【発明が解決しようとする課題】
特許文献１に記載の半導体メモリ装置では、ヒューズブロックをロウ救済にもカラム救済にも使用することが可能であるが、ヒューズブロックの数だけアドレス判定回路等が必要であり、さらに面積低減の余地がある。
【０００９】
特許文献２に記載の半導体メモリ装置では、ヒューズの配列ピッチを小さくしてヒューズの配置面積を低減しているが、アドレス判定回路等の面積低減については記載されておらず、さらに面積低減の余地がある。
【００１０】
本発明の目的は、半導体メモリ装置において、冗長メモリセル置換回路の面積を低減することにある。
【００１１】
【課題を解決するための手段】
本発明に係る半導体メモリ装置は、複数のメモリセルブロックと、第１ヒューズブロックと、第２ヒューズブロックと、複数の選択回路と、第１判定回路と、第２判定回路とを備えている。メモリセルブロックは、メモリセルがロウ及びカラムに配列されて構成される。第１ヒューズブロックは、メモリセルブロックごとに配置され、ロウのアドレス信号に一対一に対応する第１ヒューズを複数含み、複数の第１ヒューズによってロウの置換アドレスがプログラムされている。第２ヒューズブロックは、メモリセルブロックごとに配置され、カラムのアドレス信号に一対一に対応する第２ヒューズを複数含み、複数の第２ヒューズによってカラムの置換アドレスがプログラムされている。複数の選択回路は、第１ヒューズ及び第２ヒューズに接続されており、第１ヒューズ又は第２ヒューズのいずれかの状態を表す状態信号を出力する。複数の第１判定回路は、状態信号及びアドレス信号が入力され、状態信号とアドレス信号とが一致しているか否かを判定する。複数の第２判定回路は、複数の第１判定回路の出力に基づいて、アドレス信号が指定する外部アドレスがロウ又はカラムの置換アドレスと一致しているか否かを判定する。
【００１２】
【作用】
本発明に係る半導体メモリ装置では、ロウアドレス判定時には選択回路が第１ヒューズの状態信号を出力し、カラムアドレス判定時には選択回路が第２ヒューズの状態信号を出力する。これにより、第１及び第２判定回路をロウ及びカラムのヒューズブロックで共有することができ、ロウ及びカラムで別々に判定回路を設ける場合に比較して、冗長メモリセルの置換回路の面積を低減できる。
【００１３】
【発明の実施の形態】
（１）第１実施形態
〔構成〕
図１は、本発明の第１実施形態に係る半導体メモリ１の構成図である。同図（ａ）に示すように、半導体メモリ１は、複数のメモリセルブロック１００が縦横に配置されて構成されており、各メモリセルブロック１００はロウ及びカラムに配列された複数のメモリセルを含んでいる。また、同図（ｂ）に示すように、各メモリセルブロック内には、欠陥メモリセルを置き換えて使用するためのロウ置き換え用の冗長メモリセル列１０１と、カラム置き換え用の冗長メモリセル列１０２とが設けられている。また、各メモリセルブロック１００の近傍には、ポリシリコン又はメタル材質のヒューズを含むロウ及びカラム置換用のヒューズブロック１０３及び１０４がそれぞれ２個ずつ配置されている。ヒューズブロック１０３は、図２に示すように、ロウの置換制御用のヒューズＥＸを１本と、ロウの置換アドレスプログラム用のヒューズＦＸ（ＦＸ１〜ＦＸ７）の７本とを有しており、ロウ１列分のアドレスがヒューズの切断によりプログラムされている。ヒューズブロック１０４は、カラムの置換制御用のヒューズＥＹを１本と、カラムの置換アドレスプログラム用のヒューズＦＹ（ＦＹ１〜ＦＹ９）の９本とを有しており、カラム１列分のアドレスがヒューズの切断によりプログラムされている。また、ヒューズブロック１０３及び１０４に沿って、ロウ又はカラムの外部アドレスを伝達するアドレス信号線１０５がカラム方向に配置されている。アドレス信号線１０５は、ロウの外部アドレスを７ビットまたはカラムの外部アドレスは９ビットのいずれかを択一的に伝達する。アドレス信号線１０５の下の層には、図３に示すようなアドレス判定回路１０７がヒューズブロック１０３及び１０４に共通に設けられている。
【００１４】
このアドレス判定回路１０７は、選択回路９と、選択回路１０ａ〜１０ｉと、排他的論理和回路１１ａ〜１１ｉと、論理和回路１２とを備えている。
【００１５】
選択回路９には、ロウ又はカラムの制御用のヒューズＥＹ又はＥＸが接続されており、いずれかを選択し、ヒューズの状態を表す状態信号ＥＹ又はＥＸのいずれかを出力する。状態信号ＥＹ又はＥＸは、冗長メモリセルの置き換えをする場合に‘１’、冗長メモリセルの置き換えをしない場合に‘０’を出力する。
【００１６】
選択回路１０ａ〜１０ｇは、それぞれロウ及びカラムのアドレスを指定するヒューズ（ＦＸ１，ＦＹ１）〜（ＦＸ７，ＦＹ７）が接続されており、ロウアドレス判定時にはロウの状態信号ＦＸ１〜ＦＸ７を出力し、カラムアドレス判定時にはカラムの状態信号ＦＹ１〜ＦＹ７を出力する。
【００１７】
選択回路１０ｈ〜ｉには、それぞれカラムの置換アドレスを指定するヒューズＦＹ８〜ＦＹ９のみが入力され、カラムアドレス判定時にカラムＦＹ８〜ＦＹ９を選択して出力し、ロウアドレス判定時には‘０’を出力する。
【００１８】
排他的論理和回路１１ａ〜１１ｉは、それぞれ、選択回路１０ａ〜１０ｉからの状態信号と、外部アドレスの各アドレス信号との排他的論理和を出力する。
【００１９】
図４は、選択回路１０ａ及び排他的論理和回路１１ａの具体的な構成図である。選択回路１０ａ〜１０ｇはそれぞれ同様の構成であり、排他的論理和回路１１ａ〜１１ｉはそれぞれ同様の構成であるので、ここでは、選択回路１０ａ及び排他的論理和回路１１ａを例に挙げて説明する。
【００２０】
選択回路１０ａは、Ｐ型トランジスタＰ０及びＰ１と、Ｎ型トランジスタＮ０及びＮ１と、インバータＩ１及びＩ２とから構成されている。
【００２１】
トランジスタＰ０及びトランジスタＮ０は互いに直列に接続されており、トランジスタＰ０が電源レベルＶＤＤに接続され、トランジスタＮ０がグランドレベルに接続されている。また、トランジスタＰ０とトランジスタＮ０との間には、ヒューズＦＸ１がこれらと直列に接続されており、ヒューズＦＸ１の高電位側がインバータＩ１に接続されている。
【００２２】
トランジスタＰ１及びトランジスタＮ１は互いに直列に接続されており、トランジスタＰ１が電源レベルＶＤＤに接続され、トランジスタＮ１がグランドレベルに接続されている。また、トランジスタＰ１とトランジスタＮ１との間には、ヒューズＦＹ１がこれらと直列に接続されており、ヒューズＦＹ１の高電位側がインバータＩ１に接続されている。
【００２３】
トランジスタＮ０のゲート端子にはロウ選択信号Ｘが入力され、トランジスタＮ１のゲート端子にはカラム選択信号Ｙが入力され、トランジスタＰ０のゲート端子には信号Ｘ及び信号Ｙの論理積Ｘ＋Ｙが入力される。
【００２４】
インバータＩ１には、ヒューズＦＸ１又はＦＹ１からヒューズの状態信号Ｂが入力され、状態信号Ｂを反転した反転信号Ｂｂを出力する。インバータＩ２は、反転信号Ｂｂをさらに反転し、状態信号Ｂを出力する。
【００２５】
以上説明した選択回路１０ａの動作は以下のようになる。
【００２６】
待機時において、Ｘ＋Ｙ＝０、Ｘ＝０、Ｙ＝０となり、トランジスタＰ０が導通、インバータＩ１の出力が０となるのでトランジスタＰ１も導通する。
【００２７】
ロウアドレス判定時には、選択信号Ｘ＝１、Ｙ＝０が入力され、トランジスタＮ０が導通、トランジスタＮ１が非導通となる。また、トランジスタＰ０は、Ｘ＋Ｙ＝１が入力され非導通になる。このとき、トランジスタＮ１は非導通でヒューズＦＹ１は回路から切り離され、ヒューズＦＸ１の状態が参照される。ヒューズＦＸ１が切断されていれば、インバータＩ１の入力ノードはトランジスタＰ１を介して電源レベルＶＤＤ‘１’に保持され、状態信号Ｂ＝１となる。一方、ヒューズＦＸが切断されてなければ、インバータＩ１の入力ノードはトランジスタＮ０を介してグランドレベルに引かれ、インバータＩ１の出力が１に反転してトランジスタＰ１が非導通となり、インバータＩ１の入力ノードが０になり、状態信号Ｂ＝０となる。
【００２８】
カラムアドレス判定時には、選択信号Ｘ＝０、Ｙ＝１が入力され、トランジスタＮ０が非導通、トランジスタＮ１が導通となる。また、トランジスタＰ０は、Ｘ＋Ｙ＝１が入力され非導通になる。このとき、トランジスタＮ０は非導通でヒューズＦＸ１は回路から切り離され、ヒューズＦＹ１の状態が参照される。ヒューズＦＹ１が切断されていれば、インバータＩ１の入力ノードはトランジスタＰ１を介して電源レベルＶＤＤ‘１’に保持され、状態信号Ｂ＝１となる。一方、ヒューズＦＹが切断されてなければ、インバータＩ１の入力ノードはトランジスタＮ１を介してグランドレベルに引かれ、インバータＩ１の出力が１に反転してトランジスタＰ１が非導通となり、インバータＩ１の入力ノードが０になり、状態信号Ｂ＝０となる。
【００２９】
以上のようにして、ロウアドレス判定又はカラムアドレス判定のいずれを行うかに応じて、ヒューズＦＹ１又はヒューズＦＸ１のいずれかの状態信号を出力する。状態信号Ｂは、ヒューズＦＹ１，ＦＸ１が切断されていなければＢ＝０であり、切断されていればＢ＝１である。
【００３０】
排他的論理和回路１１ａは、論理積否定回路ＮＤ１〜ＮＤ３から構成されている。論理積否定回路ＮＤ１には、アドレス信号Ａと、状態信号の反転信号Ｂｂが入力される。論理積否定回路ＮＤ２には、状態信号Ｂと、アドレス信号ＡがインバータＩ３で反転された反転信号Ａｂが入力される。論理積否定回路ＮＤ１及びＮＤ２の出力は論理積否定回路ＮＤ３に入力される。論理積否定回路ＮＤ３は、アドレス信号Ａと状態信号Ｂの排他的論理和ＸＯＲを出力する。具体的には、アドレス信号Ａと状態信号Ｂとが一致する場合には排他的論理和ＸＯＲ＝０となり、それ以外の場合、すなわちアドレス信号Ａと状態信号Ｂとが一致しない場合には、排他的論理和ＸＯＲ＝１となる。
【００３１】
図５は、選択回路１０ｈの具体的な構成図である。選択回路１０ｉも選択回路１０ｈと同様の構成である。選択回路１０ｈには、カラム用のヒューズＦＹ８のみが接続され、ロウ用のヒューズが接続されておらず、これに接続されるトランジスタＮ０も存在しない。また、カラム用の選択信号ＹがトランジスタＰ０にも入力されている。
【００３２】
この選択回路１０ｈでは、選択信号Ｙ＝０を入力すると、トランジスタＰ０が導通、トランジスタＮ１が非導通となり、インバータＩ１の入力ノードがＶＤＤにチャージされ、インバータＩ１の出力が０となりトランジスタＰ１が導通する。
【００３３】
続いて、選択信号Ｙ＝１を入力すると、トランジスタＰ０が非導通、トランジスタＮ１が導通となる。このとき、ヒューズＦＹ８が切断されていれば、インバータＩ１の入力ノードはトランジスタＰ１を介してＶＤＤ‘１’に保持され、状態信号はＢ＝１となる。
【００３４】
一方、ヒューズＦＹ８が切断されていなければ、インバータＩ１の入力ノードはトランジスタＮ１を介してグランドレベルに引かれ、インバータＩ１の出力が１に反転してトランジスタＰ１が非導通となる。この結果、インバータＩ１の入力ノードが０になり、状態信号はＢ＝０となる。
【００３５】
以上説明した選択回路１０ａ〜１０ｉ及び排他的論理和回路１１ａ〜１１ｉの出力は、図３の論理和回路１２で論理和が算出される。論理和回路１２は、論理和否定回路１２ａ〜１２ｃと論理積否定回路１２ｄとからなり、制御用のヒューズからの状態信号ＥＹ又はＥＸと、各排他的論理和回路１１ａ〜１１ｉでの判定結果ＸＯＲとの論理和を算出する。
【００３６】
アドレス判定回路１０７全体の動作を説明すると、カラムアドレス判定時には、ＦＸ１〜ＦＸ７が、それぞれ選択回路１０ａ〜１０ｇで選択され、各状態信号Ｂがそれぞれ排他的論理和回路１１ａ〜１１ｇに入力される。排他的論理和回路１１ａ〜１１ｉにおいて、図４及び図５に示したように、ＦＸ１〜ＦＸ７の状態信号Ｂと各アドレス信号Ａとがそれぞれ比較される。排他的論理和回路１１ａ〜１１ｉでは、状態信号Ｂとアドレス信号Ａが一致していればＸＯＲ＝０を出力し、一致していなければＸＯＲ＝１を出力する。そして、論理和回路１２において、制御用のヒューズの状態信号ＥＸと、排他的論理和回路１１ａ〜１１ｉからのＸＯＲとの論理和が算出され、論理和信号ＡＤＤＸＯＲが出力される。状態信号ＥＸ＝１「置き換えをする」であり、かつ、排他的論理和回路１１ａ〜１１ｉの判定結果が全てＸＯＲ＝０「アドレス一致」の場合にのみ、論理和信号ＡＤＤＸＯＲ＝０となる。この場合に、外部アドレスが指定するメモリセル列を置き換える。ＥＸ＝０「置き換えしない」場合及び排他的論理和回路１１ａ〜１１ｉの判定結果の１つでもＸＯＲ＝１「アドレス不一致」であれば、論理和信号ＡＤＤＸＯＲ＝１となる。この場合には、メモリセル列の置き換えをしない。
【００３７】
ロウアドレス判定時には、ＦＹ１〜ＦＹ７が、それぞれ選択回路１０ａ〜１０ｇで選択され、選択回路１０ｈ〜１０ｉでＦＹ８〜ＦＹ９が選択され、それぞれ排他的論理和回路１１ａ〜１１ｉに入力される。排他的論理和回路１１ａ〜１１ｉにおいて、図４及び図５に示したように、ＦＹ１〜ＦＹ９の状態信号Ｂと各アドレス信号Ａとがそれぞれ比較される。排他的論理和回路１１ａ〜１１ｉでは、状態信号Ｂとアドレス信号Ａが一致していればＸＯＲ＝０を出力し、一致していなければＸＯＲ＝１を出力する。そして、論理和回路１２において、制御用のヒューズの状態信号ＥＹと、排他的論理和回路１１ａ〜１１ｉからのＸＯＲとの論理和が算出され、論理和信号ＡＤＤＸＯＲが出力される。状態信号ＥＹ＝１「置き換えをする」であり、かつ、排他的論理和回路１１ａ〜１１ｉの判定結果が全てＸＯＲ＝０「アドレス一致」の場合にのみ、論理和信号ＡＤＤＸＯＲ＝０となる。この場合に、外部アドレスが指定するメモリセル列を置き換える。ＥＹ＝０「置き換えしない」場合及び排他的論理和回路１１ａ〜１１ｉの判定結果の１つでもＸＯＲ＝１「アドレス不一致」であれば、論理和信号ＡＤＤＸＯＲ＝１となる。この場合には、メモリセル列の置き換えをしない。
【００３８】
〔作用効果〕
本実施形態に係る半導体メモリ１の冗長メモリセルの置き換えを行うためのアドレス判定回路１０７において、ロウ及びカラム置換用のヒューズブロック１０３及び１０４のヒューズに共通にアドレス判定回路１０７を構成するため、ヒューズブロック２つに対してアドレス判定回路１０７を１つに低減することができる。即ち、ロウ及びカラム置換用のヒューズブロック１０３及び１０４に別々にアドレス判定回路を設ける場合に比較してアドレス判定回路の面積を約半分まで低減できる。また、外部アドレスを入力するためのアドレス信号線１０５も、ロウとカラムとで共用できるので、アドレス信号線１０５の配置面積も小さくなる。また、アドレス判定回路１０７をアドレス信号線１０５の下に配置すれば、さらに面積を低減できる。
【００３９】
（２）第２実施形態
図６は、第２実施形態に係るアドレス判定回路１０７の構成図である。本実施形態に係るアドレス判定回路１０７では、論理和回路１２の構成が上記第１実施形態とは異なる。即ち、論理積否定回路ＮＤ１及びＮＤ２と論理積否定回路ＮＤ３とからなる２段の論理ゲートを使用する代わりに、選択回路９の出力ＥＸ又はＥＹと、各排他的論理和回路１１ａ〜１１ｉの出力ＸＯＲをそれぞれＮ型トランジスタＮ１２０〜Ｎ１２９のゲート端子に入力する。各Ｎ型トランジスタＮ１２０〜Ｎ１２９の各ドレイン端子は共通の信号線ＡＤＤＸＯＲに接続されており、ソース端子が共通の信号線ＳＫに接続されている。また、制御ヒューズの状態信号ＥＸ及びＥＹは、第１実施形態の場合とは逆に、冗長メモリセルの置き換えを行う場合に‘０’、冗長メモリセルの置き換えを行わない場合に‘１’とする。
【００４０】
このアドレス判定回路１０７では、非動作時には信号線ＡＤＤＸＯＲ及びＳＫを‘１’にプリチャージしておき、アドレス判定を行うときにＳＫを‘０’にする。ヒューズの状態がアドレス信号と全て一致する場合には、上記実施形態と同様に排他的論理和回路１１ａ〜１１ｉの出力が全て‘０’となり、そのとき状態信号ＥＸ又はＥＹも‘０’「置き換えをする」であれば、トランジスタＮ１２０〜Ｎ１２９は全て非導通となり、ＡＤＤＸＯＲが‘１’に保たれる。この場合に、外部アドレスで指定されるロウ又はカラムを冗長メモリセル列で置き換える。それ以外の場合、状態信号ＥＸ又はＥＹ＝１「置き換えしない」であるか、または、排他的論理和回路１１ａ〜１１ｉの出力が１つでも‘１’（アドレス不一致）になる場合には、トランジスタＮ１２０〜Ｎ１２９の少なくとも１つが導通するので、ＡＤＤ排他的論理和は‘０’となる。この場合には、冗長メモリセル列の置き換えをしない。
【００４１】
このようにすれば、論理和回路１２をＮ型トランジスタＮ１２０〜Ｎ１２９の１段のみで構成することができ、応答速度を向上させることができる。
【００４２】
なお、テストモードにおいて常に冗長メモリセルが選択されるようにするには、アドレス判定時にもＳＫを‘１’に保持し、如何なるときも冗長メモリセルが選択されないようにするには、ＡＤＤＸＯＲを‘０’に保持（バイパスして‘０’に引いておく）すれば良い。このため、テストモードを考慮して、常に冗長メモリセルが選択される場合と、如何なるときも冗長メモリセルが選択されない場合を実現するために、新たな素子を追加する必要がなく簡易に構成することができる。
【００４３】
（３）第３実施形態
図７は、第３実施形態に係る排他的論理和回路１１ａの構成図である。本実施形態に係るアドレス判定回路１０７では、排他的論理和回路１１の構成が上記第１又は第２実施形態と異なる。
【００４４】
本実施形態に係る排他的論理和回路１１ａは、Ｎ型トランジスタＮ１１１及びＮ１１２と、Ｐ型トランジスタＰ１１１及びＰ１１２とから構成されている。トランジスタＮ１１１は、ゲート端子にアドレス信号Ａが入力され、ソース端子に状態信号の反転信号Ｂｂが入力されている。トランジスタＰ１１１は、ゲート端子にアドレス信号Ａが入力され、ソース端子に状態信号Ｂが入力されている。トランジスタＮ１１２は、ゲート端子に状態信号の反転信号Ｂｂが入力され、ソース端子にアドレス信号Ａが入力されている。トランジスタＰ１１２は、ゲート端子に状態信号Ｂが入力され、ソース端子にアドレス信号Ａが入力されている。これらのトランジスタＮ１１１及びＮ１１２、Ｐ１１１及びＰ１１２のドレイン端子は出力部に接続されており、出力部から排他的論理和ＸＯＲを出力する。
【００４５】
この排他的論理和回路１１ａでは、アドレス信号Ａと状態信号Ｂとが一致する場合、即ち、Ａ＝Ｂ＝１の場合にはトランジスタＮ１１１のみが導通し、Ａ＝Ｂ＝０の場合にはトランジスタＮ１１２のみが導通し、その結果、排他的論理和ＸＯＲ＝０が出力される。一方、アドレス信号Ａと状態信号Ｂとが一致しない場合、即ち、Ａ＝１，Ｂ＝０の場合にはトランジスタＰ１１２のみが導通し、Ａ＝０，Ｂ＝１の場合にはトランジスタＰ１１１のみが導通し、その結果、排他的論理和ＸＯＲ＝１が出力される。このようにして、第１実施形態の場合と同様に、排他的論理和を算出することができる。
【００４６】
本実施形態によれば、排他的論理和回路１１ａ〜１１ｉをＣＭＯＳゲート２つで構成することにより、第１及び第２実施形態に示した排他的論理和回路よりも少ない素子で排他的論理和回路１１ａ〜１１ｉを構成することができる。これにより、デザインルールが大きい場合には、ヒューズのピッチを小さくできる。また、排他的論理和回路１１ａ〜１１ｉを構成する素子が少ないため待機時における漏れ電流、動作時における動作電流を低減することができる。
【００４７】
なお、上記において、状態信号Ｂとアドレス信号Ａとを入れ替えるとともに、反転信号Ｂｂと反転信号Ａｂとを入れ替えても、上記と同様の動作を実現できる。
【００４８】
（４）第４実施形態
図８は、第４実施形態に係る排他的論理和回路１１ａの構成図である。本実施形態に係るアドレス判定回路１０７では、排他的論理和回路１１の構成が上記第１又は第２実施形態と異なる。
【００４９】
本実施形態に係る排他的論理和回路１１ａは、Ｎ型トランジスタＮ１１３〜Ｎ１１６と、Ｐ型トランジスタＰ１１３〜Ｐ１１６とから構成されている。各トランジスタＰ１１３，Ｐ１１４，Ｎ１１５，Ｎ１１６のドレイン端子が出力部に接続されており、出力部から排他的論理和ＸＯＲが出力される。トランジスタＮ１１３及びＮ１１４は、出力部とグランドレベルとの間で互いに直列に接続されており、各ゲート端子にアドレス信号Ａと状態信号Ｂとが入力される。トランジスタＮ１１５及びＮ１１６は、出力部とグランドレベルとの間で互いに直列に接続されており、各ゲート端子に状態信号の反転信号Ｂｂとアドレス信号の反転信号Ａｂとが入力される。トランジスタＰ１１３及びＰ１１４は、出力部と電源レベルＶＤＤとの間で互いに直列に接続されており、各ゲート端子にアドレス信号Ａと状態信号の反転信号Ｂｂとが入力される。トランジスタＰ１１５及びＰ１１６は、出力部と電源レベルＶＤＤとの間で互いに直列に接続されており、各ゲート端子にアドレス信号の反転信号Ａｂと状態信号Ｂとが入力される。
【００５０】
この排他的論理和回路１１ａでは、アドレス信号Ａと状態信号Ｂとが一致する場合、即ち、Ａ＝Ｂ＝１の場合にはトランジスタＮ１１３及びＮ１１４が導通し、Ａ＝Ｂ＝０の場合にはトランジスタＮ１１５及びＮ１１６が導通し、その結果、排他的論理和ＸＯＲ＝０が出力される。一方、アドレス信号Ａと状態信号Ｂとが一致しない場合、即ち、Ａ＝１，Ｂ＝０の場合にはトランジスタＰ１１５及びＰ１１６が導通し、Ａ＝０，Ｂ＝１の場合にはトランジスタＰ１１３及びＰ１１４が導通し、その結果、排他的論理和ＸＯＲ＝１が出力される。このようにして、第１実施形態の場合と同様に、排他的論理和を算出することができる。
【００５１】
本実施形態によれば、排他的論理和回路１１ａ〜１１ｉをトランジスタＮ１１３〜Ｎ１１６及びＰ１１３〜Ｐ１１６の８個のトランジスタで構成することができ、第３実施形態の場合と同様に、第１及び第２実施形態に示した排他的論理和回路よりも少ない素子で排他的論理和回路１１を構成することができる。これにより、デザインルールが大きい場合には、ヒューズのピッチを小さくできる。また、構成する素子が少ないため待機時における漏れ電流、動作時における動作電流を低減することができる。
【００５２】
（５）第５実施形態
図９は、第５実施形態に係るアドレス判定回路の構成図である。このアドレス判定回路は、第１実施形態に係る選択回路１０と、第３実施形態に係る排他的論理和回路１１と、第２実施形態に係る論理和回路１２とから構成されており、インバータＩ４とトランジスタＮ１３１とが追加されている。
【００５３】
インバータＩ４は、Ｐ型トランジスタＰ４１とＮ型トランジスタＮ４１とからなり、Ｐ型トランジスタＰ４１のソース端子には選択信号Ｘ及びＹの論理和Ｘ＋Ｙが入力される。インバータＩ４は、インバータＩ２と共に排他的論理和回路１１にヒューズの状態信号Ｂを出力する。第３実施形態では、排他的論理和回路１１のトランジスタＰ１１１及びＰ１１２の両方に１つのインバータＩ２から状態信号Ｂを出力したが、本実施形態では、インバータＩ４を追加することにより、選択回路１０ａの駆動能力を高めている。また、アドレス判定時には、Ｘ又はＹのいずれかが‘１’となるのでＸ＋Ｙも‘１’となり、インバータＩ４は動作可能である。一方、非動作時には、Ｘ及びＹの両方が‘０’となりＸ＋Ｙも‘０’となり、インバータＩ４が停止する。このように、非動作時にはインバータＩ４を停止することにより、待機時においてトランジスタＰ４１及びＮ４１を貫通する電流を防止し、待機時の消費電力の低減を図っている。
【００５４】
トランジスタＮ１３１には、ＸとＹの論理和Ｘ＋Ｙの反転信号（Ｘ＋Ｙ）ｂが入力されている。アドレス判定時には、Ｘ又はＹのいずれか一方が‘１’で他方が‘０’であるので、（Ｘ＋Ｙ）ｂ＝０となり、トランジスタＮ１３１は非導通となる。このとき、排他的論理和回路１１ａの出力ＸＯＲがそのままトランジスタＮ１２１に出力される。一方、非動作時には、Ｘ及びＹの両方が‘０’となり（Ｘ＋Ｙ）ｂ＝１となり、トランジスタＮ１３１が導通する。これにより、確定しない排他的論理和回路１１ａの出力ＸＯＲをグランドレベルに確定させ、トランジスタＮ１２１が動作して無駄な電流が流れることを防止することができる。
【００５５】
【発明の効果】
本発明に係る半導体メモリ装置によれば、ロウ及びカラムのヒューズブロックが選択回路、第１及び第２判定回路を共有することにより、ロウ及びカラムで別々に判定回路を設ける場合に比較して、冗長メモリセル置換回路の面積を低減できる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体メモリ装置の構成図。
【図２】ヒューズブロックの構成図。
【図３】アドレス判定回路の構成図。
【図４】選択回路及び排他的論理和回路の電気回路図。
【図５】選択回路の電気回路図。
【図６】第２実施形態に係るアドレス判定回路の構成図。
【図７】第３実施形態に係る排他的論理和回路の電気回路図。
【図８】第４実施形態に係る排他的論理和回路の電気回路図。
【図９】第５実施形態に係るアドレス判定回路の電気回路図。
【符号の説明】
１ 半導体メモリ装置
１００ メモリセルブロック
１０１，１０２ 冗長メモリセル列
１０３，１０４ ヒューズボックス
１０５ アドレス信号線
Claims (10)
- メモリセルがロウ及びカラムに配列されて構成される複数のメモリセルブロックと、
前記メモリセルブロックごとに配置され、ロウのアドレス信号に一対一に対応する第１ヒューズを複数含み、複数の第１ヒューズによってロウの置換アドレスがプログラムされている第１ヒューズブロックと、
前記メモリセルブロックごとに配置され、カラムのアドレス信号に一対一に対応する第２ヒューズを複数含み、複数の第２ヒューズによってカラムの置換アドレスがプログラムされている第２ヒューズブロックと、
前記第１ヒューズ及び前記第２ヒューズに接続されており、前記第１ヒューズ又は前記第２ヒューズのいずれかの状態を表す状態信号を出力する複数の選択回路と、
前記状態信号及び前記アドレス信号が入力され、前記状態信号と前記アドレス信号とが一致しているか否かを判定する複数の第１判定回路と、
前記複数の第１判定回路の出力に基づいて、前記アドレス信号が指定する外部アドレスが前記ロウ又はカラムの置換アドレスと一致しているか否かを判定する第２判定回路と、
を備えた半導体メモリ装置。 - 前記各選択回路において前記第１ヒューズの状態信号を選択してロウの外部アドレス及び置換アドレスの一致判定を行い、その判定結果を保持した状態で、前記各選択回路において前記第２ヒューズの状態信号を選択してカラムの外部アドレス及び置換アドレスの一致判定を行うように、前記選択回路、前記第１判定回路及び前記第２判定回路を制御する制御回路をさらに備えた請求項１に記載の半導体メモリ装置。
- 前記第１判定回路は、前記ヒューズの状態信号と前記アドレス信号の排他的論理和信号を出力する排他的論理和回路である、請求項１又は２に記載の半導体メモリ装置。
- 前記排他的論理和回路は、前記状態信号と前記アドレス信号の反転信号とが入力される第１論理積否定回路と、前記状態信号の反転信号と前記アドレス信号とが入力される第２論理積否定回路と、前記第１及び第２論理積否定回路の結果が入力され、かつ、前記状態信号と前記アドレス信号の排他的論理和信号を出力する第３論理積否定回路と、を有する請求項３に記載の半導体メモリ装置。
- 前記排他的論理和回路は、
ゲート端子に前記アドレス信号が入力され、ソース端子に前記状態信号の反転信号が入力されたＮｃｈの第１トランジスタと、
ゲート端子に前記アドレス信号が入力され、ソース端子に前記状態信号が入力されたＰｃｈの前記第２トランジスタと、
ゲート端子に前記状態信号の反転信号が入力され、ソース端子に前記アドレス信号が入力されたＮｃｈの第３トランジスタと、
ゲート端子に前記状態信号が入力され、ソース端子に前記アドレス信号が入力されたＰｃｈの第４トランジスタと、
前記第１乃至第４トランジスタのドレイン端子が接続されており、前記状態信号と前記アドレス信号の排他的論理和信号を出力する出力部と、
を有する請求項３に記載の半導体メモリ装置。 - 前記排他的論理和回路は、
ゲート端子に前記状態信号が入力され、ソース端子に前記アドレス信号の反転信号が入力されたＮｃｈの第１トランジスタと、
ゲート端子に前記状態信号が入力され、ソース端子に前記アドレス信号が入力されたＰｃｈの前記第２トランジスタと、
ゲート端子に前記アドレス信号の反転信号が入力され、ソース端子に前記状態信号が入力されたＮｃｈの第３トランジスタと、
ゲート端子に前記アドレス信号が入力され、ソース端子に前記状態信号が入力されたＰｃｈの第４トランジスタと、
前記第１乃至第４トランジスタのドレイン端子が接続されており、前記状態信号と前記アドレス信号の排他的論理和信号を出力する出力部と、
を有する請求項３に記載の半導体メモリ装置。 - 前記排他的論理和回路は、
前記状態信号と前記アドレス信号の排他的論理和信号を出力する出力部と、
前記出力部とグランドレベルとの間で互いに直列に接続されており、各ゲート端子に前記状態信号と前記アドレス信号とが入力されるＮｃｈの第１及び第２トランジスタと、
前記出力部とグランドレベルとの間で互いに直列に接続されており、各ゲート端子に前記状態信号の反転信号と前記アドレス信号の反転信号とが入力されるＮｃｈの第３及び第４トランジスタと、
前記出力部と電源レベルとの間で互いに直列に接続されており、各ゲート端子に前記アドレス信号の反転信号と前記状態信号とが入力されるＰｃｈの第５及び第６トランジスタと、
前記出力部と電源レベルとの間で互いに直列に接続されており、各ゲート端子に前記状態信号の反転信号と前記アドレス信号とが入力されるＰｃｈの第７及び第８トランジスタと、
を有する請求項３に記載の半導体メモリ装置。 - 前記排他的論理和回路は、
前記状態信号と前記アドレス信号の排他的論理和信号を出力する出力部と、
前記出力部とグランドレベルとの間で互いに直列に接続されており、各ゲート端子に前記状態信号と前記アドレス信号とが入力されるＰｃｈの第１及び第２トランジスタと、
前記出力部とグランドレベルとの間で互いに直列に接続されており、各ゲート端子に前記状態信号の反転信号と前記アドレス信号の反転信号とが入力されるＰｃｈの第３及び第４トランジスタと、
前記出力部と電源レベルとの間で互いに直列に接続されており、各ゲート端子に前記アドレス信号の反転信号と前記状態信号とが入力されるＮｃｈの第５及び第６トランジスタと、
前記出力部と電源レベルとの間で互いに直列に接続されており、各ゲート端子に前記状態信号の反転信号と前記アドレス信号とが入力されるＮｃｈの第７及び第８トランジスタと、
を有する請求項３に記載の半導体メモリ装置。 - 前記第２判定回路は、複数の論理和否定回路と、前記複数の論理和否定回路の結果が入力される論理積否定回路と、を有する請求項１から８のいずれかに記載の半導体メモリ装置。
- 前記第２判定回路は、
グランドレベルに接続された第１信号線と、
電源レベルにチャージされた出力部としての第２信号線と、
各ソース端子が前記第１信号線に接続され、各ドレイン端子が前記第２信号線に接続されており、各ゲートには前記各第１判定回路の出力が入力される複数のトランジスタと、
を有する請求項１から８のいずれかに記載の半導体メモリ装置。
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