KR100739927B1 - 반도체 메모리 장치의 리페어 입출력 퓨즈 회로 - Google Patents

반도체 메모리 장치의 리페어 입출력 퓨즈 회로 Download PDF

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Abstract

본 발명은 기존의 2개의 입출력 퓨즈로 하나의 리페어 입출력 정보를 나타내었던 것을 1개의 입출력 퓨즈로 하나의 리페어 입출력 정보를 나타냄으로써 퓨즈의 레이아웃 면적을 종래의 절반으로 줄일 수 있는 리페어 입출력 퓨즈 회로에 관한 것이다. 이러한 리페어 입출력 퓨즈회로는 퓨즈를 한 개씩 포함하여 리페어 신호가 교체 대상의 어드레스가 있다는 것을 나타내고 칩 인에이블 신호가 활성화되면, 퓨즈의 커팅유무에 따른 리페어 입출력 정보신호들 각각을 출력하는 복수개의 입출력 퓨즈회로들을 포함한다.
리페어, 퓨즈, 면적

Description

반도체 메모리 장치의 리페어 입출력 퓨즈 회로{Redundancy input/output fuse circuit for semiconductor memory device}
도 1은 종래의 리페어 입출력 퓨즈 회로를 도시한 회로도이다.
도 2는 본 발명의 바람직한 실시예에 따른 리페어 입출력 퓨즈 회로를 도시한 회로도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 입출력 퓨즈 회로 110 : 퓨즈부
120 : 3-상태 버퍼 130 : 피드백부
본 발명은, 반도체 메모리 장치의 리페어 입출력 퓨즈회로에 관한 것으로, 특히 퓨즈의 개수가 줄어든 리페어 입출력 퓨즈회로에 관한 것이다.
반도체 메모리 소자에서는 불량 셀들을 리페어할 수 있는 리던던시 셀들이 존재한다. 이 리던던시 셀을 제어하기 위하여 어드레스 퓨즈와 입출력 퓨즈가 사용된다.
도 1은 기존의 리페어 입출력 퓨즈회로를 나타내는 회로도이다.
도 1을 참조하면, PMOS 트랜지스터 P1은 항상 로직 로우로 존재하는 TRED 신호에 의해 항상 턴-온되어 있다. 리페어 신호 RED_ENb가 로직 로우가 되어 교체 대상의 어드레스가 검출되었음을 나타내면, PMOS 트랜지스터 P1-P5와 N1-N4가 모두 턴-온된다. 이때, 입출력 퓨즈 F1 및 F2 중 하나가 커팅되어 리페어 입출력 정보 신호 IOBUS<0>를 로직하이 또는 로직 로우로 출력하고, 입출력 퓨즈 F3 및 F4 중 하나가 커팅되어 리페어 입출력 정보 신호 IOBUS<1>를 로직하이 또는 로직 로우로 출력하며 퓨즈 F5 및 F6 중 하나가 커팅되어 리페어 입출력 정보 신호 IOBUS<2>를 로직하이 또는 로직 로우로 출력하고, 퓨즈 F7 및 F8 중 하나가 커팅되어 리페어 입출력 정보 신호 IOBUS<3>를 로직하이 또는 로직 로우로 출력한다.
그러나, 상술한 리페어 입출력 퓨즈회로는 리페어 입출력 정보를 저장하는 입출력 퓨즈 2개(예컨대 F1, F2)가 1개의 리페어 입출력 정보 신호 IOBUS<0>를 나타내었다. 이러한 입출력 퓨즈는 MOS 트랜지스터들에 비해 레이아웃 면적을 많이 챠지하기 때문에, 이 입출력 퓨즈 개수의 증가는 칩의 다이 사이즈를 증가시키는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 기존의 2개의 입출력 퓨즈로 하나의 리페어 입출력 정보를 나타내었던 것을 1개의 입출력 퓨즈로 하나의 리페어 입출력 정보를 나타냄으로써 퓨즈의 레이아웃 면적을 종래의 절반으로 줄이는데 있다.
상술한 목적을 달성하기 위한 본 발명의 제1 관점에 따른 반도체 메모리 장치의 리페어 입출력 퓨즈 회로는 리페어 신호와 칩 인에이블 신호에 응답하여 퓨즈의 커팅유무에 따른 리페어 입출력 정보신호들 각각을 출력하는 복수개의 입출력 퓨즈회로들을 포함하고, 상기 복수개의 입출력 퓨즈회로들 각각은 상기 퓨즈를 한 개씩 포함하여 상기 리페어 신호가 교체 대상의 어드레스가 있다는 것을 나타내고 상기 칩 인에이블 신호가 활성화되면, 상기 퓨즈의 커팅유무에 따른 상기 리페어 입출력 정보신호들 각각을 출력한다.
상술한 목적을 달성하기 위한 본 발명의 제2 관점에 따른 반도체 메모리 장치의 리페어 입출력 퓨즈 회로는 리페어 신호와 칩 인에이블 신호에 응답하여 퓨즈의 커팅유무에 따른 리페어 입출력 정보신호들 각각을 출력하는 복수개의 입출력 퓨즈 회로들을 포함하고, 상기 복수개의 퓨즈회로들 각각은 상기 복수개의 리페어 입출력 정보 신호들 중 하나와 상기 칩 인에이블 신호를 조합하여 피드백 신호를 출력하는 피드백부; 상기 퓨즈를 한 개 포함하여 상기 퓨즈의 커팅유무에 따른 출력신호를 출력하고, 상기 리페어 신호와 상기 피드백 신호에 응답하여 동작하는 퓨즈부; 및 상기 퓨즈부의 출력신호와 상기 리페어 신호에 응답하여 상기 복수개의 리페어 입출력 정보 신호들 중 하나를 출력하는 버퍼부를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 본 발명에서 동일한 참조부호는 동일한 기능을 수행하는 동일 부재(member)를 나타낸다.
도 2는 본 발명의 바람직한 실시예에 따른 리페어 입출력 퓨즈회로를 나타낸다.
도 2를 참조하면, 리페어 입출력 퓨즈회로는 4개의 복수개의 입출력 퓨즈회로(100-0~100-3)를 포함하고 있는데, 이 입출력 퓨즈회로의 개수는 이것에 한정되는 것이 아니라 복수개가 존재할 수도 있다. 입출력 퓨즈회로(100-0)는 퓨즈부(110), 3-상태 버퍼부(120), 및 피드백부(130)를 포함한다. 퓨즈부(110)는 리페어 신호 RED_ENb와 피드백 신호 FD를 입력받아서 퓨즈 커팅 유무에 따른 전압레벨을 갖는 신호를 출력한다. 3-상태 버퍼부(120)는 피드백 신호 FD와, 퓨즈부(110)의 출력신호와, 리페어 신호 RED_ENb의 반전신호를 입력받아 퓨즈부(110)의 출력신호를 반전시켜서, 리페어 입출력 정보 신호 IOBUS<0>를 출력한다. 이 리페어 입출력 정보 신호는 입출력 버스(미도시)에 실린다. 피드백부(130)는 칩 인에이블 신호 ENb와 3-상태 버퍼부(120)의 출력신호를 논리 조합하여 피드백 신호 FD를 출력한다.
퓨즈부(110)는 인버터 IV11, PMOS 트랜지스터 P11, NMOS 트랜지스터 P12, 및 퓨즈 F11를 포함한다. 인버터 IV11은 리페어 신호 RED_ENb를 반전시켜서 출력한다. PMOS 트랜지스터 P11는 전원전압 VCC와 노드 NA 사이에 접속되며 게이트로 피드백 신호 FD를 인가받는다. 이 PMOS 트랜지스터 P11은 위크(weak) 트랜지스터로서 피드백 신호 FD에 의해서 약하게(즉, 아주 작게) 턴-온된다. NMOS 트랜지스터 N11과 퓨즈 F11은 노드 NA와 접지전압 VSS 사이에 직렬 접속되며, NMOS 트랜지스터 N11은 게이트로 인버터 IV11의 출력신호를 인가받아 턴-온/오프된다.
3-상태 버퍼부(120)는 PMOS 트랜지스터 P12 및 P13과 NMOS 트랜지스터 N12 및 N13을 포함한다. PMOS 트랜지스터 P12 및 P13은 전원전압 VCC와 출력단 사이에 직렬로 접속되는데, PMOS 트랜지스터 P12는 그것의 게이트로 리페어 신호 RED_ENb를 인가받아 턴-온/오프되고, PMOS 트랜지스터 P13는 그것의 게이트로 노드 NA의 신호를 인가받아 턴-온/오프된다. NMOS 트랜지스터 N12 및 N13은 출력단과 접지전압 VSS 사이에 접속되는데, NMOS 트랜지스터 N12는 게이트로 노드 NA의 신호를 인가받아 턴-온/오프되며, NMOS 트랜지스터 N13은 그것의 게이트로 인버터 IV11의 출력신호를 인가받아 턴-온/오프된다.
피드백부(130)는 낸드 게이트 ND1과 인버터 IV2를 포함하는데, 낸드 게이트 N1은 칩 인에이블 신호 ENb와 3-상태 버퍼(120)의 출력신호를 반전 논리 곱하여 출력하고, 인버터 IV12는 낸드 게이트 ND1의 출력신호를 반전시켜서 피드백 신호 FD를 출력한다.
나머지 입출력 퓨즈회로(100-1~100-3)는 상술한 입출력 퓨즈회로(100-0)와 동일한 구성을 갖고, 동일한 입력신호를 입력받아 동작하므로 그에 대한 상세한 설명은 생략하기로 한다.
이하, 도 2를 참조하여 본 발명의 바람직한 실시예에 따른 리페어 입출력 퓨즈회로의 동작을 설명하기로 한다.
먼저, 리페어 신호 RED_ENb가 로직 로우로 인가되고, 칩 인에이블 신호 ENb가 로직 로우로 인가되면, PMOS 트랜지스터 P11, P12와 NMOS 트랜지스터 N11, N13가 모두 턴-온된다. 이때, 입출력 퓨즈회로(100-1) 내의 퓨즈 F11가 커팅되어 있지 않으면, PMOS 트랜지스터 P11가 위크 트랜지스터이므로 노드 NA는 접지전압 VSS의 레벨을 갖게 된다. 즉, 전원전압 VCC에 의한 전류와 접지전압 VSS에 의한 전류가 충돌하더라고 접지전압 VSS에 의한 전류량이 전원전압 VCC에 의한 전류량보다 더 크게 되어 노드 NA가 접지전압 VSS의 레벨을 갖게 된다. 입출력 퓨즈회로(100-1) 내의 퓨즈 F11가 커팅되어 있으면, 접지전압 VSS에 의한 전류가 차단되어, 노드 NA는 전원전압 VCC의 레벨을 갖게 된다. 퓨즈 F11가 커팅되어 있지 않아서, 노드 NA가 접지전압 VSS의 레벨을 가지면, PMOS 트랜지스터 P12 및 P13가 턴-온되어, 리페어 입출력 정보 신호 IOBUS<0>가 로직 하이로 되어 해당 입출력 버스에 실린다. 퓨즈 F11가 커팅되어 있어, 노드 NA가 전원전압 VCC의 레벨을 가지면, NMOS 트랜지스터 N12 및 N13가 턴-온되어 리페어 입출력 정보 신호 IOBUS<0>가 로직 로우로 되어 해당 입출력 버스(미도시)에 실린다.
다음에, 리페어 신호 RED_ENb가 로직 로우인 상태에서, 칩 인에이블 신호 ENb가 로직 하이로 되면, 즉, 칩이 스탠바이 모드가 되면, PMOS 트랜지스터 P11가 턴-오프되어, 액티브 전류가 발생되지 않는다. PMOS 트랜지스터 P12와 NMOS 트랜지스터 N11, N13는 리페어 신호 RED_ENb에 의해 턴-온되어 있다. 이때, 퓨즈 F11가 커팅되어 있지 않으면, 노드 NA가 접지전압 VSS의 레벨로 되어 PMOS 트랜지스터 P12 및 P13이 모드 턴-온되어 리페어 입출력 정보 신호 IOBUS<0>는 로직 하이로 되어 리페어 입출력 정보를 가지고 있게 된다. 퓨즈 F11가 커팅되어 있으면, 노드 NA에는 전류가 흐르지 않아 리페어 입출력 정보 신호 IOBUS<0>는 플로팅 상태가 된다.
반면, 리페어 신호 RED_ENb가 로직 하이로 되고, 칩 인에이블 신호 ENb가 로직 로우이면, PMOS 트랜지스터 P11는 턴-온되고, NMOS 트랜지스터 N11 및 N13은 턴-오프되어, 퓨즈 F11의 커팅 유무에 관계없이 노드 NA는 전원전압 VCC의 레벨이 된다. 이렇게 되면, PMOS 트랜지스터 P12 및 P13이 턴-오프되고, NMOS 트랜지스터 N13이 턴-오프되어 리페어 입출력 정보 신호 IOBUS<0>는 플로팅 상태가 된다. 다음에, 리페어 신호 RED_ENb가 로직 하이인 상태에서, 칩 인에이블 신호 ENb가 로직 하이이면, 즉, 칩이 스탠바이 모드가 되면, PMOS 트랜지스터 P11와 NMOS 트랜지스터 N11가 모두 턴-오프되어, 퓨즈 F11의 커팅 유무에 관계없이 리페어 입출력 정보 신호 IOBUS<0>는 플로팅 상태가 된다.
나머지 입출력 퓨즈회로(100-1~100-3)도 상술한 입출력 퓨즈회로(100-0)와 동일하게 동작하므로 상술한 입출력 퓨즈회로(100-0)의 동작설명을 참조하면 쉽게 이해할 수 있을 것이다.
상술한 것을 간단히 요약하면, 리페어 신호 RED_ENb가 로직 로우로 되어 교 체 대상의 어드레스가 검출되었음을 나타내고, 칩 인에이블 신호ENb가 로직 로우로 인에이블되면, 퓨즈 F11이 커팅된 경우에는 리페어 입출력 정보 신호 IOBUS<i>가 로직 로우로 되고, 퓨즈 F11이 커팅되어 있지 않으면 리페어 입출력 정보 신호 IOBUS<i>가 로직 하이로 된다. 반면에, 리페어 신호 RED_ENb가 로직 하이로 되면, 교체 대상의 어드레스가 없다는 것을 의미하므로, 칩 인에이블 신호 ENb의 로직상태에 상관없이 리페어 입출력 정보 신호 IOBUS<i>는 플로팅 상태가 된다.
본 발명은 하나의 리페어 입출력 정보를 나타내기 위해서(즉, 하나의 리페어 입출력 정보 신호를 출력하기 위해서), 하나의 퓨즈를 이용하는 입출력 퓨즈 회로를 제공한다. 이러한 입출력 퓨즈 회로는 종래보다 MOS 트랜지스터들이 많으나, 퓨즈의 개수는 적다. 즉 MOS 트랜지스터들은 레이아웃 면적을 많이 차지하지 않기 때문에, 레이아웃 면적을 많이 챠지하는 퓨즈의 개수를 줄이는 것이 레이아웃 면적을 상당히 줄일 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야에서 통상의 기술을 가진 자라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따르면, 종전의 퓨즈 개수를 대략 절반으로 줄 일 수 있어, 레이아웃 면적, 즉 칩 면적을 종래의 절반으로 줄일 수 있는 이점이 있다.

Claims (16)

  1. 리페어 신호와 칩 인에이블 신호에 응답하여 퓨즈의 커팅유무에 따른 리페어 입출력 정보신호들 각각을 출력하는 복수개의 입출력 퓨즈회로들을 포함하고,
    상기 복수개의 입출력 퓨즈회로들 각각은 상기 퓨즈를 한 개씩 포함하여 상기 리페어 신호가 교체 대상의 어드레스가 있다는 것을 나타내고 상기 칩 인에이블 신호가 활성화되면, 상기 퓨즈의 커팅유무에 따른 상기 리페어 입출력 정보신호들 각각을 출력하는 반도체 메모리 장치의 리페어 입출력 퓨즈 회로.
  2. 제 1 항에 있어서,
    상기 복수개의 입출력 퓨즈회로들 각각은 상기 리페어 신호가 교체 대상의 어드레스가 없다는 것을 나타내면, 상기 리페어 입출력 정보 신호들을 플로팅 상태로 만드는 것을 특징으로 하는 반도체 메모리 장치의 리페어 입출력 퓨즈 회로.
  3. 제 1 항에 있어서,
    상기 복수개의 퓨즈회로들 각각은 상기 복수개의 리페어 입출력 정보 신호들 중 하나와 상기 칩 인에이블 신호를 조합하여 피드백 신호를 출력하는 피드백부;
    상기 리페어 신호와 상기 피드백 신호에 응답하여 상기 한 개의 퓨즈의 커 팅유무에 따른 전압레벨을 갖는 신호를 출력하는 퓨즈부;
    상기 퓨즈부의 출력신호와 상기 리페어 신호에 응답하여 상기 복수개의 리페어 입출력 정보 신호들 중 하나를 출력하는 버퍼부를 포함하는 반도체 메모리 장치의 리페어 입출력 퓨즈 회로.
  4. 제 3 항에 있어서,.
    상기 피드백부는 상기 칩 인에이블 신호와 상기 복수개의 리페어 입출력 정보 신호들 중 하나를 논리 조합하는 논리소자; 및 상기 논리소자의 출력신호를 반전시키는 반전소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 입출력 퓨즈 회로.
  5. 제 3 항에 있어서,
    상기 퓨즈부는 상기 퓨즈가 커팅되면, 그것의 출력단으로 전원전압을 출력하고, 퓨즈가 커팅되지 않았으면, 그것의 출력단으로 접지전압을 출력하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 입출력 퓨즈 회로.
  6. 제 3 항에 있어서,
    상기 퓨즈부는 상기 리페어 신호를 반전시키는 반전소자;
    전원전압과 출력단 사이에 접속되고 상기 피드백 신호에 응답하여 상기 전원전압을 출력단으로 전달하는 제1 트랜지스터; 및
    상기 출력단과 접지전압 사이에 직렬로 접속되는 제2 트랜지스터 및 하나의 퓨즈를 포함하며,
    상기 제2 트랜지스터는 그것의 게이트로 상기 반전소자의 출력신호를 인가받아, 상기 퓨즈가 커팅되어 있지 않은 경우에는 상기 출력단으로 상기 접지전압을 전달하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 입출력 퓨즈 회로.
  7. 제 6 항에 있어서,
    상기 제1 트랜지스터는 상기 칩 인에이블 신호가 비활성화되면, 즉 칩이 스탠바이 모드가 되면, 턴-오프되어 액티브 전류를 줄이는 것을 특징으로 하는 반도체 메모리 장치의 리페어 입출력 퓨즈 회로.
  8. 제 3 항에 있어서,
    상기 버퍼부는 3-상태 버퍼인 것을 특징으로 하는 반도체 메모리 장치의 리페어 입출력 퓨즈 회로.
  9. 제 3 항에 있어서,
    상기 버퍼부는 전원전압과 접지전압 사이에 직렬로 접속되는 제1 내지 제4 트랜지스터를 포함하는데, 상기 제1 트랜지스터는 상기 리페어 신호에 응답하여 동작하고, 상기 제2 및 제3 트랜지스터는 상기 퓨즈부의 출력신호에 응답하여 동작하며, 상기 제4 트랜지스터는 상기 리페어 신호의 반전신호에 응답하여 동작하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 입출력 퓨즈 회로.
  10. 리페어 신호와 칩 인에이블 신호에 응답하여 퓨즈의 커팅유무에 따른 리페어 입출력 정보신호들 각각을 출력하는 복수개의 입출력 퓨즈 회로들을 포함하고,
    상기 복수개의 퓨즈회로들 각각은 상기 복수개의 리페어 입출력 정보 신호들 중 하나와 상기 칩 인에이블 신호를 조합하여 피드백 신호를 출력하는 피드백부;
    상기 퓨즈를 한 개 포함하여 상기 퓨즈의 커팅유무에 따른 출력신호를 출력하고, 상기 리페어 신호와 상기 피드백 신호에 응답하여 동작하는 퓨즈부; 및
    상기 퓨즈부의 출력신호와 상기 리페어 신호에 응답하여 상기 복수개의 리페어 입출력 정보 신호들 중 하나를 출력하는 버퍼부를 포함하는 반도체 메모리 장치의 리페어 입출력 퓨즈 회로.
  11. 제 10 항에 있어서,.
    상기 피드백부는 상기 칩 인에이블 신호와 상기 복수개의 리페어 입출력 정보 신호들 중 하나를 논리 조합하는 논리소자; 및 상기 논리소자의 출력신호를 반전시키는 반전소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 입출력 퓨즈 회로.
  12. 제 10 항에 있어서,
    상기 퓨즈부는 상기 퓨즈가 커팅되면, 그것의 출력단으로 전원전압을 출력하고, 퓨즈가 커팅되지 않았으면, 그것의 출력단으로 접지전압을 출력하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 입출력 퓨즈 회로.
  13. 제 10 항에 있어서,
    상기 퓨즈부는 상기 리페어 신호를 반전시키는 반전소자;
    전원전압과 출력단 사이에 접속되고 상기 피드백 신호에 응답하여 상기 전원전압을 출력단으로 전달하는 제1 트랜지스터; 및
    상기 출력단과 접지전압 사이에 직렬로 접속되는 제2 트랜지스터 및 하나의 퓨즈를 포함하며,
    상기 제2 트랜지스터는 그것의 게이트로 상기 반전소자의 출력신호를 인가받 아, 상기 퓨즈가 커팅되어 있지 않은 경우 상기 출력단으로 상기 접지전압을 전달하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 입출력 퓨즈 회로.
  14. 제 13 항에 있어서,
    상기 제1 트랜지스터는 상기 칩 인에이블 신호가 비활성화되면, 즉 칩이 스탠바이 모드가 되면, 턴-오프되어 액티브 전류를 줄이는 것을 특징으로 하는 반도체 메모리 장치의 리페어 입출력 퓨즈 회로.
  15. 제 10 항에 있어서,
    상기 버퍼부는 3-상태 버퍼인 것을 특징으로 하는 반도체 메모리 장치의 리페어 입출력 퓨즈 회로.
  16. 제 10 항에 있어서,
    상기 버퍼부는 전원전압과 접지전압 사이에 직렬로 접속되는 제1 내지 제4 트랜지스터를 포함하는데, 상기 제1 트랜지스터는 상기 리페어 신호에 응답하여 동작하고, 상기 제2 및 제3 트랜지스터는 상기 퓨즈부의 출력신호에 응답하여 동작하며, 상기 제4 트랜지스터는 상기 리페어 신호의 반전신호에 응답하여 동작하는 것 을 특징으로 하는 반도체 메모리 장치의 리페어 입출력 퓨즈 회로.
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