JP2007013079A

JP2007013079A - 半導体メモリ装置のリペア入出力ヒューズ回路

Info

Publication number: JP2007013079A
Application number: JP2005370283A
Authority: JP
Inventors: Seisai Park; 成濟朴
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2005-06-29
Filing date: 2005-12-22
Publication date: 2007-01-18
Anticipated expiration: 2025-12-22
Also published as: US7379358B2; KR100739927B1; JP4567592B2; US20070165465A1; KR20070001672A

Abstract

【課題】既存の２つの入出力ヒューズで一つのリペア入出力情報を示していたところを、１つの入出力ヒューズで一つのリペア入出力情報を示すことにより、ヒューズのレイアウト面積を従来の半分に減らすこと。
【解決手段】リペア信号とチップイネーブル信号に応答して、ヒューズのカッティング有無によるリペア入出力情報信号それぞれを出力する複数の入出力ヒューズ回路を含み、前記複数の入出力ヒューズ回路それぞれは、前記ヒューズを一つずつ含み、前記リペア信号が、交替対象のアドレスがあることを示し、前記チップイネーブル信号が活性化されると、前記ヒューズのカッティング有無による前記リペア入出力情報信号それぞれを出力することを特徴とする、半導体メモリ装置のリペア入出力ヒューズ回路を提供する。
【選択図】図２

Description

本発明は、半導体メモリ装置のリペア入出力ヒューズ回路に係り、特に、ヒューズの個数が減少したリペア入出力ヒューズ回路に関する。

半導体メモリ素子では、不良セルをリペアすることが可能なリダンダンシセルが存在する。このリダンダンシセルを制御するために、アドレスヒューズと入出力ヒューズが使用される。

図１は既存のリペア入出力ヒューズ回路を示す回路図である。図１を参照すると、ＰＭＯＳトランジスタＰ１は、常にロジックローで存在するＴＲＥＤ信号によってターンオンされている。リペア信号ＲＥＤ＿ＥＮｂがロジックローになって交替対象のアドレスが検出されたことを示すと、ＰＭＯＳトランジスタＰ１〜Ｐ５とＮＭＯＳトランジスタＮ１〜Ｎ４が全てターンオンされる。この際、入出力ヒューズＦ１およびＦ２のいずれか一方がカットされてリペア入出力情報信号ＩＯＢＵＳ<０>をロジックハイまたはロジックローで出力し、入出力ヒューズＦ３およびＦ４のいずれか一方がカットされてリペア入出力情報信号ＩＯＢＵＳ<１>をロジックハイまたはロジックローで出力し、ヒューズＦ５およびＦ６のいずれか一方がカットされてリペア入出力情報信号ＩＯＢＵＳ<２>をロジックハイまたはロジックローで出力し、ヒューズＦ７及びＦ８のいずれか一方がカットされてリペア入出力情報信号ＩＯＢＵＳ<３>をロジックハイまたはロジックローで出力する。

ところが、上述したリペア入出力ヒューズ回路は、リペア入出力情報を格納する入出力ヒューズ２個（例えばＦ１、Ｆ２）が１つのリペア入出力情報信号ＩＯＢＵＳ<０>を示した。このような入出力ヒューズは、ＭＯＳトランジスタに比べてレイアウト面積を多くチャージするため、この入出力ヒューズの個数の増加はチップのダイサイズを増加させるという問題点がある。

そこで、本発明の目的は、既存の２つの入出力ヒューズで一つのリペア入出力情報を示していたところを、１つの入出力ヒューズで一つのリペア入出力情報を示すことにより、ヒューズのレイアウト面積を従来の半分に減らすことにある。

上記目的を達成するための本発明の第１観点によれば、リペア信号とチップイネーブル信号に応答して、ヒューズのカッティング有無によるリペア入出力情報信号それぞれを出力する複数の入出力ヒューズ回路を含み、前記複数の入出力ヒューズ回路それぞれは、前記ヒューズを一つずつ含み、前記リペア信号が、交替対象のアドレスがあることを示し、前記チップイネーブル信号が活性化されると、前記ヒューズのカッティング有無による前記リペア入出力情報信号それぞれを出力することを特徴とする、半導体メモリ装置のリペア入出力ヒューズ回路が提供される。

上記目的を達成するための本発明の第２観点によれば、リペア信号とチップイネーブル信号に応答して、ヒューズのカッティング有無によるリペア入出力情報信号それぞれを出力する複数の入出力ヒューズ回路を含み、前記複数の入出力ヒューズ回路それぞれは、前記複数のリペア入出力情報信号のいずれか一つと前記チップイネーブル信号とを組み合わせてフィードバック信号を出力するフィードバック部と、前記ヒューズを一つ含み、前記ヒューズのカッティング有無による出力信号を出力し、前記リペア信号と前記フィードバック信号に応答して動作するヒューズ部と、前記ヒューズ部の出力信号と前記リペア信号に応答して前記複数のリペア入出力情報信号のいずれか一つを出力するバッファ部とを含むことを特徴とする、半導体メモリ装置のリペア入出力ヒューズ回路が提供される。

上述したように、本発明によれば、従前のヒューズの個数を大略半分に減らすことができ、レイアウト面積、すなわちチップ面積を従来の半分に減らすことができるという利点がある。

以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野における通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。本発明において、同一の参照符号は同一の機能を行う同一の部材を示す。

図２は本発明の好適な実施例に係るリペア入出力ヒューズ回路を示す。図２を参照すると、リペア入出力ヒューズ回路は、４つの複数の入出力ヒューズ回路１００−０〜１００−３を含んでいるが、この入出力ヒューズ回路の個数は、これに限定されるものではなく、複数個であってもよい。入出力ヒューズ回路１００−０は、ヒューズ部１１０、３ステートバッファ部１２０、およびフィードバック部１３０を含む。ヒューズ部１１０は、リペア信号ＲＥＤ＿ＥＮｂとフィードバック信号ＦＤの入力を受けてヒューズカッティング有無による電圧レベルを有する信号を出力する。３ステートバッファ部１２０は、フィードバック信号ＦＤ、ヒューズ部１１０の出力信号、およびリペア信号ＲＥＤ＿ＥＮｂの反転信号の入力を受けてヒューズ部１１０の出力信号を反転させて、リペア入出力情報信号ＩＯＢＵＳ<０>を出力する。このリペア入出力情報信号は、入出力バス（図示せず）に乗せられる。フィードバック部１３０は、チップイネーブル信号ＥＮｂと３ステートバッファ部１２０の出力信号とを論理演算してフィードバック信号ＦＤを出力する。

ヒューズ部１１０は、反転素子であるインバータＩＶ１１、第１トランジスタであるＰＭＯＳトランジスタＰ１１、第２トランジスタであるＮＭＯＳトランジスタＮ１１およびヒューズＦ１１を含む。インバータＩＶ１１は、リペア信号ＲＥＤ＿ＥＮｂを反転させて出力する。ＰＭＯＳトランジスタＰ１１は、電源電圧ＶＣＣとノードＮＡとの間に接続され、ゲートにフィードバック信号ＦＤの印加を受ける。このＰＭＯＳトランジスタＰ１１は、ウィーク(weak)トランジスタとしてフィードバック信号ＦＤによって弱く（すなわち、最も小さく）ターンオンされる。ＮＭＯＳトランジスタＮ１１とヒューズＦ１１はノードＮＡと接地電圧ＶＳＳとの間に直列に接続され、ＮＭＯＳトランジスタＮ１１はゲートにインバータＩＶ１１の出力信号の印加を受けてターンオン／オフされる。

３ステートバッファ部１２０は、第１〜第４トランジスタであるＰＭＯＳトランジスタＰ１２およびＰ１３とＮＭＯＳトランジスタＮ１２およびＮ１３を含む。ＰＭＯＳトランジスタＰ１２およびＰ１３は、電源電圧ＶＣＣと出力端との間に直列に接続されるが、ＰＭＯＳトランジスタＰ１２は、ゲートにリペア信号ＲＥＤ＿ＥＮｂの印加を受けてターンオン／オフされ、ＰＭＯＳトランジスタＰ１３は、ゲートにノードＮＡの信号の印加を受けてターンオン／オフされる。ＮＭＯＳトランジスタＮ１２およびＮ１３は、出力端と接地電圧ＶＳＳとの間に接続されるが、ＮＭＯＳトランジスタＮ１２はゲートにノードＮＡの信号の印加を受けてターンオン／オフされ、ＮＭＯＳトランジスタＮ１３は、ゲートにインバータＩＶ１１の出力信号の印加を受けてターンオン／オフされる。

フィードバック部１３０は、論理素子であるＮＡＮＤゲートＮＤ１と反転素子であるインバータＩＶ１２を含むが、ＮＡＮＤゲートＮ１はチップイネーブル信号ＥＮｂと３ステートバッファ１２０の出力信号とを反転論理積して出力し、インバータＩＶ１２はＮＡＮＤゲートＮＤ１の出力信号を反転させてフィードバック信号ＦＤを出力する。

残りの入出力ヒューズ回路１００−１〜１００−３は、上述した入出力ヒューズ回路１００−１と同一の構成を有し、同一の入力信号の入力を受けて動作するので、それについての詳細な説明は省略する。

以下、図２を参照しながら本発明の好適な実施例に係るリペア入出力ヒューズ回路の動作について説明する。

まず、リペア信号ＲＥＤ＿ＥＮｂがロジックローで印加され、チップイネーブル信号ＥＮｂがロジックローで印加されると、ＰＭＯＳトランジスタＰ１１、Ｐ１２とＮＭＯＳトランジスタＮ１１、Ｎ１３が全てターンオンされる。この際、入出力ヒューズ回路１００−１内のヒューズＦ１１がカットされていなければ、ＰＭＯＳトランジスタＰ１１がウィークトランジスタなので、ノードＮＡは接地電圧ＶＳＳのレベルを持つことになる。すなわち、電源電圧ＶＣＣによる電流と接地電圧ＶＳＳによる電流とが衝突しても、接地電圧ＶＳＳによる電流量が電源電圧ＶＣＣによる電流量よりさらに大きくなって、ノードＮＡが接地電圧ＶＳＳのレベルを持つことになる。入出力ヒューズ回路１００−１内のヒューズＦ１１がカットされていれば、接地電圧ＶＳＳによる電流が遮断され、ノードＮＡは電源電圧ＶＣＣのレベルを持つことになる。ヒューズ１１がカットされていないため、ノードＮＡが接地電圧ＶＳＳのレベルを持つと、ＰＭＯＳトランジスタＰ１２およびＰ１３がターンオンされるため、リペア入出力情報信号ＩＯＢＵＳ<０>がロジックハイになって当該入出力バスに乗せられる。ヒューズＦ１１がカットされているため、ノードＮＡが電源電圧ＶＣＣのレベルを持つと、ＮＭＯＳトランジスタＮ１２およびＮ１３がターンオンされてリペア入出力情報信号ＩＯＢＵＳ<０>がロジックローになって当該入出力バス（図示せず）に乗せられる。

次に、リペア信号ＲＥＤ＿ＥＮｂがロジックローの状態で、チップイネーブル信号ＥＮｂがロジックハイになると、すなわちチップがスタンバイモードになると、ＰＭＯＳトランジスタＰ１１がターンオフされるため、アクティブ電流が発生しない。ＰＭＯＳトランジスタＰ１２とＮＭＯＳトランジスタＮ１１、Ｎ１３は、リペア信号ＲＥＤ＿ＥＮｂによってターンオンされている。この際、ヒューズＦ１１がカットされていなければ、ノードＮＡが接地電圧ＶＳＳのレベルになってＰＭＯＳトランジスタＰ１２およびＰ１３が全てターンオンされるため、リペア入出力情報信号ＩＯＢＵＳ<０>はロジックハイになってリペア入出力情報を持つことになる。ヒューズＦ１１がカットされていれば、ノードＮＡには電流が流れないため、リペア入出力情報信号ＩＯＢＵＳ<０>はフローティング状態になる。

これに対し、リペア信号ＲＥＤ＿ＥＮｂがロジックハイになり、チップイネーブル信号ＥＮｂがロジックローであれば、ＰＭＯＳトランジスタＰ１１はターンオンされ、ＮＭＯＳトランジスタＮ１１およびＮ１３はターンオフされるため、ヒューズＦ１１のカッティング有無に関係なく、ノードＮＡは電源電圧ＶＣＣのレベルになる。すると、ＰＭＯＳトランジスタＰ１２およびＰ１３がターンオフされ、ＮＭＯＳトランジスタＮ１３がターンオフされるため、リペア入出力情報信号ＩＯＢＵＳ<０>はフローティング状態になる。次に、リペア信号ＲＥＤ＿ＥＮｂがロジックハイの状態で、チップイネーブル信号ＥＮｂがロジクハイであれば、すなわちチップがスタンバイモードになると、ＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＮ１１が全てターンオフされるため、ヒューズＦ１１のカッティング有無に関係なく、リペア入出力情報信号ＩＯＢＵＳ<０>はフローティング状態になる。

残りの入出力ヒューズ回路１００−１〜１００−３も上述した入出力ヒューズ回路１００−１と同一に動作するので、上述した入出力ヒューズ回路１００−０の動作説明を参照すると、容易に理解できるであろう。

上述したことを簡単に要約すると、リペア信号ＲＥＤ＿ＥＮｂがロジックローになって交替対象のアドレスが検出されたことを示し、チップイネーブル信号ＥＮｂがロジックローにイネーブルされると、ヒューズＦ１１がカットされた場合には、リペア入出力情報信号ＩＯＢＵＳ<ｉ>がロジックローになって、ヒューズＦ１１がカットされていない場合には、リペア入出力情報信号ＩＯＢＵＳ<ｉ>がロジックハイになる。これに対し、リペア信号ＲＥＤ＿ＥＮｂがロジックハイになると、交替対象のアドレスがないことを意味するので、チップイネーブル信号ＥＮｂのロジック状態に関係なく、リペア入出力情報信号ＩＯＢＵＳ<ｉ>はフローティング状態になる。

本発明は、一つのリペア入出力情報を示すために（すなわち、一つのリペア入出力情報信号を出力するために）、一つのヒューズを用いる入出力ヒューズ回路を提供する。このような入出力ヒューズ回路は、従来よりＭＯＳトランジスタが多いが、ヒューズの個数は少ない。すなわち、ＭＯＳトランジスタは、レイアウト面積を多く占めないため、レイアウト面積を多く占めるヒューズの個数を減らすことでレイアウト面積を相当減らすことができる。

上述した本発明の技術的思想が好適な実施例で具体的に述べられたが、これらの実施例は、本発明を説明するためのもので、制限するものではないことに注意すべきである。また、当該技術分野における通常の知識を有する者であれば、本発明の技術的思想の範疇内において、様々な実施例に想到し得ることを理解することができるであろう。

従来のリペア入出力ヒューズ回路を示す回路図である。本発明の好適な実施例に係るリペア入出力ヒューズ回路を示す回路図である。

符号の説明

１００…入出力ヒューズ回路
１１０…ヒューズ部
１２０…３ステートバッファ
１３０…フィードバック部

Claims

リペア信号とチップイネーブル信号に応答して、ヒューズのカッティング有無によるリペア入出力情報信号それぞれを出力する複数の入出力ヒューズ回路を含み、
前記複数の入出力ヒューズ回路それぞれは、前記ヒューズを一つずつ含み、前記リペア信号が、交替対象のアドレスがあることを示し、前記チップイネーブル信号が活性化されると、前記ヒューズのカッティング有無による前記リペア入出力情報信号それぞれを出力することを特徴とする半導体メモリ装置のリペア入出力ヒューズ回路。
前記複数の入出力ヒューズ回路それぞれは、前記リペア信号が、交替対象のアドレスがないことを示すと、前記リペア入出力情報信号をフローティング状態にすることを特徴とする請求項１に記載の半導体メモリ装置のリペア入出力ヒューズ回路。
前記複数のヒューズ回路それぞれは、前記複数のリペア入出力情報信号のいずれか一つと前記チップイネーブル信号とを組み合わせてフィードバック信号を出力するフィードバック部と、
前記リペア信号と前記フィードバック信号に応答して、前記１つのヒューズのカッティング有無による電圧レベルを有する信号を出力するヒューズ部と、
前記ヒューズ部の出力信号と前記リペア信号に応答して、前記複数のリペア入出力情報信号のいずれか一つを出力するバッファ部とを含むことを特徴とする請求項１に記載の半導体メモリ装置のリペア入出力ヒューズ回路。
前記フィードバック部は、前記チップイネーブル信号と前記複数のリペア入出力情報信号のいずれか一つとを論理演算する論理素子と、前記論理素子の出力信号を反転させる反転素子とを含むことを特徴とする請求項３に記載の半導体メモリ装置のリペア入出力ヒューズ回路。
前記ヒューズ部は、前記ヒューズがカットされていれば、その出力端に電源電圧を出力し、前記ヒューズがカットされていなければ、その出力端に接地電圧を出力することを特徴とする請求項３に記載の半導体メモリ装置のリペア入出力ヒューズ回路。
前記ヒューズ部は、前記リペア信号を反転させる反転素子と、
電源電圧と出力端との間に接続され、前記フィードバック信号に応答して前記電源電圧を出力端へ伝達する第１トランジスタと、
前記出力端と前記接地電圧との間に直列に接続される第２トランジスタおよび一つのヒューズとを含み、
前記第２トランジスタは、そのゲートに前記反転素子の出力信号の印加を受けて、前記ヒューズがカットされていない場合には、前記出力端に前記接地電圧を伝達することを特徴とする請求項３に記載の半導体メモリ装置のリペア入出力ヒューズ回路。
前記第１トランジスタは、前記チップイネーブル信号が非活性化されると、すなわちチップがスタンバイモードになると、ターンオフされてアクティブ電流を減らすことを特徴とする請求項６に記載の半導体メモリ装置のリペア入出力ヒューズ回路。
前記バッファ部は、３ステートバッファであることを特徴とする請求項３に記載の半導体メモリ装置のリペア入出力ヒューズ回路。
前記バッファ部は、電源電圧と接地電圧との間に直列に接続される第１〜第４トランジスタを含むが、前記第１トランジスタは前記リペア信号に応答して動作し、前記第２及び第３トランジスタは前記ヒューズ部の出力信号に応答して動作し、前記第４トランジスタは前記リペア信号の反転信号に応答して動作することを特徴とする請求項３に記載の半導体メモリ装置のリペア入出力ヒューズ回路。
リペア信号とチップイネーブル信号に応答して、ヒューズのカッティング有無によるリペア入出力情報信号それぞれを出力する複数の入出力ヒューズ回路を含み、
前記複数の入出力ヒューズ回路それぞれは、前記複数のリペア入出力情報信号のいずれか一つと前記チップイネーブル信号とを組み合わせてフィードバック信号を出力するフィードバック部と、
前記ヒューズを一つ含み、前記ヒューズのカッティング有無による出力信号を出力し、前記リペア信号と前記フィードバック信号に応答して動作するヒューズ部と、
前記ヒューズ部の出力信号と前記リペア信号に応答して前記複数のリペア入出力情報信号のいずれか一つを出力するバッファ部とを含むことを特徴とする半導体メモリ装置のリペア入出力ヒューズ回路。
前記フィードバック部は、前記チップイネーブル信号と前記複数のリペア入出力情報信号のいずれか一つとを論理演算する論理素子と、前記論理素子の出力信号を反転させる反転素子とを含むことを特徴とする請求項１０に記載の半導体メモリ装置のリペア入出力ヒューズ回路。
前記ヒューズ部は、前記ヒューズがカットされていれば、その出力端に電源電圧を出力し、前記ヒューズがカットされていなければ、その出力端に接地電圧を出力することを特徴とする請求項１０に記載の半導体メモリ装置のリペア入出力ヒューズ回路。
前記ヒューズ部は、前記リペア信号を反転させる反転素子と、
電源電圧と出力端との間に接続され、前記フィードバック信号に応答して前記電源電圧を出力端に伝達する第１トランジスタと、
前記出力端と前記接地電圧との間に直列に接続される第２トランジスタおよび一つのヒューズとを含み、
前記第２トランジスタは、そのゲートに前記反転素子の出力信号の印加を受けて、前記ヒューズがカットされていない場合には、前記出力端に前記接地電圧を伝達することを特徴とする請求項１０に記載の半導体メモリ装置のリペア入出力ヒューズ回路。
前記第１トランジスタは、前記チップイネーブル信号が非活性化されると、すなわちチップがスタンバイモードになると、ターンオフされてアクティブ電流を減らすことを特徴とする請求項１０に記載の半導体メモリ装置のリペア入出力ヒューズ回路。
前記バッファ部は、３ステートバッファであることを特徴とする請求項１０に記載の半導体メモリ装置のリペア入出力ヒューズ回路。
前記バッファ部は、電源電圧と接地電圧との間に直列に接続される第１〜第４トランジスタを含むが、前記第１トランジスタは前記リペア信号に応答して動作し、前記第２及び第３トランジスタは前記ヒューズ部の出力信号に応答して動作し、前記第４トランジスタは前記リペア信号の反転信号に応答して動作することを特徴とする請求項１０に記載の半導体メモリ装置のリペア入出力ヒューズ回路。