KR100530930B1 - 낸드 플래시 메모리 장치의 멀티-ｉ/ｏ 리페어 방법 및그의 낸드 플래시 메모리 장치 - Google Patents

낸드 플래시 메모리 장치의 멀티-ｉ/ｏ 리페어 방법 및그의 낸드 플래시 메모리 장치 Download PDF

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Abstract

본 발명은 낸드 플래시 메모리 장치의 멀티-I/O 리페어 방법 및 그의 낸드 플래시 메모리 장치에 관한 것으로, 본 발명은 페이지 버퍼가 메인 어레이와 리던던시 어레이의 탑(top)과 바툼(bottom)에 배치되고, 각각 서로 다른 데이터 라인을 갖는 낸드 플래시 메모리 장치에서 외부 어드레스에 따라 리던던시 어레이의 탑/바툼 페이지 버퍼를 모두 선택하여 데이터를 리던던시 데이터 라인으로 실어 보내고, 이러한 데이터를 데이터 라인 선택부를 통해 최종적으로 선택하도록 한다. 따라서, 본 발명에서는 서로 다른 어드레스를 갖는 메인 칼럼을 리페어할 경우 리던던시 칼럼과 1:1로 대체가 가능하고, 동일한 어드레스를 갖는 2개의 메인 칼럼의 멀티-I/O 리페어가 가능하다.

Description

낸드 플래시 메모리 장치의 멀티-Ｉ/Ｏ 리페어 방법 및 그의 낸드 플래시 메모리 장치{A METHOD FOR MULTI-I/O REPAIR OF NAND FLASH MEMORY DEVICE AND A NAND FLASH MEMORY DEVICE THEREOF}
본 발명은 낸드 플래시 메모리 장치의 멀티-I/O 리페어 방법 및 그의 낸드 플래시 메모리 장치에 관한 것으로, 특히 별도의 회로 증가에 따른 면적의 증가를 최소화하여 멀티(multi)-I/O 리페어가 가능한 낸드 플래시 메모리 장치에 관한 것이다.
반도체 메모리 장치에서 I/O(Input/Output) 리페어 스킴(repair scheme)은 메인 에레이(main array)의 패일 칼럼(fail column)을 리던던시 칼럼(redundancy column)과 1:1로 대체 가능하게 함으로써 리페어 효율을 높일 수 있다. 하지만 두 개 이상의 패일 칼럼이 동일한 어드레스를 가지면서 M개의 서로 다른 I/O를 가지는 경우엔 리페어가 불가능하다. 이를 가능하기 위해서는 M개의 리던던시 블럭이 필요하고, 이를 각각 제어하기 위한 별도의 회로가 추가로 필요하게 되어 회로가 복잡해진다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 멀티(multi)-I/O 리페어가 가능한 낸드 플래시 메모리 장치를 제공하는데 그 목적이 있다.
상기한 목적을 구현하기 위한 본 발명의 일측면에 따르면, 메인 어레이에는 제1 및 제2 페이지 버퍼가 배치되고, 리던던시 어레이에는 제3 및 제4 페이지 버퍼가 배치되며, 상기 제3 및 제4 페이지 버퍼를 각각 선택하기 위한 제1 및 제2 어드레스 퓨즈 블럭과, 상기 제1 내지 제4 페이지 버퍼로부터 전송된 데이터들 중 어느 하나의 데이터를 선택하여 제1 데이터 라인을 통해 I/O 버퍼로 전송하기 위한 제1 및 제2 I/O 퓨즈 블럭을 포함하는 낸드 플래시 메모리 장치의 리페어 방법에 있어서, 리페어할 메인 칼럼의 어드레스에 따라 상기 제1 및 제2 어드레스 퓨즈 블럭을 통해 상기 제3 및 제4 페이지 버퍼를 동시에 선택하여 상기 제3 및 제4 페이지 버퍼로부터 각각 제공되는 제1 및 제2 데이터를 각각 제2 및 제3 데이터 라인에 실어 보내고, 상기 제2 및 제3 데이터 라인을 통해 전송된 상기 제1 및 제2 데이터를 상기 제1 및 제2 I/O 퓨즈 블럭의 출력신호에 따라 상기 제1 데이터 라인으로 전송하여 메인 칼럼의 리페어를 수행하는 낸드 플래시 메모리 장치의 멀티-I/O 리페어 방법이 제공된다.
또한, 상기한 목적을 구현하기 위한 본 발명의 다른 측면에 따르면, 메인 어레이에 배치되고, 리페어할 메인 칼럼의 어드레스에 따라 상기 제1 데이터 라인을 통해 제2 데이터 라인으로 데이터를 전송하는 제1 및 제2 페이지 버퍼와, 리던던시 어레이에 배치되고, 상기 메인 칼럼의 어드레스에 따라 동시에 선택되어 각각 제3 및 제4 데이터 라인을 통해 상기 제2 데이터 라인으로 데이터를 전송하는 제3 및 제4 페이지 버퍼와, 상기 제2 데이터 라인과 접속되어 상기 제2 데이터 라인으로 전송된 데이터를 출력하는 I/O 버퍼와, 상기 메인 칼럼의 어드레스에 따라 상기 제1, 제3 및 제4 데이터 라인 중 어느 하나를 선택하여 상기 제2 데이터 라인과 연결시키는 데이터 라인 선택부를 포함하는 낸드 플래시 메모리 장치가 제공된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 바람직한 실시예에 따른 낸드 플래시 메모리 장치의 멀티-I/O 리페어 방법을 설명하기 위하여 도시한 낸드 플래시 메모리 장치의 블럭도이다.
도 1을 참조하면, 본 발명의 바람직한 실시예에 따른 낸드 플래시 메모리 장치는 메인 어레이(main array, 10)와 리던던시 어레이(redundancy array, 11)를 구비한다. 메인 어레이(10)와 리던던시 어레이(11)는 다수의 스트링(string)으로 이루어지고, 하나의 스트링은 다수의 셀(16개 또는 32개)이 직렬 접속되어 이루어진다.
메인 어레이(10)의 탑(top)과 바툼(bottom)에는 메인 페이지 버퍼(12a, 12b)와 메인 칼럼 게이트(13a, 13b)가 배치된다. 이와 마찬 가지로, 리던던시 어레이(11)의 탑과 바툼에도 리던던시 페이지 버퍼(14a, 14b)와 리던던시 칼럼 게이트(15a, 15b)가 배치된다. 메인 페이지 버퍼(12a, 12b)는 외부 어드레스(CA[0:8])에 따라 동작하는 어드레스 퓨즈 블럭(address fuse block, 17a, 17b)에 의해 선택된다. 메인 페이지 버퍼(12a, 12b) 중 어느 한쪽이 선택되면 다른 한 쪽은 선택되지 않는다.
리던던시 어레이(11)는 일례로 2N개의 리던던시 스트링으로 이루어질 수 있다. 이 경우 리던던시 어레이(11)의 탑과 바툼에는 2N개의 리던던시 페이지 버퍼(14a, 14b)가 배치되고, 이 리던던시 페이지 버퍼(14a, 14b)와 대응되도록 탑과 바툼에는 각각 2N개의 리던던시 칼럼 게이트(15a, 15b)가 배치된다. 각 리던던시 페이지 버퍼(14a, 14b)는 어드레스 퓨즈 블럭(17a, 17b)으로부터 출력되는 신호(rYENt[0:N-1], rYENb[0:N-1])에 의해 제어되는 리던던시 칼럼 게이트(15a, 15b)에 의해 선택된다.
그리고, 낸드 플래시 메모리 장치에는 멀티-I/O 리페어를 위하여 리페어할 리던던시 스트링(리던던시 칼럼) 갯수 만큼 어드레스 퓨즈 블럭(17a, 17b)과 I/O 퓨즈 블럭(18a, 18b)이 필요하다. 이 들은 리던던시 페이지 버퍼(14a, 14b)가 리던던시 어레이(11)의 탑과 바툼에 나누어 배치된 것과 같이 탑과 바툼에 나누어 배치된다.
어드레스 퓨즈 블럭(17a, 17b)은 일례로 도 2에 도시된 바와 같이 구성될 수 있다. 도 2에 도시된 바와 같이 어드레스 퓨즈 블럭(17a, 17b)은 마스터 퓨즈부(master fuse part, 171), 퓨즈부(172), PMOS 트랜지스터(P1), NMOS 트랜지스터(N1) 및 인버터(INV1 및 INV2)로 구성될 수 있다. 마스터 퓨즈부(171)는 어드레스 퓨즈 블럭(17a, 17b)을 인에이블시킨다. 마스터 퓨즈부(171)는 리페어 동작시 하이레벨(HIGH level)의 신호(SEL)를 출력하고, 그 이외에는 로우레벨(LOW level)의 신호(SEL)를 출력한다. 퓨즈부(172)는 다수의 퓨즈와 스위칭 소자(예컨대, 트랜지스터)로 이루어지고, 스위칭 소자는 외부 어드레스(CA)에 의해 동작된다. 이러한 구성을 갖는 어드레스 퓨즈 블럭(17a, 17b)은 리페어 동작시 리페어할 외부 어드레스(CA)에 따라 출력신호(rYENt, rYENb)를 출력한다. 이 신호(rYENt, rYENb)는 I/O 퓨즈 블럭(18a, 18b)과 리던던시 칼럼 게이트(15a, 15b)로 전송되어 이 들을 제어한다.
I/O 퓨즈 블럭(18a, 18b)은 어드레스 퓨즈 블럭(17a, 17b)으로부터 출력신호(rYENt, rYENb)가 입력되면 어느 메인 칼럼을 리페어할 지에 대한 정보에 해당하는 신호(rIOENt, rIOENb)를 출력한다. 일례로 도 3에 도시된 바와 같이 구성될 수 있다. 도 3에 도시된 바와 같이, 다수의 퓨즈(IOFUSE[0~2], IOFUSEb[0~2]), 인버터(INV4), 트랜지스터(N2 내지 N7) 및 디코더(decoder, 181)로 구성될 수 있다. 퓨즈(IOFUSE[0~2])는 각각 전원전압원(VCC)과 출력단 사이에서 트랜지스터(N2 내지 N4) 중 어느 하나의 트랜지스터와 직렬 접속된다. 그리고, 퓨즈(IOFUSEb[0~2])는 각각 접지전압원(VSS)과 출력단 사이에서 트랜지스터(N5 내지 N7) 중 어느 하나의 트랜지스터와 직렬 접속된다. 트랜지스터(N2 내지 N7)는 어드레스 퓨즈 블럭(17a, 17b)으로부터 출력되는 신호(rYEN, rYENb)에 의해 동작된다. 퓨즈(IOFUSE, IOFUSEb) 중 어느 퓨즈를 컷팅(cutting)하느냐에 따라 해당 신호(IOBUS)는 하이레벨("1") 또는 로우레벨("0")의 값을 갖게 된다. 이 신호(IOBUS[0~2])는 디코더(181)에서 디코딩되어 신호(rIOENt[0:7], rIOENb[0:7])로 출력된다.
제어신호(rIOENt[0:7], rIOENb[0:7])에 의해 제어되는 데이터 라인 선택부(19)는 일례로 도 4에 도시된 바와 같이 구성될 수 있다. 도 4에 도시된 바와 같이 데이터 라인 선택부(19)는 I/O 개수 만큼의 스위칭부로 구성된다. 예컨대, 스위칭부는 멀티 플렉서(MUltipleXer, MUX)로 구성되며, 여기서는 일례로 8개로 구성하였다. 각 멀티 플렉서(MUX0 내지 MUX7)는 메인 데이터 라인(mDL[0:7]) 및 리던던시 데이터 라인(rDLt, rDLb) 중 어느 하나를 선택하여 데이터 라인(DL[0:7])과 연결시킨다. 예컨대, 리페어시 각 멀티 플렉서(MUX0 내지 MUX7)는 신호(rIOENt)가 인에이블되면 리던던시 데이터 라인(rDLt)과 데이터 라인(DL)을 연결하고, 신호(rIOENb)가 인에이블되면 리던던시 데이터 라인(rDLb)과 데이터 라인(DL)을 연결한다.
참고로, 데이터 라인(rDLt, rDLb)은 동일한 어드레스(CA)를 갖는 메인 칼럼의 개수에 따라 결정되는데, 예컨대, 동일한 어드레스(CA)를 갖는 메인 어레이(10)의 칼럼이 M개일 경우, 리던던시 블럭에서는 M개의 데이터 라인(rDLt, rDLb)이 필요하다.
한편, 멀티 플렉서(MUX0 내지 MUX7)는 도 5에 도시된 바와 같이 구성될 수 있다. 도 5에 도시된 바와 같이 멀티 플렉서(MUX0 내지 MUX7)는 노아 게이트(NOR1) 및 전송 게이트(TG1 내지 TG3)로 구성될 수 있다. 전송 게이트(TG1 내지 TG3)는 하이레벨의 신호가 입력되는 경우 동작한다. 예컨대, 전송 게이트(TG1)는 노아 게이트(NOR1)의 출력신호가 하이레벨인 경우 동작하여 메인 데이터 라인(mDL[i])을 데이터 라인(DL[I])과 연결시킨다. 즉, 신호(rIOENt[i], rIOENb[i])가 모두 인에이블(하이레벨)된 경우 전송 게이트(TG1)는 턴-오프(turn-OFF)된다. 이에 따라, 메인 데이터 라인(mDL[i])과 데이터 라인(DL[i])의 접속은 차단된다. 반면, 신호(rIOENt[i], rIOENb[i]) 중 어느 하나 만 인에이블되거나, 모두 인에이블되지 않은 경우 전송 게이트(TG1)는 턴-온되어 메인 데이터 라인(mDL[i])과 데이터 라인(DL[I])은 연결된다. 마찬 가지로, 전송 게이트(TG2)는 신호(rIOENt[i])가 하이레벨인 경우 동작하여 리던던시 데이터 라인(rDLt)과 데이터 라인(DL[i])을 연결한다.
이하에서는, 본 발명의 바람직한 실시예에 따른 낸드 플래시 메모리 장치의 멀티-I/O 리페어 방법을 설명하기로 한다.
우선, 리페어 동작시 어드레스(CA)는 탑/바툼 어드레스 퓨즈 블럭(17a, 17b)으로 동시에 입력된다. 이때, 어드레스(CA)는 탑/바툼 칼럼 디코더(16a, 16b)로도 입력된다. 탑/바툼 칼럼 디코더(16a, 16b)는 어드레스(CA)를 디코딩하여 각각 탑/바툼 메인 칼럼 게이트(13a, 13b)로 출력한다. 탑/바툼 메인 칼럼 게이트(13a, 13b)는 탑/바툼 칼럼 디코더(16a, 16b)의 디코딩 신호에 따라 각각 해당 메인 페이지 버퍼(12a, 12b)를 통해 전송되는 메인 어레이(10)의 데이터를 메인 데이터 라인(mDL)으로 실어 보낸다. 실제로, 탑/바툼 칼럼 디코더(16a, 16b) 중 어느 하나의 칼럼 디코더가 선택되어 메인 어레이(10)의 데이터를 메인 데이터 라인(mDL)으로 실어 보낸다.
한편, 탑/바툼 어드레스 퓨즈 블럭(17a, 17b)은 어드레스(CA)에 따라 각각 신호(rYENt, rYENb)를 출력한다. 신호(rYENt)는 탑 리던던시 칼럼 게이트(15a)와 탑 I/O 퓨즈 블럭(18a)으로 입력되고, 신호(rYENb)는 바툼 리던던시 칼럼 게이트(15b)와 탑 I/O 퓨즈 블럭(18b)으로 입력된다. 리던던시 칼럼 게이트(15a, 15b)는 각각 신호(rYENt, rYENb)에 따라 선택되어 해당 리던던시 페이지 버퍼(14a, 14b)를 통해 전송된 데이터를 리던던시 데이터 라인(rDLt, rDLb)에 실어 보낸다. 일례로 2-I/O 리페어의 경우, 탑 리던던시 칼럼 게이트(15a)와 바툼 리던던시 칼럼 게이트(15b)는 각각 탑 어드레스 퓨즈 블럭(17a)과 바툼 어드레스 퓨즈 블럭(17b)의 신호(rYENt, rYENb)에 따라 동시에 선택된다. 예컨대, 탑 리던던시 칼럼 게이트(15a)를 통해 리페어할 메인 칼럼에 해당하는 리던던시 칼럼이 선택되고, 바툼 리던던시 칼럼 게이트(15b)를 통해 또 하나의 리페어할 메인 칼럼에 해당하는 리던던시 칼럼이 선택된다. 따라서, 탑 리던던시 데이터 라인(rDLt)과 바툼 리던던시 데이터 라인(rDLb)으로는 리페어할 2개의 메인 칼럼 데이터와 대응하는 2개의 리던던시 칼럼 데이터가 각각 실어지게 된다.
한편, 탑/바툼 I/O 퓨즈 블럭(18a, 18b)은 각각 탑/바툼 어드레스 퓨즈 블럭(17a, 17b)의 신호(rYENt, rYENb)에 따라 데이터 라인 선택부(19)를 제어하기 위한 제어신호(rIOENt, rIOENb)를 출력한다. 데이터 라인 선택부(19)는 탑/바툼 I/O 퓨즈 블럭(18a, 18b)으로부터 각각 출력되는 신호(rIOENt, rIOENb)에 따라 메인 데이터 라인(mDL)과 리던던시 데이터 라인(rDL, rDLb) 중 어느 하나를 선택하여 데이터 라인(DL)과 연결시킨다. 예컨대, 도 5 및 도 6에 도시된 바와 같이 제어신호(rIOENt, rIOENb)가 서로 다른 레벨로 입력되는 경우, 전송 게이트(TG1)는 동작하지 않아 메인 데이터 라인(mDL)과 데이터 라인(DL)의 연결은 차단된다. 그리고, 제어신호(rIOENt)가 하이레벨로 입력되고, 제어신호(rIOENb)가 로우레벨로 입력되면 탑 리던던시 데이터 라인(rDLt)과 데이터 라인(DL)은 상호 연결된다. 반면, 제어 제어신호(rIOENt)가 로우레벨로 입력되고, 제어신호(rIOENb)가 하이레벨로 입력되면 바툼 리던던시 데이터 라인(rDLb)과 데이터 라인(DL)은 상호 연결된다. 결국, 제어신호(rIOENt)가 하이레벨로 입력되는 경우에는 탑 리던던시 데이터 라인(rDLt)으로 전송되는 데이터는 데이터 라인(DL)을 통해 I/O 버퍼(20)로 전달되고, 제어신호(rIOENb)가 하이레벨로 입력되는 경우에는 바툼 리던던시 데이터 라인(rDLb)으로 전송되는 데이터는 데이터 라인(DL)을 통해 I/O 버퍼(20)로 전달된다.
상기에서 설명한 본 발명의 바람직한 실시예에 따른 낸드 플래시 메모리 장치에서는 도7a 및 도 7b에 도시된 바와 같이 여러 가지 경우에서 리페어가 가능하다. 도 7a에 도시된 바와 같이 서로 다른 어드레스를 갖는 경우에는 리페어할 메인 칼럼이 다른 I/O 블럭(IOB0, IOB2) 내에 존재하거나, 같은 I/O 블럭(IOB6) 내에 존재하든지 간에 1:1로 리페어가 이루어지기 때문에 리던던시 개수 만큼 리페어가 가능하다(참조, (1),(2)). 그리고, 도 7b에 도시된 바와 같이 동일한 어드레스를 갖는 경우에는 앞서 설명한 바와 같이 해당 어드레스에 해당하는 리던던시 칼럼이 탑 리던던시 칼럼 게이트(15a)와 바툼 리던던시 칼럼 게이트(15b)에 의해 동시에 선택되도록 한다. 이후, 데이터를 실은 리던던시 데이터 라인(rDLt, rDLb)은 데이터 라인 선택부(19)에 의해 선택되어 데이터 라인(DL)과 연결되어 I/O 버퍼(20)로 데이터를 전송한다. 결국, 동일한 어드레스(CA)를 갖는 메인 칼럼에서도 2-I/O 리페어가 가능하다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 페이지 버퍼가 메인 어레이와 리던던시 어레이의 탑(top)과 바툼(bottom)에 배치되고, 각각 서로 다른 데이터 라인을 갖는 낸드 플래시 메모리 장치에서 외부 어드레스에 따라 리던던시 어레이의 탑/바툼 페이지 버퍼를 모두 선택하여 데이터를 리던던시 데이터 라인으로 실어 보내고, 이러한 데이터를 데이터 라인 선택부를 통해 최종적으로 선택하도록 함으로써 서로 다른 어드레스를 갖는 메인 칼럼을 리페어할 경우 리던던시 칼럼과 1:1로 대체가 가능하고, 동일한 어드레스를 갖는 2개의 메인 칼럼의 멀티-I/O 리페어가 가능하다.
그리고, 본 발명에서는 페이지 버퍼가 메인 어레이와 리던던시 어레이의 탑과 바툼에 배치되고, 각각 서로 다른 데이터 라인을 갖는 낸드 플래시 메모리 장치에서는 데이터 라인 선택부를 제외한 별도의 회로 추가 없이 멀티-I/O 리페어가 가능하다.
도 1은 본 발명의 바람직한 실시예에 따른 낸드 플래시 메모리 장치의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 어드레스 퓨즈 블럭의 구성도이다.
도 3은 도 1에 도시된 I/O 퓨즈 블럭의 구성도이다.
도 4는 도 1에 도시된 데이터 라인 선택부의 구성도이다.
도 5는 도 4에 도시된 멀티 플렉서의 구성도이다.
도 6은 도 4에 도시된 데이터 라인 선택부의 동작특성을 설명하기 위한 도면이다.
도 7a 및 도 7b는 본 발명의 바람직한 실시예에 따른 낸드 플래시 메모리 장치의 동작특성을 설명하기 위하여 도시된 도면들이다.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 메인 어레이
11 : 리던던시 어레이
12a, 12b : 메인 페이지 버퍼
13a, 13b : 메인 칼럼 게이트
14a, 14b : 리던던시 페이지 버퍼
15a, 15b : 리던던시 칼럼 게이트
16a, 16b : 칼럼 디코더
17a, 17b : 어드레스 퓨즈 블럭
18a, 18b : I/O 퓨즈 블럭
19 : 데이터 라인 선택부
20 : I/O 버퍼부
171 : 마스터 퓨즈부
172 : 퓨즈부
181 : 디코더

Claims (8)

  1. 메인 어레이에는 제1 및 제2 페이지 버퍼가 배치되고, 리던던시 어레이에는 제3 및 제4 페이지 버퍼가 배치되며, 상기 제3 및 제4 페이지 버퍼를 각각 선택하기 위한 제1 및 제2 어드레스 퓨즈 블럭과, 상기 제1 내지 제4 페이지 버퍼로부터 전송된 데이터들 중 어느 하나의 데이터를 선택하여 제1 데이터 라인을 통해 I/O 버퍼로 전송하기 위한 제1 및 제2 I/O 퓨즈 블럭을 포함하는 낸드 플래시 메모리 장치의 리페어 방법에 있어서,
    리페어할 메인 칼럼의 어드레스에 따라 상기 제1 및 제2 어드레스 퓨즈 블럭을 통해 상기 제3 및 제4 페이지 버퍼를 동시에 선택하여 상기 제3 및 제4 페이지 버퍼로부터 각각 제공되는 제1 및 제2 데이터를 각각 제2 및 제3 데이터 라인에 실어 보내고, 상기 제2 및 제3 데이터 라인을 통해 전송된 상기 제1 및 제2 데이터를 상기 제1 및 제2 I/O 퓨즈 블럭의 출력신호에 따라 상기 제1 데이터 라인으로 전송하여 메인 칼럼의 리페어를 수행하는 낸드 플래시 메모리 장치의 멀티-I/O 리페어 방법.
  2. 제 1 항에 있어서,
    상기 메인 칼럼의 리페어 동작시 상기 제1 및 제2 페이지 버퍼로부터 출력되는 제3 데이터는 상기 제1 및 제2 페이지 버퍼와 연결된 제3 데이터 라인으로 실어 보내지되, 상기 제3 데이터는 상기 제1 및 제2 I/O 퓨즈 블럭의 출력신호에 의해 상기 제2 데이터 라인으로 전송되지 않는 낸드 플래시 메모리 장치의 멀티-I/O 리페어 방법.
  3. 메인 어레이에 배치되고, 리페어할 메인 칼럼의 어드레스에 따라 상기 제1 데이터 라인을 통해 제2 데이터 라인으로 데이터를 전송하는 제1 및 제2 페이지 버퍼;
    리던던시 어레이에 배치되고, 상기 메인 칼럼의 어드레스에 따라 동시에 선택되어 각각 제3 및 제4 데이터 라인을 통해 상기 제2 데이터 라인으로 데이터를 전송하는 제3 및 제4 페이지 버퍼;
    상기 제2 데이터 라인과 접속되어 상기 제2 데이터 라인으로 전송된 데이터를 출력하는 I/O 버퍼; 및
    상기 메인 칼럼의 어드레스에 따라 상기 제1, 제3 및 제4 데이터 라인 중 어느 하나를 선택하여 상기 제2 데이터 라인과 연결시키는 데이터 라인 선택부를 포함하는 낸드 플래시 메모리 장치.
  4. 제 3 항에 있어서,
    상기 메인 칼럼의 어드레스가 동일할 경우 상기 제3 및 제4 데이터 라인은 상기 데이터 라인 선택부를 통해 동시에 선택되어 상기 제2 데이터 라인과 접속되는 낸드 플래시 메모리 장치.
  5. 제 3 항에 있어서,
    상기 메인 칼럼의 어드레스가 서로 다른 경우 상기 제3 및 제4 데이터 라인은 상기 데이터 라인 선택부를 통해 어느 하나가 선택되어 상기 제2 데이터 라인과 접속되는 낸드 플래시 메모리 장치.
  6. 제 3 항에 있어서,
    상기 메인 칼럼의 어드레스에 따라 상기 제3 및 제4 페이지 버퍼를 각각 선택하기 위한 제1 및 제2 어드레스 퓨즈 블럭을 더 포함하는 낸드 플래시 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제1 및 제2 어드레스 퓨즈 블럭의 출력신호에 따라 상기 데이터 라인 선택부를 제어하는 제1 및2 제 I/O 퓨즈 블럭을 더 포함하는 낸드 플래시 메모리 장치.
  8. 제 3 항에 있어서,
    상기 데이터 라인 선택부는 멀티 플렉서로 이루어지는 낸드 플래시 메모리 장치.
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US11/006,082 US7027330B2 (en) 2004-05-11 2004-12-07 Multi-input/output repair method of NAND flash memory device and NAND flash memory device thereof
DE102004059410A DE102004059410A1 (de) 2004-05-11 2004-12-09 Vielfach-Eingabe/Ausgabe-Reparaturverfahren einer NAND-Flashspeichervorrichtung und NAND-Flashspeichervorrichtung dazu
TW093138519A TWI281668B (en) 2004-05-11 2004-12-13 Multi-input/output repair method of NAND flash memory device and NAND flash memory device thereof
JP2004370060A JP5073166B2 (ja) 2004-05-11 2004-12-21 Ｎａｎｄフラッシュメモリ装置及びそのマルチｉ／ｏリペア方法
CNB2005100057848A CN100555457C (zh) 2004-05-11 2005-01-25 与非闪存装置的多输入/输出修复方法及其与非闪存装置

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Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002034318A2 (en) * 2000-10-20 2002-05-02 Glaxo Group Limited Inhaler
US7170802B2 (en) * 2003-12-31 2007-01-30 Sandisk Corporation Flexible and area efficient column redundancy for non-volatile memories
US6985388B2 (en) * 2001-09-17 2006-01-10 Sandisk Corporation Dynamic column block selection
KR101165027B1 (ko) * 2004-06-30 2012-07-13 삼성전자주식회사 반도체 메모리 장치에서의 리던던시 프로그램 회로
KR100666171B1 (ko) * 2005-01-10 2007-01-09 삼성전자주식회사 로드 프리 타입의 와이어드 오어 구조를 가지는 불휘발성반도체 메모리 장치와, 이에 대한 구동방법
KR100666170B1 (ko) * 2005-01-17 2007-01-09 삼성전자주식회사 결함 페이지 버퍼로부터의 데이터 전송이 차단되는와이어드 오어 구조의 불휘발성 반도체 메모리 장치
KR100739927B1 (ko) * 2005-06-29 2007-07-16 주식회사 하이닉스반도체 반도체 메모리 장치의 리페어 입출력 퓨즈 회로
US7379330B2 (en) * 2005-11-08 2008-05-27 Sandisk Corporation Retargetable memory cell redundancy methods
KR100761395B1 (ko) * 2006-06-29 2007-09-27 주식회사 하이닉스반도체 반도체 메모리 장치
CN101308702B (zh) * 2007-05-18 2010-06-02 瑞昱半导体股份有限公司 适用于闪存的数据结构及其数据写入方法和数据读取方法
KR100953028B1 (ko) * 2008-07-10 2010-04-14 주식회사 하이닉스반도체 Ｉｏ 리페어 회로 및 이를 구비한 불휘발성 메모리 소자
US8027195B2 (en) * 2009-06-05 2011-09-27 SanDisk Technologies, Inc. Folding data stored in binary format into multi-state format within non-volatile memory devices
US8102705B2 (en) 2009-06-05 2012-01-24 Sandisk Technologies Inc. Structure and method for shuffling data within non-volatile memory devices
US7974124B2 (en) * 2009-06-24 2011-07-05 Sandisk Corporation Pointer based column selection techniques in non-volatile memories
US20110002169A1 (en) 2009-07-06 2011-01-06 Yan Li Bad Column Management with Bit Information in Non-Volatile Memory Systems
US8144512B2 (en) 2009-12-18 2012-03-27 Sandisk Technologies Inc. Data transfer flows for on-chip folding
US8468294B2 (en) * 2009-12-18 2013-06-18 Sandisk Technologies Inc. Non-volatile memory with multi-gear control using on-chip folding of data
US8725935B2 (en) 2009-12-18 2014-05-13 Sandisk Technologies Inc. Balanced performance for on-chip folding of non-volatile memories
KR101053480B1 (ko) * 2009-12-31 2011-08-03 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 입력 회로 및 방법
US8238178B2 (en) 2010-02-12 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Redundancy circuits and operating methods thereof
JP2011198414A (ja) * 2010-03-19 2011-10-06 Toshiba Corp 半導体記憶装置
KR101085724B1 (ko) * 2010-05-10 2011-11-21 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 동작 방법
KR101100958B1 (ko) * 2010-09-06 2011-12-29 주식회사 하이닉스반도체 불휘발성 메모리 장치
KR101196907B1 (ko) 2010-10-27 2012-11-05 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
US9342446B2 (en) 2011-03-29 2016-05-17 SanDisk Technologies, Inc. Non-volatile memory system allowing reverse eviction of data updates to non-volatile binary cache
US8842473B2 (en) 2012-03-15 2014-09-23 Sandisk Technologies Inc. Techniques for accessing column selecting shift register with skipped entries in non-volatile memories
US8681548B2 (en) 2012-05-03 2014-03-25 Sandisk Technologies Inc. Column redundancy circuitry for non-volatile memory
KR101890819B1 (ko) 2012-05-22 2018-08-22 에스케이하이닉스 주식회사 메모리 장치 및 상기 장치의 데이터 입/출력 방법
US8897080B2 (en) 2012-09-28 2014-11-25 Sandisk Technologies Inc. Variable rate serial to parallel shift register
US9076506B2 (en) 2012-09-28 2015-07-07 Sandisk Technologies Inc. Variable rate parallel to serial shift register
US9490035B2 (en) 2012-09-28 2016-11-08 SanDisk Technologies, Inc. Centralized variable rate serializer and deserializer for bad column management
KR20150008281A (ko) * 2013-07-12 2015-01-22 에스케이하이닉스 주식회사 반도체 메모리 장치, 그것을 포함하는 메모리 시스템
US9934872B2 (en) 2014-10-30 2018-04-03 Sandisk Technologies Llc Erase stress and delta erase loop count methods for various fail modes in non-volatile memory
US9224502B1 (en) 2015-01-14 2015-12-29 Sandisk Technologies Inc. Techniques for detection and treating memory hole to local interconnect marginality defects
US10032524B2 (en) 2015-02-09 2018-07-24 Sandisk Technologies Llc Techniques for determining local interconnect defects
US9564219B2 (en) 2015-04-08 2017-02-07 Sandisk Technologies Llc Current based detection and recording of memory hole-interconnect spacing defects
US9269446B1 (en) 2015-04-08 2016-02-23 Sandisk Technologies Inc. Methods to improve programming of slow cells

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930022381A (ko) * 1992-04-03 1993-11-24 김주용 반도체 메모리 소자의 컬럼 입출력 구조
KR19990061991A (ko) * 1997-12-31 1999-07-26 김영환 다수개의 리던던시 입출력 라인들을 구비하는 반도체 장치
KR20000061058A (ko) * 1999-03-23 2000-10-16 윤종용 반도체 메모리 장치의 결함 구제 회로
KR20040058985A (ko) * 2002-12-27 2004-07-05 주식회사 하이닉스반도체 워드라인 리페어가 가능한 플래시 메모리 소자
KR20050031000A (ko) * 2003-09-27 2005-04-01 주식회사 하이닉스반도체 낸드 플래시 메모리의 리던던시 회로

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5471426A (en) * 1992-01-31 1995-11-28 Sgs-Thomson Microelectronics, Inc. Redundancy decoder
US5268866A (en) * 1992-03-02 1993-12-07 Motorola, Inc. Memory with column redundancy and localized column redundancy control signals
KR0140179B1 (ko) * 1994-12-19 1998-07-15 김광호 불휘발성 반도체 메모리
JPH10172294A (ja) * 1996-12-10 1998-06-26 Toshiba Corp 半導体記憶装置
JP2001052495A (ja) * 1999-06-03 2001-02-23 Toshiba Corp 半導体メモリ
JP3888808B2 (ja) * 1999-08-16 2007-03-07 富士通株式会社 Ｎａｎｄ型不揮発性メモリ
JP3916862B2 (ja) * 2000-10-03 2007-05-23 株式会社東芝 不揮発性半導体メモリ装置
KR100437461B1 (ko) * 2002-01-12 2004-06-23 삼성전자주식회사 낸드 플래시 메모리 장치 및 그것의 소거, 프로그램,그리고 카피백 프로그램 방법
KR100512178B1 (ko) * 2003-05-28 2005-09-02 삼성전자주식회사 플렉서블한 열 리던던시 스킴을 갖는 반도체 메모리 장치
KR100624287B1 (ko) * 2004-05-11 2006-09-18 에스티마이크로일렉트로닉스 엔.브이. 낸드 플래시 메모리 소자의 리던던시 회로

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930022381A (ko) * 1992-04-03 1993-11-24 김주용 반도체 메모리 소자의 컬럼 입출력 구조
KR19990061991A (ko) * 1997-12-31 1999-07-26 김영환 다수개의 리던던시 입출력 라인들을 구비하는 반도체 장치
KR20000061058A (ko) * 1999-03-23 2000-10-16 윤종용 반도체 메모리 장치의 결함 구제 회로
KR20040058985A (ko) * 2002-12-27 2004-07-05 주식회사 하이닉스반도체 워드라인 리페어가 가능한 플래시 메모리 소자
KR20050031000A (ko) * 2003-09-27 2005-04-01 주식회사 하이닉스반도체 낸드 플래시 메모리의 리던던시 회로

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