KR100372248B1

KR100372248B1 - 메모리 셀 구제 장치 및 방법

Info

Publication number: KR100372248B1
Application number: KR10-2000-0045012A
Authority: KR
Inventors: 박철성
Original assignee: 삼성전자주식회사
Priority date: 2000-08-03
Filing date: 2000-08-03
Publication date: 2003-02-17
Also published as: US6836441B2; US20020052070A1; US20040081007A1; TW511093B; KR20020011613A; US6693831B2

Abstract

본 발명은 메모리 제품의 수율을 높이기 위해 고집적 메모리를 저집적 메모리로 전환하여 사용하기 위한 메모리 셀 구제 장치 및 방법에 관한 것으로, 특히 메모리 셀에 다양한 형태의 불량이 발생되더라도 일정한 불량 규칙성을 가지는 경우에는 불량이 발생되지 않은 정상적인 메모리 셀을 구제할 수 있는 메모리 셀 구제 장치 및 방법에 관한 것이다. 이를 해결하기 위하여 본 발명에 따른 메모리 셀 구제 장치는: 외부 입력 어드레스들 중 특정 외부입력 어드레스 신호를 일정 상태로 고정하는 상태 고정부; 상기 상태 고정부의 출력신호 및 각 외부입력 어드레스 신호를 수신하는 어드레스 입력 수신기들; 상기 어드레스 입력 수신기들의 각 출력 어드레스 신호를 입력으로 하며, 어드레스 코드 변경을 선택하는 제어신호에 의해 입력에 대한 출력 어드레스 신호 경로를 전환하여 변경된 어드레스 신호를 출력하는 어드레스 코드 선택부; 상기 어드레스 코드 선택부로부터 출력된 변경 어드레스 신호를 입력받아 새로운 내부 어드레스를 출력하는 어드레스 입력 버퍼를 구비함을 특징으로 한다.

Description

메모리 셀 구제 장치 및 방법{REPAIR APPARATUS AND METHOD OF MEMORY CELL}

본 발명은 고집적(High Density) 메모리를 저집적(Low Density) 메모리로 전환하여 사용하기 위한 메모리 셀 구제 장치 및 방법에 관한 것으로, 특히 메모리 셀에 다양한 형태의 불량이 발생되더라도 일정한 불량 규칙성을 가지는 경우에는 불량이 발생되지 않은 메모리 셀을 구제할 수 있는 메모리 셀 구제 장치 및 방법에 관한 것이다.

반도체 메모리 장치에서 메모리 셀의 집적도가 증가함에 따라 개별 셀의 사이즈는 작아지는 반면에, 셀 제조공정은 비슷한 용량의 커패시턴스(capacitance)를 확보하기 위하여 더욱 복잡해진다. 이로 인해 셀의 불량(fail) 발생율이 증가하게 되고, 이렇게 증가되는 불량이 리던던시(redundancy) 용량을 초과하는 경우에는 구제할 수 없는 칩(chip)이 많아지게 된다. 이에 따라, 불량이 발생되는 메모리 셀을 제외한 정상적인 메모리 셀을 구제하기 위한 기술이 필요하게 되었는데, 이러한 메모리 셀 구제기술로는 첫째로 단일 비트성 불량(single bit fail) 및 워드 라인성 불량(word line fail), 그리고 컬럼성 불량(column fail)에 한해 제한적으로 메모리 셀을 구제하는 기술이 있으며, 둘째로 고집적 제품을 저집적 제품으로 전환하여 구제하는 기술이 적용되고 있다.

여기서, 후자의 경우는 예를 들어 16M 메모리 제품을 8M 메모리 제품으로 전환한다던가, 또는 8M 메모리 제품을 4M 메모리 제품으로 전환하여 구제하는 기술이다. 상기 후자의 메모리 셀 구제 기술을 적용하는 지금까지의 종래 기술은 불량이 발생된 메모리 칩을 저집적 제품으로 전환하는 경우에 여분의 어드레스 신호를 고정 상태인 그라운드(ground) 또는 전원전압(VDD)으로 본딩(bonding)하여 전체 메모리 셀 중의 일정부분을 선택하도록 하여 부분 블록의 메모리 셀을 구제하는 기술이다. 이와 같은 종래 메모리 셀 구제기술이 선출원된 대한민국 특허출원 제1996-47789호(출원일: 1996.10.23, 출원인: 삼성전자(주), 명칭: 메모리 셀의 부분블락 구제수단 및 이를 이용한 부분블락 구제방법, 이하 "인용예1"이라 약칭함) 및 동국 특허출원 제1999-51337호(출원일: 1999.11.18, 출원인: 삼성전자(주), 명칭: 반도체 메모리 장치 및 이 장치의 구제방법, 이하 "인용예2"라 약칭함)와 미합중국 특허 USP 5,905,683호(출원일: 1997.9.29, 출원인: ST Microelectronics, INC. 명칭: METHOD AND STRUCTURE FOR RECOVERING SMALLER DENSITY MEMORIES FROM LARGER DENSITY MEMORIES, 이하 "인용예3"이라 약칭함)에 개시되어 있다. 여기서, 상기 "인용예1"은 메모리 셀의 특정 부분블록에 불량이 집중적으로 발생하는 경우에 여분의 어드레스 신호를 그라운드(GND) 또는 전원전압(VDD)으로 고정시켜 저집적 메모리 칩으로 사용하는 장치 및 방법을 개시하고 있으며, 상기 "인용예2"는 2ⁿ개의 부분블록의 1/2의 부분블록을 선택하기 위해 한 개의 어드레스 비트를 고정함에 의해 용량이 큰 반도체 메모리 장치를 용량이 작은 반도체 메모리 장치로 제품화 할 수 있는 장치 및 방법을 개시하고 있으며, 상기 "인용예3"은 어드레스 패드와 어드레스 버퍼 사이에 퓨즈 및 트랜지스터로 구성된 로직 결정회로를 구비하여 퓨징 수단을 통해 어드레스 패드에 인가된 신호를 무시하고 로직결정회로를 통해 어드레스 버퍼에 강제적으로 필요에 따른 로직을 갖도록 함으로써 고집적 메모리를 저집적 메모리로 구현하는 구조 및 방법을 개시하고 있다. 위에서 살펴본 바와 같이 상기 인용예1 내지 인용예3에 개시되어 있는 메모리 셀 구제기술은 고집적 메모리를 저집적 메모리로 전환하기 위한 여분의 어드레스를 고정시키는 어드레스 상태 고정 기술을 개시하고 있다. 그러나, 어드레스를 일정 상태로 고정시키는 상기 인용예1 내지 인용예3이 같은 종래 메모리 셀 구제기술은 도 8 또는 도 11의 메모리 셀 불량 유형과 같이 불량이 메모리 셀의 특정 위치에 집중적으로 발생하는 경우에 대해서만 제한적으로 메모리 셀을 구제할 수 있을 뿐 도 9 및 도 10과 같은 불량 유형에 대해서는 메모리 셀을 구제할 수 없었다.

즉, 종래 메모리 셀 구제기술은 다양한 형태의 불량에 대해서 구제를 효과적으로 대처할 수 없는 극히 제한적인 메모리 셀 구제만을 핸들링하고 있어 수율 및 효율성이 낮고, 특히 생산성 면에서 크게 효과적이지 못하였다.

따라서, 본 발명의 목적은 상기의 문제점을 해결하기 위하여 메모리 셀에 다양한 형태의 불량이 발생되는 경우에도 효과적으로 메모리 셀을 구제할 수 있는 메모리 셀 구제 장치 및 방법을 제공함에 있다.

본 발명의 다른 목적은 메모리 셀의 불량 발생으로 인해 고집적 메모리 제품을 저집적 메모리 제품으로 전환시에 어드레스 스크램블 맵을 변환시켜 다양한 유형의 불량 발생 메모리 셀 중 정상적인 메모리 셀을 선택적으로 구제함으로써 긍극적으로 수율을 향상시켜 생산성을 크게 증가시킬 수 있는 메모리 셀 구제 장치 및 방법을 제공함에 있다.

상기 목적을 달성하기 위해 본 발명에 따른 메모리 셀 구제 장치는: 외부 입력 어드레스들 중 특정 외부입력 어드레스 신호를 일정 상태로 고정하는 상태 고정부; 상기 상태 고정부의 출력신호 및 각 외부입력 어드레스 신호를 수신하는 어드레스 입력 수신기들; 상기 어드레스 입력 수신기들의 각 출력 어드레스 신호를 입력으로 하며, 어드레스 코드 변경을 선택하는 제어신호에 의해 입력에 대한 출력 어드레스 신호 경로를 전환하여 변경된 어드레스 신호를 출력하는 어드레스 코드선택부; 상기 어드레스 코드 선택부로부터 출력된 변경 어드레스 신호를 입력받아 새로운 내부 어드레스를 출력하는 어드레스 입력 버퍼를 구비함을 특징으로 하며,

이를 이용한 메모리 셀 구제 방법은: 불량이 발생된 메모리 셀들의 비트 맵을 검사하여 불량 규칙성을 체크하는 제1단계; 상기 불량이 발생된 메모리 셀들의 불량 규칙성이 발견되면 저집적 전환을 위한 여분의 어드레스 신호를 일정 상태로 고정하는 제2단계; 상기 어드레스 신호 입력에 대한 출력 어드레스 신호 경로를 소정 제어신호에 의해 선택적으로 전환하여 어드레스 코드를 변경하는 어드레스 스크램블 맵 변환의 제3단계; 상기 변경된 어드레스 코드를 출력하여 고집적 메모리 셀을 저집적 메모리 셀로 전환하는 제4단계;를 가짐을 특징으로 한다.

특히, 본 발명에 따른 메모리 셀 구제 장치는 온 칩 캐쉬 메모리에 적용하는 경우에 있어서의 메모리 셀 구제 장치는: 상기 캐쉬 메모리로부터 비트 맵 어드레스 신호를 입력받아 불량 여부를 검사하고, 규칙적인 불량이 발생하면 저집적화를 위한 여분의 어드레스 고정 제어신호 및 어드레스 스크램블 맵을 변환하기 위한 제어신호를 발생하는 마이크로 프로세서; 상기 마이크로 프로세서로부터 저집적화를 위한 여분의 어드레스 고정 제어신호 및 상기 제어신호에 의거 어드레스 스크램블 맵 변환을 위해 입력 대비 출력 어드레스 신호 경로를 변경하여 변경된 어드레스 버퍼 신호를 출력하는 어드레스 코드 선택부; 상기 어드레스 코드 선택부에서 저집적화에 따른 어드레스 스크램블 변환이 수행되어 변경된 어드레스 버퍼 신호가 출력되면 저집적 메모리 셀로 운용되는 캐쉬 메모리를 구비함을 특징으로 한다.

도 1은 본 발명의 실시예에 따른 메모리 셀 구제 장치의 블록구성도

도 2는 본 발명의 실시예에 따른 상태 고정부 제1로직(11)의 회로구성도

도 3은 본 발명의 실시예에 따른 상태 고정부 제2로직(13)의 회로구성도

도 4는 본 발명의 실시예에 따른 프리-코딩 방식의 어드레스 코드 선택부(70)의 입력 대 출력 패스 경로를 도시한 도면

도 5는 본 발명의 실시예에 따른 어드레스 선택 신호(SELi)를 생성하는 제1제어부의 회로구성도

도 6은 본 발명의 실시예에 따른 어드레스 코드 제어신호(CODEi)를 생성하는 제2제어부의 회로구성도

도 7은 본 발명의 바람직한 실시예에 따른 메모리 셀 구제장치의 상세 회로도

도 8은 본 발명에 의해 구제 가능한 불량 메모리 셀의 유형 예1

도 9는 본 발명에 의해 구제 가능한 불량 메모리 셀의 유형 예2

도 10은 본 발명에 의해 구제 가능한 불량 메모리 셀의 유형 예3

도 11은 본 발명에 의해 구제 가능한 불량 메모리 셀의 유형 예4

도 12는 본 발명의 다른 실시예에 따른 온 칩 캐쉬 메모리에 적용되는 메모리 셀 구제장치의 블록구성도

* 도면의 주요 부분에 대한 부호의 설명 *

1: 여분의 어드레스 입력 신호 2~4: 어드레스 입력 신호

10: 상태 고정부 11: 제1로직

13: 제2로직 30~60: 어드레스 입력수신기

70: 어드레스 코드 선택부 80~110: 어드레스 입력 버퍼

210: 마이크로 프로세서 220: 어드레스 코드 선택부

230: 캐쉬 메모리

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 하기의 설명에서 구체적인 설계 구조와 같은 많은 특정 상세들은 본 발명의 보다 전반적인 이해를 제공하기 위해 나타나 있다. 이들 특정 상세들 없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진 자에게는 자명할 것이다. 그리고 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.

도 1은 본 발명의 실시예에 따른 메모리 셀 구제 장치의 블록구성도로서, 본 발명에 따른 메모리 셀 구제 장치는 외부 입력 어드레스 신호들(1~4), 여분의 어드레스 신호를 일정 상태로 고정하는 상태 고정부(10), 어드레스 입력 수신기(30, 40, 60, 60), 어드레스 코드 선택부(70), 어드레스 입력 버퍼(80, 90, 100, 110)를 구비한다. 상기 외부 입력 어드레스 신호들 중 XA0 신호(1)는 저집적 메모리로 전환하는 경우에 있어서의 여분의 어드레스 신호이다. 예를 들어 16M 메모리 반도체를 8M 메모리 반도체로 변환시에 발생되는 여분의 어드레스 신호에 해당한다. 상기 XA0 신호는 전기적 신호를 전달할 수 있는 퓨즈(fuze)(5)에 연결되어 어드레스 입력 수신기(30)의 입력에 연결된다. 그리고, 상기 퓨즈(5)와 상기 어드레스 입력 수신기(30)의 연결 노드인 "노드1"에는 논리 하이 또는 로우의 고정된 신호를 출력하는 제1로직(11) 및 제2로직(13)이 연결된다. 상기 제1로직(11) 또는 제2로직(13)중 어느 하나의 로직이 논리 "하이"이면 다른 하나는 논리 "로우"로 고정하는 신호를 출력한다. 상기 제1로직(11) 및 제2로직(13)의 일 예가 도 2 및 도 3에 도시되어 있다. 상기 도 2를 제1로직(11)으로, 상기 도 3을 제2로직(13)으로 가정하여 상기 도 2 및 도 3의 회로를 통해 상기 제1로직(11) 및 제2로직(3)의 회로를 설명한다. 상기 도 2는 본 발명의 실시예에 따른 상태 고정부 제1로직(11)의 회로구성도로서, 퓨즈1(Fuze1)은 일단이 전원전압에 연결되고, 타단은 NMOS 트랜지스터 N1의 드레인에 연결된다. 또한, 상기 NMOS 트랜지스터 N1의 소스는 접지전압에 연결된다. 그리고 상기 N1의 게이트는 인버터 INV1의 애노드(anode)에 연결된다. 한편, 상기 퓨즈1과 N1 사이의 노드는 상기 인버터 INV1의 캐소드(cathode) 및 인버터 INV2의 캐소드에 연결되고, 상기 인버터 IMV2의 애노드는 또 다른 인버터 INV3에 연결되며, 상기 인버터 INV3의 애노드는 NMOS 트랜지스터 N2의 게이트에 연결된다. 상기 N2의 드레인에는 전원전압이 연결되고, 상기 N2의 소스는 출력 단자로서 상기 도 1의 "노드1"에 연결된다. 이러한 회로구성에 의해 상기 퓨즈1이 절단(cutting)되면 논리 '하이'의 고정신호를 출력하며, 퓨즈1이 절단되지 않으면 논리 '로우'의 고정신호를 출력하게 된다.

또한, 도 3은 본 발명의 실시예에 따른 상태 고정부 제2로직(13)의 회로구성도로서, 퓨즈2(Fuze2)는 일단이 전원전압에 연결되고, 타단은 NMOS 트랜지스터 N3의 드레인에 연결된다. 또한, 상기 NMOS 트랜지스터 N3의 소스는 접지전압에 연결된다. 그리고 상기 N3의 게이트는 인버터 INV4의 애노드(anode)에 연결된다. 한편, 상기 퓨즈2와 N3 사이의 노드는 상기 인버터 INV4의 캐소드(cathode) 및 인버터INV5의 캐소드에 연결되고, 상기 인버터 INV5의 애노드는 다른 인버터 INV6에 연결되며, 상기 인버터 INV6의 애노드는 또 다른 인버터 INV7의 캐소드에 연결되고, 상기 INV7의 애노드는 NMOS 트랜지스터 N4의 게이트에 연결된다. 상기 N4의 소스에는 접지전압이 연결되고, 상기 N4의 드레인은 출력 단자로서 상기 도 1의 "노드1"에 연결된다. 이러한 회로구성에 의해 상기 퓨즈2가 절단되면 논리 '로우'의 고정신호를 출력하며, 상기 퓨즈2가 절단되지 않으면 논리 '하이'의 고정신호를 출력하게 된다. 이러한 방법으로 퓨즈 절단에 따라 여분의 어드레스 입력 수신기(30)의 입력신호는 상태 '하이' 또는 '로우'로 고정된다. 위와 같은 방법으로 전체의 메모리 셀 중에서 1/2를 택일하여 저집적 메모리를 구성시킬 수 있다. 예를 들어 16M 메모리를 8M 메모리로 구성시킬 수 있다. 이러한 방법은 종래 메모리 셀 구제기술에서 적용하는 여분의 어드레스 신호를 고정함에 의한 1/2 셀 구제기술에 해당하는 것이다.

다시 도 1의 블록도로 돌아가서, 각 어드레스 입력 수신기의 출력은 어드레스 코드 선택부(70)에 각각 연결되고, 상기 어드레스 코드 선택부(70)는 각 어드레스 입력 버퍼의 입력으로 연결된다. 상기 어드레스 코드 선택부(70)는 상기 어드레스 입력 수신기들의 각 출력 어드레스 신호를 입력으로 하며, 어드레스 코드 변경을 선택하는 제어신호에 의해 입력에 대한 출력 어드레스 신호 경로를 전환하여 변경된 어드레스 신호를 출력한다. 상기 어드레스 출력 버퍼들은 상기 어드레스 코드 선택부(70)로부터 출력된 변경 어드레스 신호를 입력받아 새로운 내부 어드레스를 출력한다. 상기 어드레스 코드 선택부(70)의 상세 회로 및 구체 설명은 이하에 후술하는 도 4 내지 도 7의 설명에서 상세히 설명한다.

도 4는 본 발명의 실시예에 따른 어드레스 프리-코딩(Free-Coding) 방식의 어드레스 코드 선택부(70)의 입력 대 출력 패스 경로를 도시한 도면으로서, 어드레스 프리-코딩을 통해 어드레스 스크램블 맵을 변환시켜 다양한 형태로 불량이 발생된 메모리 셀을 구제할 수 있다. 이를 상세히 설명하면; 상기 어드레스 코드 선택부(70)의 내부 회로는 상기 어드레스 입력 수신기들의 각 출력어드레스 신호인 상기 상태 고정부(10)의 출력신호와 각 어드레스 신호들의 입력에 대해 선택적인 어드레스 신호 경로를 제공하도록 복수의 출력경로와 연결되어 있다. 그래서, 제어신호인 어드레스 선택 제어신호와 어드레스 코드 제어신호에 의해 상기 상태 고정부(10)의 출력신호 및 각 어드레스 신호들의 출력 경로를 선택적으로 연결하는 복수의 패스 로직들을 가진다.

상기 도 4에서, 상기 어드레스 선택 제어신호들 SEL1, SEL2, SEL3, ‥‥, SELn은 각각에 대응되는 패스로직들(패스로직1, 패스로직2, 패스로직3, ‥‥, 패스로직n)의 입력으로 도 5와 같은 회로 구성에 의해 논리 하이 또는 논리 로우의 제어신호를 각 패스로직으로 인가한다. 상기 상태 고정부(10)로부터 출력되는 신호 AD0은 상기 패스로직1(70-1)로 입력되고 또한, 상기 어드레스 코드 제어신호들 CODE1, CODE2, CODE3, ‥‥, CODEn에 각기 대응되는 패스로직A(70-A), 패스로직B(70-B), ‥‥, 패스로직Cn(70-Cn)에 입력된다. 나머지 각 어드레스 입력 수신기들의 출력 신호인 AD1, AD2, ‥‥, ADn-1은 상기 어드레스 선택 제어신호가 입력되는 각 패스로직의 입력 및 대응되는 어드레스 코드 제어신호가 입력되는 패스로직의 입력이 된다. 즉, 여분의 어드레스 신호를 일정 상태로 고정하는 상태 고정부(10)의 출력 신호 AD0은 상기 어드레스 선택 제어신호가 입력되는 패스로직1(70-1)의 입력으로 작용하며, 아울러 상기 어드레스 코드 제어신호들 입력 전체에 각각 대응하도록 패스로직A, 패스로직B, ‥‥, 패스로직Cn의 입력으로 작용하여, 상기 AD0의 어드레스 신호를 상기 어드레스 선택 제어신호 SEL1 및 전체 어드레스 코드 제어신호 CODE1 내지 CODEn에 의해 제어 가능하도록 패스로직을 구성하는 것이다. 기타의 입력 어드레스 신호들은 각각에 대응되는 어드레스 선택 제어신호와 어드레스 코드 제어신호에 의해 제어 가능하도록 패스로직을 구성하는 것이다. 따라서, 도 4에 도시된 바와 같이 상기 상태 고정부(10)의 출력신호 AD0에 대한 패스로직의 입력관계에 있어서, 상기 패스로직1(70-1)의 입력은 어드레스 선택 제어신호 SEL1과 AD0이 되며, 패스로직A(70-A)의 입력은 어드레스 코드 제어신호 CODE1과 AD0이 되며, 패스로직B의 입력은 CODE2와 AD0이 되며, 패스로직Cn의 입력은 CODEn과 AD0이 된다. 또한, 어드레스 입력 신호 AD1에 대한 패스로직의 입력관계는 패스로직2(70-2)에 어드레스 선택 제어신호 SEL2와 AD1이 입력되고, 패스로직A(70-A)에 어드레스 코드 제어신호 CODE1과 AD1이 입력된다. 그리고, 어드레스 입력신호 AD2에 대한 패스로직의 입력관계는 패스로직3(70-3)에 어드레스 선택 제어신호 SEL3과 AD2가 입력되고, 패스로직B(70-B)에 어드레스 코드 제어신호 CODE2와 AD2가 입력된다.

상기 패스로직들의 출력관계는 상기 패스로직1, 2, 3, ‥‥,n이 각각 출력신호 ADD0, ADD1, ADD2, ADD3, ‥‥, ADDn을 출력한다. 아울러, 상기 AD0을 입력으로하는 패스로직A~Cn 중 상기 패스로직A는 상기 패스로직2의 출력신호인 ADD1에 연결되고, 상기 패스로직B는 상기 패스로직3의 출력신호인 ADD2에 연결되고, 상기 패스로직Cn은 패스로직n의 출력신호인 ADDn에 연결된다. 한편, 기타의 입력 어드레스 신호인 상기 AD1 내지 ADn-1을 입력으로 하는 패스로직A, B, Cn은 모두 상기 AD1을 입력으로 하는 상기 패스로직A의 출력신호인 ADD0에 연결된다.

이렇게 연결되는 상기 어드레스 코드 선택부(70)는 상기 어드레스 입력 수신기들의 각 출력 어드레스 신호인 AD0, AD1 내지 ADn-1의 입력에 대해 상기 어드레스 선택 제어신호 및 상기 어드레스 코드 제어신호의 어드레스 선택 및 코드 제어에 의해 선택적인 어드레스 신호 경로를 제공할 수 있도록 복수의 출력경로와 연결되며, 이를 구성하는 복수의 패스로직들로 구성된다.

임의의 어드레스 선택 제어신호 SELi는 도 5에 도시된 바와 같은 회로구성에 의해 제어신호를 출력하며, 임의의 어드레스 코드 제어신호 CODEi는 도 6에 도시된 바와 같은 회로구성에 의해 제어신호를 출력한다. 이를 도 5 및 도 6을 통해 상세히 설명한다.

상기 도 5는 본 발명의 실시예에 따른 어드레스 선택 신호(SELi)를 생성하는 제1제어부의 회로구성도로서, 퓨즈3(Fuze3)은 일단이 전원전압에 연결되고, 타단은 NMOS 트랜지스터 N5의 드레인에 연결된다. 또한, 상기 NMOS 트랜지스터 N5의 소스는 접지전압에 연결된다. 그리고 상기 N5의 게이트는 인버터 INV8의 애노드(anode)에 연결된다. 한편, 상기 퓨즈3과 N5 사이의 노드는 상기 인버터 INV8의 캐소드(cathode) 및 인버터 INV9의 캐소드에 연결되고, 상기 인버터 IMV9의 애노드는 또 다른 인버터 INV10에 연결되며, 상기 인버터 INV10의 애노드로부터 출력되는 신호가 어드레스 선택 제어신호인 SELi가 된다. 이러한 회로구성에 의해 상기 퓨즈3이 절단(cutting)되면 논리 '로우'의 어드레스 선택 제어신호를 출력하며, 퓨즈3이 절단되지 않으면 논리 '하이'의 어드레스 선택 제어신호를 출력하게 된다.

또한, 도 6은 본 발명의 실시예에 따른 어드레스 코드 제어신호(CODEi)를 생성하는 제2제어부의 회로구성도로서, 퓨즈4(Fuze4)는 일단이 전원전압에 연결되고, 타단은 NMOS 트랜지스터 N6의 드레인에 연결된다. 또한, 상기 NMOS 트랜지스터 N6의 소스는 접지전압에 연결된다. 그리고 상기 N6의 게이트는 인버터 INV11의 애노드(anode)에 연결된다. 한편, 상기 퓨즈4와 N6 사이의 노드는 상기 인버터 INV11의 캐소드(cathode) 및 인버터 INV12의 캐소드에 연결되고, 상기 인버터 IMV12의 애노드는 다른 인버터 INV13에 연결되며, 상기 인버터 INV13의 애노드는 또 다른 인버터 INV14의 캐소드에 연결되고, 상기 INV14의 애노드가 상기 어드레스 코드 제어신호 CODEi가 된다. 이러한 회로구성에 의해 상기 퓨즈4가 절단(cutting)되면 논리 '하이'의 어드레스 선택 제어신호를 출력하며, 퓨즈4가 절단되지 않으면 논리 '로우'의 어드레스 선택 제어신호를 출력하게 된다.

이상에서 설명한 도 1 내지 도 6의 구체적인 실시예가 도 7에 도시되어 있다. 상기 도 7은 예를 들어 16M 메모리 반도체를 8M 메모리 반도체로 전환할 수 있도록 구성되는 메모리 셀 구제장치를 도시한 것이다. 상기 도 7에서는 패스로직의 일 예로써 패스 게이트로 구현하였으나, 이 외에 멀티플렉서(MUX) 등의 회로로 구현할 수도 있을 것이다.

이와 같이 메모리 셀 구제장치를 구현되어 있다면, 예를 들어 16M 메모리 반도체에서는 상기 어드레스 선택 제어신호 SEL1~(n-1)이 선택되어 상기 패스로직1~n을 통해 신호가 전달되며, 상기 어드레스 코드 제어신호 CODE1~n은 선택되지 않아 상기 패스로직A~Cn을 통해 흐르는 신호는 차단되나, 8M 메모리 반도체로 전환시 상기 어드레스 선택 제어신호 SEL1을 출력하는 상기 제1제어부의 퓨즈3과 상기 SEL2~n 중 하나의 신호를 출력하는 상기 제1제어부의 퓨즈3을 절단하고, 상기 어드레스 코드 제어신호 CODE1~CODEn 중에서 하나의 신호를 상기 제2제어부의 퓨즈4를 절단하여 동작되는 출력 패스로직을 변경하여 줌으로써 어드레스 스크램블 맵을 변환시킬 수 있다.

보다 구체적인 실시예를 도 7의 회로구성을 통해 상세히 설명한다. 상기 도 7에서 외부 어드레스 패드 XA0은 예를 들어 16M 메모리를 8M 메모리로 전환시 여분의 어드레스로서, 16M 메모리 반도체에서는 워드 라인을 선택하는 어드레스 중의 최상위비트(MSB: Most Significant Bit)이며, YA1~YA3은 메모리 셀 블록을 선택하는 어드레스로서, 상기 YA1은 최상위비트(MSB)이고, YA3은 최하위비트(LSB: Least Significant Bit)이다. 16M 메모리 반도체를 본 발명에 따라 다양한 셀 불량 발생 유형에 따라 8M 메모리 반도체로 전환하는 동작을 도 8 및 도 11에 도시된 각 불량 메모리 셀의 유형에 의거하여 설명한다.

먼저, 도 8에 도시된 본 발명에 의해 구제 가능한 불량 메모리 셀의 유형 예1을 경우를 보면; 상기 도 8에 도시된 불량의 유형은 열(column) 최상위비트 유형의 불량으로서 이 경우에는 상기 도 7에서 어드레스 코드 선택부(70)의패스로직(70-1) 및 패스로직(70-2)을 통하여 전달되는 신호를 차단하도록 상기 어드레스 선택 제어신호 SEL1, SEL2의 신호에 해당하는 상기 도 5에 도시된 바와 같은 제1제어부의 퓨즈3을 절단하여 상기 SEL1 및 SEL2 신호를 논리 '로우'로 출력하여 상기 패스로직(70-1) 및 패스로직(70-2)을 '오프' 시킴과 동시에 상기 어드레스 코드 제어신호 CODE1의 신호에 해당하는 상기 도 6에 도시된 바와 같은 제2제어부의 퓨즈4를 절단하여 상기 CODE1 신호를 논리 '하이'로 출력하여 패스로직(70-A)을 '온' 시킨다. 그러면, 입력신호 AD0은 출력패스 경로가 변경되어 새로운 출력 패스 경로를 통해 ADD1로 출력하게 된다. 한편, 상기 상태 고정부(10)의 제1로직(11)의 퓨즈를 절단하여 상기 AD0을 논리 '하이'로 고정하면 상기 어드레스 코드 선택부의 출력 ADD1은 고정된 상태 논리 '하이'를 유지하게 되며, 출력 ADD0은 외부 어드레스 패드 신호 YA1에 의해 천이(transition) 된다. 따라서, 상기 도 8에 도시된 유형의 불량 발생 16M 메모리 셀을 8M 메모리 셀로 구제할 수 있다.

그리고, 도 9는 본 발명에 의해 구제 가능한 불량 메모리 셀의 유형 예2로서, 열(column) 중간비트 유형의 불량으로서, 이 경우에는 상기 어드레스 선택 제어신호 SEL1과 SEL3을 논리 '로우'로 출력하여 패스로직(70-1) 및 패스로직(70-3)을 '오프' 시킴과 동시에, 어드레스 코드 제어신호 CODE2를 논리 '하이'로 출력하여 패스로직(70-B)을 '온' 시켜 입력신호 AD0은 출력패스 경로가 변경되어 새로운 출력 패스 경로를 통해 ADD2로 출력하게 된다. 한편, 상기 상태 고정부(10)의 제1로직(11)의 퓨즈를 절단하여 상기 AD0을 논리 '하이'로 고정하면 상기 어드레스 코드 선택부의 출력 ADD2는 고정된 상태 논리 '하이'를 유지하게 되며, 출력 ADD0은외부 어드레스 패드 신호 YA2에 의해 천이(transition) 된다. 따라서, 상기 도 9에 도시된 유형의 불량 발생 16M 메모리 셀도 어드레스 스크램블 맵을 변환하여 8M 메모리 셀로 구제할 수 있다.

그리고, 도 10은 본 발명에 의해 구제 가능한 불량 메모리 셀의 유형 예3으로, 열(column) 최하위비트 유형의 불량으로, 이 경우에는 상기 어드레스 선택 제어신호 SEL1과 SEL4를 논리 '로우'로 출력하여 패스로직(70-1) 및 패스로직(70-4)을 '오프' 시킴과 동시에, 어드레스 코드 제어신호 CODE3을 논리 '하이'로 출력하여 패스로직(70-C)을 '온' 시켜 입력신호 AD0은 출력패스 경로가 변경되어 새로운 출력 패스 경로를 통해 ADD3으로 출력하게 된다. 한편, 상기 상태 고정부(10)의 제1로직(11)의 퓨즈를 절단하여 상기 AD0을 논리 '하이'로 고정하면 상기 어드레스 코드 선택부의 출력 ADD3은 고정된 상태 논리 '하이'를 유지하게 되며, 출력 ADD0은 외부 어드레스 패드 신호 YA3에 의해 천이(transition) 된다. 따라서, 상기 도 10에 도시된 유형의 불량 발생 16M 메모리 셀도 어드레스 스크램블 맵을 변환하여 8M 메모리 셀로 구제할 수 있다.

그리고, 도 11은 본 발명에 의해 구제 가능한 불량 메모리 셀의 유형 예4로, 열(column) 최상위비트 유형의 불량으로, 이 경우에는 상기 어드레스 선택 제어신호 SEL1이 선택되는 논리 '하이'를 출력하여 패스로직(70-1)을 '온' 시켜 입력신호 AD0은 ADD0으로 출력되어 상기 상태 고정부(10)의 논리 '하이' 또는 논리 '로우'의 고정 신호를 출력함으로써 상기 도 11에 도시된 유형의 불량 발생 16M 메모리 셀을 8M 메모리 셀로 구제할 수 있다.

한편, 본 발명에서는 저집적으로 전환시 여분의 어드레스 신호를 16M 메모리 반도체에서는 워드 라인을 선택하는 어드레스 중의 최상위비트(MSB: Most Significant Bit)인 외부 어드레스 패드 XA0을 사용하여 불량이 발생된 메모리 셀의 어드레스 스크램블 맵을 변환하여 8M 메모리로 전환하는 장치에 대해서만 한정하여 설명하였으나, 여분의 어드레스 신호를 어드레스 중의 최하위비트인 XAn을 사용하여 상술한 바와 같은 어드레스 프리-코딩을 실시할 수도 있다.

따라서, 본 발명은 도 8 내지 도 11에 도시된 이외의 다양한 형태의 불량이 메모리 셀에 발생되더라도 적응적으로 불량이 발생된 메모리 셀 이외의 정상적인 메모리 셀을 구제할 수 있다.

본 발명의 다른 실시예로서, 메모리 셀 구제 장치를 온 칩 캐쉬 메모리(on chip cache memory)에 적용한 예를 도 12를 통해 설명한다. 상기 도 12는 본 발명의 다른 실시예에 따른 온 칩 캐쉬 메모리에 적용되는 메모리 셀 구제장치의 블록구성도로서, 마이크로 프로세서(210), 어드레스 코드 선택부(220) 및 캐쉬 메모리(230)를 구비한다. 본 발명의 다른 실시예는 캐쉬 메모리의 불량 발생시 이를 구제하여 용량이 적은 메모리(저집적 메모리)로 사용하기 위한 온 칩 캐쉬 메모리에 관한 것이다.

상기 마이크로 프로세서(210)는 캐쉬 메모리(230)로부터 비트 맵 어드레스 신호를 입력받아 불량 여부를 검사하고, 규칙적인 불량이 발생하면 저집적화를 위한 여분의 어드레스 고정 제어신호 및 어드레스 스크램블 맵을 변환하기 위한 제어신호를 발생한다. 상기 제어신호는 상기 본 발명의 일 실시예에서 설명한 바 있는어드레스 선택 제어신호와 어드레스 코드 제어신호가 해당된다.

상기 어드레스 코드 선택부(220)는 상기 마이크로 프로세서(210)로부터 저집적화를 위한 여분의 어드레스 고정 제어신호 및 상기 제어신호에 의거 어드레스 스크램블 맵 변환을 위해 입력 대비 출력 어드레스 신호 경로를 상기 도 4 또는 도 7에서처럼 변경하여 변경된 어드레스 버퍼 신호를 출력한다.

그리고, 상기 캐쉬 메모리(230)는 상기 어드레스 코드 선택부(220)에서 저집적화에 따른 어드레스 스크램블 변환이 수행되어 변경된 어드레스 버퍼 신호가 출력되면 저집적 메모리 셀로 운용된다.

여기서, 어드레스 스크램블 맵 변경방법 및 어드레스 코드 선택부(22)의 구성은 상기 도 4 및 도 7의 회로구성 및 설명에 따른다.

즉, 본 발명의 실시예들에서 나타내고 있는 메모리 셀 구제장치는 메모리 반도체의 생산단계에서 뿐만 아니라, 온 칩 캐쉬 메모리를 사용하는 마이크로 프로세서의 동작 중에도 적용할 수 있는 메모리 셀 구제기술을 다루고 있는 것이다.

따라서, 본 발명에 적용되는 메모리 셀 구제를 위한 과정은 다음과 같다.

제1단계: 불량이 발생된 메모리 셀들의 비트 맵을 검사하여 불량 규칙성을 체크한다.

제2단계: 상기 불량이 발생된 메모리 셀들의 불량 규칙성이 발견되면 저집적 전환을 위한 여분의 어드레스 신호를 일정 상태로 고정한다.

제3단계: 상기 어드레스 신호 입력에 대한 출력 어드레스 신호 경로를 소정 제어신호에 의해 선택적으로 전환하여 어드레스 스크램블 맵을 변환함으로써 변경된 어드레스 코드를 출력한다.

제4단계: 상기 변경된 어드레스 코드를 출력하여 고집적 메모리 셀을 저집적 메모리 셀로 전환한다.

아울러, 상기 어드레스 스크램블 맵 변환단계는 세부적으로 상기 어드레스 선택 제어신호에 의해 상기 변경할 어드레스의 최초 출력 패스 경로를 차단하는 과정과, 상기 어드레스 코드 제어신호에 의해 선택된 신규 출력 패스 경로로 상기 변경할 어드레스의 출력 패스를 형성하는 과정과, 상기 신규 형성된 어드레스 출력 패스 경로를 통해 변경된 어드레스 코드 신호를 출력하는 과정으로 이루어진다.

한편, 본 발명의 상세한 설명에서는 구체적인 실시예를 들어 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

상술한 바와 같이 본 발명은 고집적 메모리 제품에 다양한 형태의 불량이 발생하더라도 이를 효과적으로 저집적 메모리로 전환하여 생산할 수 있어 획기적인 수율 향상과 함께 개발하려는 집적도 이하의 메모리를 동시에 생산할 수 있는 이점이 있다.

본 발명에 따른 메모리 셀 구제 장치 및 방법은 메모리 반도체의 생산뿐만아니라, 온 칩 캐쉬 메모리를 사용하는 마이크로 프로세서의 동작 중에도 적용할 수 있어 마이크로 프로세서 및 온 칩 캐쉬 메모리의 성능을 보장할 수 있는 이점이 있다.

Claims

제1로직 및 제2로직을 구비하여 외부 입력 어드레스들 중 특정 외부입력 어드레스 신호를 일정 상태로 고정하는 상태 고정부;

상기 상태 고정부의 출력신호 및 각 외부입력 어드레스 신호를 수신하는 복수의 어드레스 입력 수신기들;

상기 어드레스 입력 수신기들의 각 출력 어드레스 신호를 입력으로 하며, 어드레스 코드 변경을 선택하는 제어신호에 의해 입력에 대한 출력 어드레스 신호 경로를 전환하여 변경된 어드레스 신호를 출력하는 어드레스 코드 선택부;

상기 어드레스 코드 선택부로부터 출력된 변경 어드레스 신호를 입력받아 새로운 내부 어드레스를 출력하는 어드레스 입력 버퍼를 구비함을 특징으로 하는 메모리 셀 구제 장치.
제 1항에 있어서, 상기 상태 고정부의 제1로직은, 제1퓨즈가 절단되면 제1상태 신호를 고정 출력하고, 상기 제2퓨즈가 절단되지 않으면 제2상태 신호를 고정 출력하며,

제2로직은, 제2퓨즈가 절단되면 제2상태 신호를 고정 출력하고, 상기 제2퓨즈가 절단되지 않으면 제1상태 신호를 고정 출력하는 것을 특징으로 하는 메모리 셀 구제 장치.
제 2항에 있어서,

상기 제1상태 신호는 논리 하이 신호이고, 상기 제2상태 신호는 논리 로우 신호임을 특징으로 하는 메모리 셀 구제 장치.
제 1항에 있어서, 상기 어드레스 코드 선택부는;

상기 어드레스 입력 수신기들의 각 출력 어드레스 신호인 상기 상태 고정부의 출력신호 및 각 어드레스 신호들의 입력에 대해 선택적인 어드레스 신호경로를 제공하도록 복수의 출력경로와 연결되어, 상기 제어신호에 의해 상기 상태 고정부의 출력신호 및 각 어드레스 신호들의 출력경로를 선택적으로 연결하는 복수의 패스 로직들을 가짐을 특징으로 하는 메모리 셀 구제 장치.
제 1항 또는 제 4항에 있어서, 상기 제어신호는;

논리 하이 또는 로우 신호로 출력되는 어드레스 선택 제어신호와,

상기 어드레스 선택 제어신호와 반대인 논리 신호로 출력되는 어드레스 코드 제어신호로 구성됨을 특징으로 하는 메모리 셀 구제 장치.
제 5항에 있어서,

상기 어드레스 선택 제어신호는 제3퓨즈가 절단되면 제3상태의 어드레스 선택 제어신호를 출력하고, 상기 제3퓨즈가 절단되지 않으면 제4상태의 어드레스 선택 제어신호를 출력하는 제1제어부에서 생성되고,

상기 어드레스 코드 제어신호는 제4퓨즈가 절단되면 제4상태의 어드레스 코드 제어신호를 출력하고, 상기 제4퓨즈가 절단되지 않으면 제3상태의 어드레스 코드 제어신호를 출력하는 제2제어부에서 생성됨을 특징으로 하는 메모리 셀 구제 장치.
제 6항에 있어서,

상기 제3상태는 논리 로우이고, 상기 제4상태는 논리 하이임을 특징으로 하는 메모리 셀 구제 장치.
제 7항에 있어서, 상기 어드레스 코드 선택부는;

상기 제3상태의 어드레스 선택 제어신호가 인가되면 온 되어 상기 어드레스 선택 제어신호에 대응되는 상기 상태 고정부의 출력신호 또는 어드레스 신호들을 외부로 전달하고, 상기 제4상태의 어드레스 선택 제어신호가 인가되면 오프 되어 상기 어드레스 선택 제어신호에 대응하는 상기 상태고정부의 출력신호 또는 상기어드레스 신호들의 외부 전달을 차단하는 제1패스 로직들;

상기 제3상태의 어드레스 코드 제어신호가 선택되지 않으면 오프 되어 상기 상태 고정부의 출력신호 및 어드레스 신호들의 외부 전달을 차단하고, 상기 어드레스 코드 제어신호가 선택되면 온 되어 상기 상태 고정부의 출력신호 및 어드레스 신호들의 출력 어드레스 신호 경로를 전환하여 변경된 신호경로를 통해 변경된 어드레스 신호를 출력하는 제2패스 로직들;을 구비함을 특징으로 하는 메모리 셀 구제 장치.
제 1항에 있어서,

상기 특정 외부입력 어드레스 신호는 잉여 어드레스 신호로서, 워드라인을 선택하는 어드레스 중의 최상위비트 신호임을 특징으로 하는 메모리 셀 구제 장치.
온 칩 캐쉬 메모리에 있어서,

캐쉬 메모리;

상기 캐쉬 메모리와 연결되어 상기 캐쉬 메모리로부터 비트 맵 어드레스 신호를 수신하여 불량 여부를 검사하고, 규칙적인 불량이 발생하면 저집적화를 위한 여분의 어드레스 고정 제어신호 및 어드레스 스크램블 맵을 변환하기 위한 제어신호를 발생하기 위한 마이크로 프로세서; 및

상기 마이크로 프로세서로부터 저집적화를 위한 여분의 어드레스 고정 제어신호 및 상기 어드레스 스크램블 맵을 변환하기 위한 제어신호를 수신하고 어드레스 스크램블 맵 변환을 위해 입력 대비 출력 어드레스 신호 경로를 변경하여 변경된 어드레스 버퍼 신호를 상기 캐쉬 메모리로 출력함에 의해 상기 캐쉬 메모리가 저집적 메모리로 운용되도록 하기 위한 어드레스 코드 선택부를 구비함을 특징으로 하는 메모리 셀 구제 장치.
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