KR20060022362A - 낸드 플래시 메모리 장치의 리던던시 어드레스 퓨즈 회로 - Google Patents

낸드 플래시 메모리 장치의 리던던시 어드레스 퓨즈 회로 Download PDF

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KR20060022362A
KR20060022362A KR1020040071161A KR20040071161A KR20060022362A KR 20060022362 A KR20060022362 A KR 20060022362A KR 1020040071161 A KR1020040071161 A KR 1020040071161A KR 20040071161 A KR20040071161 A KR 20040071161A KR 20060022362 A KR20060022362 A KR 20060022362A
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Abstract

본 발명은 낸드 플래시 메모리 장치의 리던던시 어드레스 퓨즈 회로에 관한 것으로, 본 발명은 메모리 셀 어레이의 탑과 바툼을 선택하는 컬럼 어드레스의 최상위 비트가 입력되는 퓨즈단을 하나의 트랜지스터로만 구성하여 리던던스 어드레스를 코딩(coding)한다. 따라서, 본 발명에서는 퓨즈 개수를 감소시켜 낸드 플래시 메모리 장치의 면적 효용성을 향상시키고, 리페어 동작시 퓨즈 컷팅시간을 감소시킬 수 있다.
낸드 플래시 메모리 장치, 리던던시 어드레스 퓨즈 회로.

Description

낸드 플래시 메모리 장치의 리던던시 어드레스 퓨즈 회로{A REDUNDANCY ADDRESS FUSE CIRCUIT OF NAND FLASH MEMORY DEVICE}
도 1은 일반적인 낸드 플래시 메모리 장치를 도시한 구성도이다.
도 2는 도 1에 도시된 리던던시 제어블럭의 상세 구성도이다.
도 3은 도 2에 도시된 리던던시 어드레스 퓨즈 회로부의 회로도이다.
도 4a 및 도 4b는 본 발명의 바람직한 실시예에 따른 리던던시 어드레스 퓨즈 회로의 회로도들이다.
〈도면의 주요 부분에 대한 부호의 설명〉
1421a, 1421b : 마스터 퓨즈 블럭
1422a, 1422b : 리던던시 어드레스 퓨즈 블럭
14221a, 14221b : 제1 스테이지
14222a, 14222b : 제2 스테이지
본 발명은 낸드 플래시 메모리 장치의 리던던시 어드레스 퓨즈 회로에 관한 것으로, 특히 리페어 동작을 위해 사용되는 리던던시 어드레스 퓨즈 회로를 구성하 는 퓨즈의 개수를 감소시키는 한편, 낸드 플래시 메모리 장치의 리페어 동작시 퓨즈 컷팅(cutting) 시간을 감소시킬 수 있는 낸드 플래시 메모리 장치의 리던던시 어드레스 퓨즈 회로에 관한 것이다.
일반적으로, 낸드(NAND) 플래시 메모리 장치는 수율(yield)을 향상시키기 위해 메인 메모리 셀(main memory cell)(또는, 노말 셀(normal cell))에 리던던시 셀(redundancy cell)을 부가하여 결함(fail)이 발생된 메모리 셀(이하, '결함 셀'이라 함)이 존재하는 경우 이 결함 셀을 리던던시 셀로 대체하는 리페어(repair) 방식을 적용하고 있다.
이하에서는 도 1 및 도 2를 참조하여 종래기술에 따른 낸드 플래시 메모리 장치(NAND flash memory device)의 랜덤 I/O 리페어 방식에 대해 설명하기로 한다. 여기서, 도 1은 일례로 도시된 종래기술에 따른 낸드 플래시 메모리 장치의 구성도이고, 도 2는 도 1에 도시된 리던던시 제어블럭의 리던던시 어드레스 퓨즈 블럭의 구성도이다.
도 1 및 도 2를 참조하면, 리던던시 제어블럭(14a, 14b)은 각 어드레스 퓨즈 회로부(141)로부터 출력되는 신호인 'REP<N:0>'가 리던던시 디코더(13a, 13b)에 물리적으로 코딩(coding)되어 있다. 이에 따라, 특정 칼럼 어드레스가 입력되면 어드레스 퓨즈 블럭에 의하여 특정 신호(REP)가 발생하고, 이 신호(REP)에 의해 리던던시 셀 어레이(11)에서 특정 리던던시 셀의 데이터가 리던던시 데이터 라인(rDL)을 통해 전송된다. 한편, 리던던시 제어 블럭(14a, 14b)의 각 리던던시 I/O 퓨즈 회로부(142)로부터 출력되는 신호인 'TRBUS<N:0>, BRBUS<N:0>'은 셀 어레이 기준으로 탑(top)에 배치된 리던던시 버스 선택 블럭(15)에 의해 먹싱(muxing)된다. 리던던시 버스 선택 블럭(15)은 단일 리페어 I/O 버스 신호인 'RBUS<N:0>'를 생성한다. 신호(RBUS<N:0>)는 리던던시 I/O 디코딩 블럭(16)에 의해 'RIO<N:0>'로 디코딩된다. 이 신호(RIO<N:0>) 중 어느 하나의 신호가 인에이블되어 해당 I/O가 리페어된다.
아울러, 낸드 플래시 메모리 장치의 경우 메인 셀 어레이(10)의 메인 셀들과 리던던시 셀 어레이(11)의 리던던시 셀들은 탑과 바툼(bottom)으로 분리되어 배치되게 된다. 이에 따라, 리던던시 제어 블럭(14a, 14b)도 탑과 바툼으로 각각 배치되어 메모리 셀 어레이(10)에 포함된 메모리 셀들 중 탑에 위치된 메모리 셀들은 탑에 배치된 리던던시 제어블럭(14a)을 통해 리페어가 이루어지고, 바툼에 위치된 메모리 셀들은 바툼에 배치된 리던던시 제어블럭(14b)을 통해 리페어가 이루어지게 된다.
한편, 도 3은 도 2에 도시된 리던던시 어드레스 퓨즈 회로부(141)의 상세 회로도로서, 마스터(master) 퓨즈 블럭(1411)과 리던던시 어드레스 퓨즈 블럭(1412)으로 이루어진다.
마스터 퓨즈 블럭(1411)은 리던던시 어드레스 퓨즈 블럭(1412)을 인에이블(enable)시키는 기능을 수행하며, 마스터 퓨즈(F21), NMOS 트랜지스터(N23 및 N24), 인버터(INV3 및 INV4) 및 노아 게이트(NOR)로 구성된다. 마스터 퓨즈 블럭(1411)의 마스터 퓨즈(F21)가 한번 컷팅되면, 리던던시 어드레스 퓨즈 블럭(1412)의 퓨즈(F1 내지 F20)들 중 10개는 반드시 컷팅을 해주어야만 한다. 리페어를 수행 하기 위한 컬럼 어드레스에서 어느 한 어드레스라도 틀리면 리페어가 이루어지지 않도록 하기 위함이다.
리던던시 어드레스 퓨즈 블럭(1412)은 컬럼 어드레스의 2배수로 구성된 퓨즈(F1 내지 F20), 다수의 NMOS 트랜지스터(N1 내지 N20) 및 PMOS 트랜지스터(P1 및 P2)로 이루어진다. 예컨대, 컬럼 어드레스가 10개(<9:0>)인 경우 낸드 플래시 메모리 장치에서 결함 셀을 리페어하기 위해서는 RLA<9:0> 10개와 RLAb<9:0> 10개로, 총 20개의 퓨즈(F1 내지 F20)가 필요하게 된다. 이러한 리던던시 어드레스 퓨즈 블럭(1412)은 결함 셀의 컬럼 어드레스 정보를 퓨즈 컷팅을 통해 저장하게 된다. 예를 들어, 어드레스(RLA<9:0>)가 '01010,00000'인 메모리 셀에서 결함이 발생되어 리페어를 하고자 하는 경우 퓨즈(F1, F4, F5, F8, F9, F11, F13, F15, F17, F19)를 모두 컷팅하게 된다. 즉, RLA<9:0>가 'O'이거나, RLAb<9:0>가 'O'이 되는 NMOS 트랜지스터의 하단에 배치된 퓨즈를 컷팅하여 결함 셀 어드레스 정보를 저장하게 된다.
그러나, 상기에서 설명한 바와 같이 리던던시 어드레스 퓨즈 블럭(1412)을 구성하는 퓨즈의 개수는 컬럼 어드레스의 수에 따라 결정되며, 그 개수는 컬럼 어드레스의 2배수가 된다. 더욱이, 퓨즈의 개수 뿐만 아니라 NMOS 트랜지스터의 개수 또한 2배수가 된다. 이처럼, 컬럼 어드레스의 수에 따라 퓨즈의 개수가 2배수로 증가함에 따라 그 만큼 퓨즈가 차지하는 면적이 증가되어 낸드 플래시 메모리 장치의 면적 효용성이 저하되는 한편, 리페어 동작시 퓨즈 컷팅 시간이 증가되는 문제점이 발생된다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 리페어 동작을 위해 사용되는 리던던시 어드레스 퓨즈 회로를 구성하는 퓨즈의 개수를 감소시키는 한편, 낸드 플래시 메모리 장치의 리페어 동작시 퓨즈 컷팅 시간을 감소시킬 수 있는 낸드 플래시 메모리 장치의 리던던시 어드레스 퓨즈 회로를 제공하는데 그 목적이 있다.
상기한 목적을 구현하기 위한 본 발명의 일측면에 따르면, 탑과 바툼으로 분할된 낸드 플래시 메모리 장치의 메모리 셀 어레이의 메모리 셀들 중 결함 셀을 리페어하기 위하여 상기 결함 셀에 대응되는 컬럼 어드레스를 코딩하기 위한 낸드 플래시 메모리 장치의 리던던시 어드레스 퓨즈 회로에 있어서, 상기 컬럼 어드레스들 중 상기 메모리 셀 어레이의 탑과 바툼을 선택하기 위한 최상위 비트가 입력되는 퓨즈단은 하나의 제1 트랜지스터로만 이루어지고, 상기 최상위 비트를 제외한 다른 비트들이 입력되는 다른 퓨즈단들은 서로 나란한 방향으로 각각 하나씩 배치되고 일단이 서로 접속된 제2 및 제3 트랜지스터와 상기 제2 및 제3 트랜지스터의 타단에 각각 접속된 제1 및 제2 퓨즈를 포함하는 리던던시 어드레스 퓨즈 블럭과, 마스터 퓨즈의 컷팅 유무에 따라 상기 리던던시 어드레스 퓨즈 블럭을 인에이블시키기 위한 마스터 퓨즈 블럭을 포함하는 낸드 플래시 메모리 장치의 리던던시 어드레스 퓨즈 회로를 제공한다.
또한, 상기한 목적을 구현하기 위한 본 발명의 다른 측면에 따르면, 메모리 셀 어레이의 결함 셀에 해당하는 컬럼 어드레스의 상위비트가 입력되는 제1 스테이지와 상기 컬럼 어드레스의 하위비트가 입력되는 제2 스테이지로 이루어지고, 상기 제1 및 제2 스테이지는 각각 다수의 퓨즈단으로 이루어지고, 상기 퓨즈단들은 상기 제1 및 제2 스테이지 내에서 서로 접속되고, 상기 제1 스테이지의 퓨즈단 중 상기 컬럼 어드레스의 최상위 비트가 입력되는 퓨즈단은 상기 최상위 비트에 의해 제어되는 하나의 제1 트랜지스터로 이루어지며, 상기 최상위 비트가 입력되는 퓨즈단을 제외한 다른 퓨즈단들과 상기 제2 스테이지의 퓨즈단들은 서로 나란한 방향으로 각각 하나씩 배치되고 일단이 서로 접속된 제2 및 제3 트랜지스터와 상기 제2 및 제3 트랜지스터의 타단에 각각 접속된 제1 및 제2 퓨즈를 포함하는 리던던스 어드레스 퓨즈 블럭과, 마스터 퓨즈의 컷팅 유무에 따라 상기 리던던시 어드레스 퓨즈 블럭을 인에이블시키기 위한 마스터 퓨즈 블럭을 포함하는 낸드 플래시 메모리 장치의 리던던시 어드레스 퓨즈 회로를 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 4a 및 도 4b는 본 발명의 바람직한 실시예에 따른 낸드 플래시 메모리 장치의 리던던시 어드레스 퓨즈 회로를 설명하기 위하여 도시한 구성도들이다. 여기서, 도 4a는 탑 리던던시 어드레스 퓨즈 회로이고, 도 4b는 바툼 리던던시 어드레 스 퓨즈 회로이다. 한편, 이하에서는 컬럼 어드레스(RLA)가 10개인 것을 예로 들어 설명하기로 한다.
[탑 리던던시 어드레스 퓨즈 회로]
도 4a를 참조하면, 본 발명의 바람직한 실시예에 따른 탑 리던던시 어드레스 퓨즈 회로는 도 1에 도시된 리던던시 제어블럭(14a)에 배치되어 메모리 셀 어레이(10)의 메모리 셀들 중 탑에 위치된 메모리 셀들을 리페어한다. 이러한 리던던시 어드레스 퓨즈 회로는 마스터 퓨즈 블럭(1421a)과 리던던시 어드레스 퓨즈 블럭(1422a)을 포함한다.
마스터 퓨즈 블럭(1421a)은 리던던시 어드레스 퓨즈 블럭(1422a)을 인에이블시키는 기능을 수행하며, 마스터 퓨즈(F19), NMOS 트랜지스터(N22 및 N23), 인버터(INV3 및 INV4) 및 노아 게이트(NOR)로 구성된다. 마스터 퓨즈 블럭(1421a)의 마스터 퓨즈(F19)가 한번 컷팅되면, 리던던시 어드레스 퓨즈 블럭(1412)의 퓨즈(F1 내지 F18)들 중 9개는 반드시 컷팅을 해주어야만 한다. 리페어를 수행하기 위한 컬럼 어드레스(RLA<9:0>)에서 어느 한 어드레스라도 틀리면 리페어가 이루어지지 않도록 하기 위함이다.
리던던시 어드레스 퓨즈 블럭(1422a)은 컬럼 어드레스(RLA<9:0>)의 상위비트(RLA<9:5>) 5개에 대응하는 결함 셀 어드레스 정보를 저장하는 상위 비트 스테이지(14221a)(이하, '제1 스테이지'라 함)와, 하위비트(RLA<4:0>) 5개에 대응하는 결함 셀 어드레스 정보를 저장하는 하위 비트 스테이지(14222a)(이하, '제2 스테이지'라 함)를 포함한다.
제1 스테이지(14221a)는 컬럼 어드레스(RLA<9:0>)의 상위비트 개수와 동일한 개수의 퓨즈단으로 이루어진다. 여기서는 상위비트가 5개이므로 도 4a에 도시된 바와 같이 제1 내지 제5 퓨즈단으로 이루어진다. 그리고, 제1 내지 제5 퓨즈단은 인접한 단들과 상호 접속된다.
제1 퓨즈단은 컬럼 어드레스(RLA<9:0>)의 최상위 비트(RLA<9>)가 입력되는 퓨즈단으로서, 하나의 NMOS 트랜지스터(N1)으로 이루어진다. NMOS 트랜지스터(N1)는 드레인 단과 소오스 단이 상호 접속되어 노드(node1)와 접속되고, 소오스 단이 다음 퓨즈단(이하, '제2 퓨즈단'이라 함)과 접속되며, 최상위 비트(RLA<9>)에 의해 턴-온(Turn-ON)된다.
제2 퓨즈단은 컬럼 어드레스(RLA<8>)와 컬럼 어드레스 바신호(RLAb<8>)가 입력되는 퓨즈단으로서, 나란한 방향으로 상호 접속된 NMOS 트랜지스터(N2 및 N3)와 퓨즈(F1 및 F2)로 이루어진다. NMOS 트랜지스터(N2 및 N3)의 드레인 단은 각각 NMOS 트랜지스터(N1)의 소오스 단과 접속된다. 그리고, NMOS 트랜지스터(N2)의 소오스 단은 퓨즈(F1)의 일단과 접속되고, NMOS 트랜지스터(N3)의 소오스 단은 퓨즈(F2)의 일단과 접속된다. 그리고, NMOS 트랜지스터(N2)는 컬럼 어드레스(RLA<8>)에 의해 턴-온되고, NMOS 트랜지스터(N3)는 컬럼 어드레스 바신호(RLAb<8>)에 의해 턴-온된다.
제3 퓨즈단은 컬럼 어드레스(RLA<7>)와 컬럼 어드레스 바신호(RLAb<7>)가 입력되는 퓨즈단으로서, 나란한 방향으로 상호 접속된 NMOS 트랜지스터(N4 및 N5)와 퓨즈(F3 및 F4)로 이루어진다. NMOS 트랜지스터(N4 및 N5)의 드레인 단은 상호 접 속되고, 각각 퓨즈(F1 및 F2)의 타단과 접속된다. 그리고, NMOS 트랜지스터(N4)의 소오스 단은 퓨즈(F3)의 일단과 접속되고, NMOS 트랜지스터(N5)의 소오스 단은 퓨즈(F4)의 일단과 접속된다. 그리고, NMOS 트랜지스터(N4)는 컬럼 어드레스(RLA<7>)에 의해 턴-온되고, NMOS 트랜지스터(N5)는 컬럼 어드레스 바신호(RLAb<7>)에 의해 턴-온된다.
제4 퓨즈단은 컬럼 어드레스(RLA<6>)와 컬럼 어드레스 바신호(RLAb<6>)가 입력되는 퓨즈단으로서, 나란한 방향으로 상호 접속된 NMOS 트랜지스터(N6 및 N7)와 퓨즈(F5 및 F6)로 이루어진다. NMOS 트랜지스터(N6 및 N7)의 드레인 단은 상호 접속되고, 각각 퓨즈(F3 및 F4)의 타단과 접속된다. 그리고, NMOS 트랜지스터(N6)의 소오스 단은 퓨즈(F5)의 일단과 접속되고, NMOS 트랜지스터(N7)의 소오스 단은 퓨즈(F6)의 일단과 접속된다. 그리고, NMOS 트랜지스터(N6)는 컬럼 어드레스(RLA<6>)에 의해 턴-온되고, NMOS 트랜지스터(N7)는 컬럼 어드레스 바신호(RLAb<6>)에 의해 턴-온된다.
제5 퓨즈단은 컬럼 어드레스(RLA<5>)와 컬럼 어드레스 바신호(RLAb<5>)가 입력되는 퓨즈단으로서, 나란한 방향으로 상호 접속된 NMOS 트랜지스터(N8 및 N9)와 퓨즈(F7 및 F8)로 이루어진다. NMOS 트랜지스터(N8 및 N9)의 드레인 단은 상호 접속되고, 각각 퓨즈(F5 및 F6)의 타단과 접속된다. 그리고, NMOS 트랜지스터(N8)의 소오스 단은 퓨즈(F7)의 일단과 접속되고, NMOS 트랜지스터(N9)의 소오스 단은 퓨즈(F8)의 일단과 접속된다. 그리고, NMOS 트랜지스터(N8)는 컬럼 어드레스(RLA<5>)에 의해 턴-온되고, NMOS 트랜지스터(N9)는 컬럼 어드레스 바신호(RLAb<5>)에 의해 턴-온된다.
또한, 제1 스테이지(14221a)는 마스터 퓨즈 블럭(1421a)의 출력신호에 따라 턴-온되어 퓨즈(F7 및 F8)의 타단을 접지전압원(VSS)과 접속시키는 NMOS 트랜지스터(N20)와, 접지전압에 의해 턴-온되어 NMOS 트랜지스터(N1 및 N3)의 일단을 전원전압원(VDD)과 접속시키는 PMOS 트랜지스터(P1)와, 노드(node1)의 신호를 반전시키는 인버터(INV1)를 더 포함한다.
제2 스테이지(14222a)는 컬럼 어드레스(RLA<9:0>)의 하위비트 개수와 동일한 개수의 퓨즈단으로 이루어진다. 여기서는 하위비트가 5개이므로 도 4a에 도시된 바와 같이 제6 내지 제10 퓨즈단으로 이루어진다. 그리고, 제6 내지 제10 퓨즈단은 인접한 단들과 상호 접속된다.
제6 퓨즈단은 컬럼 어드레스(RLA<4>)와 컬럼 어드레스 바신호(RLAb<4>)가 입력되는 퓨즈단으로서, 나란한 방향으로 상호 접속된 NMOS 트랜지스터(N10 및 N11)와 퓨즈(F9 및 F10)로 이루어진다. NMOS 트랜지스터(N10 및 N11)의 드레인 단은 각각 노드(node2)와 접속된다. 그리고, NMOS 트랜지스터(N10)의 소오스 단은 퓨즈(F9)의 일단과 접속되고, NMOS 트랜지스터(N11)의 소오스 단은 퓨즈(F10)의 일단과 접속된다. 그리고, NMOS 트랜지스터(N10)는 컬럼 어드레스(RLA<4>)에 의해 턴-온되고, NMOS 트랜지스터(N11)는 컬럼 어드레스 바신호(RLAb<4>)에 의해 턴-온된다.
제7 퓨즈단은 컬럼 어드레스(RLA<3>)와 컬럼 어드레스 바신호(RLAb<3>)가 입력되는 퓨즈단으로서, 나란한 방향으로 상호 접속된 NMOS 트랜지스터(N12 및 N13) 와 퓨즈(F11 및 F12)로 이루어진다. NMOS 트랜지스터(N12 및 N13)의 드레인 단은 상호 접속되고, 각각 퓨즈(F9 및 F10)의 타단과 접속된다. 그리고, NMOS 트랜지스터(N12)의 소오스 단은 퓨즈(F11)의 일단과 접속되고, NMOS 트랜지스터(N13)의 소오스 단은 퓨즈(F12)의 일단과 접속된다. 그리고, NMOS 트랜지스터(N12)는 컬럼 어드레스(RLA<3>)에 의해 턴-온되고, NMOS 트랜지스터(N13)는 컬럼 어드레스 바신호(RLAb<3>)에 의해 턴-온된다.
제8 퓨즈단은 컬럼 어드레스(RLA<2>)와 컬럼 어드레스 바신호(RLAb<2>)가 입력되는 퓨즈단으로서, 나란한 방향으로 상호 접속된 NMOS 트랜지스터(N14 및 N15)와 퓨즈(F13 및 F14)로 이루어진다. NMOS 트랜지스터(N14 및 N15)의 드레인 단은 상호 접속되고, 각각 퓨즈(F11 및 F12)의 타단과 접속된다. 그리고, NMOS 트랜지스터(N14)의 소오스 단은 퓨즈(F13)의 일단과 접속되고, NMOS 트랜지스터(N15)의 소오스 단은 퓨즈(F14)의 일단과 접속된다. 그리고, NMOS 트랜지스터(N14)는 컬럼 어드레스(RLA<2>)에 의해 턴-온되고, NMOS 트랜지스터(N15)는 컬럼 어드레스 바신호(RLAb<2>)에 의해 턴-온된다.
제9 퓨즈단은 컬럼 어드레스(RLA<1>)와 컬럼 어드레스 바신호(RLAb<1>)가 입력되는 퓨즈단으로서, 나란한 방향으로 상호 접속된 NMOS 트랜지스터(N16 및 N17)와 퓨즈(F15 및 F16)로 이루어진다. NMOS 트랜지스터(N16 및 N17)의 드레인 단은 상호 접속되고, 각각 퓨즈(F13 및 F14)의 타단과 접속된다. 그리고, NMOS 트랜지스터(N16)의 소오스 단은 퓨즈(F15)의 일단과 접속되고, NMOS 트랜지스터(N17)의 소오스 단은 퓨즈(F16)의 일단과 접속된다. 그리고, NMOS 트랜지스터(N16)는 컬럼 어 드레스(RLA<1>)에 의해 턴-온되고, NMOS 트랜지스터(N17)는 컬럼 어드레스 바신호(RLAb<1>)에 의해 턴-온된다.
제10 퓨즈단은 컬럼 어드레스(RLA<0>)와 컬럼 어드레스 바신호(RLAb<0>)가 입력되는 퓨즈단으로서, 나란한 방향으로 상호 접속된 NMOS 트랜지스터(N18 및 N19)와 퓨즈(F17 및 F18)로 이루어진다. NMOS 트랜지스터(N18 및 N19)의 드레인 단은 상호 접속되고, 각각 퓨즈(F15 및 F16)의 타단과 접속된다. 그리고, NMOS 트랜지스터(N18)의 소오스 단은 퓨즈(F17)의 일단과 접속되고, NMOS 트랜지스터(N19)의 소오스 단은 퓨즈(F18)의 일단과 접속된다. 그리고, NMOS 트랜지스터(N18)는 컬럼 어드레스(RLA<0>)에 의해 턴-온되고, NMOS 트랜지스터(N19)는 컬럼 어드레스 바신호(RLAb<0>)에 의해 턴-온된다.
또한, 제2 스테이지(14222a)는 마스터 퓨즈 블럭(1421a)의 출력신호에 따라 턴-온되어 퓨즈(F17 및 F18)의 타단을 접지전압원(VSS)과 접속시키는 NMOS 트랜지스터(N21)와, 접지전압에 의해 턴-온되어 NMOS 트랜지스터(N10 및 N11)의 일단을 전원전압원(VDD)과 접속시키는 PMOS 트랜지스터(P1)와, 노드(node1)의 신호를 반전시키는 인버터(INV1)를 더 포함한다.
이하에서는, 본 발명의 바람직한 실시예에 따른 탑 리던던시 어드레스 퓨즈 회로의 동작특성을 설명하기로 한다. 여기서는 일례로 컬럼 어드레스(RLA<9:0>)가 '11010,00000'인 메모리 셀에서 결함이 발생되어 리페어를 하고자 하는 경우에 대해 설명하기로 한다.
컬럼 어드레스(RLA<9:0>) 중 최상위 비트(RLA<9>)는 2분할된 메모리 셀 어레 이의 탑과 바툼을 선택하기 위한 어드레스로 사용된다. 즉, 최상위 비트(RLA<9>)가 '1'인 경우 탑 메모리 셀 어레이가 선택되고, '0'인 경우 바툼 메모리 셀 어레이가 선택된다. 즉, 최상위 비트(RLA<9>)는 탑 또는 바툼에 따라 '1' 또는 '0'으로 고정되게 된다. 이는 일례로서 소자에 따라 최상위 비트(RLA<9>)가 '1'인 경우 바툼 메모리 셀 어레이가 선택되고, '0'인 경우 탑 메모리 셀 어레이가 선택되도록 제어할 수도 있다.
마스터 퓨즈 블럭(1421a)의 마스터 퓨즈(F19)를 컷팅하면 노아 게이트(NOR)는 하이레벨(high level, '1')의 신호를 출력한다. 이에 따라, NMOS 트랜지스터(N20 및 N21)이 턴-온되어 리던던시 어드레스 퓨즈 블럭(1422a)은 인에이블되게 된다.
이런 상태에서, 컬럼 어드레스(RLA<9:0>)가 '11010,00000'인 경우 퓨즈(F2, F3, F6, F7, F9, F11, F13, F15, F17)를 컷팅시킨다. 즉, RLA<8:0>가 'O'이거나, RLAb<8:0>가 'O'이 되는 NMOS 트랜지스터(N3, N4, N7, N8, N10, N12, N14, N16, N18)의 하단에 배치된 퓨즈(F2, F3, F6, F7, F9, F11, F13, F15, F17)를 컷팅하여 결함 셀 어드레스 정보를 저장하게 된다.
[바툼 리던던시 어드레스 퓨즈 회로]
도 4b를 참조하면, 본 발명의 바람직한 실시예에 따른 바툼 리던던시 어드레스 퓨즈 회로는 도 1에 도시된 리던던시 제어블럭(14b)에 배치되어 메모리 셀 어레이(10)의 메모리 셀들 중 바툼에 위치된 메모리 셀들을 리페어한다. 이러한 리던던시 어드레스 퓨즈 회로는 마스터 퓨즈 블럭(1421b)과 리던던시 어드레스 퓨즈 블럭 (1422b)을 포함한다.
마스터 퓨즈 블럭(1421b)은 리던던시 어드레스 퓨즈 블럭(1422b)을 인에이블시키는 기능을 수행하며, 마스터 퓨즈(F19), NMOS 트랜지스터(N22 및 N23), 인버터(INV3 및 INV4) 및 노아 게이트(NOR)로 구성된다. 마스터 퓨즈 블럭(1421a)의 마스터 퓨즈(F19)가 한번 컷팅되면, 리던던시 어드레스 퓨즈 블럭(1422b)의 퓨즈(F1 내지 F18)들 중 9개는 반드시 컷팅을 해주어야만 한다. 리페어를 수행하기 위한 컬럼 어드레스(RLA<9:0>)에서 어느 한 어드레스라도 틀리면 리페어가 이루어지지 않도록 하기 위함이다.
리던던시 어드레스 퓨즈 블럭(1422b)은 컬럼 어드레스(RLA<9:0>)의 상위비트(RLA<9:5>) 5개에 대응하는 결함 셀 어드레스 정보를 저장하는 상위 비트 스테이지(14221b)(이하, '제1 스테이지'라 함)와, 하위비트(RLA<4:0>) 5개에 대응하는 결함 셀 어드레스 정보를 저장하는 하위 비트 스테이지(14222b)(이하, '제2 스테이지'라 함)를 포함한다.
제1 스테이지(14221b)는 컬럼 어드레스(RLA<9:0>)의 상위비트 개수와 동일한 개수의 퓨즈단으로 이루어진다. 여기서는 상위비트가 5개이므로 도 4b에 도시된 바와 같이 제1 내지 제5 퓨즈단으로 이루어진다. 그리고, 제1 내지 제5 퓨즈단은 인접한 단들과 상호 접속된다.
제1 퓨즈단은 컬럼 어드레스(RLA<9:0>)의 최상위 비트(RLA<9>)가 입력되는 퓨즈단으로서, 하나의 NMOS 트랜지스터(N1)으로 이루어진다. NMOS 트랜지스터(N1)는 드레인 단과 소오스 단이 상호 접속되어 노드(node1)와 접속되고, 소오스 단이 다음 퓨즈단(이하, '제2 퓨즈단'이라 함)과 접속되며, 최상위 비트(RLAb<9>)에 의해 턴-온(Turn-ON)된다.
제2 퓨즈단은 컬럼 어드레스(RLA<8>)와 컬럼 어드레스 바신호(RLAb<8>)가 입력되는 퓨즈단으로서, 나란한 방향으로 상호 접속된 NMOS 트랜지스터(N2 및 N3)와 퓨즈(F1 및 F2)로 이루어진다. NMOS 트랜지스터(N2 및 N3)의 드레인 단은 각각 NMOS 트랜지스터(N1)의 소오스 단과 접속된다. 그리고, NMOS 트랜지스터(N2)의 소오스 단은 퓨즈(F1)의 일단과 접속되고, NMOS 트랜지스터(N3)의 소오스 단은 퓨즈(F2)의 일단과 접속된다. 그리고, NMOS 트랜지스터(N2)는 컬럼 어드레스(RLA<8>)에 의해 턴-온되고, NMOS 트랜지스터(N3)는 컬럼 어드레스 바신호(RLAb<8>)에 의해 턴-온된다.
제3 퓨즈단은 컬럼 어드레스(RLA<7>)와 컬럼 어드레스 바신호(RLAb<7>)가 입력되는 퓨즈단으로서, 나란한 방향으로 상호 접속된 NMOS 트랜지스터(N4 및 N5)와 퓨즈(F3 및 F4)로 이루어진다. NMOS 트랜지스터(N4 및 N5)의 드레인 단은 상호 접속되고, 각각 퓨즈(F1 및 F2)의 타단과 접속된다. 그리고, NMOS 트랜지스터(N4)의 소오스 단은 퓨즈(F3)의 일단과 접속되고, NMOS 트랜지스터(N5)의 소오스 단은 퓨즈(F4)의 일단과 접속된다. 그리고, NMOS 트랜지스터(N4)는 컬럼 어드레스(RLA<7>)에 의해 턴-온되고, NMOS 트랜지스터(N5)는 컬럼 어드레스 바신호(RLAb<7>)에 의해 턴-온된다.
제4 퓨즈단은 컬럼 어드레스(RLA<6>)와 컬럼 어드레스 바신호(RLAb<6>)가 입력되는 퓨즈단으로서, 나란한 방향으로 상호 접속된 NMOS 트랜지스터(N6 및 N7)와 퓨즈(F5 및 F6)로 이루어진다. NMOS 트랜지스터(N6 및 N7)의 드레인 단은 상호 접속되고, 각각 퓨즈(F3 및 F4)의 타단과 접속된다. 그리고, NMOS 트랜지스터(N6)의 소오스 단은 퓨즈(F5)의 일단과 접속되고, NMOS 트랜지스터(N7)의 소오스 단은 퓨즈(F6)의 일단과 접속된다. 그리고, NMOS 트랜지스터(N6)는 컬럼 어드레스(RLA<6>)에 의해 턴-온되고, NMOS 트랜지스터(N7)는 컬럼 어드레스 바신호(RLAb<6>)에 의해 턴-온된다.
제5 퓨즈단은 컬럼 어드레스(RLA<5>)와 컬럼 어드레스 바신호(RLAb<5>)가 입력되는 퓨즈단으로서, 나란한 방향으로 상호 접속된 NMOS 트랜지스터(N8 및 N9)와 퓨즈(F7 및 F8)로 이루어진다. NMOS 트랜지스터(N8 및 N9)의 드레인 단은 상호 접속되고, 각각 퓨즈(F5 및 F6)의 타단과 접속된다. 그리고, NMOS 트랜지스터(N8)의 소오스 단은 퓨즈(F7)의 일단과 접속되고, NMOS 트랜지스터(N9)의 소오스 단은 퓨즈(F8)의 일단과 접속된다. 그리고, NMOS 트랜지스터(N8)는 컬럼 어드레스(RLA<5>)에 의해 턴-온되고, NMOS 트랜지스터(N9)는 컬럼 어드레스 바신호(RLAb<5>)에 의해 턴-온된다.
또한, 제1 스테이지(14221a)는 마스터 퓨즈 블럭(1421a)의 출력신호에 따라 턴-온되어 퓨즈(F7 및 F8)의 타단을 접지전압원(VSS)과 접속시키는 NMOS 트랜지스터(N20)와, 접지전압에 의해 턴-온되어 NMOS 트랜지스터(N1 및 N3)의 일단을 전원전압원(VDD)과 접속시키는 PMOS 트랜지스터(P1)와, 노드(node1)의 신호를 반전시키는 인버터(INV1)를 더 포함한다.
제2 스테이지(14222a)는 컬럼 어드레스(RLA<9:0>)의 하위비트 개수와 동일한 개수의 퓨즈단으로 이루어진다. 여기서는 하위비트가 5개이므로 도 4a에 도시된 바와 같이 제6 내지 제10 퓨즈단으로 이루어진다. 그리고, 제6 내지 제10 퓨즈단은 인접한 단들과 상호 접속된다.
제6 퓨즈단은 컬럼 어드레스(RLA<4>)와 컬럼 어드레스 바신호(RLAb<4>)가 입력되는 퓨즈단으로서, 나란한 방향으로 상호 접속된 NMOS 트랜지스터(N10 및 N11)와 퓨즈(F9 및 F10)로 이루어진다. NMOS 트랜지스터(N10 및 N11)의 드레인 단은 각각 노드(node2)와 접속된다. 그리고, NMOS 트랜지스터(N10)의 소오스 단은 퓨즈(F9)의 일단과 접속되고, NMOS 트랜지스터(N11)의 소오스 단은 퓨즈(F10)의 일단과 접속된다. 그리고, NMOS 트랜지스터(N10)는 컬럼 어드레스(RLA<4>)에 의해 턴-온되고, NMOS 트랜지스터(N11)는 컬럼 어드레스 바신호(RLAb<4>)에 의해 턴-온된다.
제7 퓨즈단은 컬럼 어드레스(RLA<3>)와 컬럼 어드레스 바신호(RLAb<3>)가 입력되는 퓨즈단으로서, 나란한 방향으로 상호 접속된 NMOS 트랜지스터(N12 및 N13)와 퓨즈(F11 및 F12)로 이루어진다. NMOS 트랜지스터(N12 및 N13)의 드레인 단은 상호 접속되고, 각각 퓨즈(F9 및 F10)의 타단과 접속된다. 그리고, NMOS 트랜지스터(N12)의 소오스 단은 퓨즈(F11)의 일단과 접속되고, NMOS 트랜지스터(N13)의 소오스 단은 퓨즈(F12)의 일단과 접속된다. 그리고, NMOS 트랜지스터(N12)는 컬럼 어드레스(RLA<3>)에 의해 턴-온되고, NMOS 트랜지스터(N13)는 컬럼 어드레스 바신호(RLAb<3>)에 의해 턴-온된다.
제8 퓨즈단은 컬럼 어드레스(RLA<2>)와 컬럼 어드레스 바신호(RLAb<2>)가 입 력되는 퓨즈단으로서, 나란한 방향으로 상호 접속된 NMOS 트랜지스터(N14 및 N15)와 퓨즈(F13 및 F14)로 이루어진다. NMOS 트랜지스터(N14 및 N15)의 드레인 단은 상호 접속되고, 각각 퓨즈(F11 및 F12)의 타단과 접속된다. 그리고, NMOS 트랜지스터(N14)의 소오스 단은 퓨즈(F13)의 일단과 접속되고, NMOS 트랜지스터(N15)의 소오스 단은 퓨즈(F14)의 일단과 접속된다. 그리고, NMOS 트랜지스터(N14)는 컬럼 어드레스(RLA<2>)에 의해 턴-온되고, NMOS 트랜지스터(N15)는 컬럼 어드레스 바신호(RLAb<2>)에 의해 턴-온된다.
제9 퓨즈단은 컬럼 어드레스(RLA<1>)와 컬럼 어드레스 바신호(RLAb<1>)가 입력되는 퓨즈단으로서, 나란한 방향으로 상호 접속된 NMOS 트랜지스터(N16 및 N17)와 퓨즈(F15 및 F16)로 이루어진다. NMOS 트랜지스터(N16 및 N17)의 드레인 단은 상호 접속되고, 각각 퓨즈(F13 및 F14)의 타단과 접속된다. 그리고, NMOS 트랜지스터(N16)의 소오스 단은 퓨즈(F15)의 일단과 접속되고, NMOS 트랜지스터(N17)의 소오스 단은 퓨즈(F16)의 일단과 접속된다. 그리고, NMOS 트랜지스터(N16)는 컬럼 어드레스(RLA<1>)에 의해 턴-온되고, NMOS 트랜지스터(N17)는 컬럼 어드레스 바신호(RLAb<1>)에 의해 턴-온된다.
제10 퓨즈단은 컬럼 어드레스(RLA<0>)와 컬럼 어드레스 바신호(RLAb<0>)가 입력되는 퓨즈단으로서, 나란한 방향으로 상호 접속된 NMOS 트랜지스터(N18 및 N19)와 퓨즈(F17 및 F18)로 이루어진다. NMOS 트랜지스터(N18 및 N19)의 드레인 단은 상호 접속되고, 각각 퓨즈(F15 및 F16)의 타단과 접속된다. 그리고, NMOS 트랜지스터(N18)의 소오스 단은 퓨즈(F17)의 일단과 접속되고, NMOS 트랜지스터(N19)의 소오스 단은 퓨즈(F18)의 일단과 접속된다. 그리고, NMOS 트랜지스터(N18)는 컬럼 어드레스(RLA<0>)에 의해 턴-온되고, NMOS 트랜지스터(N19)는 컬럼 어드레스 바신호(RLAb<0>)에 의해 턴-온된다.
또한, 제2 스테이지(14222a)는 마스터 퓨즈 블럭(1421a)의 출력신호에 따라 턴-온되어 퓨즈(F17 및 F18)의 타단을 접지전압원(VSS)과 접속시키는 NMOS 트랜지스터(N21)와, 접지전압에 의해 턴-온되어 NMOS 트랜지스터(N10 및 N11)의 일단을 전원전압원(VDD)과 접속시키는 PMOS 트랜지스터(P1)와, 노드(node1)의 신호를 반전시키는 인버터(INV1)를 더 포함한다.
이하에서는, 본 발명의 바람직한 실시예에 따른 바툼 리던던시 어드레스 퓨즈 회로의 동작특성을 설명하기로 한다. 여기서는 일례로 컬럼 어드레스(RLA<9:0>)가 '01010,00000'인 메모리 셀에서 결함이 발생되어 리페어를 하고자 하는 경우에 대해 설명하기로 한다.
마스터 퓨즈 블럭(1421b)의 마스터 퓨즈(F19)를 컷팅하면 노아 게이트(NOR)는 하이레벨(high level, '1')의 신호를 출력한다. 이에 따라, NMOS 트랜지스터(N20 및 N21)이 턴-온되어 리던던시 어드레스 퓨즈 블럭(1422b)은 인에이블되게 된다.
이런 상태에서, 컬럼 어드레스(RLA<9:0>)가 '01010,00000'인 경우 퓨즈(F2, F3, F6, F7, F9, F11, F13, F15, F17)를 컷팅시킨다. 즉, RLA<8:0>가 'O'이거나, RLAb<8:0>가 'O'이 되는 NMOS 트랜지스터(N3, N4, N7, N8, N10, N12, N14, N16, N18)의 하단에 배치된 퓨즈(F2, F3, F6, F7, F9, F11, F13, F15, F17)를 컷팅하여 결함 셀 어드레스 정보를 저장하게 된다.
도 4a 및 도 4b를 통해 설명한 바와 같이, 본 발명의 리던던시 어드레스 퓨즈 회로는 도 3에 도시된 리던던시 어드레스 퓨즈 회로에 비해 2개의 퓨즈와 한개의 NMOS 트랜지스터를 감소시킬 수 있다. 이는 전술한 바와 같이 컬럼 어드레스(RLA<9:0>)의 최상위 비트(RLA<9>)가 탑 또는 바툼에 따라 미리 '1' 또는 '0'으로 고정되기 때문이다.
탑 리던던시 어드레스 퓨즈 회로의 경우에는 도 4a에 도시된 바와 같이 최상위 비트(RLA<9>)가 '1'으로 고정된 컬럼 어드레스가 입력되기 때문에 하나의 NMOS 트랜지스터(N1)만으로도 도 3에 도시된 리던던시 어드레스 퓨즈 회로와 동일하게 동작될 수 있다. 즉, 컬럼 어드레스(RLA<9:0>)의 최상위 비트(RLA<9>) 정보는 항상 일정한 값으로 고정되기 때문에 최상위 비트(RLA<9>)의 정보를 저장하기 위한 퓨즈를 사용할 필요가 없다. 물론, 바툼 리던던시 어드레스 퓨즈 회로의 경우에도 탑 리던던시 어드레스 퓨즈 회로와 마찬 가지로 도 4b에 도시된 바와 같이 최상위 비트(RLA<9>)가 '0'으로 고정된 컬럼 어드레스가 입력되기 때문에 하나의 NMOS 트랜지스터(N1)만으로도 도 3에 도시된 리던던시 어드레스 퓨즈 회로와 동일하게 동작될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 메모리 셀 어레이의 탑과 바툼을 선택하는 컬럼 어드레스의 최상위 비트가 입력되는 퓨즈단을 하나의 트랜지스터로만 구성하여 리던던스 어드레스를 코딩(coding)함으로써 퓨즈 개수를 감소시켜 낸드 플래시 메모리 장치의 면적 효용성을 향상시키고, 리페어 동작시 퓨즈 컷팅시간을 감소시킬 수 있다.

Claims (6)

  1. 탑과 바툼으로 분할된 낸드 플래시 메모리 장치의 메모리 셀 어레이의 메모리 셀들 중 결함 셀을 리페어하기 위하여 상기 결함 셀에 대응되는 컬럼 어드레스를 코딩하기 위한 낸드 플래시 메모리 장치의 리던던시 어드레스 퓨즈 회로에 있어서,
    상기 컬럼 어드레스들 중 상기 메모리 셀 어레이의 탑과 바툼을 선택하기 위한 최상위 비트가 입력되는 퓨즈단은 하나의 제1 트랜지스터로만 이루어지고, 상기 최상위 비트를 제외한 다른 비트들이 입력되는 다른 퓨즈단들은 서로 나란한 방향으로 각각 하나씩 배치되고 일단이 서로 접속된 제2 및 제3 트랜지스터와 상기 제2 및 제3 트랜지스터의 타단에 각각 접속된 제1 및 제2 퓨즈를 포함하는 리던던시 어드레스 퓨즈 블럭; 및
    마스터 퓨즈의 컷팅 유무에 따라 상기 리던던시 어드레스 퓨즈 블럭을 인에이블시키기 위한 마스터 퓨즈 블럭을 포함하는 낸드 플래시 메모리 장치의 리던던시 어드레스 퓨즈 회로.
  2. 메모리 셀 어레이의 결함 셀에 해당하는 컬럼 어드레스의 상위비트가 입력되는 제1 스테이지와 상기 컬럼 어드레스의 하위비트가 입력되는 제2 스테이지로 이루어지고, 상기 제1 및 제2 스테이지는 각각 다수의 퓨즈단으로 이루어지고, 상기 퓨즈단들은 상기 제1 및 제2 스테이지 내에서 서로 접속되고, 상기 제1 스테이지의 퓨즈단 중 상기 컬럼 어드레스의 최상위 비트가 입력되는 퓨즈단은 상기 최상위 비트에 의해 제어되는 하나의 제1 트랜지스터로 이루어지며, 상기 최상위 비트가 입력되는 퓨즈단을 제외한 다른 퓨즈단들과 상기 제2 스테이지의 퓨즈단들은 서로 나란한 방향으로 각각 하나씩 배치되고 일단이 서로 접속된 제2 및 제3 트랜지스터와 상기 제2 및 제3 트랜지스터의 타단에 각각 접속된 제1 및 제2 퓨즈를 포함하는 리던던스 어드레스 퓨즈 블럭; 및
    마스터 퓨즈의 컷팅 유무에 따라 상기 리던던시 어드레스 퓨즈 블럭을 인에이블시키기 위한 마스터 퓨즈 블럭을 포함하는 낸드 플래시 메모리 장치의 리던던시 어드레스 퓨즈 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 퓨즈단의 개수가 상기 컬럼 어드레스의 개수와 동일한 낸드 플래시 메모리 장치의 리던던시 어드레스 퓨즈 회로.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 내지 제3 트랜지스터는 NMOS 트랜지스터인 낸드 플래시 메모리 장치의 리던던시 어드레스 퓨즈 회로.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 트랜지스터는 상기 메모리 셀 어레이의 탑을 선택하여 리페어하고 자 하는 경우 상기 컬럼 어드레스 중 최상위 비트에 대응하는 컬럼 어드레스에 의해 턴-온되는 낸드 플래시 메모리 장치의 리던던시 어드레스 퓨즈 회로.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 트랜지스터는 상기 메모리 셀 어레이의 바툼을 선택하여 리페어하고자 하는 경우 상기 컬럼 어드레스 중 최상위 비트에 대응하는 컬럼 어드레스의 바신호에 의해 턴-온되는 낸드 플래시 메모리 장치의 리던던시 어드레스 퓨즈 회로.
KR1020040071161A 2004-09-07 2004-09-07 낸드 플래시 메모리 장치의 리던던시 어드레스 퓨즈 회로 KR20060022362A (ko)

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KR100865822B1 (ko) * 2006-09-13 2008-10-28 주식회사 하이닉스반도체 낸드 플래시 메모리의 리던던시 어드레스 퓨즈 회로
CN111445943A (zh) * 2020-04-15 2020-07-24 武汉金汤信安科技有限公司 一种片上一次可编程电路

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