KR20070076045A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

Info

Publication number
KR20070076045A
KR20070076045A KR1020060004980A KR20060004980A KR20070076045A KR 20070076045 A KR20070076045 A KR 20070076045A KR 1020060004980 A KR1020060004980 A KR 1020060004980A KR 20060004980 A KR20060004980 A KR 20060004980A KR 20070076045 A KR20070076045 A KR 20070076045A
Authority
KR
South Korea
Prior art keywords
redundancy
signal
address signal
cell
memory cell
Prior art date
Application number
KR1020060004980A
Other languages
English (en)
Inventor
박종욱
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060004980A priority Critical patent/KR20070076045A/ko
Publication of KR20070076045A publication Critical patent/KR20070076045A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Abstract

반도체 메모리 장치가 제공된다. 반도체 메모리 장치는 결함 셀 존재시 전기적으로 트리밍될 퓨즈 어드레스와 외부 어드레스 신호를 수신하여 일치하면 제 1 레벨의 리던던시 신호를 제공하는 리던던시 선택 회로부, 제 1 레벨의 리던던시 신호에 응답하여 인에이블되고 펄스폭 신호와 외부 어드레스 신호를 이용하여 디코딩 어드레스 신호를 생성하고, 제 2 레벨의 리던던시 신호에 응답하여 디스에이블되어 디코딩 어드레스 신호를 생성하지 않는 리던던시 회로부를 포함한다.
결함, 구제, 어드레스, 퓨즈

Description

반도체 메모리 장치{Semiconductor memory device}
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타낸 블록도이다.
도 2는 도 1의 리던던시 신호 회로부의 상세한 블록도이다.
도 3은 도 2의 디코딩 어드레스 신호부의 상세한 회로도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작에 관한 타이밍 다이어그램이다.
(도면의 주요부분에 대한 부호의 설명)
100 : 리던던시 회로부 102 : 리던던시 선택 회로부
104 : 리던던시 제어 회로부 106 : 디코딩 어드레스 신호 회로부
108 : 노말 블록 제어 회로부 110 : 로우 디코더
120 : 제 1 메모리 어레이 블록 130 : 제 2 메모리 어레이 블록
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는, 리페어 효율이 향상된 반도체 메모리 장치에 관한 것이다.
반도체 메모리장치는 노말 메모리 셀에 결함이 발생하였을 때, 이를 대체하기 위하여 리던던시 회로를 구비하고 있다. 리던던시(redundancy) 회로는 일반적으로 결함 메모리 셀들을 대신하여 사용하기 위한 결함 구제(repair) 메모리 셀들과 결함 구제 메모리 셀들을 선택하기 위한 리던던시 선택 회로를 포함한다. 리던던시 선택 회로는 퓨즈 어드레스와 외부로부터 수신되는 어드레스를 비교하여 일치하면, 결함 메모리 셀을 포함하는 워드라인을 대신하는 리던던시 워드라인이 인에이블 되도록 리던던시 신호를 인에이블 시킨다.
이때, 메모리 셀을 다수의 메모리 어레이 블록으로 나눌 수 있다. 그리고, 메모리 어레이 블록은 노말(normal) 메모리 셀 어레이 블록과 리던던시(redundancy) 메모리 셀 어레이 블록을 포함한다. 노말 메모리 셀 어레이 블록에 결함 메모리 셀이 발생할 경우, 결함 메모리 셀은 동일한 메모리 셀 어레이 블록에 포함된 리던던시 메모리 셀 어레이 블록의 리던던시 메모리 셀로만 대체될 수 있다. 이는, 결함 메모리 셀이 발생하면 리던던시 회로는 결함이 발생된 메모리 셀 블록의 노말 워드라인이 동작하지 않도록 노말 워드라인을 구동시키는 회로에게 정보를 제공하여 노말 셀의 동작 경로를 차단해야 한다. 결국, 리던던시 회로 구동 인에이블 신호를 제공받는 내용에서 살펴보건대 인에이블된 리던던시 신호가 결함 메모리 셀의 노말 워드라인 구동 회로에 정보를 줄 수 있도록 리던던시 활성화 신호 라인을 공유한 다수개의 메모리 블록 내에서만 리페어가 가능하므로 리페어 효율은 떨어진다.
본 발명이 이루고자 하는 기술적 과제는, 리페어 효율이 높은 반도체 메모리 장치를 제공하는 것이다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는 결함 셀 존재시 전기적으로 트리밍될 퓨즈 어드레스와 외부 어드레스 신호를 수신하여 일치하면 제 1 레벨의 리던던시 신호를 제공하는 리던던시 선택 회로부, 제 1 레벨의 리던던시 신호에 응답하여 인에이블되고 펄스폭 신호와 외부 어드레스 신호를 이용하여 디코딩 어드레스 신호를 생성하고, 제 2 레벨의 리던던시 신호에 응답하여 디스에이블되어 디코딩 어드레스 신호를 생성하지 않는 리던던시 회로부를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명 세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(10)는 리던던시 회로부(100), 로우 디코더(110), 제 1 메모리 어레이 블록(120) 및 제 2 메모리 어레이 블록(130)을 포함한다.
리던던시 회로부(100)는 리던던시 셀 억세스 신호(PRENI)를 로우 디코더(110)에 제공한다. 이 신호로써 리던던시 셀을 동작시킬 수 있다.
로우 디코더(110)는 다수의 메모리 어레이 블록(120, 130)에 대응되며, 설명의 편의상 본 발명에서는 두개의 메모리 어레이 블록(120, 130)을 예로 들었으나, 반도체 메모리 장치의 구성에 따라 n개의 서브 어레이 블록에 대응될 수 있다.
각 메모리 셀 어레이 블록(120, 130)은 노말(normal) 메모리 셀들로 구성되는 노말 메모리 셀 어레이 블록(120a, 130a)과 리던던시 메모리 셀들로 구성되는 리던던시 메모리 셀 어레이 블록(120b, 130b)을 포함한다. 노말 메모리 셀 어레이 블록(120a, 130a)은 블록 선택 신호(PBLSI)의 활성화에 의해 선택될 수 있다. 그리고, 리던던시 메모리 셀 어레이 블록(120b, 130b)은 리던던시 셀 억세스 신호(PRENI)에 의해 선택될 수 있다. 여기서, 노말 메모리 셀들은 반도체 장치의 노말 동작시 사용되는 셀들이고, 리던던시 메모리 셀들은 노말 메모리 셀들중 결함 메모리 셀이 존재할 경우 이를 대신하여 사용하기 위한것이다.
각 메모리 셀 어레이 블록(120, 130)에는 노말 동작시 인에이블될 워드라인 (WL1, WL2, ..WLn +1)이 있다. 만약, 결함 메모리 셀이 존재할 경우, 해당되는 노말 워드라인(WL1, WL2, ..WLn +1)은 디스에이블되고, 해당 리던던시 워드라인(SWE<0>, SWE<1>)이 인에이블된다.
도 2는 리던던시 회로부(100)의 상세한 블록도이다. 도 2를 참조하면, 리던던시 회로부(100)는 리던던시 선택 회로부(102), 리던던시 제어 회로부(104), 디코딩 어드레스 신호 회로부(106) 및 노말 블록 제어 회로부(108)를 포함한다.
리던던시 선택 회로부(102)는 퓨즈 정보인 퓨즈 어드레스(FAij)와 외부 어드레스(RAij)를 수신하여 리던던시 신호(PPREN)를 제공한다.
즉, 결함 메모리 셀이 존재할 경우, 퓨즈 트리밍시 전기적으로 트리밍되는 퓨즈 정보인 퓨즈 어드레스(FAij)와 외부에서 인가되는 외부 어드레스 신호(RAij)를 비교하여 일치하면 하이(high) 레벨의 인에이블된 리던던시 신호(PPREN)를 리던던시 제어 회로부(104) 및 디코딩 어드레스 신호 회로부(106)에 제공한다.
그러나, 만약 결함 셀이 존재하지 않는 경우, 리던던시 선택 회로부(102)는 퓨즈 어드레스(FAij)와 외부 어드레스 신호(RAij)가 일치하지 않음으로써 로우(low) 레벨의 디스에이블된 리던던시 신호(PPREN)를 리던던시 제어 회로부(104) 및 디코딩 어드레스 신호 회로부(106)에 제공한다.
리던던시 제어 회로부(104)는 리던던시 신호(PPREN)를 수신하여 리던던시 셀 억세스 신호(PRENI)를 제공한다. 따라서, 인에이블된 리던던시 신호(PPREN)를 수신하면 인에이블된 리던던시 셀 억세스 신호(PRENI)를 제공할 수 있고, 디스에이블된 리던던시 신호(PPREN)를 수신하면 디스에이블된 리던던시 셀 억세스 신호(PRENI)를 제공할 수 있다.
본 발명의 일 실시예에 따른 디코딩 어드레스 신호 회로부(106)는 하이 레벨의 리던던시 신호(PRREN)에 응답하여 인에이블되고 펄스폭 신호(PWLB)와 외부 어드레스(RAij)를 이용하여 디코딩 어드레스 신호(DRA<i>)를 생성한다. 또한, 로우 레벨의 리던던시 신호(PRREN)에 응답하여 디스에이블되어 디코딩 어드레스 신호(DRA<i>)를 생성하지 않는다. 노말 블록 제어 회로부(108)는 디코딩 어드레스 신호(DRA<i>)를 수신하여 블록 선택 신호(PBLSI)를 제공한다.
인에이블된 디코딩 어드레스 신호(DRA<i>)를 수신하면 인에이블된 블록 선택 신호(PBLSI)를 제공하여, 후에 노말 워드라인 활성화 신호(NWE<i>)를 활성화시킬 수 있다. 그러나, 디스에이블된 디코딩 어드레스 신호(DRA<i>)를 수신하면 블록 선택 신호(PBLSI)를 발생시키지 않으며, 이에 따라 노말 워드라인 활성화 신호(NWE<i>)역시 생성되지 않는다.
전술한바와 같이, 결함 메모리 셀이 존재하는 경우 결함 메모리 셀이 포함된 노말 워드라인은 인에이블되지 않고, 해당 리던던시 워드라인은 인에이블 시켜야한다.
도 3은 디코딩 어드레스 신호 회로부(106)의 상세한 회로도이다. 도 2 및 도 3을 참조하여 설명한다. 특히 본 발명의 일 실시예에 따르면, 결함 메모리 셀이 존재하는 경우, 인에이블된 하이 레벨의 리던던시 신호(PPREN)에 응답하는 디스에이블된 디코딩 어드레스 신호(DRA<i>)를 제공할 수 있다. 즉, 인에이블된 리던던시 신호(PPREN)를 수신하면 해당 디코딩 어드레스 신호(DRA<i>)를 로우 레벨로 디스에이블 시킨다. 이로써, 이후 노말 워드라인이 동작하게될 서브 어레이 블록을 선택하는 블록 선택 신호(PBLSI<i>)를 발생시키지 않는다. 따라서, 노말 워드라인의 동작을 막는다.
그러나, 로우 레벨의 디스에이블된 리던던시 신호(PPREN)를 수신하면 디코딩 어드레스 신호(DRA<i>)를 하이 레벨로 인에이블 시킨다. 그리고, 인에이블된 디코딩 어드레스 신호(DRA<i>)를 수신한 노말 블록 제어 회로부(108)에서 블록 선택 신호(PBLSI<i>)를 인에이블 시킨다. 따라서, 노말 워드라인을 활성시키는 노말 메모리 셀의 동작 경로를 제공할 수 있다.
자세히 설명하면, 결함 셀이 존재할 경우, 전술한바와 같이 하이 레벨의 인에이블된 리던던시 신호(PPREN)가 수신된다. 반전된 펄스폭 신호(PWLB)와 반전된 리던던시 신호(PPREN)가 논리곱 게이트(AND5)를 통하여 논리곱되어 로우 레벨을 제공하게 된다. 이 로우 레벨의 신호는 디코더부(107)에 연결되어 디코딩 어드레스 신호(DRA<i>)를 제공하지 않는다.
한편, 결함 셀이 존재하지 않다면, 로우 레벨의 펄스폭 신호(PWLB)는 반전되어 하이 레벨이 되고, 디스에이블된 로우 레벨의 리던던시 신호(PPREN)는 반전되어 역시 하이 레벨이 된다. 그리고, 두 신호를 논리곱 게이트(AND5)에 의해 논리곱하면 하이 레벨의 신호가 디코더부(107)에 연결되어 인에이블된 디코딩 어드레스 신호(DRA<i>)를 제공할 수 있다.
디코더부(107)는 외부 어드레스(RA<i>, RA<j>) 신호를 수신하여 제 1 내지 제 4 논리곱 게이트(AND1~AND4)의 논리 동작에 의해 해당 디코딩 어드레스 신호(DRA<i>)를 제공할 수 있다. 여기서, 설명의 편의상 2개의 외부 어드레스 신호를 수신하여 4개의 디코딩 어드레스 신호를 제공하는 디코더의 예를 들었으나, 이에 제한되는 것은 물론 아니다. 또한, 디코더부(107) 회로를 다수의 논리곱 게이트(AND1~AND4)로 예시하였으나, 디코더 회로의 구성은 반도체 메모리 소자에 따라 다를 수 있음은 물론이다.
이로써, 본 발명의 일 실시예에 따른 리던던트 선택 회로부(102)의 출력을 디코딩 어드레스 신호 회로부(106)의 회로에 제공함으로써, 서브 어레이 블록마다 별도의 리던던시 정보를 제공하는 신호 라인을 공유하지 않아도, 노말 워드라인의 동작을 제어할 수 있다. 다시 말하면, 리던던시 신호(PPREN)의 논리 레벨에 따라 노말 워드라인을 동작시킬 수 있는 디코딩 어드레스 신호(DRA<i>)를 제어할 수 있다. 인에이블된 리던던시 신호(PPREN)를 수신하면, 디코딩 어드레스 신호(DRA<i>)를 발생시키지 않아 노말 셀의 동작에 관련된 신호들을 인에이블되지 않아 노말 셀의 동작을 방지할 수 있다. 또한, 디스에이블된 리던던시 신호(PPREN)를 수신하면, 인에이블된 디코딩 어드레스 신호(DRA<i>)를 제공하여 노말 셀의 동작에 관련된 신호들을 인에이블시켜 노말 셀이 동작되도록 할 수 있다. 따라서, 하나의 리던던시 회로부가 다수의 메모리 셀 어레이 블록에 대응되어, 다수의 메모리 어레이 블록의 리페어 동작을 제어하는 반도체 메모리 장치를 구현할 수 있다. 그리하여 리던던시 정보를 제공하는 신호 라인의 제약없이, 결함 메모리 셀을 구제할 수 있음으로 리페어의 효율이 높아질 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작에 관한 타이밍 다이어그램이다.
도 1 내지 도 4를 참조하여 본 발명의 동작을 설명하기로 한다. 제 2 서브 어레이 블록(130)의 결함 메모리 셀(m1)이 존재하는 경우, 전기적 퓨즈를 트리밍해야 한다고 가정한다.
외부 어드레스(RAij)가 입력되고, 퓨즈 어드레스(FAij)와 일치하면 하이 레벨의 인에이블된 리던던시 신호(PPREN)가 발생된다. 로우 레벨의 펄스폭 신호(PWLB)와 하이 레벨의 인에이블된 리던던시 신호(PPREN)가 각각 반전되어 논리곱 게이트(AND5)에 의해 디코딩 어드레스 신호(DRA<i>)가 로우 레벨로 디스에이블된이다. 이로써, 리던던시 신호(PPREN)가 인에이블되면, 디코딩 어드레스 신호(DRA<i>)가 생성되지 않음으로써 이후, 블록 선택 신호(PBLSI)를 로우 레벨로 유지시켜 노말 셀의 경로를 차단할 수 있다. 또한, 하이 레벨의 인에이블된 리던던시 신호(PPREN)는 리던던시 제어 회로부(104)에 수신되고, 인에이블된 리던던시 셀 억세스 신호(PRENI)가 리던던시 워드라인 활성화 신호(SWE<i>)를 발생시킨다.
따라서, 로우 레벨의 디스에이블된 디코딩 어드레스 신호로써, 노말 메모리 셀의 노말 워드라인 활성화가 이루어지지 않고, 인에이블된 리던던시 신호에 의한 리던던시 워드라인 활성화 신호가 발생될 수 있다. 별도의 리던던시 정보를 전달하는 리던던시 활성화 신호 라인을 공유하지 않더라도, 결함 셀의 워드라인이 포함된 동일한 서브 어레이 블록에 제한되지 않고 리페어가 가능하다. 결국, 리페어 효율이 높아진다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 반도체 메모리 장치에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
결함 셀이 발생된 노말 셀 어레이 블록을 포함하는 메모리 셀 어레이 블록과, 상기 결함 셀과 대응하는 리던던시 셀이 위치하는 리던던시 셀 블록을 포함하는 메모리 셀 어레이 블록이 서로 달라도 됨으로써 리페어 효율이 높아진다.

Claims (2)

  1. 결함 셀 존재시 전기적으로 트리밍될 퓨즈 어드레스와 외부 어드레스 신호를 수신하여 일치하면 제 1 레벨의 리던던시 신호를 제공하는 리던던시 선택 회로부; 및
    제 1 레벨의 리던던시 신호에 응답하여 인에이블되고 펄스폭 신호와 상기 외부 어드레스 신호를 이용하여 디코딩 어드레스 신호를 생성하고, 제 2 레벨의 리던던시 신호에 응답하여 디스에이블되어 상기 디코딩 어드레스 신호를 생성하지 않는 리던던시 회로부를 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    하나의 상기 리던던시 회로부가 다수의 메모리 셀 어레이 블록에 대응되어, 상기 다수의 메모리 어레이 블록의 리페어 동작을 제어하는 반도체 메모리 장치.
KR1020060004980A 2006-01-17 2006-01-17 반도체 메모리 장치 KR20070076045A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060004980A KR20070076045A (ko) 2006-01-17 2006-01-17 반도체 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060004980A KR20070076045A (ko) 2006-01-17 2006-01-17 반도체 메모리 장치

Publications (1)

Publication Number Publication Date
KR20070076045A true KR20070076045A (ko) 2007-07-24

Family

ID=38501044

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060004980A KR20070076045A (ko) 2006-01-17 2006-01-17 반도체 메모리 장치

Country Status (1)

Country Link
KR (1) KR20070076045A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9373422B1 (en) 2015-03-06 2016-06-21 SK Hynix Inc. Memory device
US9472258B2 (en) 2015-01-07 2016-10-18 Samsung Electronics Co., Ltd. Method of operating memory device and method of operating memory system including the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9472258B2 (en) 2015-01-07 2016-10-18 Samsung Electronics Co., Ltd. Method of operating memory device and method of operating memory system including the same
US9373422B1 (en) 2015-03-06 2016-06-21 SK Hynix Inc. Memory device

Similar Documents

Publication Publication Date Title
KR0140178B1 (ko) 반도체 메모리장치의 결함 셀 구제회로 및 방법
KR100505702B1 (ko) 웨이퍼 테스트와 포스트 패키지 테스트에서 선택적으로프로그램 가능한 반도체 메모리 장치의 리페어 장치 및 그리페어 방법
US7224596B2 (en) Apparatus and method for repairing semiconductor memory device
JP4868345B2 (ja) 半導体記憶素子のリダンダンシー回路
US8693270B2 (en) Semiconductor apparatus
KR20090103328A (ko) 플래시 메모리 소자 및 그 블록 선택 회로
US6496426B2 (en) Redundancy circuit of semiconductor memory device
KR100345679B1 (ko) 메인 워드라인 대치방식의 로우 리페어를 갖는 반도체메모리 장치
KR100468315B1 (ko) 리페어 회로
KR20070076045A (ko) 반도체 메모리 장치
KR20090011210A (ko) 플래시 메모리 소자
US7068553B2 (en) Row redundancy circuit
KR100425456B1 (ko) 메이크-링크를 구비하는 퓨즈 박스, 이를 구비하는 리던던트 어드레스 디코더 및 메모리 셀 대체방법
JP3952259B2 (ja) 半導体メモリ装置の欠陥アドレス貯蔵回路
US6333876B1 (en) Semiconductor memory device
US6252808B1 (en) Semiconductor memory device having improved row redundancy scheme and method for curing defective cell
KR20080029696A (ko) 리던던시 회로를 구비한 반도체 메모리 장치
KR0172352B1 (ko) 반도체 메모리 장치의 컬럼 리던던시 제어회로
US6920073B2 (en) Row redundancy circuit and repair method
KR960003404B1 (ko) 리던던시 장치를 가지는 반도체 메모리 장치
KR100541687B1 (ko) 누설전류 감소를 위한 메모리 장치
KR100761400B1 (ko) 반도체메모리장치의 로우 리던던시 회로
KR100240871B1 (ko) 반도체 메모리 장치의 리던던시 워드라인 구동회로
KR100505410B1 (ko) 로오 리페어 회로
KR100336370B1 (ko) 로오디코더를이용한로오리페어회로

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination