KR20080029696A - 리던던시 회로를 구비한 반도체 메모리 장치 - Google Patents

Abstract

본 발명은 반도체 메모리 기술에 관한 것으로, 더욱 상세하게는 리던던시 회로를 갖는 반도체 메모리 장치에 관하여 개시한다. 개시된 본 발명은 인접한 뱅크에서 공용으로 사용하도록 뱅크퓨즈부와 뱅크제어부를 포함하는 리던던시 회로를 구비한 반도체 메모리 장치를 제공함으로써 리던던시 회로 면적을 개선하고 리페어의 효율을 향상시켜 고집적화에 적합한 반도체 메모리 장치를 제공하는 효과가 있다.

Description

리던던시 회로를 구비한 반도체 메모리 장치{Redundancy circuit for seminconductor memory device}

도 1은 종래 리던던시 회로를 구비한 반도체 메모리 장치의 개략적인 블록구성도.

도 2는 도 1의 리던던시 회로의 블록구성도.

도 3은 본 발명의 일실시예에 따른 리던던시 회로를 구비한 반도체 메모리 장치의 개략적인 블록구성도.

도 4는 도 3의 리던던시 어드레스 인에이블 신호 생성부를 나타내는 회로도.

도 5는 도 3의 리던던시 회로의 블록구성도.

도 6은 도 5의 뱅크퓨즈부를 구성하는 뱅크퓨즈를 나타내는 회로도.

도 7은 도 5의 뱅크선택부를 나타내는 회로도.

본 발명은 반도체 메모리 기술에 관한 것으로, 더욱 상세하게는 리던던시 회로를 갖는 반도체 메모리 장치에 관한 것이다.

일반적으로, 반도체 메모리 장치는 일부 셀의 결함(defect)으로 인한 수 율(yeild) 감소를 방지하기 위해, 반도체 메모리 내에 미리 여분의 메모리 셀을 만들어 두고, 테스트를 통해 결함이 발생된 셀을 찾아, 여분의 셀로 리페어(repair)한다. 이런 경우, 여분으로 둔 셀을 리던던트(redundant) 셀이라 하고, 리페어 동작에 개입하는 회로를 리던던시 회로라고 한다.

도 1은 종래 리던던시 회로를 구비한 반도체 메모리 장치의 개략적인 블록구성도이다.

도 1을 참조하면, 종래의 반도체 메모리 장치는, 뱅크0과 인접한 뱅크1 사이 주변(Peripheral)영역에 뱅크별로 불량 셀을 대체하기 위한 리던던시 회로(10, 12)를 각각 구비한다.

뱅크0은 리던던시 셀(미도시)을 포함하고, 페일(fail)이 발생한 뱅크0의 셀을 리던던시 회로(10)를 통해 뱅크0의 리던던시 셀로 리페어한다. 마찬가지로, 뱅크1은 리던던시 셀(미도시)을 포함하고, 페일이 발생한 뱅크1의 셀을 리던던시 회로(12)를 통해 뱅크1의 리던던시 셀로 리페어한다.

다시말해, 리던던시 회로(10)는 외부 어드레스신호 ADD<0:13>을 래치하고 있는 뱅크0 어드레스 래치부(14)로부터 뱅크액티브신호에 의해 생성되는 뱅크0 어드레스 제어신호 BAC0가 활성화될 때 리던던시 어드레스신호 BXAR<2:12>를 인가받아 퓨즈에 의해 내장된 정보와 비교하여 일치하면 리던던시 셀을 선택하도록 하는 리페어패스 선택신호 HITBI_0를 뱅크0으로 출력한다.

마찬가지로, 리던던시 회로(12)는 뱅크1 어드레스 래치부(16)로부터 뱅크1 어드레스 제어신호 BAC1이 활성화될 때 리던던시 어드레스신호 BXAR<2:12>를 인가 받아 리페어패스 선택신호 HITBI_1를 뱅크1로 출력한다.

도 2는 도 1의 리던던시 회로(10)의 블록구성도이다.

도 2를 참조하면, 종래의 리던던시 회로는 크게 퓨즈부(20)와 제어부(22)로 나눠진다.

퓨즈부(20)는 퓨즈셋 인에이블 신호 FSE와 리던던시 어드레스신호 BXAR<2:12>를 각각 인가받아 퓨즈에 의해 내장된 정보와 비교하여 어드레스 비교신호 HITB<0:N>를 출력하는 퓨즈셋<0:N>(여기서, N은 자연수로 리페어 가능한 수를 의미함)을 포함하여 구성된다.

여기서, 각 퓨즈셋<0:N>은 리던던시 어드레스신호 BXAR<2:12>와 퓨즈에 의해 내장된 정보가 일치하면 로우 상태의 어드레스 비교신호 HITB<0:N>를 출력한다.

그리고, 퓨즈셋 인에이블 신호 FSE는 퓨즈를 절단하지 않은 경우 로우 상태로, 퓨즈를 절단하는 경우 하이 상태로 출력되는 신호이다.

제어부(22)는 어드레스 비교신호 HITB<0:N>를 인가받아 이들 중 적어도 하나 이상 로우가 있으면 로우 상태로 액티브되는 리페어패스 선택신호 HITBI_0을 출력한다. 즉, 리페어패스 선택신호 HITBI_0이 로우 상태로 출력되면 해당 워드라인이 디스에이블되고 이에 대응하는 리던던시 워드라인이 인에이블되어 리페어 패스가 선택됨으로써 리페어가 수행된다.

이와 같이, 종래의 반도체 메모리 장치는 각 뱅크마다 리던던시 회로를 구비하고, 각 뱅크에서 발생한 불량 셀을 각 뱅크에 할당된 리던던시 셀로 리페어한다.

따라서, 고집적화로 인해 단위 면적당 밀도가 높아져 리페어 횟수가 늘어나 는 경우 각 뱅크마다 리던던시 셀과 더불어 리던던시 회로를 증가시켜야 하므로 전체 면적에서 리던던시 회로가 차지하는 면적이 증가하여 웨이퍼당 획득할 수 있는 칩 수가 제한되는 문제가 있다.

반대로, 리던던시 회로의 면적을 제한하게 되면 리페어 횟수가 줄어들어 수율이 저하되는 문제가 있다.

또한, 각 뱅크의 리던던시 회로로 리던던시 어드레스를 인가함으로써 신호라인이 증가하는 문제가 있다.

따라서, 본 발명의 목적은 인접한 뱅크에서 공용으로 사용하도록 뱅크퓨즈부와 뱅크제어부를 포함하는 리던던시 회로를 구비한 반도체 메모리 장치를 제공함으로써 리던던시 회로 면적을 개선하고 리페어의 효율을 향상시켜 고집적화에 적합한 반도체 메모리 장치를 제공하는 데 있다.

또한, 본 발명의 다른 목적은 인접한 뱅크에서 공용으로 사용하는 상기 리던던시 회로를 제공함으로써 각 뱅크별로 리던던시 어드레스를 인가할 때보다 신호라인의 길이를 개선하는 반도체 메모리 장치를 제공하는 데 있다.

상기한 목적을 달성하기 위한 본 발명의 리던던시 회로를 갖는 반도체 메모리 장치는, 각각 리던던트 셀을 구비하는 제1 뱅크 및 제2 뱅크; 상기 제1 뱅크와 상기 제2 뱅크 사이에 위치하며 퓨즈 컷팅 정보와 리던던시 어드레스신호를 비교하여 상기 제1 또는 제2 뱅크의 상기 리던던트 셀로 리페어 패스를 형성하는 리던던 시 회로; 제어신호에 의해 래치된 상기 리던던시 어드레스신호를 상기 리던던시 회로로 인가하는 리던던시 어드레스 래치부; 및 상기 제어신호를 상기 제1 뱅크의 어드레스를 제어하는 제1 뱅크제어신호와 상기 제2 뱅크의 어드레스를 제어하는 제2 뱅크제어신호에 의해 인에이블시켜 출력하는 리던던시 어드레스 인에이블신호 생성부;를 포함하여 구성됨을 특징으로 한다.

상기 리던던시 어드레스 인에이블신호 생성부는 상기 제1 뱅크제어신호와 상기 제2 뱅크제어신호 중 적어도 하나가 인에이블될때 상기 제어신호가 인에이블되도록 구성됨이 바람직하다.

따라서, 상기 리던던시 어드레스 인에이블신호 생성부는 상기 제1 및 제2 뱅크제어신호를 노아결합하는 노아게이트와 이를 반전하여 상기 제어신호로 출력하는 인버터를 포함하여 구성됨이 바람직하다.

상기 리던던시 회로는 상기 리던던시 어드레스 신호를 인가받아 퓨즈에 내장된 정보와 비교하여 비교신호를 출력하는 퓨즈셋을 복수개 포함하는 퓨즈부; 상기 비교신호들을 조합하여 리페어패스 선택신호를 출력하는 제어부; 상기 각 퓨즈셋이 리페어하는 리던던시 셀의 뱅크 정보인 뱅크퓨즈신호를 출력하는 뱅크퓨즈를 복수개 포함하는 뱅크퓨즈부; 및 상기 리페어패스 선택신호와 상기 뱅크퓨즈신호를 인가받아 선택적으로 인에이블되는 뱅크선택신호를 출력하는 뱅크선택부;를 포함하여 구성됨을 특징으로 한다.

상기 뱅크퓨즈는 전원단과 연결되어 리셋신호에 의해 제어되는 풀업 PMOS 트랜지스터; 접지단과 연결되어 상기 리셋신호에 의해 제어되는 풀다운 NMOS 트랜지 스터; 상기 풀업 PMOS 트랜지스터와 상기 풀다운 NMOS 트랜지스터의 공통드레인에 연결되는 퓨즈; 상기 퓨즈와 상기 풀다운 NMOS 트랜지스터 사이 공통노드의 출력을 반전시켜 상기 뱅큐퓨즈신호로 출력하는 인버터; 및 상기 공통노드와 상기 접지단 사이에 연결되어 상기 인버터의 출력신호를 게이트로 인가받는 래치하는 NMOS 트랜지스터;를 포함하여 구성됨이 바람직하다.

상기 뱅크선택부는, 상기 리페어패스 선택신호를 반전시켜 출력하는 제1 인버터; 상기 뱅크퓨즈신호를 반전시켜 출력하는 제2 인버터; 상기 제2 인버터의 출력을 반전하는 제3 인버터; 상기 제1 및 제2 인버터의 출력을 낸드결합하는 제1 낸드게이트; 상기 제1 및 제3 인버터의 출력을 낸드결합하는 제2 낸드게이트; 상기 제1 낸드게이트의 출력을 반전시켜 제1 뱅크선택신호를 출력하는 제4 인버터; 및 상기 제2 낸드게이트의 출력을 반전시켜 제2 뱅크선택신호를 출력하는 제5 인버터;를 포함하여 구성됨이 바람직하다.

또한, 상기 뱅크선택부는 상기 제1 뱅크선택신호가 인에이블될때 상기 제1 뱅크를 선택되게 구성됨이 바람직하며, 상기 리페어패스 선택신호가 인에이블될때 상기 뱅크퓨즈신호에 의해 선택적으로 상기 뱅크선택신호가 인에이블되도록 구성됨이 바람직하다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

도 3은 본 발명의 일실시예에 따른 리던던시 회로를 구비한 반도체 메모리 장치의 개략적인 블록구성도이다.

도 3을 참조하면, 본 발명의 반도체 메모리 장치는, 뱅크2(예를들면, 좌측뱅 크)와 인접한 뱅크3(예를들면, 우측뱅크) 사이 주변(Peripheral)영역에 뱅크2와 뱅크3에서 발생하는 불량 셀을 리페어하기 위해 공용으로 사용되는 리던던시 회로(30)와 리던던시 어드레스 래치부(32), 및 리던던시 어드레스 인에이블신호 생성부(34)를 포함하여 구성된다.

여기서, 뱅크2와 뱅크3은 각각의 리던던트 셀(미도시)을 포함하고, 뱅크2 또는 뱅크3에서 발생한 불량 셀을 리던던시 회로(30)을 통해 뱅크2 또는 뱅크3의 리던던트 셀(미도시)로 리페어한다.

리던던시 회로(30)는 리던던시 어드레스신호 BXAR<2:12>를 인가받아 퓨즈에 의해 내장된 정보와 비교하여 일치하면 리던던트 셀을 선택하도록 하는 리페어패스 선택신호 HITBI와 뱅크3 또는 뱅크4를 선택하는 뱅크선택신호 PSE0, PSE1를 출력한다.

리던던시 어드레스 래치부(32)는 외부 어드레스신호 ADD<2:12>를 래치하며 리던던시 어드레스 인에이블신호 BAC23이 활성화될 때 리던던시 어드레스신호 BXAR<2:12>를 리던던시 회로(30)로 인가한다.

리던던시 어드레스 래치부(32)는 통상적으로 잘 알려진 어드레스 래치회로로 구현될 수 있으므로 그 구성에 대한 설명은 생략하기로 한다.

도 4는 도 3의 리던던시 어드레스 인에이블신호 생성부(34)를 나타내는 회로도이다.

도 4를 참조하면, 리던던시 어드레스 인에이블신호 생성부(34)는 뱅크액티브신호에 의해 생성되는 뱅크2 어드레스 제어신호 BAC2와 뱅크3 어드레스 제어신호 BAC3를 노아결합하는 노아게이트(NOR1)와 그 출력을 반전시켜 리던던시 어드레스 인에이블신호 BAC23를 출력하는 인버터(INV1)를 포함하여 구성된다.

따라서, 리던던시 어드레스 인에이블신호 BAC23은 뱅크2 어드레스 제어신호 BAC2 또는 뱅크3 어드레스 제어신호 BAC3 중 적어도 어느 하나가 활성화될 때 액티브되어 출력된다.

도 5는 도 3의 리던던시 회로의 블록구성도이다.

도 5를 참조하면, 본 발명의 리던던시 회로는 크게 퓨즈부(40), 제어부(42), 뱅크퓨즈부(44) 및 뱅크선택부(46)로 나눠진다.

퓨즈부(40)는 퓨즈셋 인에이블 신호 FSE와 리던던시 어드레스신호 BXAR<2:12>를 각각 인가받아 퓨즈에 의해 내장된 정보와 비교하여 어드레스 비교신호 HITB<0:N>를 출력하는 퓨즈셋<0:N>(여기서, N은 자연수로 리페어 가능한 수를 의미함)을 포함하여 구성된다.

여기서, 각 퓨즈셋<0:N>은 퓨즈셋 인에이블 신호 FSE가 하이로 액티브될때 리던던시 어드레스신호 BXAR<2:12>와 퓨즈에 의해 내장된 퓨즈 커팅 정보가 일치하면 로우 상태의 어드레스 비교신호 HITB<0:N>를 출력한다.

제어부(42)는 어드레스 비교신호 HITB<0:N>를 인가받아 이들 중 적어도 하나 이상 로우가 있으면 로우 상태로 액티브되는 리페어패스 선택신호 HITBI을 출력한다. 리페어패스 선택신호 HITBI이 로우 상태로 출력되면 해당 워드라인이 디스에이블되고 이에 대응하는 리던던시 워드라인이 인에이블되어 리페어 패스가 선택됨으로써 리페어가 수행된다.

뱅크퓨즈부(44)는 각 퓨즈셋<0:N>이 리페어하는 리던던시 셀의 뱅크 정보를 나타내는 뱅크퓨즈<0:N>를 포함하여 구성된다.

즉, 각 뱅크퓨즈<0:N>는 컷팅되지 않은 상태일 때 로우 상태의 뱅크퓨즈신호 BKF<>를 출력시켜 뱅크3을 나타내고, 컷팅되었을 때 하이 상태의 뱅크퓨즈신호 BKF<>를 출력시켜 뱅크4를 나타낸다.

뱅크선택부(46)는 리페이패스 선택신호 HITBI와 뱅크퓨즈신호 BKF<0:N>를 인가받아 뱅크선택신호 PSE0, PSE1를 출력한다.

도 6은 도 5의 뱅크퓨즈부를 구성하는 뱅크퓨즈를 나타내는 회로도이다.

도 6을 참조하면, 뱅크퓨즈는, 전원단 VDD과 접지단 VSS 사이에 직렬로 연결된 PMOS 트랜지스터(PM1)와 퓨즈(F1) 및 NMOS 트랜지스터(NM1), 퓨즈(F1)와 NMOS 트랜지스터(NM1)의 공통노드에서 출력되는 신호를 반전시켜 뱅크퓨즈신호 BKF를 출력하는 인버터(INV2), 공통노드와 접지단 VSS 사이에 연결되어 인버터(INV2)의 출력신호에 의해 제어되는 NMOS 트랜지스터(NM2)를 포함하여 구성된다.

따라서, 뱅크퓨즈신호 BKF는 PMOS 트랜지스터(PM1)와 NMOS 트랜지스터(NM1)의 게이트로 리셋신호 RST가 인가되고, 퓨즈(F1)가 연결된 상태이면 로우로 출력되어 뱅크3을 나타내고, 퓨즈(F1)가 컷팅되면 하이로 출력되어 뱅크4를 나타낸다.

퓨즈셋 인에이블 신호 FSE도 뱅크퓨즈와 동일한 구성에서 출력되는 신호로 퓨즈가 연결된 상태이면 로우로 출력되어 퓨즈가 사용되지 않음을 나타내고, 퓨즈가 컷팅된 상태이면 하이로 액티브되어 퓨즈가 사용됨을 나타낸다.

도 7은 도 5의 뱅크선택부(46)를 나타내는 회로도이다.

도 7을 참조하면, 뱅크선택부는 리페어패스 선택신호 HITBI를 반전하는 인버터(INV3)와, 뱅크퓨즈신호 BKF<i>를 반전하는 인버터(INV4)와, 인버터(INV4)의 출력신호를 다시 반전하는 인버터(INV5)와, 인버터(INV3, INV4)의 출력신호들을 낸드결합하는 낸드게이트(NAND1)와, 인버터(INV3, INV5)의 출력신호들을 낸드결합하는 낸드게이트(NAND2)와, 낸드게이트(NAND1, NAND2)의 출력을 각각 반전시켜 뱅크선택신호 PSE0, PSE1를 출력하는 인버터(INV6, INV7)를 포함하여 구성된다.

뱅크선택부의 동작을 살펴보면, 정상 동작시에는 리페어패스 선택신호 HITBI가 하이 상태로 인가되므로, 뱅크퓨즈신호 BKF<i>에 관계없이 뱅크선택신호 PSE0, PSE1가 모두 로우 상태로 출력된다.

한편, 리페어 동작시에는 리페이패스 선택신호 HITBI가 로우 상태로 인가되므로, 뱅크퓨즈신호 BKF<i>가 로우 상태로 인가되면 뱅크선택신호 PSEO이 하이 상태로 출력되고, 뱅크선택신호 PSE1은 로우 상태로 출력되어, 뱅크3으로 리페어 패스가 형성된다. 반면, 뱅크퓨즈신호 BKF<i>가 하이 상태로 인가되면 뱅크선택신호 PSE1이 하이 상태로 출력되고, 뱅크선택신호 PSE0은 로우 상태로 출력되어, 뱅크4로 리페어 패스가 형성된다.

이와 같이, 본 발명의 반도체 메모리 장치는, 인접한 뱅크3, 뱅크4에서 공용으로 리던던시 회로(30)을 사용하여 리페어를 수행하도록 뱅크퓨즈부(44)와 뱅크선택부(46)를 포함하여 리던던시 회로를 구성함으로써, 각각의 뱅크에서 리던던시 회로를 구비하던 종래에 비해 리던던시 회로의 면적을 크게 개선하여 고집적화에 적합하게 된다.

또한, 각각의 뱅크로 인가되던 리던던시 어드레스를 인접한 뱅크 단위로 인가함으로써 전체 신호라인을 감소시키게 된다.

따라서, 본 발명에 의하면, 인접한 뱅크에서 공용으로 사용하도록 뱅크퓨즈부와 뱅크제어부를 포함하는 리던던시 회로를 구비한 반도체 메모리 장치를 제공함으로써 리던던시 회로 면적을 개선하고 리페어의 효율을 향상시켜 고집적화에 적합한 반도체 메모리 장치를 제공하는 효과가 있다.

또한, 본 발명에 의하면, 인접한 뱅크에서 공용으로 사용하는 상기 리던던시 회로를 제공함으로써 각 뱅크별로 리던던시 어드레스를 인가할 때보다 반도체 메모리 장치의 전체 라인의 길이를 감소시키는 효과가 있다.

Claims (8)

1. 리던던트 셀을 구비하는 제1 뱅크 및 제2 뱅크;

   상기 제1 뱅크와 상기 제2 뱅크 사이에 위치하며 퓨즈 컷팅 정보와 리던던시 어드레스신호를 비교하여 상기 제1 또는 제2 뱅크의 상기 리던던트 셀로 리페어 패스를 형성하는 리던던시 회로;

   제어신호에 의해 래치된 상기 리던던시 어드레스신호를 상기 리던던시 회로로 인가하는 리던던시 어드레스 래치부; 및

   상기 제어신호를 상기 제1 뱅크의 어드레스를 제어하는 제1 뱅크제어신호와 상기 제2 뱅크의 어드레스를 제어하는 제2 뱅크제어신호에 의해 인에이블시켜 출력하는 리던던시 어드레스 인에이블신호 생성부;

   를 포함하여 구성됨을 특징으로 하는 리던던시 회로를 구비한 반도체 메모리 장치.
2. 제 1 항에 있어서,

   상기 리던던시 어드레스 인에이블신호 생성부는

   상기 제1 뱅크제어신호와 상기 제2 뱅크제어신호 중 적어도 하나가 인에이블될때 상기 제어신호가 인에이블되도록 구성됨을 특징으로 하는 리던던시 회로를 구비한 반도체 메모리 장치.
3. 제 1 항에 있어서,

   상기 리던던시 어드레스 인에이블신호 생성부는

   상기 제1 및 제2 뱅크제어신호를 노아결합하는 노아게이트와 이를 반전하여 상기 제어신호로 출력하는 인버터를 포함하여 구성됨을 특징으로 하는 리던던시 회로를 구비한 반도체 메모리 장치.
4. 제 1 항에 있어서,

   상기 리던던시 회로는

   상기 리던던시 어드레스 신호를 인가받아 퓨즈에 내장된 정보와 비교하여 비교신호를 출력하는 퓨즈셋을 복수개 포함하는 퓨즈부;

   상기 비교신호들을 조합하여 리페어패스 선택신호를 출력하는 제어부;

   상기 각 퓨즈셋이 리페어하는 리던던시 셀의 뱅크 정보인 뱅크퓨즈신호를 출력하는 뱅크퓨즈를 복수개 포함하는 뱅크퓨즈부; 및

   상기 리페어패스 선택신호와 상기 뱅크퓨즈신호를 인가받아 선택적으로 인에이블되는 뱅크선택신호를 출력하는 뱅크선택부;

   를 포함하여 구성됨을 특징으로 하는 리던던시 회로를 구비한 반도체 메모리 장치.
5. 제 4 항에 있어서,

   상기 뱅크퓨즈는

   전원단과 연결되어 리셋신호에 의해 제어되는 풀업 PMOS 트랜지스터;

   접지단과 연결되어 상기 리셋신호에 의해 제어되는 풀다운 NMOS 트랜지스터;

   상기 풀업 PMOS 트랜지스터와 상기 풀다운 NMOS 트랜지스터의 공통드레인에 연결되는 퓨즈;

   상기 퓨즈와 상기 풀다운 NMOS 트랜지스터 사이 공통노드의 출력을 반전시켜 상기 뱅큐퓨즈신호로 출력하는 인버터; 및

   상기 공통노드와 상기 접지단 사이에 연결되어 상기 인버터의 출력신호를 게이트로 인가받는 래치하는 NMOS 트랜지스터;

   를 포함하여 구성됨을 특징으로 하는 리던던시 회로를 구비한 반도체 메모리 장치.
6. 제 4 항에 있어서,

   상기 뱅크선택부는,

   상기 리페어패스 선택신호를 반전시켜 출력하는 제1 인버터;

   상기 뱅크퓨즈신호를 반전시켜 출력하는 제2 인버터;

   상기 제2 인버터의 출력을 반전하는 제3 인버터;

   상기 제1 및 제2 인버터의 출력을 낸드결합하는 제1 낸드게이트;

   상기 제1 및 제3 인버터의 출력을 낸드결합하는 제2 낸드게이트;

   상기 제1 낸드게이트의 출력을 반전시켜 제1 뱅크선택신호를 출력하는 제4 인버터; 및

   상기 제2 낸드게이트의 출력을 반전시켜 제2 뱅크선택신호를 출력하는 제5 인버터;

   를 포함하여 구성됨을 특징으로 하는 리던던시 회로를 구비한 반도체 메모리 장치.
7. 제 6 항에 있어서,

   상기 뱅크선택부는

   상기 제1 뱅크선택신호가 인에이블될때 상기 제1 뱅크를 선택되게 구성됨을 특징으로 하는 리던던시 회로를 구비한 반도체 메모리 장치.
8. 제 6 항에 있어서,

   상기 뱅크선택부는,

   상기 리페어패스 선택신호가 인에이블될때 상기 뱅크퓨즈신호에 의해 선택적으로 상기 뱅크선택신호가 인에이블되도록 구성됨을 특징으로 하는 리던던시 회로를 구비한 반도체 메모리 장치.

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