JP2004158069A - 半導体集積回路装置 - Google Patents

Abstract

【課題】高速化と救済効率を高めた欠陥救済回路を備えたＲＡＭマクロ等のメモリ回路を搭載した半導体集積回路装置を提供する。
【解決手段】ＲＡＭマクロ等のメモリ回路において、アドレスラッチ回路含むアドレス選択回路及び予備アレイや予備ビット線等を用いた第１欠陥救済回路をそれぞれが備えた複数のメモリバンクに対して、いずれかのバンクの特定のアドレスのメモリセルに代えて、読み出しと書き込みとを可能にしたレジスタ等からなる第２欠陥救済回路を設ける。
【選択図】 図２

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に複数のＲＡＭマクロを持つ半導体集積回路装置の欠陥救済技術に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
ノーマルバンク内の第１スペアエレメントと、更にノーマルバンクとは別に設けられるスペアバンク内の第２スペアエレメントとを有し、上記第２スペアエレメントを複数のノーマルバンク内の任意のバンクに選択的に割り当てるマルチバンク構成の半導体記憶装置が特開２００１−１４３４９４公報に記載されている。各メモリアレイ専用の冗長メモリ回路とは別に設けられ、上記冗長メモリ回路のどちらか一方が完全に使用尽くされた時に、更に救済可能とするたとの共通冗長回路を有する半導体メモリ装置が特開２００１−０１４８８５公報に記載されている。
【０００３】
【特許文献１】
特開２００１−１４３４９４公報
【特許文献２】
特開２００１−０１４８８５公報
【０００４】
【発明が解決しようとする課題】
前記特許文献１のバンクは、アドレス選択回路によりいずれか１つのバンクを選択してメモリアクセスを行うものであるので、ノーマルバンク内の第１スペアエレメントと、共通に設けられたスペアバンク内の第２スペアエレメントとの切り換えが可能であり、同様に特許文献２においても、アドレス選択回路によりいずれかのメモリアレイを選択してメモリアクセスを行うものであるので、メモリアレイの冗長メモリ回路と共通冗長回路との使い分けが可能である。しかしながら、高速動作等のために複数のメモリバンクをそれぞれ独立してアクセスしようとするときには、動作速度を損なわないような格別の配慮が必要になるものである。
【０００５】
この発明の目的は、高速化と救済効率を高めた欠陥救済回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、アドレスラッチ回路含むアドレス選択回路及び第１欠陥救済回路をそれぞれが備えた複数のメモリバンクに対して、いずれかのバンクの特定のアドレスのメモリセルに代えて、読み出しと書き込みとを可能にした第２欠陥救済回路を設ける。
【０００７】
【発明の実施の形態】
図１には、この発明に係る論理混載メモリ集積回路（半導体集積回路装置）の一実施例の基板配置図が示されている。この実施例の半導体集積回路装置は、公知の半導体技術により、１個の半導体基板上において形成される。特に制限されないが、この実施例の半導体集積回路装置は、コンピュータシステムの所定のボードに搭載されて例えばそのキャッシュメモリを構成する。
【０００８】
図１において、本実施例の論理混載メモリ集積回路は、特に制限されないが、半導体基板ＣＨＩＰの上辺側に配置される４個の回路ブロックつまりＤＲＡＭマクロセルＤＲＡＭ０〜ＤＲＡＭ３と、下辺側に配置される４個の回路ブロックつまりＤＲＡＭマクロセルＤＲＡＭ４〜ＤＲＡＭ７からなる合計８個のメモリバンクを備える。メモリバンク（ＤＲＡＭマクロセル）のそれぞれは、後述するようにそれぞれが独立してメモリアクセスができるようにアドレスバッファ（ラッチ）を備える。
【０００９】
論理混載メモリ集積回路は、さらに、各ＤＲＡＭマクロセルの内側にそれぞれ配置される８個のＳＲＡＭマクロセルＳＲＡＭ０〜ＳＲＡＭ７と、半導体基板ＣＨＩＰの中央部に配置されるもう１個のＳＲＡＭマクロセルＳＲＡＭ８とを備える。ＳＲＡＭマクロセルＳＲＡＭ０〜ＳＲＡＭ３ならびにＳＲＡＭ４〜ＳＲＡＭ７の内側には、半導体基板ＣＨＩＰの横の中心線に沿って、多数の入出力セルＩＯＣが列状に配置され、これらの入出力セルＩＯＣ及びＳＲＡＭマクロセルの間には、図示されない多数のゲートアレイとチップ端子に対応するパッドＰＡＤとを含む論理部ＬＣが配置される。論理部ＬＣのゲートアレイは、ユーザ仕様に基づいて組み合わされ、所定の論理回路を構成する。また、パッドＰＡＤは、パッケージに形成された配線層を介して対応するバンプに結合される。
【００１０】
上記入出力セルＩＯＣを介した上記ＤＲＡＭマクロセルＤＲＡＭ０〜ＤＲＡＭ７に対するデータの入出力、つまり上記ＤＲＡＭマクロセルＤＲＡＭ０〜ＤＲＡＭ７に対する書き込みと読み出しは、上記ＳＲＡＭマクロセルを介して行われる。このようなＳＲＡＭマクロセルを介在させてバッファとして使用することにより、高速なデータの書き込みと読み出しが可能にされる。データの記憶にＤＲＡＭマクロセルを用いることにより、大きな記憶容量を実現することができる。
【００１１】
外部からは直接にはＳＲＡＭ８に対して行われる。ＳＲＡＭ８に対してミスヒットのときには、ＳＲＡＭ０〜７のいずれかにアクセスし、更にミスヒットのときにはＤＲＡＭ０〜７のいずれかにアクセスする。つまり、ＳＲＡＭ８が一時キャッシュとして動作し、ＳＲＡＭ０〜７が二次キャッシュとして動作し、ＤＲＡＭ０〜７が３次キャッシュとして動作する。これらのヒット／ミスヒットの判定等を行う制御動作は、キャッシュコントロール回路は論理回路ＬＣにより行われる。
【００１２】
この実施例では、上記ＤＲＡＭマクロセルＤＲＡＭ０〜ＤＲＡＭ７に対して共通に用いられる冗長レジスタＲＥＧが設けられる。つまり、上記ＤＲＡＭ０〜ＤＲＡＭ７からなるメモリバンクのそれぞれは、後述するような冗長回路を備えるが、冗長レジスタＲＥＧは、個々のメモリバンクに設けられた冗長回路では救済できないものの救済や、あるいは半導体集積回路装置に組み立てられた後の救済に用いられる。
【００１３】
図２には、この発明に係る半導体集積回路装置の一実施例の概略ブロック図が示されている。この実施例では、上記ＳＲＡＭマクロセルを省略して信号の伝達経路が主として示されている。信号の伝達経路には、書き込みや読み出しのデータの他に、アドレス信号等のアドレス選択信号も含まれる。前記入出力回路を介して、半導体集積回路装置の外部とのデータの入出力及びアドレス入力が行われる。
【００１４】
この入出力回路と前記メモリバンク（Ｂａｎｋ０〜７）を構成する各ＤＲＡＭ０〜ＤＲＡＭ７との間は、冗長レジスタを介在させて行われる。冗長レジスタには、不良のバンクアドレス及びバンク内のメモリセルのアドレスを記憶する不良アドレス記憶回路とアドレス比較回路を含んでおり、記憶された不良アドレスに対するメモリアクセスを検出すると、メモリバンクに代えて冗長レジスタ内のデータレジスタに選択されて、書き込みや読み出し動作が行われる。上記記憶された不良アドレスとは異なるメモリアクセスであるときには、冗長レジスタをスルーして各メモリバンクにアドレスや書き込み動作なら書き込みデータが入力される。読み出し動作なら、メモリバンクから読み出されたデータが入出力回路に伝えられる。
【００１５】
図３には、この発明に係る半導体集積回路装置の冗長レジスタとそれにそれに関連する回路の一実施例の概略ブロック図が示されている。同図は、冗長レジスタとそれに関連する回路との関係を説明するために、前記図２の関係する部分も合わせて示されている。
【００１６】
論理回路部（ＬＯＧＩＣ）部には、前記冗長レジスタが設けられる。冗長レジスタは、ヒューズ判定回路、共通レジスタ及びセレクタとから構成される。入出力回路は、外部端子（ＣＨＩＰ ＰＩＮ）と論理ブロックにより表されている。前記のようなＳＲＡＭは、論理部に含まれると理解されたい。すなわち、ＳＲＡＭマクロセルに該当するアドレスのデータが存在しない場合には、論理部から当該アドレスがセレクタに入力される。なお、半導体集積回路装置としてＳＲＡＭマクロは、必須のものではなく、上記入出力回路を通して直接にＤＲＡＭマクロをアクセスする構成でもよい。
【００１７】
セレクタは、ヒューズ判定回路からの不良アドレスと論理部から入力されたアドレスとを比較する比較回路を含んでおり、一致検出結果により共通レジスタを選択する。もしも、不一致なら同図に示したチップ（ＣＨＩＰ）から見たＤＲＡＭアドレスパスのようにＤＲＡＭ部にアドレス信号を伝え、ＤＲＡＭ部からそれに対応した読み出し信号を得る。特に制限されないが、論理部とは６４ビットの単位でデータの入出力が行われるようにされる。それ故、共通レジスタは１つの不良アドレスに対して６４ビット（レジスタ１セット） のデータの記憶を行うようにされる。
【００１８】
上記共通レジスタは、ＳＲＡＭマクロセルと同じメモリセルを用いて構成してもよし、フリップフロップ回路で構成してもよい。ＳＲＡＭセルを用いる場合には、高集積回路で回路を実現できるが、ビット幅等が固定となってしまう。フリップフロップ回路で構成する場合、ゲートアレイをそのまま利用することができる。論理回路の設計時に合わせてビット幅も柔軟に設定可能となる。
【００１９】
この実施例では、外部からのアドレスを判定して冗長レジスタで救済するか否の結果により、個々のメモリバンクをアクセスする構成であるために、冗長レジスタを全てのメモリバンクの救済に用いることができることの他、複数のメモリバンクに対してパンプライン的にアクセスする場合においても何ら不都合なく、欠陥救済を行うことが可能となる。
【００２０】
図４には、上記ＤＲＡＭマクロセル（メモリバンク）の一実施例のブロック図が示されている。各メモリバンクは、Ｘ，Ｙアドレスバッファ又はアドレスラッチを備える。これにより、１つのメモリバンクに対してアドレスを供給し、そのメモリ動作とは無関係に異なるメモリバンクに対して引き続きアドレスを供給することができる。つまり、ＤＲＡＭではアドレスを入力してからデータが取り出すまでに時間がかかるので、複数のメモリバンクに対してパイプライン的にメモリアクセスを行うようにすることにより、個々のメモリバンクでの読み出し動作に費やされる時間をみかけ上ゼロにすることができる。
【００２１】
この実施例では、特に制限されないが、メモリバンクは複数のセルアレイから構成される。特に制限されないが、セルアレイは、セルアレイの左右に設けられた１２８本のサブワードドライバ（ＤＶ）により全体で２５６本のサブワード線の選択が行われる。上記２５６本のサブワード線と２５６対のビット線の交差部にダイナミック型メモリセルが配置され、上下に設けられた１２８個ずつのセンスアンプにより増幅される。センスアンプはシェアードセンスアンプ方式とされ、隣接するメモリアレイに共通に用いられる。同様に、サブワードＤＶも隣接するメモリアレイのサブワード線の選択に共用される。
【００２２】
上記正規のセルアレイと同様な冗長アレイが設けられる。この冗長アレイは、前記のような２５６本の冗長ワード線、２５６対の冗長ビット線を備えることとなる。このようなＸ，Ｙ冗長に加えて、正規のサブアレイには、特に制限されないが、冗長ビット線を備える。それ故、ビット線不良は、個々の正規セルアレイ内で救済することも可能とされる。
【００２３】
Ｘアドレスバッファに取り込まれたＸアドレスは、一方でＸプリデコーダ回路によりデコードされ、それと並行して上記ＸアドレスがＸ系ＦＵＳＥ（ヒューズ）に記憶させられた不良アドレスとアドレス比較回路で比較される。Ｘプリデコーダの出力信号は、正規用マットのＸデコーダと冗長マット用のＸデコーダに供給される。Ｙアドレスバッファに取り込まれたＹアドレスは、Ｙ系ＦＵＳＥ（ヒューズ）に記憶させられた不良アドレスとアドレス比較回路で比較され、前記Ｘ系の不良アドレスの一致情報とにより、正規マットを使うか冗長マットを使うかの判定が行われる。この判定結果により、正規マットでの救済か冗長マットでの救済かに対応したＸデコーダ回路及びＹデコーダ回路の動作が行われる。
【００２４】
図５には、ヒューズ回路とアドレス比較回路の一実施例の回路図が示されている。ヒューズ回路は、ヒューズＦＵＳＥとＰチャネルＭＯＳＦＥＴＱ９とＮチャネルＭＯＳＦＥＴＱ１０とが電源電圧ＶＤＤと回路の接地電位ＶＳＳとの間に直列に接続される。ＭＯＳＦＥＴＱ９とＱ１０のゲートには、リセット信号ＲＥＳＥＴが供給される。上記ＭＯＳＦＥＴＱ９とＱ１０の共通接続点の信号は、インバータ回路Ｎ４とＮ３からなるラッチ回路に入力される。インバータ回路Ｎ３は、帰還用のものでその出力インピーダンスがインバータ回路Ｎ４に比べて大きく設定されており、上記ＭＯＳＦＥＴＱ９とＱ１０の接続点の電位に対応した信号を保持する。
【００２５】
上記リセット信号ＲＥＳＥＴがハイレベルのときにはＭＯＳＦＥＴＱ１０がオン状態となり、上記ラッチ回路にロウレベルの信号を入力する。上記リセット信号ＲＥＳＥＴをロウレベルに変化させると、ＮチャネルＭＯＳＦＥＴＱ１０がオフ状態となり、ＰチャネルＭＯＳＦＥＴＱ９がオン状態になる。ヒューズＦＵＳＥが切断されていない状態では、ヒューズＦＵＳＥとオン状態のＭＯＳＦＥＴＱ９を通して電源電圧ＶＤＤのようなハイレベルが上記ラッチ回路に入力されるので、ラッチ回路は上記ハイレベルを保持するように反転する。ヒューズＦＵＳＥが切断された状態では、ＭＯＳＦＥＴＱ９がオン状態となっても、上記電流経路が形成されないのでラッチ回路は上記ロウレベルを保持する。
【００２６】
アドレス比較回路は、出力ノードＰＲＦＵと回路の接地電位との間に設けられたＮチャネルのＭＯＳＦＥＴＱ１とＱ２、Ｑ３とＱ４、Ｑ５とＱ６及びＱ７とＱ８により構成される。上記ＭＯＳＦＥＴＱ１とＱ５のゲートには、メモリアクセスにより外部から入力された非反転のアドレス信号ＲＢＸＲＴがインバータ回路Ｎ１を介して供給される。上記ＭＯＳＦＥＴＱ３とＱ７のゲートには、メモリアクセスにより外部から入力された反転のアドレス信号ＲＢＸＲＢがインバータ回路Ｎ２を通して供給される。上記非反転のアドレス信号ＲＢＸＲＴと反転のアドレス信号ＲＢＸＲＢは、相補アドレス信号である。上記ＭＯＳＦＥＴＱ２とＱ６のゲートには、前記ヒューズ回路で保持された非反転の不良アドレス信号ＲＦＳＴが供給される。上記ＭＯＳＦＥＴＱ４とＱ８のゲートには、前記ヒューズ回路で保持された反転の不良アドレス信号ＲＦＳＢが供給される。
【００２７】
上記不良アドレス信号ＲＦＳＴ，ＲＦＳＢと外部から入力されたアドレス信号ＲＢＸＲＴ，ＲＢＸＲＢのそれぞれ対応するものが一致したとき、上記４つの組み合わせのＭＯＳＦＥＴのうち、いずれか少なくもと一方がオン状態になるために電流経路が形成されず、出力ノードがハイレベルのプリチャージレベルを維持する。これに対して、不一致のときにはＭＯＳＦＥＴＱ１とＱ２、Ｑ３とＱ４、Ｑ５とＱ６及びＱ７とＱ８のいずれか１組が共にオン状態となり、上記出力ノードのプリチャージレベルをロウレベルに引き抜く。アドレス信号を構成する全ビット（例えば１０ビット）について、全て一致のときに上記出力ノードがプリチャージレベルを維持して、比較一致出力を得ることができる。
【００２８】
上記ヒューズＦＵＳＵは、特に制限されないが、半導体集積回路の最上層の配線層で形成された細い配線からなり、レーザー光線等のエネルギー線照射によって選択的に切断される。あるいは、上記配線をポリシリコンのような配線により構成し、上記ＭＯＳＦＥＴＱ７、Ｑ８に並列に比較的大きな電流を流すようなＭＯＳＦＥＴを設け、かかるＭＯＳＦＥＴをオン状態にして上記ポリシリコン等からなるヒューズ手段を溶断させるものであってもよい。
【００２９】
上記ＦＵＳＥラッチ回路及びアドレス比較回路は、上記個々のメモリバンクの欠陥救済回路に用いられるものの他、前記図２や図３で示した冗長レジスタのヒューズ判定回路に用いられる。上記電気的にヒューズ手段を切断させる構成は、上記冗長レジスタに設けられるヒューズ判定回路に有益である。上記電気的に切断可能なヒューズ回路は、レーザー光線等により切断させるヒューズ回路に比べて大きな面積を必要とするので、上記救済能力が小さな冗長レジスタに設けるようにしても、チップ全体に及ぼす影響は小さくできる。しかも、半導体チップを組み立てた後において発生した不良の救済にも上記冗長レジスタを用いることができる。
【００３０】
図６には、この発明に係る半導体集積回路装置のプローブ検査時での欠陥救済方法を説明するためのフローチャート図が示されている。ステップ（１）は、ＤＲＡＭマクロ０（メモリバンク０）に対して、Ｘ系冗長エリアテスト、Ｙ系冗長エリアテスト、Ｘ，Ｙ冗長エリアテスト及び本体（正規回路）エリアテストを実施し、それぞれの不良アドレスを登録（Ｆａｉｌ Ａｄｄｒｅｓｓ ｌｏｇ）する。救済判定では、救済アルゴリズム（１）により、上記正規回路の不良アドレスに対して、冗長エリアの不良アドレスに対応した予備セルを使用しないようにして予備セル、予備ワード線や予備ビット線に置き換える。
【００３１】
ステップ（２）では、前記ステップ（１）と同じことな次のマクロ１に対しても実施する。ステップ（３）では、残りのマクロの個数分だけ上記同様な動作を繰り返す。ステップ（４）において、全て救済可能であると判定されたなら、次のテストに移行する。
【００３２】
ステップ（５）において、上記各マクロでの救済不可能とされたとき、救済不能とされた不良アドレス（Ｆａｉｌ Ａｄｄｒｅｓｓ ｌｏｇ）もとに、ステップ（６）において、共通レジスタにて置き換えが可能か判定して不良アドレスに対して共通レジスタに置き換えるという救済アルゴリズム（２）を実施する。ステップ（７）において、上記共通レジスタでの置き換え可能と判定されたなら、次のテストへ移行する。上記冗長レジスタに設けられる救済セット数を超える不良があると、ステップ（８）にて救済不可能と判定されて当該チップに対するプローブ検査（Ｐ検）が終了する。
【００３３】
上記冗長レジスタに設けられるヒューズ判定回路を電気的に切断可能なものを用いることにより、半導体集積回路装置の組み立て完了後のバーンインやエージング等の加速試験で発生した不良についても救済が可能となる。これにより、製品歩留りを高くすることができる。
【００３４】
以上、本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。上記冗長レジスタに設けられるシューズ判定回路に用いられるヒューズ手段は、ＥＰＲＯＭ等のような不揮発性記憶素子を用いるものであってもよい。２層ゲート構造のＥＰＲＯＭは製造プロセスを複雑にするので、単層ゲート構造のＥＰＲＯＭを用いるとＣＭＯＳプロセスで形成することができる。
【００３５】
半導体集積回路装置に設けられる複数のメモリバンクは、前記のようなＤＲＡＭマクロセルからなるもの他、ＳＲＡＭマクロセルからなるものであってもよい。また、前記図１のＳＲＡＭマクロセルを省略してＤＲＡＭマクロセルを外部から直接にメモリアクセスを行うようにするものであってもよい。この発明は、独立してメモリアクセスが行われる多メモリバンクを備えた半導体集積回路装置の欠陥救済技術に広く利用することができる。
【００３６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。アドレスラッチ回路含むアドレス選択回路及び第１欠陥救済回路をそれぞれが備えた複数のメモリバンクに対して、いずれかのバンクの特定のアドレスのメモリセルに代えて、読み出しと書き込みとを可能にした第２欠陥救済回路を設けることにより、高速化と救済効率を高めた欠陥救済回路を備えた多バンクメモリを備えた半導体集積回路装置を得ることができる。
【図面の簡単な説明】
【図１】この発明に係る論理混載メモリ集積回路の一実施例を示す基板配置図である。
【図２】この発明に係る半導体集積回路装置の一実施例を示す概略ブロック図である。
【図３】この発明に係る半導体集積回路装置の冗長レジスタとそれにそれに関連する回路の一実施例を示す概略ブロック図である。
【図４】図１のＤＲＡＭマクロセルの一実施例を示すブロック図である。
【図５】この発明に用いられるヒューズ回路とアドレス比較回路の一実施例を示す回路図である。
【図６】この発明に係る半導体集積回路装置のプローブ検査時での欠陥救済方法を説明するためのフローチャート図である。
【符号の説明】
ＣＨＩＰ…半導体基板（チップ）、ＤＲＡＭ０〜ＤＲＡＭ７…ＤＲＡＭマクロセル、ＤＦＴ…ＤＦＴ回路、ＳＲＡＭ０〜ＳＲＡＭ７…ＳＲＡＭマクロセル、ＬＣ…論理部、ＰＡＤ…パッド、ＩＯＣ…入出力セル、ＲＥＧ…冗長レジスタ、
Ｑ１〜Ｑ１０…ＭＯＳＦＥＴ、Ｎ１〜Ｎ５…インバータ回路。

Claims (5)

1. アドレスラッチ回路を含むアドレス選択回路及び第１欠陥救済回路をそれぞれが備えた複数のメモリバンクと、
   上記複数のメモリバンクに対して共通に用いられ、いずれかのバンクの特定のアドレスのメモリセルに代えて、読み出しと書き込みとを可能にする第２欠陥救済回路とを備えてなることを特徴とする半導体集積回路装置。
2. 請求項１において、
   上記第１欠陥救済回路は、不良アドレスを記憶する第１ヒューズ手段と、この第１ヒューズ手段に記憶された不良アドレスと入力されたアドレス信号とを比較する第１アドレス比較回路と、この第１アドレス比較回路の比較一致出力に対応して不良メモリセルに代えて選択される予備メモリセルとを含み、
   上記第２欠陥記憶回路は、バンクアドレスを含む不良アドレスを記憶する第２ヒューズ手段と、この第２ヒューズ手段に記憶された不良アドレスとバンクアドレスを含む入力されたアドレス信号とを比較する第２アドレス比較回路と、この第２アドレス比較回路の比較一致出力に対応してメモリバンクに代えて選択されるレジスタとを含むことを特徴とする半導体集積回路装置。
3. 請求項２において、
   上記第１欠陥救済回路の予備メモリセルは、メモリバンクに設けられる正規メモリセルと同じ構造のメモリセルからなり、
   上記第２欠陥救済回路のレジスタは、フリップフロップ回路からなることを特徴とする半導体集積回路装置。
4. 請求項３において、
   上記第２欠陥救済回路は、上記複数のメモリバンクのうち、上記第１欠陥救済回路での救済が不能となったメモリバンクの不良メモリセルの欠陥救済に用いられるものであることを特徴とする半導体集積回路装置。
5. 請求項３において、
   上記第２ヒューズ手段は、電気的に切断可能なヒューズ手段又は電気的に書き込み可能な不揮発性記憶素子からなることを特徴とする半導体集積回路装置。

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