JPH0817197A

JPH0817197A - 半導体記憶装置

Info

Publication number: JPH0817197A
Application number: JP6150226A
Authority: JP
Inventors: Atsushi Hatakeyama; 淳畠山
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-06-30
Filing date: 1994-06-30
Publication date: 1996-01-19
Also published as: US5617364A

Abstract

(57)【要約】【目的】メモリセルアレイに対して設けられた冗長メモ
リセルアレイ中に発生した不良を救済でき、高い生産性
を有する半導体記憶装置を提供することを目的とする。【構成】ワード線及びビット線に接続された複数のメモ
リセルを有するメモリセルアレイ（４４）と、前記メモ
リセルに対し共通に設けられ、不良となったワード線を
救済する冗長ワード線を含むロー冗長アレイと不良にな
ったビット線を救済する冗長ビット線を含むコラム冗長
アレイの１いずれか一方を有する冗長メモリセルアレイ
（４８、５０）と、前記ロー冗長アレイに発生したビッ
ト線不良を救済するロー冗長アレイ救済用ビット線と、
前記コラム冗長アレイに発生したワード線不良を救済す
るコラム冗長アレイ救済用ワード線の少なくとも一方を
有する冗長メモリセルアレイ救済用ワード線回路（６
０、７０）とを有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関し、
より詳細には、チップに余分なメモリセル（冗長メモリ
セル）を搭載した半導体記憶装置に関する。

【０００２】近年の半導体記憶装置は、微細加工技術の
進歩により、１チップあたりの記憶容量は増加を続けて
いる。その一方で、製造時に発生する欠陥を除去するこ
とがますます困難になってきている。そのため、チップ
に余分なメモリセルである冗長メモリセルを搭載して、
欠陥が発生したメモリセルの代わりに冗長メモリセルを
使うことによって、不良チップを救済し、良品の取得率
を上げる方法がとられている。

【０００３】

【従来の技術】図１４は、従来の不良救済回路を有する
半導体記憶装置の主要部を示すブロック図である。近年
の半導体記憶装置は、配線遅延の低減のために長距離配
線を分割したり、複数ビットのデータを並列に処理する
ために単独な単位をいくつか用意するなどして、メモリ
セルアレイを複数ブロックに分割するのが一般的であ
る。図１４に示す構成は、１６個のブロックを有する半
導体記憶装置の一例である。

【０００４】図１４に示す半導体記憶装置は、１６個の
ブロック１０ａに分割されたメモリセルアレイ１０と、
入出力バッファ１２とを有する。各ブロック１０ａは、
図１４に示すように、マトリクス状に配列されたメモリ
セルＭＣ及びここに発生した不良を救済するための冗長
メモリセルＭＣｒを有する。すなわち、ブロック１０ａ
ごとに冗長メモリセルＭＣｒを有する。メモリセルＭＣ
はワード線ＷＬ０、ＷＬ１、ＷＬ２、．．．及びビット
線ＢＬ０、ＢＬ１、ＢＬ２、．．．に接続され、冗長メ
モリセルＭＣｒは冗長ワード線ＲＷＬ０、ＲＷＬ１及び
冗長ビット線ＲＢＬ０、ＲＢＬ１に接続されている。ロ
ーデコーダ２０はワード線毎に設けられたデコード部分
（ワード線ドライバを含む）を有し、外部からのローア
ドレス信号をデコードして１つのワード線を選択する。
コラムデコーダ１４はビット線毎に設けられたデコード
部分を有し、外部からのコラムアドレス信号をデコード
して、ビット線毎に設けられたＩ／Ｏゲート（センスア
ンプを含む）を介して１つのビット線を選択する。同様
に、冗長ワード線毎に設けられた単位回路を有するロー
冗長回路２２が設けられ、冗長ビット線毎に設けられた
単位回路を有するコラム冗長回路１８及び１９が設けら
れている。

【０００５】今、製造工程後の検査で、図１４に斜線を
付して示すメモリセルＭＣが不良であったとすると、コ
ラム冗長回路１８がビット線ＢＬ１を選択するコラムア
ドレス信号を受けた時に例えば冗長ビット線ＲＢＬ０を
選択するようにコラム冗長回路１８をプログラムし、ロ
ー冗長回路２２にワード線ＷＬ３を選択するローアドラ
ス信号を受けた時に例えば冗長ワード線ＲＷＬ０を選択
するようにロー冗長回路２２をプログラムしておく。こ
れにより、ワード線ＷＬ３及びビット線ＢＬ１が選択さ
れた時には、記号＊で示す冗長メモリセルＭＣｒが選択
される。

【０００６】なお、このような冗長構成を有する半導体
記憶装置は例えば、特開平４−２５４９９８号公報や特
開平５−１５１７９８号公報に記載がある。

【０００７】

【発明が解決しようとする課題】しかしながら、図１４
に示す従来の構成は次の問題点を有する。

【０００８】上述したように、冗長メモリセルＭＣｒは
各ブロック１０ａ毎に配置され、各冗長メモリセルはそ
のブロック内の不良を救済している。よって、あるブロ
ック内の冗長メモリセルは他のブロックで発生した不良
を救済することが出来ない。このため、あるブロックに
欠陥がかたまって発生した場合、他のブロックで冗長メ
モリセルがいくら余っていてもそのチップは最終的には
不良品となって取り扱われる。従って、図１４に示す構
成は、不良救済回路（図１４の冗長構成部分）の救済効
率が低いという問題がある。

【０００９】また、救済能力を上げようとして冗長メモ
リセルＭＣｒを増やした場合、全てのブロックで同じよ
うに冗長メモリセルＭＣｒを増やす必要があるため、チ
ップ全体の面積が過大に増加してしまうという問題があ
る。

【００１０】これらの問題は、ブロックの数が増加する
とともに大きくなっていく。しかし、半導体記憶装置は
記憶容量が大きくなるにつれてブロック数は増えていく
傾向にあり、従って上記問題は記憶容量の増大を図るた
めには解決しなければならない。

【００１１】以上の問題点を解決するために、本発明者
は当初、冗長メモリセルをブロックから切り離して配置
することを考えた。すなわち、冗長メモリセルだけのア
レイを構成してブロック外部に配置する構成である。

【００１２】この構成を図１５に示す。図１５に示す半
導体記憶装置は、冗長メモリセルを持たない複数のブロ
ック２４ａを有するメモリセルアレイ２４、入出力バッ
ファ／冗長データ切り換え回路２６、ロー冗長アレイ２
８及びコラム冗長アレイ３０を有する。各ブロック２４
ａは、図１４に示す不良救済回路以外の部分からなる。
ロー冗長アレイ２８は、図１５に示すように、メモリセ
ルアレイ２４の１ブロック２４ａ分に相当する数のビッ
ト線ＢＬ０、ＢＬ１と、冗長ワード線ＲＷＬ０、ＲＷＬ
１、．．．と、コラムデコーダ３２と、Ｉ／Ｏゲート３
４とを有する。ロー冗長アレイ２８は更に、ロー冗長回
路３６を有する。ロー冗長回路３６は、冗長ワード線毎
に設けられた単位回路を有し、各単位回路は不良ワード
線のローアドレスとブロックアドレスとを記憶する。

【００１３】ここで、図１５のメモリセル２４に与えら
れる外部アドレスは、外部ローアドレスと外部コラムア
ドレスであるが、半導体記憶装置内部ではブロック２４
ａを選択するブロックアドレス、ワード線を選択するア
ドレス、及びビット線を選択するアドレスに分けられ
る。ここで、ワード線を選択するアドレス及びビット線
を選択するアドレスをそれぞれ、ローアドレス及びコラ
ムアドレスと呼ぶ。前述のロー冗長回路３６は不良ワー
ド線のブロックアドレスを記憶しているので、不良ワー
ド線があるブロックを特定できる。すなわち、複数のブ
ロック２４ａに共通に１つのロー冗長アレイ２８を設け
ることができる。

【００１４】ロー冗長回路３６は、入力したアドレスが
その記憶したアドレス（ローアドレス及びブロックアド
レス）に一致すると、対応する冗長ワード線を立ち上げ
る。冗長ワード線が立ち上がった後は、コラムアドレス
に従って冗長メモリセルＭＣｒの選択が行われ、選択さ
れた冗長メモリセルＭＣｒのデータが入出力バッファ／
冗長データ切り換え回路２６に送られる。

【００１５】コラム冗長回路３０は、図１５に示すよう
に、メモリセルアレイ２４の１ブロック２４ａ分に相当
する数のワード線ＷＬ０、ＷＬ１、．．．と、冗長ビッ
ト線ＲＢＬ０、ＲＢＬ１、．．．と、コラム冗長回路３
８及びＩ／Ｏゲート４０を有する。コラム冗長回路３８
は冗長ビット線毎に設けられた単位回路を有し、各単位
回路は不良ビット線のコラムアドレスとブロックアドレ
スとを記憶する。

【００１６】コラム冗長アレイ３０ではまず、ローアド
レスに従ってワード線が立ち上り、その後コラムアドレ
ス及びブロックアドレスとコラム冗長回路３８が記憶し
ているこれらのアドレスとが比較される。一致すれば、
対応する冗長ビット線が選択され、選択された冗長メモ
リセルＭＣｒのデータが入出力バッファ／冗長データ切
り換え回路２６に送られる。一致しなければ、コラム冗
長アレイ３０はそのワード線を無駄に立ち上げるだけで
ある。

【００１７】しかしながら、図１５に示す構成は、ロー
冗長アレイ２８にビット線不良があった場合、不良ワー
ド線の救済ができないという問題点がある。例えば、図
１５に示すビット線ＢＬ０が破線で示すＸの部分で断線
しているような場合、もはや不良ワード線を冗長ワード
線で置き換えても、不良ワード線とビット線ＢＬ０とに
接続するメモリセルを救済できない。同様に、コラム冗
長アレイ３０にワード線不良があった場合、不良ビット
線の救済ができないという問題点がある。例えば、図１
５に示すワード線ＷＬ１が破線で示すＸの部分で断線し
ているような場合、もはや不良ビット線を冗長ビット線
で置き換えても、不良ビット線とワード線ＷＬ１とに接
続するメモリセルを救済できない。

【００１８】したがって、本発明はメモリセルアレイに
対して設けられた冗長メモリセルアレイ中に発生した不
良を救済でき、高い生産性を有する半導体記憶装置を提
供することを目的とする。

【００１９】

【課題を解決するための手段】請求項１記載の発明は、
ワード線及びビット線に接続された複数のメモリセルを
有するメモリセルアレイ（４４、７６、１０１）と、前
記メモリセルに対し共通に設けられ、不良となったワー
ド線を救済する冗長ワード線を含むロー冗長アレイと不
良になったビット線を救済する冗長ビット線を含むコラ
ム冗長アレイの１いずれか一方を有する冗長メモリセル
アレイ（４８、５０、８０、８２、１３０、１４０）
と、前記ロー冗長アレイに発生したビット線不良を救済
するロー冗長アレイ救済用ビット線と、前記コラム冗長
アレイに発生したワード線不良を救済するコラム冗長ア
レイ救済用ワード線の少なくとも一方を有する冗長メモ
リセルアレイ救済用ワード線回路（６０、７０、８１、
１１１、１１８）とを有する。

【００２０】請求項２記載の発明は、上記構成において
更に、前記冗長ワード線を選択するアドレス信号から前
記コラム冗長アレイ救済用ワード線を選択する手段（５
８、８３、１０８）を有する。

【００２１】請求項３記載の発明は、請求項１記載の発
明において更に、前記冗長ビット線を選択するアドレス
信号から前記ロー冗長アレイ救済用ワード線を選択する
手段（６４、１１５）を有する。

【００２２】請求項６記載の発明は、ワード線及びビッ
ト線に接続された複数のメモリセルを有するメモリセル
アレイ（４４、７６、１０１）と、前記メモリセルに対
し共通に設けられ、不良となったワード線を救済する冗
長ワード線を含むロー冗長アレイ（４８、８０、１３
０）と、前記メモリセルに対し共通に設けられ、不良に
なったビット線を救済する冗長ビット線を含むコラム冗
長アレイ（５０、８２、１４０）と、前記ロー冗長アレ
イに発生したビット線不良を救済するロー冗長アレイ救
済用ビット線を有するロー冗長メモリセルアレイ救済用
ビット線回路（６０、８１、１１１）と、前記コラム冗
長アレイに発生したワード線不良を救済するコラム冗長
アレイ救済用ワード線を有するコラム冗長メモリセルア
レイ救済用ワード線回路（７０、１１８）とを有する。

【００２３】請求項７に記載の発明は、請求項６におい
て更に、前記冗長ワード線を選択するアドレス信号から
前記コラム冗長アレイ救済用ワード線を選択する第１の
手段（５８、８３、１０８）と、前記冗長ビット線を選
択するアドレス信号から前記ロー冗長アレイ救済用ビッ
ト線を選択する第２の手段（６４、１１５）とを有す
る。

【００２４】

【作用】請求項１記載の発明では、冗長メモリセルアレ
イはメモリセルアレイの不良になったワード線又はビッ
ト線を救済する。この冗長メモリセルアレイにワード線
不良又はビット線不良が発生した場合には、冗長メモリ
セルアレイ救済用回路がロー冗長アレイに発生したビッ
ト線不良又は、コラム冗長アレイに発生したワード線不
良を救済する。従って、従来では冗長メモリセルアレイ
にワード線不良又はビット線不良が発生した場合には、
この半導体記憶装置を不良品として取り扱っていたが、
請求項１記載の発明ではこれを救済することができる。

【００２５】請求項２記載の発明では、前記手段が前記
冗長ワード線を選択するアドレス信号から前記コラム冗
長アレイ救済用ワード線を選択する。すなわち、ロー冗
長アレイの冗長ワード線を選択するためのアドレス信号
をコラム冗長アレイ救済用ワード線の選択に兼用してい
るので、回路規模が増大することはない。

【００２６】請求項３記載の発明では、前記手段が前記
冗長ビット線を選択するアドレス信号から前記ロー冗長
アレイ救済用ビット線を選択する。すなわち、コラム冗
長アレイの冗長ビット線を選択するためのアドレス信号
をロー冗長アレイ救済用ビット線の選択に兼用している
ので、回路規模が増大することはない。

【００２７】請求項６記載の発明では、メモリセルアレ
イに発生したワード線不良とビット線不良の両方をそれ
ぞれロー冗長アレイ及びコラム冗長アレイで救済する。
また、ロー冗長アレイに発生したビット線不良をロー冗
長アレイ救済用ビット線回路で救済し、コラム冗長アレ
イに発生したワード線不良をコラム冗長アレイ救済用ワ
ード線回路で救済できる。よって、ロー冗長アレイのビ
ット線不良及びコラム冗長アレイのワード線不良の両方
が発生しても、これらを救済することができる。

【００２８】請求項７記載の発明では、第１の手段が前
記冗長ワード線を選択するアドレス信号から前記コラム
冗長アレイ救済用ワード線を選択し、第２の手段が前記
冗長ビット線を選択するアドレス信号から前記ロー冗長
アレイ救済用ビット線を選択する。よって、請求項２及
び３の両方の効果を合わせ持つ。

【００２９】

【実施例】図１は、本発明の第１の実施例による半導体
記憶装置の要部を示す図である。図１に示す半導体記憶
装置は、メモリセルアレイ４４と、入出力バッファ／冗
長データ切り換え回路４６と、ロー冗長アレイ４８と、
コラム冗長アレイ５０とを有する。メモリセルアレイ４
４は、冗長メモリセルを含まない複数のブロック４４ａ
を有する。図１の構成では、前述したブロックアドレ
ス、ローアドレス及びコラムアドレスでブロックを選択
し、その中のメモリセルを選択する。

【００３０】ロー冗長アレイ４８は、ロー冗長メモリセ
ルアレイ５２、コラムデコーダ５４、Ｉ／Ｏゲート（セ
ンスアンプを含む）５６、ロー冗長回路５８及びロー冗
長アレイ救済用ビット線回路６０とを有する。

【００３１】図２は、ロー冗長アレイ４８の構成を示す
図である。ロー冗長メモリセルアレイ５２は１ブロック
４４ａ分の数のビット線ＢＬ０、ＢＬ１、．．．と冗長
ワード線ＲＷＬ０、ＲＷＬ１、．．．と、これらに接続
された冗長メモリセルＭＣｒとを有する。コラムデコー
ダ５４は、ビット線毎に設けられた、コラムアドレスを
デコードする単位回路を有する。Ｉ／Ｏゲート５６は、
ビット線毎に設けられたゲート回路とセンスアンプを有
する。ロー冗長回路５８は、不良ワード線のブロックア
ドレスとローアドレスを記憶するとともに、ワード線ド
ライバの機能も有する。

【００３２】ロー冗長アレイ４８は更に、冗長救済ビッ
ト線ＳＲＢＬ０及びＳＲＢＬ１を有する。冗長救済ビッ
ト線ＳＲＢＬ０及びＳＲＢＬ１と冗長ワード線ＲＷＬ
０、ＲＷＬ１、．．．との交点には、冗長救済メモリセ
ルＭＣｓが設けられている。冗長救済ビット線ＳＲＢＬ
０及びＳＲＢＬ１の選択は、図１に示すコラム冗長アレ
イ５０のコラム冗長回路６４が行う。冗長救済ビット線
ＳＲＢＬ０及びＳＲＢＬ１にはＩ／Ｏゲート（センスア
ンプを含む）５５が接続される。Ｉ／Ｏゲート５５の制
御は、上記コラム冗長アレイ５０のコラム冗長回路６４
が行う。コラム冗長回路６４は、ロー冗長アレイ４８を
救済するかどうかの情報を記憶する回路を有し、この情
報がロー冗長アレイ４８を救済するように設定されてい
るときは、冗長ビット線の選択を行わず、冗長救済ビッ
ト線の選択を行うようにする。なお、この点について
は、後で詳述する。例えば、ビット線ＢＬ３が記号Ｘで
示す位置で断線している場合において、ビット線ＢＬ３
が選択された時には、これに代えて例えば冗長救済ビッ
ト線ＳＲＢＬ０が選択される。

【００３３】図１に戻り、コラム冗長アレイ５０は、コ
ラム冗長メモリセルアレイ６２、コラム冗長回路６４、
Ｉ／Ｏゲート（センスアンプを含む）６６、ローデコー
ダ６８、コラム冗長アレイ救済用ワード線回路７０及び
冗長ワード線ドライバ７２を有する。

【００３４】図３は、コラム冗長アレイ５０の構成を示
す図である。コラム冗長メモリセルアレイ６２は、１ブ
ロック分４４ａの数のワード線ＷＬ０、ＷＬ１、．．．
と、冗長ワード線ＲＷＬ０及びＲＷＬ１と、これらに接
続された冗長メモリセルＭＣｒとを有する。コラム冗長
回路６４は、各冗長ビット線ＲＢＬ０、ＲＢＬ
１、．．．毎に設けられた単位回路を有し、各単位回路
は不良ビット線のブロックアドレスとコラムアドレスと
を記憶する。Ｉ／Ｏゲート６６は各冗長ビット線ＲＢＬ
０、ＲＢＬ１、．．．毎に設けられたゲート回路及びセ
ンスアンプを有する。

【００３５】コラム冗長アレイ５０は更に、冗長救済ワ
ード線ＳＲＷＬ０及びＳＲＷＬ１を有する。これらの冗
長救済ワード線ＳＲＷＬ０及びＳＲＷＬ１と冗長ビット
線ＲＢＬ０、ＲＢＬ１、．．．との交点には、冗長救済
メモリセルＭＣｓが設けられている。冗長救済ワード線
ＳＲＷＬ０及びＳＲＷＬ１の選択は、図１に示すロー冗
長アレイ４８のロー冗長回路５８が行う。冗長救済ワー
ド線ＳＲＷＬ０及びＳＲＷＬ１には、ワード線ドライバ
７２が接続される。ワード線ドライバ７２の駆動は、上
記ロー冗長アレイ４８のロー冗長回路５８が行う。ロー
冗長回路５８は、コラム冗長アレイ５０を救済するかど
うかの情報を記憶する回路を有し、この情報がコラム冗
長アレイ５０を救済するように設定されているときは、
冗長ワード線の選択を行わず、冗長救済ワード線の選択
を行うようにする。なお、この点については、後で詳述
する。例えば、ワードＢＬ３が記号Ｘで示す位置で断線
している場合において、ワード線ＷＬ３が選択された時
には、これに代えて例えば冗長救済ワード線ＳＲＷＬ０
が選択される。

【００３６】以上のように、ロー冗長アレイ４８に冗長
救済ビット線ＳＲＢＬ０及びＳＲＢＬ１を設け、これを
メモリセルアレイ４４に発生した不良ビット線を救済す
るコラム冗長回路６４が選択できるようにし、コラム冗
長アレイ５０に冗長救済ワード線ＳＲＷＬ０及びＳＲＷ
Ｌ１を設け、これをメモリセルアレイ４４に発生した不
良ワード線を救済するロー冗長回路５８が選択出来るよ
うにしている。すわなち、ロー冗長回路５８がメモリセ
ルアレイ４４とコラム冗長アレイ５０も救済出来るよう
にし、コラム冗長回路６４がメモリセルアレイ４４とロ
ー冗長アレイ４８を救済できるようにしている。

【００３７】ロー冗長アレイ４８及びコラム冗長アレイ
５０は面積的に小さいので、ここに不良が発生する確率
は、メモリセルアレイ４４に不良が発生する確率に比べ
て小さい。よって、冗長救済ワード線及び冗長救済ビッ
ト線は少数で良い。

【００３８】図４は、ロー冗長回路５８の構成を示す図
である。ロー冗長回路５８は、冗長ワード線ＲＷＬ０、
ＲＷＬ１、．．．毎に設けられた単位回路を有する。各
単位回路は冗長ワード線選択信号を出力する。また、図
３に示す冗長救済ワード線ＳＲＷＬ０とＳＲＷＬ１を選
択するために、いくつかの単位回路（図３の例の場合に
は２つ）はコラム冗長アレイ救済用ワード線選択信号を
出力する。この単位回路の構成を図４に示している。ロ
ー冗長回路５８は、単位回路毎に、ブロックアドレス比
較判定回路５８ａ、ローアドレス比較判定回路５８ｂ、
アンドゲート５８ｄを有する。また、コラム冗長アレイ
救済用ワード線選択信号を出力する単位回路は更に、コ
ラム冗長救済判定回路５８ｃ及びアンドゲート５８ｅを
有する。なお、すべての単位回路が図４に示す構成であ
っても良い。

【００３９】ブロックアドレス比較判定回路５８ａは、
不良ワード線が存在するブロック４４ａ（図１）のブロ
ックアドレスを記憶する。ローアドレス比較判定回路５
８ｂは、上記不良ワード線のローアドレスを記憶する。
外部からのアドレス信号が、上記記憶されたブロックア
ドレス及びローアドレスに一致したときに、アンドゲー
ト５８ｄを介して冗長ワード線選択信号が出力される。
この冗長ワード線選択信号は、実際にはワード線ドライ
バ（図示を省略する）に与えられ、このワード線ドライ
バが対応する冗長ワード線を駆動する。図２の構成で
は、上記ワード線ドライバはロー冗長回路５８を示すブ
ロック内に設けられていると考えて良い。図４に示すコ
ラム冗長救済判定回路５８ｃは、図３に示す対応する冗
長救済ワード線を選択するかどうかの情報を記憶してい
る。冗長救済ワード線を選択すべきローアドレス（コラ
ム冗長アレイ５０の不良ワード線のアドレス）を選択し
てローアドレス比較判定回路５８ｂをプログラムし、１
を出力するようにコラム冗長救済判定回路５８ｃを１を
プログラムすることで、冗長ワード線選択信号に代え
て、コラム冗長アレイ救済用ワード線選択信号を生成す
ることができる。なお、この場合、対応する冗長ワード
線は使えないが、前述したようにすべての冗長ワード線
を用いることは現実にはほとんどないので、問題はな
い。

【００４０】図５は、コラム冗長回路６４の構成を示す
図である。コラム冗長回路６４は、冗長ビット線ＲＢＬ
０、ＲＢＬ１、．．．毎に設けられた単位回路を有す
る。各単位回路は冗長ビット線選択信号を出力する。ま
た、図２に示す冗長救済ビット線ＳＲＢＬ０とＳＲＢＬ
１を選択するために、いくつかの単位回路（図２の例の
場合には２つ）はロー冗長アレイ救済用ビット線選択信
号を出力する。この単位回路の構成を図５に示してい
る。コラム冗長回路６４は、単位回路毎に、ブロックア
ドレス比較判定回路４６ａ、コラムアドレス比較判定回
路６４ｂ、アンドゲート６４ｄを有する。また、ロー冗
長アレイ救済用ビット線選択信号を出力する単位回路は
更に、ロー冗長救済判定回路６４ｃ及びアンドゲート６
４ｅを有する。

【００４１】ブロックアドレス比較判定回路６４ａは、
不良ビット線が存在するブロック４４ａ（図１）のブロ
ックアドレスを記憶する。コラムアドレス比較判定回路
６４ｂは、上記不良ビット線のコラムアドレスを記憶す
る。外部からのアドレス信号が、上記記憶されたブロッ
クアドレス及びコラムアドレスに一致したときに、アン
ドゲート６４ｄを介して冗長ビット線選択信号が出力さ
れる。この冗長ビット線選択信号はＩ／Ｏゲート６６を
介して、対応する冗長ビット線を駆動する。ロー冗長救
済判定回路６４ｃは、図２に示す対応する冗長救済ビッ
ト線を選択するかどうかの情報を記憶している。冗長救
済ビット線を選択すべきコラムアドレス（ロー冗長アレ
イ４８の不良ビット線のアドレス）を選択してコラムア
ドレス比較判定回路６４ｂをプログラムし、１を出力す
るようにロー冗長救済判定回路６４ｃをプログラムする
ことで、冗長ビット線選択信号に代えて、ロー冗長アレ
イ救済用ビット線選択信号を生成することができる。な
お、この場合、対応する冗長ワード線は使えないが、前
述したようにすべての冗長ワード線を用いることは現実
にはほとんどないので、問題はない。

【００４２】図６は、図４６に示す入出力バッファ／冗
長データ切り換え回路４６のうちの、冗長データ切り換
え回路を示す図である。ノア回路６４ａはロー冗長回路
５８からの冗長ワード線選択信号を受け取り、ノア論理
演算結果をＮチャネルトランジスタ７４ｄのゲート及び
インバータ７４ｂに与える。インバータ７４ｂの出力信
号はＮチャネルトランジスタ７４ｃのゲートに与えられ
る。すべての冗長ワード線選択信号がオフ（ローレベ
ル）の時、トランジスタ７４ｃはオフであり、トランジ
スタ７４ｄはオンである。よって、図１に示すメモリセ
ルアレイ４４からのデータがトランジスタ７４ｄを通
る。他方、いずれか１つの冗長ワード線選択信号がオン
（ハイレベル）になると、トランジスタ７４ｃはオンと
なり、トランジスタ７４ｄはオフとなる。よって、ロー
冗長アレイ４８からのデータがトランジスタ７４ｃを通
る。

【００４３】更に、ノアゲート７４ｅはコラム冗長回路
６４からの冗長ビット線選択信号を受け取り、ノア論理
演算結果をＮチャネルトランジスタ７４ｈのゲート及び
インバータ７４ｆに与える。インバータ７４ｆの出力信
号はＮチャネルトランジスタ７４ｇのゲートに与えられ
る。すべての冗長ビット線選択信号がオフ（ローレベ
ル）の時、トランジスタ７４ｇはオフであり、トランジ
スタ７４ｈはオンである。よって、トランジスタ７４ｃ
又は７４ｄからのデータを通る。他方、いずれか１つの
冗長ビット線選択信号がオン（ハイレベル）になると、
トランジスタ７４ｇはオンとなり、トランジスタ７４ｈ
はオフとなる。よって、コラム冗長アレイ５０からのデ
ータが、図示しない入出力端子に接続された入出力バッ
ファに与えられる。

【００４４】以上説明したように、本発明の第１の実施
例によれば、ロー冗長アレイ４８及びコラム冗長アレイ
５０にそれぞれビット線不良及びワード線不良が発生し
ても、これを救済することができる。しかも、冗長救済
ビット線の選択はコラム冗長回路６４の空いている単位
回路を用いて行うことができ、また冗長救済ワード線の
選択はロー冗長回路５８の空いている単位回路を用いて
行うことができるので、小規模の回路の付加で済むとい
う効果がある。

【００４５】次に、本発明の第２の実施例を、図７を参
照して説明する。

【００４６】以下に詳述する第２の実施例は、１６Ｍｂ
ｉｔのＤＲＡＭ装置である。１６Ｍｂｉｔのメモリにア
クセルするにはアドレスが２４ビット必要であるが、通
常のＤＲＡＭ装置では半分の１２個のアドレス端子を設
け、これらの端子に２度アドレスを入力するようにして
いる。以下、最初に外部から入力するアドレスをＲＡ０
０〜ＲＡ１１で示し、次に入力するアドレスをＣＡ００
〜ＣＡ１１で示すことにする。図７に示す構成では、ブ
ロックアドレスはＲＡ００〜ＲＡ１１の中の３ビット
と、ＣＡ００〜ＣＡ１１の中の２ビットの合計５ビット
からなる。以下、これらの５ビットはＲＡ０９、ＲＡ１
０、ＲＡ１１、ＣＡ１０及びＣＡ１１であるものとす
る。

【００４７】図７において、ＤＲＡＭ装置はメモリセル
アレイ７６、４つのデータ選択回路７８、ロー冗長アレ
イ８０、コラム冗長アレイ８２、ロー冗長データ切り換
え回路８４、コラム冗長データ切り換え回路８６及び４
つのデータ選択回路８８を有する。メモリセルアレイ７
６は複数のブロックに分割されているが、ローアドレス
に対する１ブロックと、コラムアドレスに対する１ブロ
ックとは１対１に対応しない。コラムアドレスに対する
１ブロックは斜線で示すブロックであるのに対し、ロー
アドレスに対する１ブロックは網点で示すブロックであ
る（ローアドレスに対する１ブロックは、コラムアドレ
スの４ブロック分に相当する）。このため、ロー冗長ア
レイ８０はローアドレスに対する１ブロック分の冗長メ
モリセルアレイを有し、コラム冗長アレイ８２はコラム
アドレスに対する１ブロック分の冗長メモリセルアレイ
を有する。換言すれば、ローアドレスに対してはブロッ
クアドレスの第１のグループであるＲＡ０９、ＲＡ１０
及びＲＡ１１でブロックが特定され、コラムアドレスに
対してはブロックアドレスの第２のグループであるＲＡ
０９、ＲＡ１０、ＲＡ１１、ＣＡ１０及びＣＡ１１でブ
ロックが特定される。なお、図１の構成では、ローアド
レスに対する１ブロックとコラムアドレスに対する１ブ
ロックとは１対１に対応し、上記のような２つのグルー
プを持たない。

【００４８】図７に、斜線で示す１ブロックの構成を示
してある。１ブロックは５１２本のワード線ＷＬ０〜Ｗ
Ｌ５１１、１０２４対のビット線（ＢＬ０、／ＢＬ０）
〜（ＢＬ１０２３、／ＢＬ１０２３）、ローデコーダ９
０、センスアンプ９２、Ｉ／Ｏゲート９４及びコラムデ
コーダ９６を有する。なお、記号”／”はこの記号の後
に表示される信号の反転信号である。上記ワード線及び
ビット線には、１つトランジスタＴｒ及び１つのキャパ
シタＣからなるメモリセルが、図示のように接続されて
いる（フォールデット型）。なお、キャパシタＣの一端
は基準電位（例えばＶＣＣ／２：ＶＣＣは電源電圧）に
設定されている。

【００４９】次に、ＤＲＡＭ装置の動作について説明す
る。まず、最初のアドレスＲＡ００〜ＲＡ１１が入力す
ることにより、ワード線が選択される。この時、続くア
ドレスＣＡ００〜ＣＡ１１はまだ入力していないので、
ＲＡ０９〜ＲＡ１１により４個のブロック（例えば、図
７の網点で示す４つのブロックである。アドレスビット
ＣＡ１０、ＣＡ１１で指定されるこれら４つのブロック
のブロックアドレスは相互に異なる）が選択される。そ
して、４つのブロックの各々で、アドレスビットＲＡ０
０〜ＲＡ０８がワード線を立ち上げる。ワード線が立ち
上がると、これらのワード線に接続するメモリセルに蓄
えられたハイ又はローのデータが対応のビット線に出
て、センスアンプ９２がこれらを増幅し、保持する。そ
の後、続くアドレスＣＡ００〜ＣＡ１１が入力し、この
うちアドレスビットＣＡ００〜ＣＡ０９がセンスアンプ
９２の活性化した４ブロックで、コラムデコーダ９６が
これをデコードし、Ｉ／Ｏゲート９４を介して、各セン
スアンプ９２を１つずつ（１ビット線対毎に）選択す
る。すると、そこに保持されていたデータがそれぞれの
データ選択回路７８へ出力され、いずれか１つのデータ
選択回路７８がアドレスビットＣＡ１０、ＣＡ１１によ
って選択され、ロー冗長データ切り換え回路８４に出力
される。なお、ロー冗長データ切り換え回路８４及びコ
ラム冗長切り換え回路８６はそれぞれ、図６と同様の回
路構成を有している。

【００５０】図８は、図７に示すロー冗長アレイ８０の
構成を示す図である。ロー冗長アレイ８０は、ロー冗長
回路８３と、４つのブロックに対応する４つの回路ブロ
ックを有する。各回路ブロックは、ロー冗長メモリセル
アレイ９１、及びこのアレイ９１に対するセンスアンプ
８５、Ｉ／Ｏゲート８７及びコラムデコーダ８９を有す
る。更に、各回路ブロックは、ロー冗長アレイ救済用ビ
ット線回路（網点領域）８１、センスアンプ（Ｓ／Ａ）
８５Ａ及びＩ／Ｏゲート（Ｉ／Ｏ）８７Ａを有する。ロ
ー冗長アレイ８０にあるビット線不良を救済するために
は、後述するようにアドレスビットＣＡ１０、ＣＡ１１
を用いないので、ロー冗長アレイ８０の４つのブロック
それぞれにロー冗長アレイ救済用ビット線回路８１を設
ける必要がある。各ブロックのロー冗長救済用ビット線
は、同一の選択線（ロー冗長アレイ救済用ビット線選択
信号）で選択される。すなわち、４つのブロックに存在
するロー冗長アレイ８０のあるブロックにビット線不良
が発生した場合、これを救済すると他のブロックのビッ
ト線もロー冗長アレイ救済用ビット線が選択される。各
Ｉ／Ｏゲート８７は対応するデータ選択回路８８（図
７）に接続され、同様に各Ｉ／Ｏゲート８７Ａは対応す
るデータ選択回路８８に接続される。このデータ選択回
路は、コラムアドレスビットＣＡ１０及びＣＡ１１で駆
動される。

【００５１】図９は、図７に示すコラム冗長アレイ８２
の構成を示す図である。コラム冗長アレイ８２の基本ブ
ロック構成は、図１に示すコラム冗長アレイ５０のそれ
とほぼ同一なので、図９では同一の参照番号を付してい
る。コラム冗長アレイ８２は、コラム冗長メモリセルア
レイ６２、コラム冗長回路６４、Ｉ／Ｏゲート６６、ロ
ーデコーダ６８及びコラム冗長アレイ救済用ワード線回
路７０を有する。

【００５２】図１０は、図８に示すロー冗長回路８３の
単位回路（１冗長ワード線対応）の構成を示す図であ
る。ロー冗長回路８３の単位回路は、不良ワード線のブ
ロックアドレスを記憶する回路８３Ａ、不良ワード線の
ローアドレスを記憶する回路８３Ｂ、８３Ｃ及び８３
Ｄ、並びにコラム冗長救済判定回路８３Ｅとを有する。
なお、不良ワード線のローアドレスを記憶する回路は、
図１０に示すように３つ８３Ｂ、８３Ｃ及び８３Ｄに分
割して、負荷を軽減している。各回路８３Ａ〜８３Ｅ
は、後述するタイミング信号φ１で駆動される。タイミ
ング信号φ１は、ローアドレスによるアクセスが始まる
とローレベルからハイレベルに立ち上がる信号で、回路
８３Ａ〜８３Ｅをプリチャージする。

【００５３】不良ワード線のブロックアドレスを記憶す
る回路８３Ａは、入力するブロックアドレスビットＲＡ
０９〜ＲＡ１１を判定する。実際に回路８３Ａで処理さ
れる信号は、ＲＡ０９〜ＲＡ１１と同相のＲＡ０９Ｚ〜
ＲＡ１１Ｚと、逆相のＲＡ０９Ｘ〜ＲＡ１１Ｘである。
回路８３Ａは、電源線ＶＣＣに接続されたＰチャネルト
ランジスタＴｒ１、Ｔｒ２と、ヒューズＦ１〜Ｆ６と、
ＮチャネルトランジスタＴｒ３〜Ｔｒ８とインバータＩ
ＮＶ１とを有する。例えば、不良ワード線が有るブロッ
クのアドレスがＲＡ０９＝０、ＲＡ１０＝０、ＲＡ１１
＝０のときは、ヒューズＦ１、Ｆ３及びＦ５を切断（プ
ログラム）して、電流パスを遮断する。ＲＡ０９＝ＲＡ
１０＝ＲＡ１１＝０のとき、ＲＡ０９Ｘ＝ＲＡ１０Ｘ＝
ＲＡ１１Ｘ＝１となり、タイミング信号φ１が立ち上っ
た後インバータＩＮＶ１の入力端子（ヒューズの共通接
続ノード）の電位はハイレベルのままとなる。

【００５４】回路８３Ｂ、８３Ｃ及び８３Ｄも回路８３
Ａと同様の構成である。回路８３ＢはアドレスビットＲ
Ａ００〜ＲＡ０２を比較判定し、回路８３Ｃはアドレス
ビットＲＡ０３〜ＲＡ０５を比較判定し、回路８３Ｄは
アドレスビットＲＡ０６〜ＲＡ０８を比較判定する。例
えば、不良ワード線のアドレスがＲＡ００＝０のときは
ＲＡ００Ｘにつながるヒューズを切断し、ＲＡ００＝１
のときはＲＡ００Ｚにつながるヒューズを切断する。入
力アドレスが不良アドレスと一致しなければヒューズを
通しで電流が流れ、ヒューズを共通接続したノード（イ
ンバータＩＮＶ１の入力端子に相当する）はハイレベル
からローレベルに変化するが、一致すれば切断されたヒ
ューズによって電流パスが遮断されるので、共通ノード
はハイレベルに保持される。

【００５５】回路８３Ａの出力信号はインバータＩＮＶ
２を介してナンドゲートＧ２に与えられ、回路８３Ｂ、
８３Ｃ及び８３Ｄの出力信号はノアゲートＧ１に与えら
れる。ノアゲートＧ１の出力信号はナンドゲートＧ２及
びＧ３に与えられる。ナンドゲートＧ２の出力はインバ
ータＩＮＶ５に与えられ、インバータＩＮＶ５は冗長ワ
ード線選択信号を出力する。アドレスビットＲＡ００〜
ＲＡ１１が不良ワード線のアドレスに一致しなければ冗
長ワード線選択信号がハイレベルからローレベルにな
る。一致すれば、ハイレベルのままである。

【００５６】コラム冗長救済判定回路８３Ｅは、Ｐチャ
ネルトランジスタＴｒ９、Ｔｒ１０、Ｎチャネルトラン
ジスタＴｒ１１、ヒューズＦ７及び２つの直列接続され
たインバータＩＮＶ３、ＩＮＶ４を有する。対応する冗
長救済用ワード線を選択する必要のある場合には、ヒュ
ーズＦ７を切断して、回路８３Ｅがハイレベルの信号を
出力するようにしておく。コラム冗長アレイ８２を救済
する場合には、ブロックアドレスビットＲＡ０９〜ＲＡ
１１を比較判定する回路８３Ａをプログラムしない。そ
して、コラム冗長アレイ８２を救済するときのローアド
レスＲＡ００〜ＲＡ０８（コラム冗長アレイ８２の不良
ワード線のアドレス）をプログラムしておく。そして、
ヒューズＦ７が切断された状態で、アドレスビットＲＡ
００〜ＲＡ０８がコラム冗長アレイ８２の不良ワード線
のアドレスに一致すると、ナンドゲーナンドゲートＧ３
の出力信号をインバータＩＮＶ６で反転したコラム冗長
アレイ救済用ワード線選択信号がハイレベルを保持す
る。この場合、前述したように回路８３ＡのヒューズＦ
１〜Ｆ６は切断しないので、冗長ワード線選択信号はロ
ーレベルになる。

【００５７】なお、上述したように、コラム冗長アレイ
８２にあるワード線不良を救済するために、ロー冗長回
路８３がアドレスビットＲＡ００〜ＲＡ０８のみを判定
してコラム冗長アレイ救済用ワード線を立ち上げる。そ
して、図１２に示すコラム冗長回路６４がアドレスＲＡ
００〜ＲＡ１１とＣＡ００〜ＣＡ１１を判定して正しい
メモリセルが選択される。

【００５８】また、冗長ワード線及び冗長救済ワード線
は、図１１に示すワード線ドライバで選択的に駆動され
る。図１１に示すワード線ドライバは、インバータＩＮ
Ｖ７、ＩＮＶ８、ＮチャネルトランジスタＴｒ６、Ｔｒ
７及びＴｒ８を有する。インバータＩＮＶ７は図１０に
示す冗長ワード線選択信号（又は図１０に示すコラム冗
長アレイ救済用ワード線選択信号）を受ける。トランジ
スタＴｒ７のドレインは、ワード線を駆動するタイミン
グを指示するワードドライブ信号を受ける。ワードドラ
イブ信号は、デコード処理及び冗長判定が終了するタイ
ミングを考慮して、ローレベルからハイレベルに立ち上
がるように設定される。トランジスタＴｒ７とＴｒ８の
接続ノードは、冗長ワード線（又は冗長救済ワード線）
に接続されている。

【００５９】図１２は、図９に示すコラム冗長回路６４
の単位回路（１冗長ビット線対応）の構成を示す図であ
る。コラム冗長回路６４の単位回路は、不良ビット線の
ブロックアドレスを記憶する回路６４Ａ及び６４Ｂと、
不良ビット線のローアドレスを記憶する回路６４Ｃ、６
４Ｄ及び６４Ｅと、ロー冗長救済判定回路６４Ｆとを有
する。なお、不良ビット線のローアドレスを記憶する回
路は、図１２に示すように３つ７６４Ｃ、６４Ｄ及び６
４Ｅに分割して、負荷を軽減している。回路６４Ａは前
述のタイミング信号φ１で駆動され、回路６４Ｂ〜６４
Ｆは後述するタイミング信号φ２で駆動される。タイミ
ング信号φ２はタイミング信号φ１に遅れて、コラムア
ドレスによるアクセスが始まるとローレベルからハイレ
ベルに立ち上がる信号で、回路６４Ｂ〜６４Ｆをプリチ
ャージする。

【００６０】不良ビット線のブロックアドレスを記憶す
る回路６４Ａは、入力するブロックアドレスビットＲＡ
０９〜ＲＡ１１を判定する。実際に回路６４Ａで処理さ
れる信号は、前述したＲＡ０９〜ＲＡ１１と同相のＲＡ
０９Ｚ〜ＲＡ１１Ｚと、逆相のＲＡ０９Ｘ〜ＲＡ１１Ｘ
である。回路６４Ａは、電源線ＶＣＣに接続されたＰチ
ャネルトランジスタＴｒ２１、Ｔｒ２２と、ヒューズＦ
１１〜Ｆ１６と、ＮチャネルトランジスタＴｒ２３〜Ｔ
ｒ２８とインバータＩＮＶ１１とを有する。例えば、不
良ビット線が有るブロックのアドレスがＲＡ０９＝０、
ＲＡ１０＝０、ＲＡ１１＝０のときは、ヒューズＦ１
１、Ｆ１３及びＦ１５を切断（プログラム）して、電流
パスを遮断する。ＲＡ０９＝ＲＡ１０＝ＲＡ１１＝０の
とき、ＲＡ０９Ｘ＝ＲＡ１０Ｘ＝ＲＡ１１Ｘ＝１とな
り、タイミングφ１が立ち上った後インバータＩＮＶ１
１の入力端子（ヒューズの共通接続ノード）の電位はハ
イレベルのままとなる。

【００６１】回路６４Ｂも同様の構成である。回路６４
は、ブロックアドレスビットＣＡ１０及びＣＡ１１を比
較判定する。回路６４Ａ及び６４Ｂの出力信号は、ノア
ゲートＧ１４に与えられ、その出力信号はナンドゲート
Ｇ１２に与えられる。

【００６２】回路６４Ｃ、６４Ｄ及び６４Ｅも回路６４
Ａと同様の構成である。回路６４ＣはアドレスビットＣ
Ａ００〜ＣＡ０２を比較判定し、回路６４Ｄはアドレス
ビットＣＡ０３〜ＣＡ０５を比較判定し、回路６４Ｅは
アドレスビットＣＡ０６〜ＣＡ０８を比較判定する。例
えば、不良ビット線のアドレスがＣＡ００＝０のときは
ＣＡ００Ｘにつながるヒューズを切断し、ＣＡ００＝１
のときはＣＡ００Ｚにつながるヒューズを切断する。入
力アドレスが不良アドレスと一致しなければヒューズを
通しで電流が流れ、ヒューズを共通接続したノード（イ
ンバータＩＮＶ１の入力端子に相当する）はハイレベル
からローレベルに変化するが、一致すれば切断されたヒ
ューズによって電流パスが遮断されるので、共通ノード
はハイレベルに保持される。

【００６３】回路６４Ｃ、６４Ｄ及び６４Ｅの出力信号
はノアゲートＧ１１に与えられる。ノアゲートＧ１１の
出力信号はナンドゲートＧ１２及びＧ１３に与えられ
る。ナンドゲートＧ１２の出力はインバータＩＮＶ１４
に与えられ、インバータＩＮＶ１４は冗長ビット線選択
信号を出力する。アドレスビットＣＡ００〜ＣＡ１１が
不良ビット線のアドレスに一致しなければ冗長ビット線
選択信号がハイレベルからローレベルになる。一致すれ
ば、ハイレベルのままである。

【００６４】ロー冗長救済判定回路６４Ｆは、Ｐチャネ
ルトランジスタＴｒ２９、Ｔｒ３０、Ｎチャネルトラン
ジスタＴｒ３１、ヒューズＦ１７及び２つの直列接続さ
れたインバータＩＮＶ１、ＩＮＶ１３を有する。対応す
る冗長救済用ビット線を選択する必要のある場合には、
ヒューズＦ１７を切断して、回路６４Ｆがハイレベルの
信号を出力するようにしておく。ロー冗長アレイ８０を
救済する場合には、ブロックアドレスビットＲＡ０９〜
ＲＡ１１及びＣＡ１０、ＣＡ１１を比較判定する回路６
４Ａ及び６４Ｂをプログラムしない。そして、ロー冗長
アレイ８０を救済するときのコラムアドレスＣＡ００〜
ＣＡ０８（ロー冗長アレイ８０の不良ビット線のアドレ
ス）をプログラムしておく。そして、ヒューズＦ１７が
切断された状態で、アドレスビットＣＡ００〜ＣＡ０８
がロー冗長アレイ８０の不良ビット線のアドレスに一致
すると、ナンドゲーナンドゲートＧ１３の出力信号をイ
ンバータＩＮＶ１６で反転したロー冗長アレイ救済用ビ
ット線選択信号がハイレベルを保持する。この場合、前
述したように回路６４Ａ及び６４Ｂのヒューズは切断し
ないので、冗長ビット線選択信号はローレベルになる。

【００６５】図１３は、本発明による半導体記憶装置の
一例であるＤＲＡＭ装置１チップの全体構成を示すブロ
ック図である。図１３に示すＤＲＡＭ装置は、複数のメ
モリセルアレイ面１００を有する。各アレイ面１００は
メモリセルアレイ１０１、ワードデコーダ（ローデコー
ダ）１０２、コラムデコーダ１０３及びセンスアンプ・
Ｉ／Ｏゲート１０４を有する。アドレスバッファ１０５
は、複数のアドレスビットＡ０、Ａ１、Ａ２、．．．か
らなるアドレス信号を入力し、ローアドレスＲＡとコラ
ムアドレスＣＡとを出力する。例えば、図１３のデバイ
スが１６ＭｂｉｔのＤＲＡＭ装置の場合、アドレスはア
ドレスが２４ビット必要であるが、これを２つに分け、
最初に外部から入力するアドレスＲＡ００〜ＲＡ１１が
ローアドレスＲＡを構成し、次に入力するアドレスＣＡ
００〜ＣＡ１１がコラムアドレスＣＡを構成する。アド
レスバッファ１０５の動作タイミングは、クロックジェ
ネレータ１０６からのタイミング信号で規定される。こ
のクロックジェネレータ１０６は、外部からローアドレ
スストローブ信号／ＲＡＳを受けて前述のタイミング信
号φ１を出力し、その後アクティブになるコラムアドレ
スストローブ信号／ＣＡＳを受けて前述のタイミング信
号φ２を出力する。更に、クロックジェネレータ１０６
は前述のワードドライブ信号（図１１）、及び所定のタ
イミング信号をライトクロックジェネレータ１２０及び
データ出力バッファ１２２に出力する。

【００６６】ワードデコーダ１０２はローアドレスＲＡ
をデコードし、メモリセルアレイ１０１のワード線を選
択し、内部に設けられたワードドライバでワードドライ
ブ信号ＷＤのタイミングに従って選択したワード線を駆
動する。コラムデコーダ１０３はコラムアドレスＣＡを
デコードし、メモリセルアレイ１０１のビット線を選択
する。

【００６７】更に、図１３に示すＤＲＡＭ装置はロー冗
長アレイ１３０及びコラム冗長アレイ１４０を有する。
ロー冗長アレイ１３０は図１に示すロー冗長アレイ４８
又は図７に示すロー冗長アレイ８０（データ選択回路８
８を含んだ構成）に相当する。また、コラム冗長アレイ
１４０は、図１に示すコラム冗長アレイ５０又は図７に
示すコラム冗長アレイ８２に相当する。

【００６８】ロー冗長アレイ１３０は、ロー冗長メモリ
セルアレイ１０７、ワード線ドライバを含むロー冗長回
路１０８、コラムデコーダ１０９、センスアンプ・Ｉ／
Ｏゲート１１０、ロー冗長アレイ救済用ビット線回路１
１１及びセンスアンプ・Ｉ／Ｏゲート１１２を有する。
ロー冗長回路１０８は、図４又は図１０に示す構成を有
する。図１３中、ＣＪＷはコラム冗長アレイ救済用ワー
ド線選択信号を示している。

【００６９】コラム冗長アレイ１４０は、コラム冗長メ
モリセルアレイ１１３、ワードデコーダ（ローデコー
ダ）１１４、コラム冗長回路１１５、センスアンプ・Ｉ
／Ｏゲート１１６、ワード線ドライバ１１７及びコラム
冗長アレイ救済用ワード線回路１１８を有する。コラム
冗長回路１１５は図５又は図１２に示す回路構成を有す
る。図１３中、ＲＪＳはロー冗長アレイ救済用ビット線
選択信号を示している。

【００７０】冗長データ切り換え回路１１９は、センス
アンプ・Ｉ／Ｏゲート１０４、１１２及び１１７からの
データ線を切り換えで、データ入力バッファ１２１及び
データ出力バッファ１２２に接続する。データ入力バッ
ファ１２１は、ライトイネーブル信号／ＷＥを受けたラ
イトクロックジェネレータ１２０からのタイミング信号
で、入力データＤｉｎを取り込んで、回路１１９に出力
する。データ出力バッファ１２２は、クロックジェネレ
ータ１０６からのタイミング信号を受けて、回路１１９
からのデータを取り込んで、出力データＤｏｕｔとして
外部に出力する。

【００７１】このようなＤＲＡＭ装置は、製造後、所定
の検査を行い、メモリセルアレイ１０１に存在する不良
メモリセル、不良ワード線、不良ビット線を検出する。
次に、不良ワード線のアドレスをロー冗長回路１０８に
プログラムし、不良ビット線のアドレスをコラム冗長回
路１１５にプログラムする。同様に、ロー冗長メモリセ
ルアレイ１０７及びコラム冗長メモリセルアレイ１１３
も検査し、不良ビット線や不良ワード線を検出する。ロ
ー冗長メモリセルアレイ１０７に不良ビット線が存在す
ることが検出された場合には、コラム冗長回路１１５を
プログラムし、不良ビット線が指定されたときにはロー
冗長アレイ救済用ビット線回路１１１の冗長救済ビット
線が選択されるようにする。同様に、コラム冗長メモリ
セルアレイ１１３に不良ワード線が存在することが検出
された場合には、ロー冗長回路１０８をプログラムし、
不良ワード線が指定されてときにはコラム冗長アレイ救
済用ビット線回路１１８の冗長救済ワード線が選択され
るようにする。

【００７２】以上、本発明の実施例を説明した。なお、
本発明は、ロー冗長アレイ又はコラム冗長アレイのいず
れかを用いることとしてもよい。この場合は、前述した
機能を有する冗長救済ワード線又は冗長救済ビット線を
選択するための回路を、新たに設ければよい。また、本
発明は、ＤＲＡＭ装置に限定されるものではなく、本発
明の構成は他のタイプの記憶装置にも適用できるもので
あり、従って本発明はＤＲＡＭ装置以外の半導体記憶装
置を含むものである。

【００７３】

【発明の効果】以上説明したように、本発明によれば、
メモリセルアレイに対して設けられた冗長メモリセルア
レイ中に発生した不良を救済でき、高い生産性を有する
半導体記憶装置を提供することができる。

【００７４】より詳述すると、請求項１記載の発明によ
れば、冗長メモリセルアレイにワード線不良又はビット
線不良が発生した場合には、冗長メモリセルアレイ救済
用回路がロー冗長アレイに発生したビット線不良又は、
コラム冗長アレイに発生したワード線不良を救済するこ
とができ、高い生産性を有する半導体記憶装置を提供で
きる。

【００７５】請求項２記載の発明によれば、ロー冗長ア
レイの冗長ワード線を選択するためのアドレス信号をコ
ラム冗長アレイ救済用ワード線の選択に兼用しているの
で、回路規模を増大させることなく、冗長メモリセルア
レイに発生したワード線又はビット線不良を救済するこ
とができる。

【００７６】請求項３記載の発明によれば、コラム冗長
アレイの冗長ビット線を選択するためのアドレス信号を
ロー冗長アレイ救済用ビット線の選択に兼用しているの
で、回路規模を増大させることなく、冗長メモリセルア
レイに発生したワード線又はビット線不良を救済するこ
とができる。

【００７７】請求項４及び５に記載の発明によれば、高
集積化には必須のメモリセルアレイのブロック化に対応
して、冗長メモリセルアレイに発生したワード線不良又
はビット線不良を救済することができる。

【００７８】請求項６に記載の発明によれば、ロー冗長
アレイに発生したビット線不良をロー冗長アレイ救済用
ビット線回路で救済し、コラム冗長アレイに発生したワ
ード線不良をコラム冗長アレイ救済用ワード線回路で救
済でき、ロー冗長アレイのビット線不良及びコラム冗長
アレイのワード線不良の両方が発生しても、これらを救
済することができる。

【００７９】請求項７記載の発明では、第１の手段が前
記冗長ワード線を選択するアドレス信号から前記コラム
冗長アレイ救済用ワード線を選択し、第２の手段が前記
冗長ビット線を選択するアドレス信号から前記ロー冗長
アレイ救済用ビット線を選択するので、上述した請求項
２及び３の両方の効果を合わせ持つ。

【００８０】請求項８、９、１０及び１１に記載の発明
では、高集積化には必須のメモリセルアレイのブロック
化に対応して、冗長メモリセルアレイに発生したワード
線不良及びビット線不良を救済することができる。

【００８１】請求項１２に記載の発明では、前記切り換
え回路手段を有しているので、外部とのインタフェース
（データ端子）は従来と同様であり、ユーザは冗長構成
を意識することなく半導体記憶装置を使うことができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例の構成を示すブロック図
である。

【図２】図１に示すロー冗長アレイの構成を示すブロッ
ク図である。

【図３】図１に示すコラム冗長アレイの構成を示すブロ
ック図である。

【図４】図２に示すロー冗長回路の構成を示すブロック
図である。

【図５】図３に示すコラム冗長回路の構成を示すブロッ
ク図である。

【図６】図１に示す入出力／冗長データ切り換え回路の
打ち冗長データ切り換え回路の構成を示す回路図であ
る。

【図７】本発明の第２の実施例の構成を示すブロック図
である。

【図８】図７に示すロー冗長アレイの構成を示すブロッ
ク図である。

【図９】図７に示すコラム冗長アレイの構成を示すブロ
ック図である。

【図１０】図８に示すロー冗長回路の構成を示す回路図
である。

【図１１】ワード線ドライバの構成を示す回路図であ
る。

【図１２】図９に示すコラム冗長回路の構成を示すブロ
ック図である。

【図１３】本発明の半導体記憶装置の一例であるＤＲＡ
Ｍデバイスの全体構成を示すブロック図である。

【図１４】従来の冗長構成を有する半導体記憶装置の構
成を示すブロック図である。

【図１５】本発明者が当初考えた冗長構成を有する半導
体記憶装置の構成を示すブロック図である。

【符号の説明】

４４メモリセルアレイ４４ａブロック４８ロー冗長アレイ５０コラム冗長アレイ５８ロー冗長アレイ７６メモリセルアレイ８０ロー冗長アレイ８２コラム冗長アレイ８３ロー冗長回路１０１メモリセルアレイ１３０ロー冗長アレイ１４０コラム冗長アレイ

Claims

【特許請求の範囲】

【請求項１】ワード線及びビット線に接続された複数の
メモリセルを有するメモリセルアレイ（４４、７６、１
０１）と、前記メモリセルに対し共通に設けられ、不良となったワ
ード線を救済する冗長ワード線を含むロー冗長アレイと
不良になったビット線を救済する冗長ビット線を含むコ
ラム冗長アレイの１いずれか一方を有する冗長メモリセ
ルアレイ（４８、５０、８０、８２、１３０、１４０）
と、前記ロー冗長アレイに発生したビット線不良を救済する
ロー冗長アレイ救済用ビット線と、前記コラム冗長アレ
イに発生したワード線不良を救済するコラム冗長アレイ
救済用ワード線の少なくとも一方を有する冗長メモリセ
ルアレイ救済用ワード線回路（６０、７０、８１、１１
１、１１８）とを有することを特徴とする半導体記憶装
置。
【請求項２】前記半導体記憶装置は更に、前記冗長ワー
ド線を選択するアドレス信号から前記コラム冗長アレイ
救済用ワード線を選択する手段（５８、８３、１０８）
を有することを特徴とする請求項１記載の半導体記憶装
置。
【請求項３】前記半導体記憶装置は更に、前記冗長ビッ
ト線を選択するアドレス信号から前記ロー冗長アレイ救
済用ワード線を選択する手段（６４、１１５）を有する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】前記メモリセルアレイは複数のブロック
（４４ａ）を有し、前記半導体記憶装置は、前記複数のブロックの１つを選
択するブロックアドレスと前記メモリセルアレイのワー
ド線の１つを選択するローアドレスとから、前記冗長ワ
ード線を選択するとともに、前記ブロックアドレスと前
記ローアドレスの少なくとも一方から前記コラム冗長ア
レイ救済用ワード線を選択する手段（５８、８３、１０
８）を有することを特徴とする請求項１記載の半導体記
憶装置。
【請求項５】前記メモリセルアレイは複数のブロック
（４４ａ）を有し、前記半導体記憶装置は、前記複数のブロックの１つを選
択するブロックアドレスと前記メモリセルアレイのビッ
ト線の１つを選択するコラムアドレスとから、前記冗長
ビット線を選択するとともに、前記ブロックアドレスと
前記コラムアドレスから前記ロー冗長アレイ救済用ビッ
ト線を選択する手段（６４、１１５）を有することを特
徴とする請求項１記載の半導体記憶装置。
【請求項６】ワード線及びビット線に接続された複数の
メモリセルを有するメモリセルアレイ（４４、７６、１
０１）と、前記メモリセルに対し共通に設けられ、不良となったワ
ード線を救済する冗長ワード線を含むロー冗長アレイ
（４８、８０、１３０）と、前記メモリセルに対し共通に設けられ、不良になったビ
ット線を救済する冗長ビット線を含むコラム冗長アレイ
（５０、８２、１４０）と、前記ロー冗長アレイに発生したビット線不良を救済する
ロー冗長アレイ救済用ビット線を有するロー冗長メモリ
セルアレイ救済用ビット線回路（６０、８１、１１１）
と、前記コラム冗長アレイに発生したワード線不良を救済す
るコラム冗長アレイ救済用ワード線を有するコラム冗長
メモリセルアレイ救済用ワード線回路（７０、１１８）
とを有することを特徴とする半導体記憶装置。
【請求項７】前記半導体記憶装置は更に、前記冗長ワード線を選択するアドレス信号から前記コラ
ム冗長アレイ救済用ワード線を選択する第１の手段（５
８、８３、１０８）と、前記冗長ビット線を選択するアドレス信号から前記ロー
冗長アレイ救済用ビット線を選択する第２の手段（６
４、１１５）とを有することを特徴とする請求項６記載
の半導体記憶装置。
【請求項８】前記メモリセルアレイは複数のブロック
（４４、７８、１０１）を有し、前記半導体記憶装置は、前記複数のブロックの１つを選択するブロックアドレス
と前記メモリセルアレイのワード線の１つを選択するロ
ーアドレスとから、前記冗長ワード線を選択するととも
に、前記ブロックアドレスと前記ローアドレスの少なく
とも一方から前記コラム冗長アレイ救済用ワード線を選
択する第１の手段（５８、８３、１０８）と、前記複数のブロックの１つを選択するブロックアドレス
と前記メモリセルアレイのビット線の１つを選択するコ
ラムアドレスとから、前記冗長ビット線を選択するとと
もに、前記ブロックアドレスと前記コラムアドレスから
前記ロー冗長アレイ救済用ビット線を選択する第２の手
段（６４、１１５）とを有することを特徴とする請求項
６記載の半導体記憶装置。
【請求項９】前記第１の手段は、前記コラム冗長アレイ
を救済するかどうかの情報を記憶し、該情報が前記コラ
ム冗長アレイを救済することを示しているときに、前記
ブロックアドレスと前記ローアドレスの少なくとも一方
から前記コラム冗長アレイ救済用ワード線を選択する第
１の信号を出力する第３の手段（５８ｃ、６３Ｅ）を有
し、前記第２の手段は、前記ロー冗長アレイを救済するかど
うか情報を記憶し、該情報が前記ロー冗長アレイを救済
することを示しているときに、前記ブロックアドレスと
前記コラムアドレスとから前記ロー冗長アレイ救済用ビ
ット線を選択する第２の信号を出力する第４の手段（６
４ｃ、６４Ｆ）を有する請求項８記載の半導体記憶装
置。
【請求項１０】前記ブロックアドレスは第１のグループ
（ＲＡ０９、ＲＡ１０、ＲＡ１１）と第２のグループ
（ＣＡ１０、ＣＡ１１）に分けられ、前記第１の手段は該第１のグループから、メモリセルア
レイの不良ワード線に代えて選択する前記ロー冗長アレ
イの冗長ワード線を選択する手段（８３Ａ）と、前記第２の手段は前記第１のグループ及び第２のグルー
プから、メモリセルアレイの不良ビット線に代えて選択
する前記コラム冗長アレイの冗長ビット線を選択する手
段（６４Ａ、６４Ｂ）とを有することを特徴とする請求
項９又は１０記載の半導体記憶装置。
【請求項１１】前記ロー冗長アレイ救済用ビット線回路
はローアドレスに対する１ブロック毎にロー冗長アレイ
救済用ビット線を有し、前記コラム冗長アレイ救済用ワード線回路はコラムアド
レスに対する１ブロック毎にコラム冗長アレイ救済用ワ
ード線を有することを特徴とする請求項８、９又は１０
のいずれか一項記載の半導体記憶装置。
【請求項１２】前記半導体記憶装置は更に、前記メモリ
セルアレイと、前記ロー冗長回路と、前記コラム冗長回
路とを選択してデータを入出力させる切り換え回路手段
を有することを特徴とする請求項７ないし１０のいずれ
か一項記載の半導体記憶装置。