JPH10334689A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10334689A JPH10334689A JP9141368A JP14136897A JPH10334689A JP H10334689 A JPH10334689 A JP H10334689A JP 9141368 A JP9141368 A JP 9141368A JP 14136897 A JP14136897 A JP 14136897A JP H10334689 A JPH10334689 A JP H10334689A
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- memory cell
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
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- Microelectronics & Electronic Packaging (AREA)
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】冗長判定回路の動作を高速化する。
【解決手段】本発明は、メモリセルアレイと冗長メモリ
セルアレイとを有し、メモリセルアレイ内の不良セルが
前記冗長メモリセルアレイ内のセルと置換される半導体
記憶装置において、不良セルに対応する冗長アドレスが
記録されるＰＲＯＭ回路と、起動時にＰＲＯＭ回路に記
録された冗長アドレスのデータを保持する冗長アドレス
データ保持回路と、冗長アドレスデータ保持回路が保持
するデータと外部から与えられるアドレスとを比較判定
する冗長判定回路と、冗長判定回路の判定結果に応じて
動作する前記メモリセルアレイ用のドライバ回路と冗長
メモリセルアレイ用のドライバ回路とを有することを特
徴とする。かかる構成の半導体記憶装置は、冗長判定回
路に動作を遅くするＰＲＯＭ回路がないので、冗長判定
回路の高速動作が実現できる。その結果、全体のアクセ
ス時間を短くすることができる。
セルアレイとを有し、メモリセルアレイ内の不良セルが
前記冗長メモリセルアレイ内のセルと置換される半導体
記憶装置において、不良セルに対応する冗長アドレスが
記録されるＰＲＯＭ回路と、起動時にＰＲＯＭ回路に記
録された冗長アドレスのデータを保持する冗長アドレス
データ保持回路と、冗長アドレスデータ保持回路が保持
するデータと外部から与えられるアドレスとを比較判定
する冗長判定回路と、冗長判定回路の判定結果に応じて
動作する前記メモリセルアレイ用のドライバ回路と冗長
メモリセルアレイ用のドライバ回路とを有することを特
徴とする。かかる構成の半導体記憶装置は、冗長判定回
路に動作を遅くするＰＲＯＭ回路がないので、冗長判定
回路の高速動作が実現できる。その結果、全体のアクセ
ス時間を短くすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）等の半導体記憶装置に
関し、特に、冗長メモリを有する場合にアクセス時間を
短くし、更に大容量でも冗長効率を高くすることができ
る半導体記憶装置に関する。
ダムアクセスメモリ（ＤＲＡＭ）等の半導体記憶装置に
関し、特に、冗長メモリを有する場合にアクセス時間を
短くし、更に大容量でも冗長効率を高くすることができ
る半導体記憶装置に関する。
【０００２】
【従来の技術】ＤＲＡＭ等の半導体記憶装置は、大容量
の一途をたどっている。最近においては、その容量が１
ギガビットにも達することが報告されている。かかる大
容量のメモリにおいて、その歩留まりを向上する為に、
不良ビット、不良ワード線、不良ビット線を救済する冗
長メモリが設けられる。特に、プロセスの原因によりワ
ード線やビット線が短絡したり、断線したりする固定不
良の救済は、ほとんどのメモリで採用されている。ま
た、近年においては、リフレッシュ期間が短くなった不
良ビットを冗長メモリのセルと置換する手法も提案され
ている。
の一途をたどっている。最近においては、その容量が１
ギガビットにも達することが報告されている。かかる大
容量のメモリにおいて、その歩留まりを向上する為に、
不良ビット、不良ワード線、不良ビット線を救済する冗
長メモリが設けられる。特に、プロセスの原因によりワ
ード線やビット線が短絡したり、断線したりする固定不
良の救済は、ほとんどのメモリで採用されている。ま
た、近年においては、リフレッシュ期間が短くなった不
良ビットを冗長メモリのセルと置換する手法も提案され
ている。
【０００３】かかる冗長メモリを備えたメモリは、置換
すべきアドレスをＰＲＯＭ等に記憶し、入力されるアド
レスと一致するか否かを判定する冗長判定回路を有す
る。この冗長判定回路は、その回路内にフューズ等のＰ
ＲＯＭ素子を混在させた回路が一般的である。
すべきアドレスをＰＲＯＭ等に記憶し、入力されるアド
レスと一致するか否かを判定する冗長判定回路を有す
る。この冗長判定回路は、その回路内にフューズ等のＰ
ＲＯＭ素子を混在させた回路が一般的である。
【０００４】図９は、従来の冗長メモリを有するメモリ
の概略構成を示す図である。この例では、メモリセルア
レイ１０に加えて冗長メモリセルアレイ１２が設けられ
る。ここでは、一例として行側の冗長構成のみを示す。
メモリセルアレイ１０内のワード線ＷＬは、行アドレス
３０が与えられる行デコーダ・ドライバ１４により選択
されて駆動される。そして、ワード線ＷＬとビット線Ｂ
Ｌ１，ＢＬ２との交差点に設けられたメモリセルｃｅｌ
ｌの記憶データがビット線ＢＬ１，ＢＬ２に読み出さ
れ、センスアンプ２０にてセンス・増幅され、出力バス
Ｂｕｓ１，Ｂｕｓ２を介して、入出力回路２２に与えら
れ、入出力端子ＤＱから出力される。センスアンプ２０
の出力は、列アドレス３２が与えられる列デコーダ・ド
ライバ１８により選択される。
の概略構成を示す図である。この例では、メモリセルア
レイ１０に加えて冗長メモリセルアレイ１２が設けられ
る。ここでは、一例として行側の冗長構成のみを示す。
メモリセルアレイ１０内のワード線ＷＬは、行アドレス
３０が与えられる行デコーダ・ドライバ１４により選択
されて駆動される。そして、ワード線ＷＬとビット線Ｂ
Ｌ１，ＢＬ２との交差点に設けられたメモリセルｃｅｌ
ｌの記憶データがビット線ＢＬ１，ＢＬ２に読み出さ
れ、センスアンプ２０にてセンス・増幅され、出力バス
Ｂｕｓ１，Ｂｕｓ２を介して、入出力回路２２に与えら
れ、入出力端子ＤＱから出力される。センスアンプ２０
の出力は、列アドレス３２が与えられる列デコーダ・ド
ライバ１８により選択される。
【０００５】不良ワード線は、冗長メモリセルアレイ内
の冗長ワード線ＲＷＬと置換される。不良ワード線に対
応する行アドレスが、冗長判定回路２４内のＰＲＯＭに
記録される。そして、冗長判定回路２４は、その記録さ
れたアドレスと与えられる行アドレス３０とが一致する
か否かの判定を行う。
の冗長ワード線ＲＷＬと置換される。不良ワード線に対
応する行アドレスが、冗長判定回路２４内のＰＲＯＭに
記録される。そして、冗長判定回路２４は、その記録さ
れたアドレスと与えられる行アドレス３０とが一致する
か否かの判定を行う。
【０００６】図１０は、その冗長判定回路の例を示す図
である。この回路は、基本的にＮＯＲ回路の構成をと
り、置換アドレスを記憶するＰＲＯＭセルとしてのフュ
ーズｆ０，／ｆ０，ｆ１，／ｆ１と、外部からのアドレ
スがゲートに与えられるＮ型トランジスタＱ12、Ｑ13、
Ｑ14、Ｑ15とが直列に接続される。Ｐ型トランジスタＰ
10とＮ型トランジスタＱ11とは、冗長判定回路を活性化
する回路であり、冗長判定タイミング信号３４のＨレベ
ルにより活性化される。
である。この回路は、基本的にＮＯＲ回路の構成をと
り、置換アドレスを記憶するＰＲＯＭセルとしてのフュ
ーズｆ０，／ｆ０，ｆ１，／ｆ１と、外部からのアドレ
スがゲートに与えられるＮ型トランジスタＱ12、Ｑ13、
Ｑ14、Ｑ15とが直列に接続される。Ｐ型トランジスタＰ
10とＮ型トランジスタＱ11とは、冗長判定回路を活性化
する回路であり、冗長判定タイミング信号３４のＨレベ
ルにより活性化される。
【０００７】今仮に、置換アドレスが（Ａ０，Ａ１）＝
（１，１）とすると、フューズｆ０，ｆ１が溶断され
る。そこで、この回路の動作は、通常は冗長判定タイミ
ング信号３４がＬレベルにあり、トランジスタＱ11の非
導通により、出力３６はＨレベルにある。そこで、外部
からアドレス信号が与えられ、冗長判定タイミング信号
３４がＨレベルになると、外部アドレスが（Ａ０，Ａ
１）＝（１，１）の時のみ、出力３６のＨレベルが維持
され、それ以外のアドレスが与えられると図中破線で示
した様な電流パスが発生して、出力３６はＬレベルとな
る。従って、メモリセルアレイ１０を選択する信号２６
はＬレベルで選択、冗長メモリセルアレイ１２を選択す
る信号２８もＬレベルで選択状態となる。
（１，１）とすると、フューズｆ０，ｆ１が溶断され
る。そこで、この回路の動作は、通常は冗長判定タイミ
ング信号３４がＬレベルにあり、トランジスタＱ11の非
導通により、出力３６はＨレベルにある。そこで、外部
からアドレス信号が与えられ、冗長判定タイミング信号
３４がＨレベルになると、外部アドレスが（Ａ０，Ａ
１）＝（１，１）の時のみ、出力３６のＨレベルが維持
され、それ以外のアドレスが与えられると図中破線で示
した様な電流パスが発生して、出力３６はＬレベルとな
る。従って、メモリセルアレイ１０を選択する信号２６
はＬレベルで選択、冗長メモリセルアレイ１２を選択す
る信号２８もＬレベルで選択状態となる。
【０００８】
【発明が解決しようとする課題】上記した通り、冗長判
定回路２４において、フューズ等の抵抗或いは容量が大
きいＰＲＯＭ素子が、アドレス判定のクリティカルパス
に存在するので、出力３６のレベルが確定するまでの時
間が長くなる。図９に示される通り、外部からのアドレ
ス３０が置換アドレスと一致するか否かを判定した後
に、その判定信号２６，２８によりワードデコーダ・ド
ライバを選択するので、冗長判定回路２４のスピードが
遅いことは、メモリのアクセスタイムが遅くなることを
意味する。
定回路２４において、フューズ等の抵抗或いは容量が大
きいＰＲＯＭ素子が、アドレス判定のクリティカルパス
に存在するので、出力３６のレベルが確定するまでの時
間が長くなる。図９に示される通り、外部からのアドレ
ス３０が置換アドレスと一致するか否かを判定した後
に、その判定信号２６，２８によりワードデコーダ・ド
ライバを選択するので、冗長判定回路２４のスピードが
遅いことは、メモリのアクセスタイムが遅くなることを
意味する。
【０００９】更に、冗長メモリを有する場合に必須の冗
長判定回路２４は、比較すべきアドレスの本数が多くな
ると、その回路規模が大きくなる。一方、大容量化され
たメモリは、例えば複数のバンクに分割され、更に、各
バンクが複数のブロックに分割される構成をとるのが一
般的である。この様に、メモリセルアレイが複数に分割
されて、各ブロック毎に冗長メモリセルアレイが設けら
れると、冗長判定回路のアドレスの本数が少なくなり、
その規模を小さくすることができ、その動作速度を上げ
ることができる。
長判定回路２４は、比較すべきアドレスの本数が多くな
ると、その回路規模が大きくなる。一方、大容量化され
たメモリは、例えば複数のバンクに分割され、更に、各
バンクが複数のブロックに分割される構成をとるのが一
般的である。この様に、メモリセルアレイが複数に分割
されて、各ブロック毎に冗長メモリセルアレイが設けら
れると、冗長判定回路のアドレスの本数が少なくなり、
その規模を小さくすることができ、その動作速度を上げ
ることができる。
【００１０】ところが、各ブロック毎に設けられた冗長
メモリセルアレイは、対応するブロック内の不良セルと
の置換にしか利用されない。一方で、不良ビットや不良
ワード線は、常に分散して発生するものではなく、一部
のブロックに固まって発生する場合がある。また、冗長
メモリセルアレイ内にも不良ビットや不良ワード線が発
生することもある。
メモリセルアレイは、対応するブロック内の不良セルと
の置換にしか利用されない。一方で、不良ビットや不良
ワード線は、常に分散して発生するものではなく、一部
のブロックに固まって発生する場合がある。また、冗長
メモリセルアレイ内にも不良ビットや不良ワード線が発
生することもある。
【００１１】その場合、小さくブロック化されたメモリ
セルアレイ毎に冗長メモリセルアレイを設けると、不良
ビットまたは不良ワードの救済確率が低下する。上記し
た通り、冗長メモリセルアレイ内に不良があると、それ
だけで救済確率が低下する。また、特定のブロック内に
不良が集中すると、冗長メモリの容量が不足し救済不能
になる。
セルアレイ毎に冗長メモリセルアレイを設けると、不良
ビットまたは不良ワードの救済確率が低下する。上記し
た通り、冗長メモリセルアレイ内に不良があると、それ
だけで救済確率が低下する。また、特定のブロック内に
不良が集中すると、冗長メモリの容量が不足し救済不能
になる。
【００１２】そこで、本発明の目的は、冗長判定の時間
を短縮することができる半導体記憶装置を提供すること
にある。
を短縮することができる半導体記憶装置を提供すること
にある。
【００１３】更に、本発明の別の目的は、冗長判定回路
を小規模化してその動作時間を短縮化すると共に冗長救
済確率を向上させることができる半導体記憶装置を提供
することにある。
を小規模化してその動作時間を短縮化すると共に冗長救
済確率を向上させることができる半導体記憶装置を提供
することにある。
【００１４】
【課題を解決するための手段】上記の目的を達成する為
に、本発明は、メモリセルアレイと冗長メモリセルアレ
イとを有し、メモリセルアレイ内の不良セルが前記冗長
メモリセルアレイ内のセルと置換される半導体記憶装置
において、前記不良セルに対応する冗長アドレスが記録
されるＰＲＯＭ回路と、起動時に前記ＰＲＯＭ回路に記
録された前記冗長アドレスのデータを保持する冗長アド
レスデータ保持回路と、前記冗長アドレスデータ保持回
路が保持するデータと外部から与えられるアドレスとを
比較判定する冗長判定回路と、前記冗長判定回路の判定
結果に応じて動作する前記メモリセルアレイ用のドライ
バ回路と、前記冗長メモリセルアレイ用のドライバ回路
とを有することを特徴とする。
に、本発明は、メモリセルアレイと冗長メモリセルアレ
イとを有し、メモリセルアレイ内の不良セルが前記冗長
メモリセルアレイ内のセルと置換される半導体記憶装置
において、前記不良セルに対応する冗長アドレスが記録
されるＰＲＯＭ回路と、起動時に前記ＰＲＯＭ回路に記
録された前記冗長アドレスのデータを保持する冗長アド
レスデータ保持回路と、前記冗長アドレスデータ保持回
路が保持するデータと外部から与えられるアドレスとを
比較判定する冗長判定回路と、前記冗長判定回路の判定
結果に応じて動作する前記メモリセルアレイ用のドライ
バ回路と、前記冗長メモリセルアレイ用のドライバ回路
とを有することを特徴とする。
【００１５】上記構成の半導体記憶装置は、冗長判定回
路に動作を遅くするＰＲＯＭ回路がないので、冗長判定
回路の高速動作が実現できる。その結果、全体のアクセ
ス時間を短くすることができる。
路に動作を遅くするＰＲＯＭ回路がないので、冗長判定
回路の高速動作が実現できる。その結果、全体のアクセ
ス時間を短くすることができる。
【００１６】更に、上記の半導体記憶装置において、前
記起動時に外部から与えられるモードレジスタセットコ
マンドに応答してラッチ信号が生成され、該ラッチ信号
に応答して、前記ＰＲＯＭ回路に記録された前記冗長ア
ドレスのデータが前記冗長アドレスデータ保持回路に保
持されることを特徴とする。
記起動時に外部から与えられるモードレジスタセットコ
マンドに応答してラッチ信号が生成され、該ラッチ信号
に応答して、前記ＰＲＯＭ回路に記録された前記冗長ア
ドレスのデータが前記冗長アドレスデータ保持回路に保
持されることを特徴とする。
【００１７】上記の目的を達成する為に、第二の発明
は、行アドレスに従って複数のメモリセルブロックに分
割された半導体記憶装置において、前記メモリセルブロ
ックは、それぞれ、メモリセルアレイと、冗長メモリセ
ルアレイと、それぞれを駆動するワードドライバとを有
し、前記メモリセルアレイ及び冗長メモリセルアレイ
が、列方向に複数に分割され、更に、外部から供給され
るアドレスが記録された冗長アドレスと対応するか否か
を判定する冗長判定回路と、前記列方向に分割されたメ
モリセルアレイ毎の冗長メモリセルへの置換の有無を示
す置換データを保持する置換データ保持回路とを有し、
前記冗長判定回路の出力と前記置換データ保持回路の出
力に応じて、前記ワードドライバが、前記列方向に分割
されたメモリセルアレイまたは冗長メモリセルアレイの
いずれかを駆動することを特徴とする。
は、行アドレスに従って複数のメモリセルブロックに分
割された半導体記憶装置において、前記メモリセルブロ
ックは、それぞれ、メモリセルアレイと、冗長メモリセ
ルアレイと、それぞれを駆動するワードドライバとを有
し、前記メモリセルアレイ及び冗長メモリセルアレイ
が、列方向に複数に分割され、更に、外部から供給され
るアドレスが記録された冗長アドレスと対応するか否か
を判定する冗長判定回路と、前記列方向に分割されたメ
モリセルアレイ毎の冗長メモリセルへの置換の有無を示
す置換データを保持する置換データ保持回路とを有し、
前記冗長判定回路の出力と前記置換データ保持回路の出
力に応じて、前記ワードドライバが、前記列方向に分割
されたメモリセルアレイまたは冗長メモリセルアレイの
いずれかを駆動することを特徴とする。
【００１８】複数のメモリセルブロックに分割されるこ
とで、冗長判定回路のアドレスの数を少なくすることが
できて、高速化を図ることができると共に、メモリセル
ブロック毎に設けられる冗長メモリセルアレイの救済確
率の低下を防止することができる。
とで、冗長判定回路のアドレスの数を少なくすることが
できて、高速化を図ることができると共に、メモリセル
ブロック毎に設けられる冗長メモリセルアレイの救済確
率の低下を防止することができる。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態の例に
ついて図面に従って説明する。しかしながら、かかる実
施の形態例が本発明の技術的範囲を限定するものではな
い。
ついて図面に従って説明する。しかしながら、かかる実
施の形態例が本発明の技術的範囲を限定するものではな
い。
【００２０】図１は、本発明の実施の形態例の半導体記
憶装置の概略回路図を示す図である。図１では、従来例
を示した図９の回路図に対応する部分には同じ引用番号
を付した。この例では、冗長セルに置換されたアドレス
を記憶するＰＲＯＭ等のメモリ４６のデータを、メモリ
の起動時に生成されるラッチ信号５２に応答して、ラッ
チ回路４８に記録する。このラッチ回路４８は、フュー
ズ等の寄生容量や寄生抵抗が高く、その動作を遅くする
原因となる記憶素子は含まれていない。そして、高速動
作可能なラッチ回路４８内のラッチデータと外部から与
えられる行アドレス３０とが、冗長判定回路５０で比較
され、一致するかいなかの判定が行われる。その判定結
果に応じて、選択信号２６，２８が生成される。
憶装置の概略回路図を示す図である。図１では、従来例
を示した図９の回路図に対応する部分には同じ引用番号
を付した。この例では、冗長セルに置換されたアドレス
を記憶するＰＲＯＭ等のメモリ４６のデータを、メモリ
の起動時に生成されるラッチ信号５２に応答して、ラッ
チ回路４８に記録する。このラッチ回路４８は、フュー
ズ等の寄生容量や寄生抵抗が高く、その動作を遅くする
原因となる記憶素子は含まれていない。そして、高速動
作可能なラッチ回路４８内のラッチデータと外部から与
えられる行アドレス３０とが、冗長判定回路５０で比較
され、一致するかいなかの判定が行われる。その判定結
果に応じて、選択信号２６，２８が生成される。
【００２１】本実施の形態例は、シンクロナスＤＲＡＭ
（ＳＤＲＡＭ）である。シンクロナスＤＲＡＭは、シス
テム側から与えられるクロック信号に同期して動作コマ
ンドやアドレス信号、入力データ等を入力し、出力デー
タを出力し、より高速動作が可能なメモリとして知られ
ている。
（ＳＤＲＡＭ）である。シンクロナスＤＲＡＭは、シス
テム側から与えられるクロック信号に同期して動作コマ
ンドやアドレス信号、入力データ等を入力し、出力デー
タを出力し、より高速動作が可能なメモリとして知られ
ている。
【００２２】一般に、ＳＤＲＡＭは、電源が立ち上がっ
た時に、システム側から与えられるクロックＣＬＫの立
ち上がりに同期して、動作モードに対応したコマンドの
組み合わせ５４がシステム側から供給される。そして、
そのコマンドの組み合わせ５４が、内蔵するコマンドデ
コーダによりデコードされて、対応する動作モードのデ
ータが、コマンドレジスタ４２に保存される。尚、動作
モードには、例えば、与えられたアドレスに対応するデ
ータのみを出力するモード、与えられたアドレス以降の
８ビットのデータを出力するモード等である。従って、
システム側からのコマンドの組み合わせによって、メモ
リの動作モードが指定され、その動作モード下でシステ
ムが与えるデータやアドレスに応じて、所定の出力動作
等を行う。
た時に、システム側から与えられるクロックＣＬＫの立
ち上がりに同期して、動作モードに対応したコマンドの
組み合わせ５４がシステム側から供給される。そして、
そのコマンドの組み合わせ５４が、内蔵するコマンドデ
コーダによりデコードされて、対応する動作モードのデ
ータが、コマンドレジスタ４２に保存される。尚、動作
モードには、例えば、与えられたアドレスに対応するデ
ータのみを出力するモード、与えられたアドレス以降の
８ビットのデータを出力するモード等である。従って、
システム側からのコマンドの組み合わせによって、メモ
リの動作モードが指定され、その動作モード下でシステ
ムが与えるデータやアドレスに応じて、所定の出力動作
等を行う。
【００２３】上記の動作モードを設定する為のコマンド
は、モードレジスタセット（ＭＲＳ）コマンドと称され
る。そこで、本実施の形態例では、電源がオンした時に
システム側から与えられるモードレジスタセットコマン
ドに応答して、ラッチ信号発生部４４がラッチ信号５２
を発生し、置換セルや置換ワード線に対応するアドレス
データがＰＲＯＭ４６からラッチ回路４８に読み込まれ
る。
は、モードレジスタセット（ＭＲＳ）コマンドと称され
る。そこで、本実施の形態例では、電源がオンした時に
システム側から与えられるモードレジスタセットコマン
ドに応答して、ラッチ信号発生部４４がラッチ信号５２
を発生し、置換セルや置換ワード線に対応するアドレス
データがＰＲＯＭ４６からラッチ回路４８に読み込まれ
る。
【００２４】図２は、上記の電源電圧が立ち上がった時
の動作を示すタイミングチャートの図である。電源の立
ち上がりに応答して、システム側からクロックＣＬＫに
同期したモードレジスタセットコマンドＭＲＳがコマン
ド５４として与えられ、所定の動作モードがコマンドレ
ジスタ４２にセットされると、ラッチ信号発生回路４４
がラッチ信号５２を発生する。
の動作を示すタイミングチャートの図である。電源の立
ち上がりに応答して、システム側からクロックＣＬＫに
同期したモードレジスタセットコマンドＭＲＳがコマン
ド５４として与えられ、所定の動作モードがコマンドレ
ジスタ４２にセットされると、ラッチ信号発生回路４４
がラッチ信号５２を発生する。
【００２５】本実施の形態例は、上記のＳＤＲＡＭに限
らず、一般的なメモリにおいても適用できる。要は、電
源が立ち上がる初期の段階で、何らかの方法でラッチ信
号５２を生成することができれば、そのラッチ信号５２
に応答して、冗長アドレスのデータが、ＰＲＯＭ４６か
らラッチ回路４８に書き込まれることができる。
らず、一般的なメモリにおいても適用できる。要は、電
源が立ち上がる初期の段階で、何らかの方法でラッチ信
号５２を生成することができれば、そのラッチ信号５２
に応答して、冗長アドレスのデータが、ＰＲＯＭ４６か
らラッチ回路４８に書き込まれることができる。
【００２６】図３は、ＰＲＯＭ４６とラッチ回路４８の
一例を示す回路図である。この例では、ＰＲＯＭ回路４
６は、グランドと電源ＶDDとの間に接続されたＰ型トラ
ンジスタＰ46とフューズ素子５６とＮ型トランジスタＱ
47を有する。両トランジスタには、ゲートにラッチ信号
５２が印加される。フューズ素子５６には、冗長アドレ
スが記憶される。また、ラッチ回路４８は、ＮＡＮＤゲ
ート５８と６０の出力と入力端子を交差接続して形成さ
れる。ＮＡＮＤゲート５８の一方の入力端子には、ＰＲ
ＯＭ回路４６の出力が接続される。また、もう一方のＮ
ＡＮＤゲート６０の一方の入力端子には、電源立ち上が
り時に発生するリセット信号６２が与えられる。
一例を示す回路図である。この例では、ＰＲＯＭ回路４
６は、グランドと電源ＶDDとの間に接続されたＰ型トラ
ンジスタＰ46とフューズ素子５６とＮ型トランジスタＱ
47を有する。両トランジスタには、ゲートにラッチ信号
５２が印加される。フューズ素子５６には、冗長アドレ
スが記憶される。また、ラッチ回路４８は、ＮＡＮＤゲ
ート５８と６０の出力と入力端子を交差接続して形成さ
れる。ＮＡＮＤゲート５８の一方の入力端子には、ＰＲ
ＯＭ回路４６の出力が接続される。また、もう一方のＮ
ＡＮＤゲート６０の一方の入力端子には、電源立ち上が
り時に発生するリセット信号６２が与えられる。
【００２７】この回路の動作は、通常状態ではラッチ信
号５２がＬレベルにあり、ＰＲＯＭ回路の出力端子ｎ４
８は、Ｐ型トランジスタＰ46の導通状態によりＨレベル
にある。そこで、電源の立ち上がり時に生成されるＨレ
ベルのラッチ信号５２により、トランジスタＱ47が導通
し、フューズ素子５６のオープン状態か短絡状態かに応
じて、出力ｎ４８のレベルはＨレベルかＬレベルかにな
る。その出力ｎ４８の論理レベルが、ラッチ回路４８に
ラッチされる。そして、そのラッチデータは、電源電圧
が低下しない限り保持される。
号５２がＬレベルにあり、ＰＲＯＭ回路の出力端子ｎ４
８は、Ｐ型トランジスタＰ46の導通状態によりＨレベル
にある。そこで、電源の立ち上がり時に生成されるＨレ
ベルのラッチ信号５２により、トランジスタＱ47が導通
し、フューズ素子５６のオープン状態か短絡状態かに応
じて、出力ｎ４８のレベルはＨレベルかＬレベルかにな
る。その出力ｎ４８の論理レベルが、ラッチ回路４８に
ラッチされる。そして、そのラッチデータは、電源電圧
が低下しない限り保持される。
【００２８】このラッチ回路は、例えばＣＭＯＳ回路で
構成される一般的なＮＡＮＤゲートを２個利用して簡単
に構成することができる。従って、ラッチ回路４８自体
による集積度の問題はそれほど大きな問題ではない。
構成される一般的なＮＡＮＤゲートを２個利用して簡単
に構成することができる。従って、ラッチ回路４８自体
による集積度の問題はそれほど大きな問題ではない。
【００２９】図４は、ＰＲＯＭ回路４６、ラッチ回路４
８及び冗長判定回路５０の例を示した図である。この図
では、冗長判定回路５０は、各アドレスビット毎に設け
られる判定回路５００，５０１と、それぞれの判定回路
の出力ｏｕｔを入力とするＯＲゲート５１０とから構成
される。インバータ５２０は、反転論理を形成する為に
設けられる。
８及び冗長判定回路５０の例を示した図である。この図
では、冗長判定回路５０は、各アドレスビット毎に設け
られる判定回路５００，５０１と、それぞれの判定回路
の出力ｏｕｔを入力とするＯＲゲート５１０とから構成
される。インバータ５２０は、反転論理を形成する為に
設けられる。
【００３０】各アドレスビットユニット１００，１０
１，１０２，１０３は、それぞれＰＲＯＭ回路４６０、
４６１と、ラッチ回路４８０，４８１を有する。これら
の回路の構成は、図３で説明した構成と同じであるの
で、同じ引用番号を付した。
１，１０２，１０３は、それぞれＰＲＯＭ回路４６０、
４６１と、ラッチ回路４８０，４８１を有する。これら
の回路の構成は、図３で説明した構成と同じであるの
で、同じ引用番号を付した。
【００３１】判定回路５００，５０１内は、ラッチ回路
からの逆相の出力信号６２０，６４０或いは６２１，６
４１によって逆相にオン・オフ制御されるＣＭＯＳスイ
ッチ６８，７０を有する。そして、それらのＣＭＯＳス
イッチ６８，７０には、外部からの行アドレス３０の正
相及び逆相信号が与えられる。６６は、インバータ回路
である。そして、フューズ素子５６に書き込まれたデー
タに応じて、ＣＭＯＳスイッチ６８，７０の一方が導通
し、導通した方のアドレス或いはその反転信号３０が出
力ｏｕｔに生成される。
からの逆相の出力信号６２０，６４０或いは６２１，６
４１によって逆相にオン・オフ制御されるＣＭＯＳスイ
ッチ６８，７０を有する。そして、それらのＣＭＯＳス
イッチ６８，７０には、外部からの行アドレス３０の正
相及び逆相信号が与えられる。６６は、インバータ回路
である。そして、フューズ素子５６に書き込まれたデー
タに応じて、ＣＭＯＳスイッチ６８，７０の一方が導通
し、導通した方のアドレス或いはその反転信号３０が出
力ｏｕｔに生成される。
【００３２】今仮に、アドレスビットユニット１００に
おいて、対応する冗長アドレスがＨレベルであり、フュ
ーズ素子５６が溶断されていたとする。その場合は、ラ
ッチ信号５２がＨレベルになっても出力ｎ４８は、Ｈレ
ベルのままである。従って、ラッチ回路４８０では、出
力６２０がＬレベル、出力６４０がＨレベルとなる。そ
の結果、ＣＭＯＳスイッチ６８が導通状態で、スイッチ
７０が非導通状態である。そこで、外部から供給される
アドレス３０が、Ｈレベルとすると、インバータ６６に
より反転されたＬレベルが、導通状態にあるスイッチ６
８を経由してアドレスビットユニット１００の出力ｏｕ
ｔをＬレベルとする。
おいて、対応する冗長アドレスがＨレベルであり、フュ
ーズ素子５６が溶断されていたとする。その場合は、ラ
ッチ信号５２がＨレベルになっても出力ｎ４８は、Ｈレ
ベルのままである。従って、ラッチ回路４８０では、出
力６２０がＬレベル、出力６４０がＨレベルとなる。そ
の結果、ＣＭＯＳスイッチ６８が導通状態で、スイッチ
７０が非導通状態である。そこで、外部から供給される
アドレス３０が、Ｈレベルとすると、インバータ６６に
より反転されたＬレベルが、導通状態にあるスイッチ６
８を経由してアドレスビットユニット１００の出力ｏｕ
ｔをＬレベルとする。
【００３３】上記の通り、全てのアドレスビットユニッ
トで、与えられたアドレスと記憶したアドレスとが一致
すると、それらの出力ｏｕｔは全てＬレベルとなる。従
って、ＯＲゲート５１０の出力は、Ｌレベルとなり、イ
バータ５２０で反転されたＨレベルの非選択信号２６が
不良ワード線ＷＬのデコーダドライバ１４に、Ｌレベル
の選択信号２８が冗長側のワードデコーダドライバ１６
に与えられる。その結果、冗長ワード線ＲＷＬが駆動さ
れ、不良ワード線ＷＬの駆動は行われない。
トで、与えられたアドレスと記憶したアドレスとが一致
すると、それらの出力ｏｕｔは全てＬレベルとなる。従
って、ＯＲゲート５１０の出力は、Ｌレベルとなり、イ
バータ５２０で反転されたＨレベルの非選択信号２６が
不良ワード線ＷＬのデコーダドライバ１４に、Ｌレベル
の選択信号２８が冗長側のワードデコーダドライバ１６
に与えられる。その結果、冗長ワード線ＲＷＬが駆動さ
れ、不良ワード線ＷＬの駆動は行われない。
【００３４】図４に示した回路から明らかな通り、ラッ
チ回路内にラッチされた冗長アドレスのデータと外部か
らの行アドレス３０とが、フューズ素子などの動作スピ
ードの障害になる素子を含まない判定回路５００、５０
１にて比較・判定される。従って、アドレス判定動作を
高速に行うことができる。冗長アドレスが記憶されたＰ
ＲＯＭ回路内のデータは、電源が立ち上がった初期の段
階で、ラッチ信号５２に応答してラッチ回路４８０，４
８１に取り込まれる。この取り込みの動作は、フューズ
素子５６を介した回路動作であるので、高速には行われ
ない。しかし、一旦ラッチ回路に置換アドレスがラッチ
されると、その後のアクセス毎のアドレスの判定動作
は、フューズ素子を経由しないので、きわめて高速に行
うことができる。特に、メモリが大容量化すると、判定
されるアドレスの本数も増加する。従って、その場合
は、各アドレスでの判定動作が高速に行われることは、
全体のアドレスの判定動作を高速に行うことができるこ
とを意味する。
チ回路内にラッチされた冗長アドレスのデータと外部か
らの行アドレス３０とが、フューズ素子などの動作スピ
ードの障害になる素子を含まない判定回路５００、５０
１にて比較・判定される。従って、アドレス判定動作を
高速に行うことができる。冗長アドレスが記憶されたＰ
ＲＯＭ回路内のデータは、電源が立ち上がった初期の段
階で、ラッチ信号５２に応答してラッチ回路４８０，４
８１に取り込まれる。この取り込みの動作は、フューズ
素子５６を介した回路動作であるので、高速には行われ
ない。しかし、一旦ラッチ回路に置換アドレスがラッチ
されると、その後のアクセス毎のアドレスの判定動作
は、フューズ素子を経由しないので、きわめて高速に行
うことができる。特に、メモリが大容量化すると、判定
されるアドレスの本数も増加する。従って、その場合
は、各アドレスでの判定動作が高速に行われることは、
全体のアドレスの判定動作を高速に行うことができるこ
とを意味する。
【００３５】［第二の実施の形態例］ところで、図４に
示した冗長判定回路は、それぞれのアドレスビットユニ
ットが高速であっても、判定すべきアドレスの本数が多
くなると、全体の判定動作は一定の遅延を伴う。例え
ば、各アドレスビットユニットでのスキューの問題など
が原因である。更に、アドレスの本数が増加すること
は、図４に示された冗長判定回路の規模も大きくなるこ
とを意味する。
示した冗長判定回路は、それぞれのアドレスビットユニ
ットが高速であっても、判定すべきアドレスの本数が多
くなると、全体の判定動作は一定の遅延を伴う。例え
ば、各アドレスビットユニットでのスキューの問題など
が原因である。更に、アドレスの本数が増加すること
は、図４に示された冗長判定回路の規模も大きくなるこ
とを意味する。
【００３６】図５は、大容量の半導体記憶装置のメモリ
セルバンク、メモリセルブロックの分割例を示す図であ
る。この例では、メモリ７００は、８個のメモリセルバ
ンクＢａｎｋ１〜８に分割される。そして、それぞれの
メモリバンクは、図示される通り、更に４つのメモリセ
ルブロックＢｌｏｃｋ０〜３に分割される。各メモリセ
ルブロックＢｌｏｃｋは、図１で示した如く、メモリセ
ルアレイＭＣ、ワードデコーダドライバＷＤ、センスア
ンプＳＡ、冗長メモリセルＲＭＣ、冗長ワードデコーダ
ドライバＲＷＤ、冗長判定回路ＲＤを有する。
セルバンク、メモリセルブロックの分割例を示す図であ
る。この例では、メモリ７００は、８個のメモリセルバ
ンクＢａｎｋ１〜８に分割される。そして、それぞれの
メモリバンクは、図示される通り、更に４つのメモリセ
ルブロックＢｌｏｃｋ０〜３に分割される。各メモリセ
ルブロックＢｌｏｃｋは、図１で示した如く、メモリセ
ルアレイＭＣ、ワードデコーダドライバＷＤ、センスア
ンプＳＡ、冗長メモリセルＲＭＣ、冗長ワードデコーダ
ドライバＲＷＤ、冗長判定回路ＲＤを有する。
【００３７】各メモリセルブロックＢｌｏｃｋでの動作
は、図１で説明した通り、外部から供給されるアドレス
を冗長判定回路ＲＤにて記憶した冗長アドレスと比較
し、冗長メモリへの置換対象の不良メモリセルをアクセ
スしているか否かの判定を行う。従って、各メモリセル
ブロックＢｌｏｃｋに設けた冗長メモリセルＲＭＣは、
対応するメモリセルブロック内のメモリセルアレイＭＣ
の不良セル或いは不良ワード線を救済する為に利用され
る。即ち、例えば、メモリセルブロックＢｌｏｃｋ０の
冗長メモリセルアレイＲＭＣが、メモリセルブロックＢ
ｌｏｃｋ０以外のブロック内のメモリセルアレイの不良
セル或いは不良ワード線と置換されることはない。
は、図１で説明した通り、外部から供給されるアドレス
を冗長判定回路ＲＤにて記憶した冗長アドレスと比較
し、冗長メモリへの置換対象の不良メモリセルをアクセ
スしているか否かの判定を行う。従って、各メモリセル
ブロックＢｌｏｃｋに設けた冗長メモリセルＲＭＣは、
対応するメモリセルブロック内のメモリセルアレイＭＣ
の不良セル或いは不良ワード線を救済する為に利用され
る。即ち、例えば、メモリセルブロックＢｌｏｃｋ０の
冗長メモリセルアレイＲＭＣが、メモリセルブロックＢ
ｌｏｃｋ０以外のブロック内のメモリセルアレイの不良
セル或いは不良ワード線と置換されることはない。
【００３８】大容量のメモリの場合は、図５に示される
通り、メモリセルアレイを複数に分割することにより、
各メモリセルブロックに対応するアドレスの本数を少な
くすることができる。それに伴い、冗長判定回路ＲＤで
は、比較対照のアドレスの本数が少なくなるので、冗長
判定回路ＲＤの規模を小さくして、高速動作を実現でき
る。
通り、メモリセルアレイを複数に分割することにより、
各メモリセルブロックに対応するアドレスの本数を少な
くすることができる。それに伴い、冗長判定回路ＲＤで
は、比較対照のアドレスの本数が少なくなるので、冗長
判定回路ＲＤの規模を小さくして、高速動作を実現でき
る。
【００３９】ところが、メモリセルアレイを細分化する
と、冗長メモリセルアレイによる不良救済確率が低下す
る問題を招く。即ち、第一に、細分化に伴い、各メモリ
セルブロックに設けられる冗長メモリセルアレイも小容
量になり、冗長メモリセルアレイに不良が発生すると、
そのメモリセルブロック内での不良セルまたは不良ワー
ド線を救済できる確率が低下する。
と、冗長メモリセルアレイによる不良救済確率が低下す
る問題を招く。即ち、第一に、細分化に伴い、各メモリ
セルブロックに設けられる冗長メモリセルアレイも小容
量になり、冗長メモリセルアレイに不良が発生すると、
そのメモリセルブロック内での不良セルまたは不良ワー
ド線を救済できる確率が低下する。
【００４０】第二に、不良セル或いは不良ワード線の発
生は、全てのメモリセルブロックに分散して発生するも
のではなく、あるメモリセルブロックに集中する場合が
ある。その場合は、そのメモリセルブロックに属する冗
長メモリセルアレイでは、全ての不良セルを救済するこ
とができなくなる。
生は、全てのメモリセルブロックに分散して発生するも
のではなく、あるメモリセルブロックに集中する場合が
ある。その場合は、そのメモリセルブロックに属する冗
長メモリセルアレイでは、全ての不良セルを救済するこ
とができなくなる。
【００４１】そこで、本実施の形態例では、例えば１６
ビット出力の様に複数ビットを同時に出力する構成の場
合に、コラム方向でメモリセルアレイ、冗長メモリセル
アレイを分割して、冗長メモリセルアレイによる不良セ
ルの救済確率を向上させる。
ビット出力の様に複数ビットを同時に出力する構成の場
合に、コラム方向でメモリセルアレイ、冗長メモリセル
アレイを分割して、冗長メモリセルアレイによる不良セ
ルの救済確率を向上させる。
【００４２】図６は、かかるコラム方向で分割した半導
体記憶装置の１つのメモリセルブロックの構成を示す図
である。対応する部分には、図１と同じ引用番号を付し
た。この例では、出力ＤＱが例えば１６ビットの出力端
子を有する。その１６ビットは、８ビットが左側のセン
スアンプ２０Ｌ側から選択され、残りの８ビットが右側
のセンスアンプ２０Ｒ側から選択される。この分割は、
例えば下位ビットは左側から、上位ビットは右側からと
いう論理構成で行われる。或いは、奇数ビットは左側か
ら、偶数ビットは右側からという論理構成で分割され
る。
体記憶装置の１つのメモリセルブロックの構成を示す図
である。対応する部分には、図１と同じ引用番号を付し
た。この例では、出力ＤＱが例えば１６ビットの出力端
子を有する。その１６ビットは、８ビットが左側のセン
スアンプ２０Ｌ側から選択され、残りの８ビットが右側
のセンスアンプ２０Ｒ側から選択される。この分割は、
例えば下位ビットは左側から、上位ビットは右側からと
いう論理構成で行われる。或いは、奇数ビットは左側か
ら、偶数ビットは右側からという論理構成で分割され
る。
【００４３】今、仮に下位ビットＤＱ０〜７と、上位ビ
ットＤＱ８〜１５で分割されるとする。メモリセルアレ
イは、下位ビットに対応する左側１０Ｌと上位ビットに
対応する右側１０Ｒとに分割される。同様に、冗長メモ
リセルアレイも、左側１２Ｌと右側１２Ｒとに分割され
る。そして、例えば、左側のメモリセルアレイ１０Ｌ内
のワード線ＷＬＬ０に不良があると、そのワード線ＷＬ
Ｌ０が左側の冗長セルアレイ１２Ｌ内の冗長ワード線Ｒ
ＷＬＬと置換される。その場合は、下位ビットについて
冗長メモリセルアレイと置換したことを示すデータが、
ＰＲＯＭ７１に記録される。もちろん、対応するアドレ
スは、アドレス用のＰＲＯＭ４６に記録される。
ットＤＱ８〜１５で分割されるとする。メモリセルアレ
イは、下位ビットに対応する左側１０Ｌと上位ビットに
対応する右側１０Ｒとに分割される。同様に、冗長メモ
リセルアレイも、左側１２Ｌと右側１２Ｒとに分割され
る。そして、例えば、左側のメモリセルアレイ１０Ｌ内
のワード線ＷＬＬ０に不良があると、そのワード線ＷＬ
Ｌ０が左側の冗長セルアレイ１２Ｌ内の冗長ワード線Ｒ
ＷＬＬと置換される。その場合は、下位ビットについて
冗長メモリセルアレイと置換したことを示すデータが、
ＰＲＯＭ７１に記録される。もちろん、対応するアドレ
スは、アドレス用のＰＲＯＭ４６に記録される。
【００４４】更に、右側のメモリセルアレイ１０Ｒ内の
ワード線ＷＬＲ０に不良がない場合は、冗長セルアレイ
１２Ｒとの置換は行われない。従って、上位ビットの置
換は行われていないことを示すデータが、ＰＲＯＭ７３
に記録される。通常は、フューズ素子の溶断が行われな
いことで、その記録が行われる。
ワード線ＷＬＲ０に不良がない場合は、冗長セルアレイ
１２Ｒとの置換は行われない。従って、上位ビットの置
換は行われていないことを示すデータが、ＰＲＯＭ７３
に記録される。通常は、フューズ素子の溶断が行われな
いことで、その記録が行われる。
【００４５】一方、右側のメモリセルアレイ１０Ｒ内の
ワード線ＷＬＲｎに不良がある場合であって、右側の冗
長メモリセルアレイ１２Ｒに不良がない場合は、不良ワ
ード線ＷＬＲｎが冗長メモリセルアレイ１２Ｒ内のワー
ド線ＲＷＬＲと置換される。その場合は、対応するアド
レスがアドレスＰＲＯＭ４６内に記録されると共に、上
位ビット側を冗長セルに置換したことを示すデータがＰ
ＲＯＭ７３に記録される。この場合は、通常、フューズ
素子が溶断される。
ワード線ＷＬＲｎに不良がある場合であって、右側の冗
長メモリセルアレイ１２Ｒに不良がない場合は、不良ワ
ード線ＷＬＲｎが冗長メモリセルアレイ１２Ｒ内のワー
ド線ＲＷＬＲと置換される。その場合は、対応するアド
レスがアドレスＰＲＯＭ４６内に記録されると共に、上
位ビット側を冗長セルに置換したことを示すデータがＰ
ＲＯＭ７３に記録される。この場合は、通常、フューズ
素子が溶断される。
【００４６】そして、各ＰＲＯＭ内に記録されたデータ
は、電源の立ち上がり時に発生する、ラッチ信号５２に
より対応するラッチ回路４８，７２，７４に転送され
る。そして、外部から供給される行アドレスが、ラッチ
回路４８に記録された冗長アドレスと一致するか否かの
判定が冗長判定回路５０で行われる。冗長アドレスと一
致するとその出力７９が、例えばＬレベルになる。更
に、下位側のビットが冗長メモリセルに置き換えられた
か否かのデータが、ラッチ回路７２から出力７７Ｌに出
力される。同様に、上位側のビットが冗長メモリセルに
置き換えられたか否かのデータが、ラッチ回路７４から
出力７７Ｒに出力される。冗長セルに置き換えられる場
合は、両出力７７Ｌ、７７Ｒはそれぞれ、Ｌレベルの出
力になる。
は、電源の立ち上がり時に発生する、ラッチ信号５２に
より対応するラッチ回路４８，７２，７４に転送され
る。そして、外部から供給される行アドレスが、ラッチ
回路４８に記録された冗長アドレスと一致するか否かの
判定が冗長判定回路５０で行われる。冗長アドレスと一
致するとその出力７９が、例えばＬレベルになる。更
に、下位側のビットが冗長メモリセルに置き換えられた
か否かのデータが、ラッチ回路７２から出力７７Ｌに出
力される。同様に、上位側のビットが冗長メモリセルに
置き換えられたか否かのデータが、ラッチ回路７４から
出力７７Ｒに出力される。冗長セルに置き換えられる場
合は、両出力７７Ｌ、７７Ｒはそれぞれ、Ｌレベルの出
力になる。
【００４７】そして、冗長判定回路５０の出力７９と、
上記それぞれの出力７７Ｌと７７Ｒとが、下位ビット冗
長選択ゲート７５及び上位ビット冗長選択ゲート７６と
に与えられる。アドレスが冗長アドレスと一致し、下位
ビットの冗長セルへの切換が指示される場合は、出力７
９と出力７７Ｌが共にＬレベルとなり、ＯＲゲートの出
力７８ＬもＬレベルとなり、左側のワードドライバ１４
Ｌに冗長側の駆動が指示される。アドレスが冗長アドレ
スと一致し、上位ビットの冗長切換が指示されていない
場合は、出力７９がＬレベルであっても出力７７ＲはＨ
レベルであり、ＯＲゲート７６の出力７８Ｒは、Ｈレベ
ルとなる。Ｈレベルの出力７８Ｒにより、右側のワード
ドライバ１４Ｒは、冗長セルへの切換を禁止される。
上記それぞれの出力７７Ｌと７７Ｒとが、下位ビット冗
長選択ゲート７５及び上位ビット冗長選択ゲート７６と
に与えられる。アドレスが冗長アドレスと一致し、下位
ビットの冗長セルへの切換が指示される場合は、出力７
９と出力７７Ｌが共にＬレベルとなり、ＯＲゲートの出
力７８ＬもＬレベルとなり、左側のワードドライバ１４
Ｌに冗長側の駆動が指示される。アドレスが冗長アドレ
スと一致し、上位ビットの冗長切換が指示されていない
場合は、出力７９がＬレベルであっても出力７７ＲはＨ
レベルであり、ＯＲゲート７６の出力７８Ｒは、Ｈレベ
ルとなる。Ｈレベルの出力７８Ｒにより、右側のワード
ドライバ１４Ｒは、冗長セルへの切換を禁止される。
【００４８】この様に、メモリセルアレイをコラム方向
（図６では左右方向）で分割し、それぞれの冗長セルへ
の切換の有無をＰＲＯＭに記録しておいて、冗長判定回
路の出力と例えば論理和をとることにより、分割された
コラム毎に冗長セルへの切換を行うことができる。従っ
て、上記した冗長効率の低下をある程度緩和することが
できる。
（図６では左右方向）で分割し、それぞれの冗長セルへ
の切換の有無をＰＲＯＭに記録しておいて、冗長判定回
路の出力と例えば論理和をとることにより、分割された
コラム毎に冗長セルへの切換を行うことができる。従っ
て、上記した冗長効率の低下をある程度緩和することが
できる。
【００４９】図７は、図６のＰＲＯＭ、ラッチ回路、冗
長判定回路、及び上位・下位ビット冗長選択ゲートの詳
細回路の例を示す図である。アドレス用のＰＲＯＭ回
路、ラッチ回路、及び冗長判定回路は、図４で示した回
路と同様であり、アドレスビットユニット１００，１０
２... 内に、それぞれＰＲＯＭ５６、ラッチ回路５８，
６０，冗長判定回路５００が設けられる。
長判定回路、及び上位・下位ビット冗長選択ゲートの詳
細回路の例を示す図である。アドレス用のＰＲＯＭ回
路、ラッチ回路、及び冗長判定回路は、図４で示した回
路と同様であり、アドレスビットユニット１００，１０
２... 内に、それぞれＰＲＯＭ５６、ラッチ回路５８，
６０，冗長判定回路５００が設けられる。
【００５０】また、下位ビットまたは上位ビットの置換
を記録したＰＲＯＭ回路７１，７３及びラッチ回路５
８，６０は、下位側ユニット８４と上位側ユニット８２
内にそれぞれ設けられる。冗長アドレス及び下位ビット
または上位ビット置換データは、ラッチ信号５２によ
り、それぞれ対応するラッチ回路にラッチされる。そし
て、冗長判定回路の出力７９と、下位側ユニット８４の
出力７７Ｌとが、ＯＲゲート７６に与えられ、アドレス
が一致し、下位側の置換が記録されている場合は、出力
７８ＬがＬレベルになる。同様に、アドレスが一致し、
上位側の置換が記録されている場合は、出力７８ＲがＬ
レベルになる。
を記録したＰＲＯＭ回路７１，７３及びラッチ回路５
８，６０は、下位側ユニット８４と上位側ユニット８２
内にそれぞれ設けられる。冗長アドレス及び下位ビット
または上位ビット置換データは、ラッチ信号５２によ
り、それぞれ対応するラッチ回路にラッチされる。そし
て、冗長判定回路の出力７９と、下位側ユニット８４の
出力７７Ｌとが、ＯＲゲート７６に与えられ、アドレス
が一致し、下位側の置換が記録されている場合は、出力
７８ＬがＬレベルになる。同様に、アドレスが一致し、
上位側の置換が記録されている場合は、出力７８ＲがＬ
レベルになる。
【００５１】図８は、出力ビットの論理マップを示す図
である。上記した通り、出力ビットは、上位、下位ビッ
トで分割されてもよく、または偶数と奇数ビットで分割
されてもよい。分割される論理に応じて、メモリセルア
レイ及び冗長メモリセルアレイとが図６の様に分割され
る。
である。上記した通り、出力ビットは、上位、下位ビッ
トで分割されてもよく、または偶数と奇数ビットで分割
されてもよい。分割される論理に応じて、メモリセルア
レイ及び冗長メモリセルアレイとが図６の様に分割され
る。
【００５２】図６，７で示した第二の実施の形態例で
は、冗長アドレスと上位ビットまたは下位ビットの置換
を示すデータとが、ＰＲＯＭ回路に記録され、それを一
旦内部のラッチ回路にラッチしていた。しかしながら、
本実施の形態例はそれに限定されず、従来の如くＰＲＯ
Ｍ回路のデータをそのままラッチせずに使用しても、冗
長効率を向上させることができる。
は、冗長アドレスと上位ビットまたは下位ビットの置換
を示すデータとが、ＰＲＯＭ回路に記録され、それを一
旦内部のラッチ回路にラッチしていた。しかしながら、
本実施の形態例はそれに限定されず、従来の如くＰＲＯ
Ｍ回路のデータをそのままラッチせずに使用しても、冗
長効率を向上させることができる。
【００５３】但し、第一の実施の形態例で示した、ＰＲ
ＯＭで記憶されるデータを内部ラッチ回路に転送してお
くことで、冗長判定回路の動作を高速にすることができ
る。更に、第二の実施の形態例で示した通り、メモリセ
ルアレイを行アドレスに従って分割することで、冗長判
定回路の規模を小さくしてより高速性を増すことがで
き、しかも、列アドレス側でメモリセルアレイを分割す
ることでそれに伴う冗長効率の低下を防止することがで
きる。
ＯＭで記憶されるデータを内部ラッチ回路に転送してお
くことで、冗長判定回路の動作を高速にすることができ
る。更に、第二の実施の形態例で示した通り、メモリセ
ルアレイを行アドレスに従って分割することで、冗長判
定回路の規模を小さくしてより高速性を増すことがで
き、しかも、列アドレス側でメモリセルアレイを分割す
ることでそれに伴う冗長効率の低下を防止することがで
きる。
【００５４】
【発明の効果】以上説明した通り、本発明によれば、冗
長判定を行うクリティカルパス内にフューズ素子などの
ＰＲＯＭ素子を配置することがないので、高抵抗のＰＲ
ＯＭ素子による冗長判定回路の動作が遅くなることはな
く、全体のアクセス時間を短くすることができる。
長判定を行うクリティカルパス内にフューズ素子などの
ＰＲＯＭ素子を配置することがないので、高抵抗のＰＲ
ＯＭ素子による冗長判定回路の動作が遅くなることはな
く、全体のアクセス時間を短くすることができる。
【００５５】更に、メモリセルアレイをアドレス方向の
分割に加えて、出力ビット方向での分割も行うことで、
冗長判定回路の高速化と高い冗長効率とを同時に満たす
ことができる。
分割に加えて、出力ビット方向での分割も行うことで、
冗長判定回路の高速化と高い冗長効率とを同時に満たす
ことができる。
【図１】本発明の実施の形態例の半導体記憶装置の概略
回路図を示す図である。
回路図を示す図である。
【図２】電源電圧が立ち上がった時の動作を示すタイミ
ングチャートの図である。
ングチャートの図である。
【図３】ＰＲＯＭとラッチ回路の一例を示す回路図であ
る。
る。
【図４】ＰＲＯＭ回路、ラッチ回路及び冗長判定回路の
例を示した図である。
例を示した図である。
【図５】大容量の半導体記憶装置のメモリセルバンク、
メモリセルブロックの分割例を示す図である。
メモリセルブロックの分割例を示す図である。
【図６】コラム方向で分割した半導体記憶装置の１つの
メモリセルブロックの構成を示す図である。
メモリセルブロックの構成を示す図である。
【図７】ＰＲＯＭ、ラッチ回路、冗長判定回路、及び上
位・下位ビット冗長選択ゲートの詳細回路の例を示す図
である。
位・下位ビット冗長選択ゲートの詳細回路の例を示す図
である。
【図８】出力ビットの論理マップを示す図である。
【図９】従来の冗長メモリを有するメモリの概略構成を
示す図である。
示す図である。
【図１０】冗長判定回路の例を示す図である。
１０ メモリセルアレイ １２ 冗長メモリセルアレイ １４ 行ワードドライバ １６ 冗長メモリセルアレイ用の行ワードドライ
バ ５０ 冗長判定回路 ４８ 冗長アドレス保持回路、ラッチ回路 ４６ ＰＲＯＭ回路
バ ５０ 冗長判定回路 ４８ 冗長アドレス保持回路、ラッチ回路 ４６ ＰＲＯＭ回路
Claims (7)
- 【請求項１】内部状態を示すデータが記録されるＰＲＯ
Ｍ素子と、 起動時に前記ＰＲＯＭ素子が保持するデータを保持する
データ保持回路とを有することを特徴とする半導体集積
回路。 - 【請求項２】請求項１において、 半導体集積回路が起動する時に、外部から与えられる起
動信号に応答して生成されるラッチ信号により、前記Ｐ
ＲＯＭ素子が保持するデータが前記データ保持回路に保
持されることを特徴とする半導体集積回路。 - 【請求項３】メモリセルアレイと冗長メモリセルアレイ
とを有し、メモリセルアレイ内の不良セルが前記冗長メ
モリセルアレイ内のセルと置換される半導体記憶装置に
おいて、 前記不良セルに対応する冗長アドレスが記録されるＰＲ
ＯＭ回路と、 起動時に前記ＰＲＯＭ回路に記録された前記冗長アドレ
スのデータを保持する冗長アドレスデータ保持回路と、 前記冗長アドレスデータ保持回路が保持するデータと外
部から与えられるアドレスとを比較判定する冗長判定回
路と、 前記冗長判定回路の判定結果に応じて動作する前記メモ
リセルアレイ用のドライバ回路と、前記冗長メモリセル
アレイ用のドライバ回路とを有することを特徴とする半
導体記憶装置。 - 【請求項４】請求項１において、 前記起動時に外部から与えられるモードレジスタセット
コマンドに応答してラッチ信号が生成され、該ラッチ信
号に応答して、前記ＰＲＯＭ回路に記録された前記冗長
アドレスのデータが前記冗長アドレスデータ保持回路に
保持されることを特徴とする半導体記憶装置。 - 【請求項５】行アドレスに従って複数のメモリセルブロ
ックに分割された半導体記憶装置において、 前記メモリセルブロックは、それぞれ、 メモリセルアレイと、冗長メモリセルアレイと、それぞ
れを駆動するワードドライバとを有し、前記メモリセル
アレイ及び冗長メモリセルアレイが、列方向に複数に分
割され、 更に、外部から供給されるアドレスが記録された冗長ア
ドレスと対応するか否かを判定する冗長判定回路と、 前記列方向に分割されたメモリセルアレイ毎の冗長メモ
リセルへの置換の有無を示す置換データを保持する置換
データ保持回路とを有し、 前記冗長判定回路の出力と前記置換データ保持回路の出
力に応じて、前記ワードドライバが、前記列方向に分割
されたメモリセルアレイまたは冗長メモリセルアレイの
いずれかを駆動することを特徴とする半導体記憶装置。 - 【請求項６】請求項５において、 更に、前記冗長アドレスが記録されるＰＲＯＭ回路と、
起動時に前記ＰＲＯＭ回路内の冗長アドレスのデータを
保持する冗長アドレスデータ保持回路とを有し、前記冗
長判定回路は、外部から与えられるアドレスと前記冗長
アドレスデータ保持回路が保持する冗長アドレスデータ
とに応じて、該外部アドレスが冗長メモリセルへの置換
すべきアドレスか否かを判定することを特徴とする半導
体記憶装置。 - 【請求項７】請求項５において、 更に、前記置換データ保持回路が、前記置換データが記
録されるＰＲＯＭ回路と、起動時に前記ＰＲＯＭ回路内
の置換データを保持する置換データ保持内部回路とを有
することを特徴とする半導体記憶装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9141368A JPH10334689A (ja) | 1997-05-30 | 1997-05-30 | 半導体記憶装置 |
| EP97309160A EP0881571B1 (en) | 1997-05-30 | 1997-11-13 | Semiconductor memory device with redundancy |
| EP01126502A EP1191543A3 (en) | 1997-05-30 | 1997-11-13 | Semiconductor memory device |
| DE69718896T DE69718896T2 (de) | 1997-05-30 | 1997-11-13 | Halbleiterspeicheranordnung mit Redundanz |
| US08/978,374 US5930183A (en) | 1997-05-30 | 1997-11-25 | Semiconductor memory device |
| TW086119922A TW363188B (en) | 1997-05-30 | 1997-12-29 | Semiconductor memory device |
| KR1019970076590A KR19980086474A (ko) | 1997-05-30 | 1997-12-29 | 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9141368A JPH10334689A (ja) | 1997-05-30 | 1997-05-30 | 半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001283383A Division JP2002140896A (ja) | 2001-09-18 | 2001-09-18 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10334689A true JPH10334689A (ja) | 1998-12-18 |
Family
ID=15290368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9141368A Pending JPH10334689A (ja) | 1997-05-30 | 1997-05-30 | 半導体記憶装置 |
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| Country | Link |
|---|---|
| US (1) | US5930183A (ja) |
| EP (2) | EP0881571B1 (ja) |
| JP (1) | JPH10334689A (ja) |
| KR (1) | KR19980086474A (ja) |
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| TW (1) | TW363188B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7565518B2 (en) | 2003-02-13 | 2009-07-21 | Fujitsu Microelectronics Limited | Semiconductor device and method of controlling the semiconductor device |
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1997
- 1997-05-30 JP JP9141368A patent/JPH10334689A/ja active Pending
- 1997-11-13 EP EP97309160A patent/EP0881571B1/en not_active Expired - Lifetime
- 1997-11-13 DE DE69718896T patent/DE69718896T2/de not_active Expired - Lifetime
- 1997-11-13 EP EP01126502A patent/EP1191543A3/en not_active Withdrawn
- 1997-11-25 US US08/978,374 patent/US5930183A/en not_active Expired - Lifetime
- 1997-12-29 KR KR1019970076590A patent/KR19980086474A/ko not_active Application Discontinuation
- 1997-12-29 TW TW086119922A patent/TW363188B/zh active
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|---|---|---|---|
| A02 | Decision of refusal |
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