JP2000113696A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Abstract
(57)【要約】
【課題】 ロー系救済に用いられるヒューズ数を低減す
ることにより、ヒューズ切断に要する時間を大幅に短縮
し、かつデータ入出力を高速化する。 【解決手段】 メインワード線ＭＷＬｊを救済する場
合、そのメインワード線ＭＷＬｊに接続される救済用信
号記憶回路１０のヒューズは切断されており、メインワ
ード線ＭＷＬｊが活性化してもコモン配線ＣＳの電位が
変動なく、コントロール回路１１は、Ｉ／Ｏスイッチ９
をＯＦＦ、冗長用Ｉ／Ｏスイッチ９ａをＯＮし、冗長用
ローカルＩ／Ｏ線７ａとメインＩ／Ｏ線８とを接続させ
る。マット選択信号ＭＳｊが入力された場合、メモリマ
ット２ａのメインワード線ＭＷＬｊと冗長用メモリマッ
ト２ｂの冗長用メインワード線ＲＭＷＬｊとは救済の有
無にかかわらずに両方が活性化され、救済判定を待たず
にメインワード線の活性化が行えることになる。
ることにより、ヒューズ切断に要する時間を大幅に短縮
し、かつデータ入出力を高速化する。 【解決手段】 メインワード線ＭＷＬｊを救済する場
合、そのメインワード線ＭＷＬｊに接続される救済用信
号記憶回路１０のヒューズは切断されており、メインワ
ード線ＭＷＬｊが活性化してもコモン配線ＣＳの電位が
変動なく、コントロール回路１１は、Ｉ／Ｏスイッチ９
をＯＦＦ、冗長用Ｉ／Ｏスイッチ９ａをＯＮし、冗長用
ローカルＩ／Ｏ線７ａとメインＩ／Ｏ線８とを接続させ
る。マット選択信号ＭＳｊが入力された場合、メモリマ
ット２ａのメインワード線ＭＷＬｊと冗長用メモリマッ
ト２ｂの冗長用メインワード線ＲＭＷＬｊとは救済の有
無にかかわらずに両方が活性化され、救済判定を待たず
にメインワード線の活性化が行えることになる。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリセルまたは
ラインの欠陥救済技術に関し、特に、階層形ワード線
（ＤＷＤ：Ｄｉｖｉｄｅｄ Ｗｏｒｄ Ｄｒｉｖｅｒ）
構成における欠陥救済の時間短縮化に適用して有効な技
術に関するものである。
ラインの欠陥救済技術に関し、特に、階層形ワード線
（ＤＷＤ：Ｄｉｖｉｄｅｄ Ｗｏｒｄ Ｄｒｉｖｅｒ）
構成における欠陥救済の時間短縮化に適用して有効な技
術に関するものである。
【０００２】
【従来の技術】本発明者が検討したところによれば、た
とえば、大容量のＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｍｄ
ｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などにおける階層
形ワード線構成は、１本のワード線を行方向に複数のサ
ブワード線に分割し、複数行のワード線が１組の相補の
関係にあるようなメインワード線によって制御する階層
構造が用いられる。
とえば、大容量のＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｍｄ
ｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などにおける階層
形ワード線構成は、１本のワード線を行方向に複数のサ
ブワード線に分割し、複数行のワード線が１組の相補の
関係にあるようなメインワード線によって制御する階層
構造が用いられる。
【０００３】この階層形ワード線構成の半導体集積回路
装置においては、あるメモリマット内の不良ワードを、
そのメモリマット内だけでなく、他のメモリマットの救
済ワード線を用いて救済する、いわゆる、ロー系ａｎｙ
ｔｏ ａｎｙ救済方式が用いられており、救済判定に
マット選択アドレスをからませることにより、メモリマ
ットによらず救済が可能となり、高救済効率を得ること
ができる。
装置においては、あるメモリマット内の不良ワードを、
そのメモリマット内だけでなく、他のメモリマットの救
済ワード線を用いて救済する、いわゆる、ロー系ａｎｙ
ｔｏ ａｎｙ救済方式が用いられており、救済判定に
マット選択アドレスをからませることにより、メモリマ
ットによらず救済が可能となり、高救済効率を得ること
ができる。
【０００４】なお、この種の半導体集積回路装置につい
て詳しく述べてある例としては、株式会社培風館、１９
９４年１１月５日発行「アドバンスト エレクトロニク
スＩ−９ 超ＬＳＩメモリ」伊藤清男（著）、Ｐ１５８
〜Ｐ１６０があり、この文献には、階層形ワード線構成
のＤＲＡＭなどが記載されている。
て詳しく述べてある例としては、株式会社培風館、１９
９４年１１月５日発行「アドバンスト エレクトロニク
スＩ−９ 超ＬＳＩメモリ」伊藤清男（著）、Ｐ１５８
〜Ｐ１６０があり、この文献には、階層形ワード線構成
のＤＲＡＭなどが記載されている。
【０００５】
【発明が解決しようとする課題】ところが、上記のよう
な半導体集積回路装置における救済技術では、次のよう
な問題点があることが本発明者により見い出された。
な半導体集積回路装置における救済技術では、次のよう
な問題点があることが本発明者により見い出された。
【０００６】すなわち、ロー系ａｎｙ ｔｏ ａｎｙ救
済方式では、救済判定にバイナリーコードを用いている
ために救済時に比較アドレス分のヒューズを切断する必
要があり、救済セット数が増加すれば、それに伴い切断
本数が増加してしまい、半導体チップのレイアウト面積
が大きくなり、高集積化が困難となる。
済方式では、救済判定にバイナリーコードを用いている
ために救済時に比較アドレス分のヒューズを切断する必
要があり、救済セット数が増加すれば、それに伴い切断
本数が増加してしまい、半導体チップのレイアウト面積
が大きくなり、高集積化が困難となる。
【０００７】また、救済判定にマット選択アドレスが用
いられていることから救済判定を行っている間、たとえ
ば、シェアード、ビット線イコライズなどのメモリマッ
トの活性化ができず、／ＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓ
ｓ Ｓｔｒｏｂｅ）アクセス時間高速化の妨げとなって
いるという問題がある。
いられていることから救済判定を行っている間、たとえ
ば、シェアード、ビット線イコライズなどのメモリマッ
トの活性化ができず、／ＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓ
ｓ Ｓｔｒｏｂｅ）アクセス時間高速化の妨げとなって
いるという問題がある。
【０００８】本発明の目的は、ロー系救済に用いられる
ヒューズ数を低減することにより、ヒューズ切断に要す
る時間を大幅に短縮し、かつデータ入出力を高速化する
ことのできる半導体集積回路装置を提供することにあ
る。
ヒューズ数を低減することにより、ヒューズ切断に要す
る時間を大幅に短縮し、かつデータ入出力を高速化する
ことのできる半導体集積回路装置を提供することにあ
る。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１１】すなわち、本発明の半導体集積回路装置
は、階層形ワード線構成のメモリマットと、階層形ワー
ド線構造の冗長用メモリマットと、該メモリマットのメ
インワード線毎に設けられ、当該メインワード線毎の救
済の有無を記憶する救済用信号記憶手段と、該メモリマ
ットのローカルＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）線
および冗長用メモリマットの冗長用ローカルＩ／Ｏ線の
それぞれに設けられ、切り換え制御信号に基づいてロー
カルＩ／Ｏ線とメインＩ／Ｏ線との接続制御、または冗
長用ローカルＩ／Ｏ線とメインＩ／Ｏ線との接続制御を
行う切り換え手段と、該救済用信号記憶手段から出力さ
れる救済信号と救済されるメインワード線が一致した際
に、冗長用ローカルＩ／Ｏ線とメインＩ／Ｏ線とを接続
させ、ローカルＩ／Ｏ線とメインＩ／Ｏ線とが非接続と
なる切り換え制御信号を切り換え手段に出力する救済制
御手段とを備えたものである。
は、階層形ワード線構成のメモリマットと、階層形ワー
ド線構造の冗長用メモリマットと、該メモリマットのメ
インワード線毎に設けられ、当該メインワード線毎の救
済の有無を記憶する救済用信号記憶手段と、該メモリマ
ットのローカルＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）線
および冗長用メモリマットの冗長用ローカルＩ／Ｏ線の
それぞれに設けられ、切り換え制御信号に基づいてロー
カルＩ／Ｏ線とメインＩ／Ｏ線との接続制御、または冗
長用ローカルＩ／Ｏ線とメインＩ／Ｏ線との接続制御を
行う切り換え手段と、該救済用信号記憶手段から出力さ
れる救済信号と救済されるメインワード線が一致した際
に、冗長用ローカルＩ／Ｏ線とメインＩ／Ｏ線とを接続
させ、ローカルＩ／Ｏ線とメインＩ／Ｏ線とが非接続と
なる切り換え制御信号を切り換え手段に出力する救済制
御手段とを備えたものである。
【００１２】また、本発明の半導体集積回路装置は、前
記救済用信号記憶手段が、メインワード線毎に２以上設
けられ、１本のメインワード線に対して２以上の救済を
行うものである。
記救済用信号記憶手段が、メインワード線毎に２以上設
けられ、１本のメインワード線に対して２以上の救済を
行うものである。
【００１３】さらに、本発明の半導体集積回路装置は、
前記冗長用メモリマットの冗長用メインワード線のみを
リフレッシュする冗長用リフレッシュカウンタを設けた
ものである。
前記冗長用メモリマットの冗長用メインワード線のみを
リフレッシュする冗長用リフレッシュカウンタを設けた
ものである。
【００１４】以上のことにより、冗長用メモリマットの
メインワード線と通常のメモリマットのメインワード線
との両方を救済の有無に関わらず活性化させ、切り換え
手段により切り換えを行うので、データを破壊すること
なく高速にデータ転送を行うことができる。
メインワード線と通常のメモリマットのメインワード線
との両方を救済の有無に関わらず活性化させ、切り換え
手段により切り換えを行うので、データを破壊すること
なく高速にデータ転送を行うことができる。
【００１５】また、メインワード線毎に救済用信号記憶
手段を設けるだけなので救済を行う回路構成を簡単にす
ることができるので、半導体チップのレアウト面積を小
面積化することができる。
手段を設けるだけなので救済を行う回路構成を簡単にす
ることができるので、半導体チップのレアウト面積を小
面積化することができる。
【００１６】さらに、１本のメインワード線を救済する
のに、１本のフューズを切断するだけでよいため、フュ
ーズの切断時間の短縮が可能となる。
のに、１本のフューズを切断するだけでよいため、フュ
ーズの切断時間の短縮が可能となる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１８】図１は、本発明の一実施の形態によるメモ
リに設けられた救済回路およびその周辺部におけるレイ
アウトの説明図、図２は、本発明の一実施の形態による
救済回路に設けられた救済用信号記憶回路の回路図であ
る。
リに設けられた救済回路およびその周辺部におけるレイ
アウトの説明図、図２は、本発明の一実施の形態による
救済回路に設けられた救済用信号記憶回路の回路図であ
る。
【００１９】本実施の形態において、ＤＲＡＭであるメ
モリ（半導体集積回路装置）１は、メインワード線によ
って共通制御が行われ、該メインワード線を多分割化し
てサブワード線とした階層形ワード線構成となってい
る。
モリ（半導体集積回路装置）１は、メインワード線によ
って共通制御が行われ、該メインワード線を多分割化し
てサブワード線とした階層形ワード線構成となってい
る。
【００２０】メモリ１には、記憶の最小単位であるメモ
リセルが規則正しくアレイ状に並べられたメモリアレイ
２が設けられている。また、メモリアレイ２は、所定単
位のメモリ容量で分割された複数のメモリマット２ａな
らびに冗長用メモリマット２ｂから構成されている。
リセルが規則正しくアレイ状に並べられたメモリアレイ
２が設けられている。また、メモリアレイ２は、所定単
位のメモリ容量で分割された複数のメモリマット２ａな
らびに冗長用メモリマット２ｂから構成されている。
【００２１】それぞれのメモリマット２ａには、センス
アンプ３が接続されており、冗長用メモリマット２ｂに
は、冗長用センスアンプ３ａが接続されている。センス
アンプ３は、メモリマット２ａのセル読み出し信号を増
幅する。同じく冗長用センスアンプ３ａは、冗長用メモ
リマット２ｂのセル読み出し信号を増幅する。センスア
ンプ３、冗長用センスアンプ３ａには、列デコーダが接
続されており、この列デコーダ４は、該メモリマット２
ａの内、列方向のビット線を選択する。
アンプ３が接続されており、冗長用メモリマット２ｂに
は、冗長用センスアンプ３ａが接続されている。センス
アンプ３は、メモリマット２ａのセル読み出し信号を増
幅する。同じく冗長用センスアンプ３ａは、冗長用メモ
リマット２ｂのセル読み出し信号を増幅する。センスア
ンプ３、冗長用センスアンプ３ａには、列デコーダが接
続されており、この列デコーダ４は、該メモリマット２
ａの内、列方向のビット線を選択する。
【００２２】メモリマット２ａには、メインワードドラ
イバ５が接続されており、冗長用メモリマット２ｂに
は、冗長用メインワードドライバ５ａが接続されてい
る。メインワードドライバ５は、プリデコーダのプリデ
コード信号などに基づいて、一方の端部が接続されたメ
インワード線ＭＷＬを駆動し、冗長用メインワードドラ
イバ５ａは、同じくプリデコーダのプリデコード信号な
どに基づいて、冗長用メインワード線ＲＭＷＬを駆動す
る。
イバ５が接続されており、冗長用メモリマット２ｂに
は、冗長用メインワードドライバ５ａが接続されてい
る。メインワードドライバ５は、プリデコーダのプリデ
コード信号などに基づいて、一方の端部が接続されたメ
インワード線ＭＷＬを駆動し、冗長用メインワードドラ
イバ５ａは、同じくプリデコーダのプリデコード信号な
どに基づいて、冗長用メインワード線ＲＭＷＬを駆動す
る。
【００２３】メモリマット２ａの領域には、サブワード
ドライバ６が設けられており、冗長用メモリマット２ｂ
の領域には、冗長用サブワードドライバ６ａが設けられ
いる。サブワードドライバ６は、メインワードドライバ
５、サブワード線選択信号に基づいてサブワード線を駆
動する。冗長用サブワードドライバ６ａは、冗長用メイ
ンワードドライバ５ａ、冗長用サブワード線選択信号に
基づいて冗長用のサブワード線を駆動する。
ドライバ６が設けられており、冗長用メモリマット２ｂ
の領域には、冗長用サブワードドライバ６ａが設けられ
いる。サブワードドライバ６は、メインワードドライバ
５、サブワード線選択信号に基づいてサブワード線を駆
動する。冗長用サブワードドライバ６ａは、冗長用メイ
ンワードドライバ５ａ、冗長用サブワード線選択信号に
基づいて冗長用のサブワード線を駆動する。
【００２４】また、センスアンプ３の領域には、メイン
ワード線ＭＷＬと同じ方向に形成されたローカルＩ／Ｏ
線７ならびにＩ／Ｏスイッチ（切り換え手段）９が設け
られている。冗長用センスアンプ３ａの領域には、冗長
用ローカルＩ／Ｏ線７ａおよび冗長用Ｉ／Ｏスイッチ
（切り換え手段）９ａが設けられている。
ワード線ＭＷＬと同じ方向に形成されたローカルＩ／Ｏ
線７ならびにＩ／Ｏスイッチ（切り換え手段）９が設け
られている。冗長用センスアンプ３ａの領域には、冗長
用ローカルＩ／Ｏ線７ａおよび冗長用Ｉ／Ｏスイッチ
（切り換え手段）９ａが設けられている。
【００２５】これらローカルＩ／Ｏ線７、冗長用ローカ
ルＩ／Ｏ線７ａは、メインＩ／Ｏ線８が階層化されたも
のであり、サブワードドライバ６および冗長用サブワー
ドドライバ６ａの上方にビット線と同方向に形成されて
いる。
ルＩ／Ｏ線７ａは、メインＩ／Ｏ線８が階層化されたも
のであり、サブワードドライバ６および冗長用サブワー
ドドライバ６ａの上方にビット線と同方向に形成されて
いる。
【００２６】また、Ｉ／Ｏスイッチ９は、メインＩ／Ｏ
線８とローカルＩ／Ｏ線７との接続制御を行い、冗長用
Ｉ／Ｏスイッチ９ａは、メインＩ／Ｏ線８と冗長用ロー
カルＩ／Ｏ線７ａとの接続制御を行う。
線８とローカルＩ／Ｏ線７との接続制御を行い、冗長用
Ｉ／Ｏスイッチ９ａは、メインＩ／Ｏ線８と冗長用ロー
カルＩ／Ｏ線７ａとの接続制御を行う。
【００２７】このメインＩ／Ｏ線８には、メインアンプ
が接続されており、メインアンプは、出力バッファおよ
び入力バッファを介した入出力データの増幅を行う。
が接続されており、メインアンプは、出力バッファおよ
び入力バッファを介した入出力データの増幅を行う。
【００２８】各々のメモリマット２ａにおけるメインワ
ード線ＭＷＬの他方の端部には、救済用信号記憶回路
（救済用信号記憶手段）１０がそれぞれ接続されてお
り、この救済用信号記憶回路１０により任意のメインワ
ード線ＭＷＬの救済設定を行う。
ード線ＭＷＬの他方の端部には、救済用信号記憶回路
（救済用信号記憶手段）１０がそれぞれ接続されてお
り、この救済用信号記憶回路１０により任意のメインワ
ード線ＭＷＬの救済設定を行う。
【００２９】また、Ｉ／Ｏスイッチ９、冗長用Ｉ／Ｏス
イッチ９ａには、コントロール回路（救済制御手段）１
１が接続されており、このコントロール回路１１は、Ｉ
／Ｏスイッチ９、冗長用Ｉ／Ｏスイッチ９ａのＯＮ／Ｏ
ＦＦ制御などを行う。このコントロール回路１１には、
個々のメモリマット２ａに接続された救済用信号記憶回
路１０が共通接続されたコモン配線ＣＳによって接続さ
れている。そして、これら冗長用Ｉ／Ｏスイッチ９ａ、
救済用信号記憶回路１０、コントロール回路１１により
救済回路が構成されている。
イッチ９ａには、コントロール回路（救済制御手段）１
１が接続されており、このコントロール回路１１は、Ｉ
／Ｏスイッチ９、冗長用Ｉ／Ｏスイッチ９ａのＯＮ／Ｏ
ＦＦ制御などを行う。このコントロール回路１１には、
個々のメモリマット２ａに接続された救済用信号記憶回
路１０が共通接続されたコモン配線ＣＳによって接続さ
れている。そして、これら冗長用Ｉ／Ｏスイッチ９ａ、
救済用信号記憶回路１０、コントロール回路１１により
救済回路が構成されている。
【００３０】さらに、メモリ１には、冗長用リフレッシ
ュカウンタが設けられており、冗長用メモリマット２ｂ
における冗長用メインワード線ＲＭＷＬのリフレッシュ
を行う。
ュカウンタが設けられており、冗長用メモリマット２ｂ
における冗長用メインワード線ＲＭＷＬのリフレッシュ
を行う。
【００３１】この冗長用リフレッシュカウンタを設ける
ことにより、メインワード線ＭＷＬと冗長用メインワー
ド線ＲＭＷＬとを同時にではなく、順次リフレッシュす
ることができるのでメモリ１の消費電力を低減すること
ができる。
ことにより、メインワード線ＭＷＬと冗長用メインワー
ド線ＲＭＷＬとを同時にではなく、順次リフレッシュす
ることができるのでメモリ１の消費電力を低減すること
ができる。
【００３２】また、メモリ１には、その他に、たとえ
ば、アドレスバッファ、クロック発生回路、ラッチ回
路、リフレッシュカウンタ、データ入力バッファ、なら
びにデータ出力バッファなどの一般的な周辺回路によっ
て構成されている。
ば、アドレスバッファ、クロック発生回路、ラッチ回
路、リフレッシュカウンタ、データ入力バッファ、なら
びにデータ出力バッファなどの一般的な周辺回路によっ
て構成されている。
【００３３】アドレスバッファは、入力された行、列方
向のアドレス信号に基づいて、それぞれの内部アドレス
信号を発生させて出力する。クロック発生回路は、ラッ
チ回路、冗長用リフレッシュカウンタやリフレッシュカ
ウンタなどに所定の周波数のクロック信号を供給する。
向のアドレス信号に基づいて、それぞれの内部アドレス
信号を発生させて出力する。クロック発生回路は、ラッ
チ回路、冗長用リフレッシュカウンタやリフレッシュカ
ウンタなどに所定の周波数のクロック信号を供給する。
【００３４】ラッチ回路は、行、列方向のアドレス信号
をラッチする。リフレッシュカウンタは、リフレッシュ
周期のカウントを行う。入力バッファは、入力データを
所定のタイミングにより取り込み、出力バッファは、出
力データを所定のタイミングによって出力する。
をラッチする。リフレッシュカウンタは、リフレッシュ
周期のカウントを行う。入力バッファは、入力データを
所定のタイミングにより取り込み、出力バッファは、出
力データを所定のタイミングによって出力する。
【００３５】救済用信号記憶回路１０は、図２に示すよ
うに、ヒューズＦ１〜ＦｎおよびスイッチＳＷ１〜ＳＷ
ｎによって構成されいる。ヒューズＦ１〜Ｆｎの一方の
接続部には、コモン配線ＣＳを介し、ラッチＲが接続さ
れており、このラッチＲは、特に制約はないが、予め動
作電圧などの電源ＶＣＬによりプリチャージされてい
る。
うに、ヒューズＦ１〜ＦｎおよびスイッチＳＷ１〜ＳＷ
ｎによって構成されいる。ヒューズＦ１〜Ｆｎの一方の
接続部には、コモン配線ＣＳを介し、ラッチＲが接続さ
れており、このラッチＲは、特に制約はないが、予め動
作電圧などの電源ＶＣＬによりプリチャージされてい
る。
【００３６】また、ヒューズＦ１〜Ｆｎの一方の接続部
は共通接続されており、このコモン配線ＣＳが、コント
ロール回路１１（図１）と接続されている。ヒューズＦ
１〜Ｆｎの他方の接続部には、スイッチＳＷ１〜ＳＷｎ
の一方の接続部がそれぞれ接続されており、スイッチＳ
Ｗ１〜ＳＷｎの他方の接続部には、基準電位であるグラ
ンド電位ＶＳＳが接続されている。
は共通接続されており、このコモン配線ＣＳが、コント
ロール回路１１（図１）と接続されている。ヒューズＦ
１〜Ｆｎの他方の接続部には、スイッチＳＷ１〜ＳＷｎ
の一方の接続部がそれぞれ接続されており、スイッチＳ
Ｗ１〜ＳＷｎの他方の接続部には、基準電位であるグラ
ンド電位ＶＳＳが接続されている。
【００３７】また、スイッチＳＷ１〜ＳＷｎのＯＮ／Ｏ
ＦＦ制御が行われる制御部には、前述したメインワード
線ＭＷＬ０〜ＭＷＬｎの他方の端部が接続されており、
任意のメインワード線ＭＷＬ０〜ＭＷＬｎが活性化した
場合に、その活性化したメインワード線に接続されてい
るスイッチがＯＮとなる。
ＦＦ制御が行われる制御部には、前述したメインワード
線ＭＷＬ０〜ＭＷＬｎの他方の端部が接続されており、
任意のメインワード線ＭＷＬ０〜ＭＷＬｎが活性化した
場合に、その活性化したメインワード線に接続されてい
るスイッチがＯＮとなる。
【００３８】次に、本実施の形態の作用について説明す
る。
る。
【００３９】まず、予め救済テストを行い、不良に該当
するメインワード線に接続されている任意のヒューズＦ
１〜Ｆｎのいずれかをレーザ溶断などにより切断し、ど
のメインワード線を救済するかを記憶させる。
するメインワード線に接続されている任意のヒューズＦ
１〜Ｆｎのいずれかをレーザ溶断などにより切断し、ど
のメインワード線を救済するかを記憶させる。
【００４０】また、メモリマット２ａのメインワード線
ＭＷＬおよび冗長用メモリマット２ｂにおける冗長用メ
インワード線ＲＭＷＬは、救済の有無に関わらず同時に
活性化される。
ＭＷＬおよび冗長用メモリマット２ｂにおける冗長用メ
インワード線ＲＭＷＬは、救済の有無に関わらず同時に
活性化される。
【００４１】たとえば、マット選択信号ＭＳｊが入力さ
れた場合、このマット選択信号ＭＳｊによって活性化さ
れるメモリマット２ａのメインワード線ＭＷＬｊならび
に冗長用メモリマット２ｂの冗長用メインワード線ＲＭ
ＷＬｊの両方が活性化される。これにより、救済判定を
待たずにメインワード線の活性化が行えることになる。
れた場合、このマット選択信号ＭＳｊによって活性化さ
れるメモリマット２ａのメインワード線ＭＷＬｊならび
に冗長用メモリマット２ｂの冗長用メインワード線ＲＭ
ＷＬｊの両方が活性化される。これにより、救済判定を
待たずにメインワード線の活性化が行えることになる。
【００４２】メインワード線ＭＷＬ２が救済される場合
には、該メインワード線ＭＷＬ２に接続されている救済
用信号記憶回路１０のヒューズＦ２が切断されており、
メインワード線ＭＷＬ２が活性化した場合には、スイッ
チＳＷ２がＯＮとなるがラッチＲの電圧はプリチャージ
のままとなる。
には、該メインワード線ＭＷＬ２に接続されている救済
用信号記憶回路１０のヒューズＦ２が切断されており、
メインワード線ＭＷＬ２が活性化した場合には、スイッ
チＳＷ２がＯＮとなるがラッチＲの電圧はプリチャージ
のままとなる。
【００４３】そのプリチャージ電圧は、コモン配線ＣＳ
を介してコントロール回路１１に入力される。コントロ
ール回路１１は、コモン配線ＣＳを介して入力された信
号からメインワード線ＭＷＬ２が救済されたと判断し、
メモリマット２ａにおけるＩ／Ｏスイッチ９をＯＦＦ
し、冗長用Ｉ／Ｏスイッチ９ａをＯＮするように切り換
え制御信号を出力して制御を行い、冗長用ローカルＩ／
Ｏ線７ａとメインＩ／Ｏ線８とを接続させる。
を介してコントロール回路１１に入力される。コントロ
ール回路１１は、コモン配線ＣＳを介して入力された信
号からメインワード線ＭＷＬ２が救済されたと判断し、
メモリマット２ａにおけるＩ／Ｏスイッチ９をＯＦＦ
し、冗長用Ｉ／Ｏスイッチ９ａをＯＮするように切り換
え制御信号を出力して制御を行い、冗長用ローカルＩ／
Ｏ線７ａとメインＩ／Ｏ線８とを接続させる。
【００４４】これにより、本実施の形態１によれば、冗
長用メインワード線ＲＭＷＬと通常のメインワード線Ｍ
ＷＬとの両方を救済の有無に関わらず活性化させ、Ｉ／
Ｏスイッチ９，９ａにより通常のメモリマット２ａと冗
長用メモリマット２ｂとの切り換えを行うので、データ
を破壊することなく高速にデータ転送を行うことができ
る。
長用メインワード線ＲＭＷＬと通常のメインワード線Ｍ
ＷＬとの両方を救済の有無に関わらず活性化させ、Ｉ／
Ｏスイッチ９，９ａにより通常のメモリマット２ａと冗
長用メモリマット２ｂとの切り換えを行うので、データ
を破壊することなく高速にデータ転送を行うことができ
る。
【００４５】また、１本のメインワード線に１個のヒュ
ーズを設けるだけなので、救済用信号記憶回路１０のヒ
ューズ数を大幅に少なくでき、半導体チップのレアウト
面積を小面積化することができる。
ーズを設けるだけなので、救済用信号記憶回路１０のヒ
ューズ数を大幅に少なくでき、半導体チップのレアウト
面積を小面積化することができる。
【００４６】さらに、本実施の形態では、１つのメモリ
マットに対して１本のメインワード線の救済を行う場合
について記載したが、１つのメモリマットに対して複数
の救済用信号記憶回路を設けてもよい。
マットに対して１本のメインワード線の救済を行う場合
について記載したが、１つのメモリマットに対して複数
の救済用信号記憶回路を設けてもよい。
【００４７】たとえば、図３に示すように、それぞれの
メモリマット２ａに対して２つの並列接続された救済用
信号記憶回路１０，１０ａと、これら救済用信号記憶回
路１０、１０ａから出力される信号に基づいてデータの
入出力制御を行うコントロール回路１１，１１ａを設け
る。
メモリマット２ａに対して２つの並列接続された救済用
信号記憶回路１０，１０ａと、これら救済用信号記憶回
路１０、１０ａから出力される信号に基づいてデータの
入出力制御を行うコントロール回路１１，１１ａを設け
る。
【００４８】これにより、１本のメインワード線に対し
て２以上の救済を行うことが可能となり、救済効率を向
上することができる。
て２以上の救済を行うことが可能となり、救済効率を向
上することができる。
【００４９】また、救済用信号記憶回路１０は、図４に
示すように、ヒューズＦ１〜Ｆｎと、スイッチＳＷ１〜
ＳＷｎとの接続順序が入れ替わった構成であってもよ
い。あるいは、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏ
ｒｙ）などの半導体メモリや酸化膜、ゲート膜破壊など
のヒューズ以外の半導体素子によって構成してもよい。
示すように、ヒューズＦ１〜Ｆｎと、スイッチＳＷ１〜
ＳＷｎとの接続順序が入れ替わった構成であってもよ
い。あるいは、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏ
ｒｙ）などの半導体メモリや酸化膜、ゲート膜破壊など
のヒューズ以外の半導体素子によって構成してもよい。
【００５０】たとえば、アンチヒューズとして、図５お
よび図６に示すように、コンデンサＣ１〜Ｃｎをヒュー
ズの代わりとして用いてもよい。この場合には、高電圧
を印加することによって任意のコンデンサを切断させ
る。
よび図６に示すように、コンデンサＣ１〜Ｃｎをヒュー
ズの代わりとして用いてもよい。この場合には、高電圧
を印加することによって任意のコンデンサを切断させ
る。
【００５１】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００５２】また、本実施の形態では、救済用信号記憶
回路１０を、メインワード線遠端に配置しているが、メ
インワードドライバ部内でもよく、メインワードドライ
バとメモリマットの間に配置してもよい。
回路１０を、メインワード線遠端に配置しているが、メ
インワードドライバ部内でもよく、メインワードドライ
バとメモリマットの間に配置してもよい。
【００５３】さらに、本実施の形態においてはメインワ
ード線のみにフューズを設けているが、本要旨を逸脱し
ない限り通常のフューズ構成との組み合わせをとっても
よい。
ード線のみにフューズを設けているが、本要旨を逸脱し
ない限り通常のフューズ構成との組み合わせをとっても
よい。
【００５４】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５５】（１）本発明によれば、冗長用メモリマッ
トのメインワード線と通常のメモリマットのメインワー
ド線との両方を救済の有無に関わらず活性化させ、切り
換え手段によりデータの切り換えを行うので、データを
破壊することなく高速にデータ転送を行うことができ
る。
トのメインワード線と通常のメモリマットのメインワー
ド線との両方を救済の有無に関わらず活性化させ、切り
換え手段によりデータの切り換えを行うので、データを
破壊することなく高速にデータ転送を行うことができ
る。
【００５６】（２）また、本発明では、メインワード線
毎に救済用信号記憶手段を設けるだけなので、救済を行
う回路構成を簡単にでき、半導体チップのレアウト面積
を小面積化でき、かつ消費電力を低減することができ
る。
毎に救済用信号記憶手段を設けるだけなので、救済を行
う回路構成を簡単にでき、半導体チップのレアウト面積
を小面積化でき、かつ消費電力を低減することができ
る。
【００５７】（３）さらに、本発明においては、１本の
メインワード線を救済するのに１個のフューズ切断のみ
でよく、救済時間の大幅な低減が可能となる。
メインワード線を救済するのに１個のフューズ切断のみ
でよく、救済時間の大幅な低減が可能となる。
【００５８】（４）また、本発明によれば、冗長用リフ
レッシュカウンタにより、メインワード線と冗長用のメ
インワード線とを順次リフレッシュすることができるの
で半導体集積回路装置の消費電力を低減することができ
る。
レッシュカウンタにより、メインワード線と冗長用のメ
インワード線とを順次リフレッシュすることができるの
で半導体集積回路装置の消費電力を低減することができ
る。
【図１】本発明の一実施の形態によるメモリに設けられ
た救済回路およびその周辺部におけるレイアウトの説明
図である。
た救済回路およびその周辺部におけるレイアウトの説明
図である。
【図２】本発明の一実施の形態による救済回路に設けら
れた救済用信号記憶回路の回路図である。
れた救済用信号記憶回路の回路図である。
【図３】本発明の他の実施の形態によるメモリに設けら
れた救済回路およびその周辺部におけるレイアウトの説
明図である。
れた救済回路およびその周辺部におけるレイアウトの説
明図である。
【図４】本発明の他の実施の形態による救済回路に設け
られた救済用信号記憶回路の回路図である。
られた救済用信号記憶回路の回路図である。
【図５】本発明の他の実施の形態によるアンチヒューズ
により構成した救済用信号記憶回路の一例である。
により構成した救済用信号記憶回路の一例である。
【図６】本発明の他の実施の形態によるアンチヒューズ
により構成した救済用信号記憶回路の他の例である。
により構成した救済用信号記憶回路の他の例である。
１ メモリ（半導体集積回路装置） ２ メモリアレイ ２ａ メモリマット ２ｂ 冗長用メモリマット ３ センスアンプ ３ａ 冗長用センスアンプ ４ 列デコーダ ５ メインワードドライバ ５ａ 冗長用メインワードドライバ ６ サブワードドライバ ６ａ 冗長用サブワードドライバ ７ ローカルＩ／Ｏ線 ７ａ 冗長用ローカルＩ／Ｏ線 ８ メインＩ／Ｏ線 ９ Ｉ／Ｏスイッチ（切り換え手段） ９ａ 冗長用Ｉ／Ｏスイッチ（切り換え手段） １０，１０ａ 救済用信号記憶回路（救済用信号記憶手
段） １１，１１ａ コントロール回路（救済制御手段） ＭＷＬ メインワード線 ＲＭＷＬ 冗長用メインワード線 Ｆ１〜Ｆｎ ヒューズ Ｒ ラッチ ＳＷ１〜ＳＷｎ スイッチ ＣＳ コモン配線 Ｃ１〜Ｃｎ コンデンサ
段） １１，１１ａ コントロール回路（救済制御手段） ＭＷＬ メインワード線 ＲＭＷＬ 冗長用メインワード線 Ｆ１〜Ｆｎ ヒューズ Ｒ ラッチ ＳＷ１〜ＳＷｎ スイッチ ＣＳ コモン配線 Ｃ１〜Ｃｎ コンデンサ
Claims (3)
- 【請求項１】 階層形ワード線構成のメモリマットと、 階層形ワード線構造の冗長用メモリマットと、 前記メモリマットのメインワード線毎に設けられ、前記
メインワード線毎の救済の有無を記憶する救済用信号記
憶手段と、 前記メモリマットのローカルＩ／Ｏ線および前記冗長用
メモリマットの冗長用ローカルＩ／Ｏ線のそれぞれに設
けられ、切り換え制御信号に基づいて、ローカルＩ／Ｏ
線とメインＩ／Ｏ線との接続制御、または冗長用ローカ
ルＩ／Ｏ線とメインＩ／Ｏ線との接続制御を行う切り換
え手段と、 前記救済用信号記憶手段から出力される救済信号と救済
される前記メインワード線が一致した際に、前記冗長用
ローカルＩ／Ｏ線と前記メインＩ／Ｏ線とを接続させ、
前記ローカルＩ／Ｏ線と前記メインＩ／Ｏ線とが非接続
となる切り換え制御信号を前記切り換え手段に出力する
救済制御手段とを備えたことを特徴とする半導体集積回
路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、前記救済用信号記憶手段が、前記メインワード線
毎に２以上設けられ、１本の前記メインワード線に対し
て２以上の救済を行うことを特徴とする半導体集積回路
装置。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置において、前記冗長用メモリマットの冗長用メイン
ワード線のみをリフレッシュする冗長用リフレッシュカ
ウンタを設けたことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10284455A JP2000113696A (ja) | 1998-10-06 | 1998-10-06 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10284455A JP2000113696A (ja) | 1998-10-06 | 1998-10-06 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000113696A true JP2000113696A (ja) | 2000-04-21 |
Family
ID=17678770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10284455A Pending JP2000113696A (ja) | 1998-10-06 | 1998-10-06 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000113696A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000357396A (ja) * | 1999-05-12 | 2000-12-26 | Stmicroelectronics Srl | 不揮発性メモリ装置 |
| JP2002124096A (ja) * | 2000-10-13 | 2002-04-26 | Nec Corp | 半導体記憶装置及びその試験方法 |
| JP2004259338A (ja) * | 2003-02-25 | 2004-09-16 | Hitachi Ltd | 半導体集積回路装置 |
| JP2005339674A (ja) * | 2004-05-27 | 2005-12-08 | Hitachi Ltd | 半導体記憶装置 |
| JP2009187641A (ja) * | 2008-02-08 | 2009-08-20 | Elpida Memory Inc | 半導体記憶装置及びその制御方法、並びに不良アドレスの救済可否判定方法 |
-
1998
- 1998-10-06 JP JP10284455A patent/JP2000113696A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000357396A (ja) * | 1999-05-12 | 2000-12-26 | Stmicroelectronics Srl | 不揮発性メモリ装置 |
| JP2002124096A (ja) * | 2000-10-13 | 2002-04-26 | Nec Corp | 半導体記憶装置及びその試験方法 |
| JP2004259338A (ja) * | 2003-02-25 | 2004-09-16 | Hitachi Ltd | 半導体集積回路装置 |
| JP2005339674A (ja) * | 2004-05-27 | 2005-12-08 | Hitachi Ltd | 半導体記憶装置 |
| JP2009187641A (ja) * | 2008-02-08 | 2009-08-20 | Elpida Memory Inc | 半導体記憶装置及びその制御方法、並びに不良アドレスの救済可否判定方法 |
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