JP2005339674A - 半導体記憶装置 - Google Patents

Abstract

【課題】 ワード線を駆動する際の信頼性を向上させ、欠陥救済によるアクセス遅延を少なくすることが可能な半導体記憶装置を提供する。
【解決手段】 正規メモリマット（Ｎｏｒｍａｌ ＭＡＴ）のサブワード線ＳＷＬと冗長メモリマット（Ｒｅｄｕｎｄａｎt ＭＡＴ）のサブワード線ＳＷＬＲの多重選択等を防止するため、正規メモリマットよりも冗長メモリマットの起動を遅らせ、この起動の遅れを補償するため、冗長メモリマットにおけるシェアード回路の削減やビット線ＢＬＲＴ／Ｂ長の短縮を行い、ビット線ＢＬＲＴ／Ｂの読み出し時間ΔＲＴの短縮や信号量ΔＲの増加を図り、正規メモリマットと同じセンスアンプの活性化タイミングＳＡＥを用いることができるようにする。
【選択図】 図６

Description

本発明は、半導体記憶装置に関し、特に、冗長用のメモリアレイを含めて高速動作を必要とするダイナミックＲＡＭなどの半導体記憶装置に適用して有効な技術に関するものである。

本発明者が検討したところによれば、メモリの欠陥救済技術に関しては、以下のような技術が考えられる。

例えば、ワード線の欠陥救済を行う際の動作方式として、アドレスを判別し、その判別後にデコードを行い、正規のワード線か冗長用のワード線かを立ち上げる方式が挙げられる。しかしながら、本方式では、アドレス判別に伴い動作速度の低下が生じる。そこで、この対策として、例えば、特許文献１または特許文献２に示すような技術が挙げられる。

例えば、特許文献１には、冗長用のメモリアレイから読み出しを行う際にアクセス時間の遅延を少なくすることが可能なメモリ装置が示されている。すなわち、このメモリ装置の動作は、正規のメモリアレイ内のワード線と冗長用のメモリアレイ内の冗長ワード線とを同時に立ち上げ、それぞれの読み出しデータがセンスアンプに到達する間に、救済または非救済を判別し、その判別結果に応じたセンスアンプのデータを選択してデータバスに出力するというものである。このメモリ装置は、とりわけスタティックＲＡＭ（ＳＲＡＭ）に適用して有益なものになる。

また、例えば、特許文献２には、消費電力及び回路面積を顕著に増大させることなく、欠陥救済によるアクセス遅延を少なくするメモリ装置が示されている。すなわち、このメモリ装置の動作は、非救済時には、正規のワード線のみを立ち上げ、その読み出しデータをスイッチを介してセンスアンプに接続するが、救済時には、正規のワード線に加えてそれと異なるメモリマットに設けられた冗長ワード線を立ち上げ、冗長ワード線の読み出しデータのみを別のスイッチを介して前記センスアンプに接続するというものである。なお、このメモリ装置は、とりわけダイナミックＲＡＭ（ＤＲＡＭ）に適用して有益なものになる。
特開平２−２１５００号公報 特開平４−３４５９９８号公報

ところで、前記のようなメモリの欠陥救済技術について、本発明者が検討した結果、以下のようなことが明らかとなった。

例えば、特許文献１に示したような動作方式では、欠陥救済によるアクセス時間の遅延は生じないが、常に正規のワード線と冗長用のワード線の両方を立ち上げることになるため、消費電力の増加や、欠陥を備えたワード線を立ち上げることによる不具合の誘発などが懸念される。

また、特許文献２に示したような動作方式では、前述したのと同様に、救済時に欠陥を備えたワード線を立ち上げるという問題に加えて、救済時にアクセス時間が遅延する可能性が考えられる。

さらに、メモリの高速化が進んでくると、特許文献１または２のいずれの場合においても、救済または非救済を判別するタイミングおよびその回路方式によって、正規のワード線と冗長用のワード線の誤選択などが発生する可能性が考えられる。

そこで、本発明の目的は、欠陥救済によるアクセス遅延を少なくすることが可能な半導体記憶装置を提供することにある。

また、本発明の他の目的は、欠陥救済の有無に関わらずワード線を駆動する際の信頼性を向上し、なおかつ欠陥救済によるアクセス遅延を少なくすることが可能な半導体記憶装置を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明による半導体記憶装置は、第１のワード線と第１のビット線とメモリセルを含むメモリマットと、第２のワード線と第２のビット線とメモリセルを含み、メモリマット内の欠陥を救済する冗長メモリマットと、第１のビット線の信号を増幅する第１のセンスアンプを含み、メモリマットに隣接して設けられた第１のセンスアンプ領域と、第２のビット線の信号を増幅する第２のセンスアンプを含み、冗長メモリマットに隣接して設けられた第２のセンスアンプ領域とを有するものであり、第２のセンスアンプは、メモリマットとの間で共有して用いられず、第２のセンスアンプ領域には、シェアード回路が設けられていないものとなっている。

すなわち、冗長メモリマットのセンスアンプを共有アンプとしないことで、冗長メモリマットは、正規のメモリマットから独立した構成となっている。そして、冗長メモリマットのセンスアンプからシェアード回路を省くことで、第２のビット線の容量を低減することができ、冗長メモリマットにおけるデータの読み出し速度を早めることが可能になる。

また、本発明による半導体記憶装置は、第１のワード線と第１のビット線とメモリセルを含むメモリマットと、第２のワード線と第２のビット線とメモリセルを含み、メモリマット内の欠陥を救済する冗長メモリマットとを有し、第２のビット線は、第１のビット線に比べて短いものとなっている。

これによって、冗長メモリマットの第２のビット線に対する読み出し信号量を増加させることができ、冗長メモリマットにおけるデータの読み出し速度を早めることが可能になる。なお、前述したシェアード回路の省略とこの第２のビット線の短縮を併用することで、より一層、読み出し速度を早めることが可能となる。

また、本発明による半導体記憶装置は、第１のワード線と第１のビット線とメモリセルを含むメモリマットと、第２のワード線と第２のビット線とメモリセルを含み、メモリマット内の欠陥を第１のワード線と第２のワード線を置き換えることによって救済する冗長メモリマットと、第１のビット線の信号を増幅する第１のセンスアンプを含み、メモリマットに隣接して設けられた第１のセンスアンプ領域と、第２のビット線の信号を増幅する第２のセンスアンプを含み、冗長メモリマットに隣接して設けられた第２のセンスアンプ領域と、外部入力アドレスと予め設定した救済アドレスとを比較することで救済有無を判定する回路と、この判定する回路の結果が救済無の場合にメモリマットの起動を開始する第１の起動信号と、判定する回路の結果が救済有の場合に冗長メモリマットの起動を開始する第２の起動信号とを有するものであり、第２の起動信号の発生タイミングを第１の起動信号の発生タイミングよりも遅延させる手段と、第２の起動信号の遅延を補償するため、冗長メモリマットの読み出し速度を早める手段とを備えたものとなっている。

これによって、正規のメモリマットと冗長メモリマットが同時に活性化されることによる多重選択などの誤動作を防止し、信頼性が高いワード線の駆動動作を実現することが可能となる。そして、さらに、正規のメモリマットと冗長メモリマットのアクセス時間を同等に保つことも可能となる。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、半導体記憶装置の高速動作が可能となる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

また、本実施の形態の説明に際し、まずは、図１〜図４を用いて本発明の一実施の形態による半導体記憶装置の構成例について説明し、以降、図５，図６を用いて、この半導体記憶装置の動作例について説明を行う。ここで、本発明の主要な特徴は、図３および図４で後述するメモリマットおよびセンスアンプ領域の構成と、図５および図６で後述する、そのメモリマットおよびセンスアンプ領域を含めた動作方式にある。

図１は、本発明の一実施の形態による半導体記憶装置において、その全体構成の一例を示すブロック図である。図１に示す半導体記憶装置は、例えば、多数のＤＲＡＭメモリセルなどが含まれるメモリアレイ６３と、このメモリアレイ６３に対する命令を制御するブロック群、アドレスを制御するブロック群およびデータを制御するブロック群から構成される。

命令を制御するブロック群は、例えば、コントロール回路６１ａと、クロックバッファ６１ｂと、内部クロック生成回路６１ｃと、クロック出力回路６１ｄと、インピーダンス調整回路６１ｅなどを含んでいる。

コントロール回路６１ａは、外部制御端子Ｂ１，Ｂ２，Ｂ３からの命令を受け、各内部ブロックの全体制御を行う。クロックバッファ６１ｂは、外部クロック端子ＣＫ，／ＣＫからのクロック信号を受け、各内部ブロックにクロック信号を供給する。内部クロック生成回路６１ｃは、クロックバッファ６１ｂからのクロック信号を受け、外部設定端子ＭＯＤＥ２の入力に応じて内部クロック信号を生成する。クロック出力回路６１ｄは、クロックバッファ６１ｂからのクロック信号を受け、外部に向けてストローブ信号となるクロック信号ＣＱ，／ＣＱを出力する。インピーダンス調整回路６１ｅは、外部設定端子ＭＯＤＥ１，ＺＱ，ＺＴの入力に応じて各外部入出力バッファのインピーダンスを調整する。

アドレスを制御するブロック群は、例えば、アドレスレジスタ６０ａと、ライトアドレスレジスタ６０ｂと、バースト制御回路６０ｃと、マルチプレクサ６０ｄと、デコーダ回路６０ｅと、アドレス比較回路６０ｆなどを含んでいる。

アドレスレジスタ６０ａは、外部アドレス端子ＳＡ［０：２１］からの入力アドレスをラッチする。ライトアドレスレジスタ６０ｂは、アドレスレジスタ６０ａの出力を受け、書き込み命令時のアドレスを保持する。バースト制御回路６０ｃは、アドレスレジスタ６０ａおよびライトアドレスレジスタ６０ｂの出力を受け、コントロール回路６１ａの制御によってバースト動作時のアドレスを発生する。マルチプレクサ６０ｄは、コントロール回路６１ａの制御によって、アドレスレジスタ６０ａ、ライトアドレスレジスタ６０ｂまたはバースト制御回路６０ｃからいずれか１つのアドレスを選択し、出力する。デコーダ回路６０ｅは、マルチプレクサ６０ｄからのアドレスをデコードし、メモリアレイ６３に対して出力を行う。アドレス比較回路６０ｆは、アドレスレジスタ６０ａからのアドレスとバースト制御回路６０ｃからのアドレスを比較し、一致／不一致の判定を行う。

データを制御するブロック群は、例えば、リードデータアレイ６２ａと、マルチプレクサ６２ｂと、データ出力レジスタ６２ｃと、データ入力レジスタ６２ｄと、ライトバッファ６２ｅと、ライトデータアレイ６２ｆなどを含んでいる。

リードデータアレイ６２ａは、メモリアレイ６３から読み出したパラレルデータを蓄える。マルチプレクサ６２ｂは、リードデータアレイ６２ａからのパラレルデータを、バースト制御回路６０ｃからの制御に応じてシリアルデータに変換して出力する。つまり、これによって、ダブルデータレート（ＤＤＲ）方式に対応している。データ出力レジスタ６２ｃは、コントロール回路６１ａの制御によって、マルチプレクサ６２ｂからのシリアルデータをＤＤＲ方式で外部データ端子ＤＱ［０：３５］に出力する。データ入力レジスタ６２ｄは、外部データ端子ＤＱ［０：３５］から入力されたＤＤＲ方式のシリアルデータを蓄える。ライトバッファ６２ｅは、データ入力レジスタ６２ｄからのシリアルデータをパラレルデータに変換する。ライトデータアレイ６２ｆは、ライトバッファ６２ｅからのパラレルデータを蓄え、バースト制御回路６０ｃの制御に応じてメモリアレイ６３に対して出力を行う。

なお、ライトアドレスレジスタ６０ｂは、ライト命令およびライトアドレスの入力からライトデータを入力するまでに一定の遅延を持たせた動作を可能にするために設けられたレジスタとなっている。また、アドレス比較回路６０ｆは、同一アドレスに対してライト命令後にリード命令が発生した場合に、データ入力レジスタ６２ｄのデータをデータ出力レジスタ６２ｃを介して出力する機能を実現するために設けられている。

このような構成において、メモリアレイ６３には、冗長メモリマットを含む複数のメモリマットが設けられており、欠陥救済の機能を担うメモリアレイ６３およびデコーダ回路６０ｅといった部分の構成は、例えば図２のようになっている。

図２は、図１の半導体記憶装置において、その欠陥救済関連の構成の一例を示すブロック図である。図２に示す半導体記憶装置は、例えば、ロウアドレスが入力されるアドレスバッファ１０と、アドレスバッファ１０の出力が入力されるプリデコーダ回路１１および救済判定回路１２と、プリデコーダ回路１１および救済判定回路１２の出力が入力される複数のロウデコーダ回路１３，１３ａと、複数のロウデコーダ回路１３，１３ａによって制御される複数のメモリマット１４，１４ａから構成されている。

図２では、メモリマットとして、４つの正規メモリマット（Ｎｏｒｍａｌ ＭＡＴ０〜３）１４と、一つの冗長メモリマット（Ｒｅｄｕｎｄａｎt ＭＡＴ）１４ａを示している。各メモリマット１４，１４ａ内は、階層形のワード線構造となっており、１本のメインワード線ＭＷで複数のサブワードドライバＳＷＤを制御している。

ここで、図示はしないが、サブワードドライバＳＷＤからはサブワード線ＳＷＬが延び、このサブワード線ＳＷＬにメモリセルＭＣが接続される。また、図示はしないが、各メモリマットの間には、センスアンプＳＡ等を含む領域が設けられている。なお、図２において、正規メモリマット１４における欠陥は、それに該当するメインワード線ＭＷを冗長メモリマット１４ａにおけるメインワード線ＭＷに置き換えることで救済される。

プリデコーダ回路１１は、アドレスバッファ１０からの信号を受けて、例えば、正規メモリマット１４の選択信号（ＭＳＢ０〜３）と、冗長メモリマット１４ａの選択信号（ＲＭＡＣＴＢ）と、正規メモリマット１４に対するメインワード線ＭＷの選択信号（ＡＸ３０〜３７／ＡＸ６０〜６３）と、正規メモリマット１４および冗長メモリマット１４ａに対するサブワード線ＳＷＬの選択信号（ＡＸ００〜０３／ＡＸ２０〜２１）などを出力する。

救済判定回路１２は、例えば、フューズ回路１２ａと、救済アドレス比較回路１２ｂなどを含んでいる。フューズ回路１２ａには、正規メモリマット１４において救済が必要なアドレスが設定されており、救済アドレス比較回路１２ｂにおいて、この設定されたアドレスとアドレスバッファ１０より入力されたアドレスの比較が行われる。そして、救済判定回路１２は、アドレスの比較結果に応じて、例えば、冗長メモリマット１４ａに対するメインワード線ＭＷの選択信号（ＲＨＩＴ０〜７）と、冗長メモリマット１４ａおよび正規メモリマット１４に対する活性化／不活性化信号（ＲＸＲＨＩＴＢ）を出力する。

なお、冗長メモリマット１４ａと正規メモリマット１４に対する活性化／不活性化信号は、排他的に機能し、一方のメモリマットに活性化信号を出力すると他方のメモリマットには不活性化信号を出力することになる。また、図２では、冗長メモリマット１４ａに対する入力信号として、セレクタによって、冗長用のメインワード線ＭＷの選択信号（ＲＨＩＴ０〜７）かまたは正規メモリマット１４に対するメインワード線ＭＷの選択信号（ＡＸ３０〜３７／ＡＸ６０〜６３）を選択できる機能を備えている。この機能は、正規メモリマット１４用の信号を用いて冗長メモリマット１４ａ内をテストするためのものである。

このような構成において、正規メモリマット１４および冗長メモリマット１４ａのセンスアンプ領域は、例えば図３に示すような構成となっている。図３は、図２の半導体記憶装置において、センスアンプ領域を含む正規メモリマットと冗長メモリマットのレイアウト構成の一例と、このセンスアンプ領域の回路の一例を示す図である。

図３においては、センスアンプ領域ＳＡＢに挟まれ、互いにセンスアンプ領域ＳＡＢを共有した複数の正規メモリマット２４と、センスアンプ領域Ｒ−ＳＡＢに挟まれた１つの冗長メモリマット２４ａが示されている。ここで、冗長メモリマット２４ａは、正規メモリマット２４から独立した構成となっている。すなわち、正規メモリマット２４と冗長メモリマット２４ａの間には、それぞれのメモリマットに対応する２つのセンスアンプ領域ＳＡＢ，Ｒ−ＳＡＢが存在し、正規メモリマット２４間に位置する１つのセンスアンプ領域ＳＡＢのように隣接するメモリマット間で共有する構成とは異なる。

また、正規メモリマット２４および冗長メモリマット２４ａ内のビット線は、それぞれのメモリマットに隣接する２つのセンスアンプ領域に対して交互に接続されている。そして、冗長メモリマット２４ａ内のビット線の長さは、このビット線を用いた際の読み出し信号量を増加させる目的で、正規メモリマット２４内のビット線の長さに比べて短くなっている。その一例としては、例えば、１／４程度の長さが挙げられる。

このようなレイアウト構成において、正規メモリマット２４間のセンスアンプ領域ＳＡＢは、隣接する２つの正規メモリマット２４に対して延びるビット線対ＢＬＴ，ＢＬＢと、ビット線対ＢＬＴ，ＢＬＢに対してデータの読み出しおよび書き込みを行う読み出しアンプＲＡおよび書き込みアンプＷＡと、ビット線対ＢＬＴ，ＢＬＢのデータを増幅するセンスアンプＳＡと、ビット線対ＢＬＴ，ＢＬＢに対してプリチャージを行うプリチャージ回路ＰＲＥと、これらのアンプＲＡ，ＷＡ，ＳＡおよびプリチャージ回路ＰＲＥを挟むように設けられ、隣接する２つの正規メモリマット２４の内の一方を分離する２つのシェアード回路ＳＨＲ−Ｕ，ＳＨＲ−Ｄと、２つのシェアード回路ＳＨＲ−Ｕ，ＳＨＲ−Ｄと２つの正規メモリマット２４のそれぞれの間に設けられ、ビット線対ＢＬＴ，ＢＬＢをショートするイコライズ回路ＢＬＥＱ１，ＢＬＥＱ２などから構成される。

また、センスアンプＳＡには、プルアップ側およびプルダウン側のそれぞれの電圧を供給するコモンソース線ＰＣＳ，ＮＣＳが接続され、コモンソース線ＰＣＳ，ＮＣＳに対しては、それぞれ、センスアンプイネーブル信号ＳＡＥＰ，ＳＡＥＮによって電源電圧ＶＤＤおよび基準電位ＶＳＳが供給される。そして、正規メモリマット２４においては、サブワード線ＳＷＬとビット線ＢＬＴの交点にメモリセルＭＣが設けられている。

一方、冗長メモリマット２４ａのセンスアンプ領域Ｒ−ＳＡＢは、前述した正規メモリマット２４のセンスアンプ領域ＳＡＢの回路構成に比べて、シェアード回路とイコライズ回路を含まない回路構成となっている。この中でも特に、シェアード回路を含まないことが大きな特徴である。図３では、冗長メモリマット２４ａを正規メモリマット２４から独立した構成にすることによって、シェアード回路を省いている。そして、シェアード回路を省くことによって、ビット線容量の低減を図っている。

なお、その他の構成は、前述した正規メモリマット２４のセンスアンプ領域ＳＡＢと同様に、冗長用のビット線対ＢＬＲＴ，ＢＬＲＢに対して、書き込みアンプＷＡ、読み出しアンプＲＡ、センスアンプＳＡおよびプリチャージ回路ＰＲＥが設けられている。また、このセンスアンプＳＡには、冗長用のコモンソース線ＮＣＳＲ，ＰＣＳＲが接続され、冗長メモリマット２４ａにおいては、冗長用のサブワード線ＳＷＬＲとビット線ＢＬＲＴの交点に冗長メモリセルＭＣＲが設けられている。

図４は、図３の半導体記憶装置において、そのセンスアンプ領域のレイアウトの一例を示す図であり、（ａ）は正規メモリマットのセンスアンプ領域のレイアウト図、（ｂ）は冗長メモリマットのセンスアンプ領域のレイアウト図を示すものである。

図３の正規メモリマット２４のセンスアンプ領域ＳＡＢは、例えば、図４（ａ）に示すように、イコライズ回路ＢＬＥＱ１およびシェアード回路ＳＨＲ−Ｕと、書き込みアンプＷＡと、読み出しアンプＲＡと、プルアップ側のセンスアンプＳＡ＿Ｐと、プルダウン側のセンスアンプＳＡ＿Ｎと、プリチャージ回路ＰＲＥと、シェアード回路ＳＨＲ−Ｄおよびイコライズ回路ＢＬＥＱ２が順に並んだレイアウトとなっている。

一方、図３の冗長メモリマット２４ａのセンスアンプ領域Ｒ−ＳＡＢは、書き込みアンプＷＡと、読み出しアンプＲＡと、プルアップ側のセンスアンプＳＡ＿Ｐと、プルダウン側のセンスアンプＳＡ＿Ｎと、プリチャージ回路ＰＲＥが順に並んだレイアウトとなっており、前述したシェアード回路ＳＨＲ−Ｕ，Ｄおよびイコライズ回路ＢＬＥＱ１，２は存在しない。したがって、この分だけ、センスアンプ領域Ｒ−ＳＡＢの回路面積を、センスアンプ領域ＳＡＢの回路面積に比べて小さくしてもよい。

また、センスアンプ領域Ｒ−ＳＡＢにおいて、図４（ｂ）のプリチャージ回路ＰＲＥの先には冗長メモリマット２４ａに延びるビット線ＢＬＲＴ，ＢＬＲＢ（図示せず）が接続される。但し、図４（ｂ）においては、ビット線ＢＬＲＴ，ＢＬＲＢの形成に位相シフト法を用いるために、プリチャージ回路ＰＲＥの先にコンタクト領域ＣＮＴを設けている。

つぎに、図１〜図４で述べたような半導体記憶装置の動作について説明する。

図５は、図１〜図４の半導体記憶装置において、その欠陥救済関連の動作の一例を示す波形図である。図５においては、図１の外部端子よりクロック信号ＣＬＫ＿Ｎと、読み出し命令となる制御信号Ｂ１〜Ｂ３と、読み出しアドレス信号ＳＡ[０：２１]が入力され、半導体記憶装置内部で、ロウアドレス系のクロック信号ＢＩＲＡＳＴと、図２のアドレスバッファ１０から救済判定回路１２に向けたアドレス信号ＲＢＸＲＴ／Ｂｎが発生した後の２通りの内部動作波形を示している。この内、１通り目は、欠陥救済が無い場合（‘ＭｉｓｓＨｉｔ’時）で、２通り目は、欠陥救済が有る場合（‘Ｈｉｔ’時）である。

まず、欠陥救済が無い場合、図２の救済判定回路１２内でアドレスの比較判定が行われ、その結果、冗長メインワード線の選択信号ＲＨＩＴ＜７：０＞が‘Ｌ’（Ｈｉｔ）出力から‘Ｈ’（ＭｉｓｓＨｉｔ）出力に変わる。なお、デフォルト状態において、この信号は‘Ｌ’（Ｈｉｔ）出力となっている。そして、この‘Ｈ’（ＭｉｓｓＨｉｔ）出力によって、救済判定回路１２からメモリマットに対する活性／不活性化信号ＲＸＲＨＩＴＢが‘Ｈ’（ＭｉｓｓＨｉｔ）出力に変わり、冗長メモリマット１４ａが不活性となり、正規メモリマット１４が活性となる。

また、これと並行して、図２のプリデコーダ回路１１においては、アドレスバッファ１０からプリデコーダ回路１１に向けたアドレス信号ＢＸＴ／Ｂｎを受けてアドレスのデコードが行われる。そして、プリデコーダ回路１１は、前述した救済判定回路１２の活性／不活性化信号ＲＸＲＨＩＴＢの出力よりも必ず遅れるタイミングで冗長メモリマット１４ａの選択信号ＲＭＡＣＴＢを出力する。

そして、活性／不活性化信号ＲＸＲＨＩＴＢが‘Ｈ’（ＭｉｓｓＨｉｔ）出力となると、これを起動信号（第１の起動信号）として正規メモリマット１４のみが起動され、ビット線対ＢＬＴ，ＢＬＢのイコライズ信号ＢＬＥＱおよびシェアード回路ＳＨＲ−Ｕ，Ｄの制御信号等が駆動される。これ以降は、正規メモリマット１４において、サブワード線ＳＷＬが立ち上がり、センスアンプＳＡのコモンソース線ＰＣＳ，ＮＣＳの駆動によってセンスアンプＳＡが活性化され、ビット線対ＢＬＴ，ＢＬＢのデータが増幅される。

一方、欠陥救済が有る場合、図２の救済判定回路１２内でアドレスの比較判定が行われ、その結果、冗長メインワード線の選択信号ＲＨＩＴ＜７：０＞は、デフォルト状態である‘Ｌ’（Ｈｉｔ）出力のままとなる。また、この‘Ｌ’（Ｈｉｔ）出力によって、救済判定回路１２からメモリマットに対する活性／不活性化信号ＲＸＲＨＩＴＢも‘Ｌ’（Ｈｉｔ）出力のままであり、冗長メモリマット１４ａが活性であり、正規メモリマット１４が不活性となっている。

そして、活性／不活性化信号ＲＸＲＨＩＴＢが‘Ｌ’（Ｈｉｔ）出力の状態で、前述したプリデコーダ回路１１による冗長メモリマット１４ａの選択信号ＲＭＡＣＴＢを受けた場合、これを起動信号（第２の起動信号）として冗長メモリマット１４ａのみが起動され、冗長メモリマット１４ａにおいてビット線対ＢＬＲＴ，ＢＬＲＢのイコライズ信号ＢＬＲＥＱが駆動される。これ以降は、冗長メモリマット１４ａにおいて、サブワード線ＳＷＬＲが立ち上がり、センスアンプＳＡのコモンソース線ＰＣＳＲ，ＮＣＳＲの駆動によってセンスアンプＳＡが活性化され、ビット線対ＢＬＲＴ，ＢＬＲＢのデータが増幅される。

ここで、前述した動作において、プリデコーダ回路１１の出力と救済判定回路１２の出力のタイミング関係を纏めると、プリデコーダ回路１１から正規メモリマット１４に対して各選択信号（ＡＸｎ，ＭＳＢｎ）が発生した後、救済判定回路１２より正規メモリマット１４および冗長メモリマット１４ａに対して活性化／不活性化信号ＲＸＲＨＩＴＢが発生し、その後にプリデコーダ回路１１より冗長メモリマット１４ａに対して冗長メモリマットの選択信号ＲＭＡＣＴＢが発生することになる。

以上、図５に示したような動作によると、ＭｉｓｓＨｉｔ時は正規のワード線のみ、Ｈｉｔ時は冗長用のワード線のみが立ち上がるため、従来技術で述べたような欠陥を備えたワード線を立ち上げることによる不具合の誘発などがなくなる。また、一方のワード線のみを立ち上げるため、消費電力を低減することができる。そして、アドレスのデコードと救済判定を並行して行うため、高速動作を行うことが可能となる。

さらに、冗長メモリマットの起動は、正規メモリマットの起動よりも必ず遅れることになるため、冗長メモリマットと正規メモリマットが同時に選択されるような誤動作を防止することができる。ただし、これによって、冗長メモリマットを用いた場合に動作が遅れることが懸念される。しかしながら、図３で述べたように、冗長メモリマット２４ａのビット線ＢＬＲＴ，ＢＬＲＢを短くすることと、冗長メモリマット２４ａを独立した構成とし、シェアード回路を省くことにより、図６に示すように、この動作の遅れを補うことができる。

図６は、図３のメモリマットおよびセンスアンプ領域の構成を用いることによる効果の一例を説明する波形図である。図６では、図３の正規メモリマット２４と冗長メモリマット２４ａのそれぞれに対する読み出し波形の一部が示されている。

まず、正規メモリマット２４においては、イコライズ信号ＢＬＥＱによってその起動が開始される。そして、サブワード線ＳＷＬを立ち上げることで、メモリセルＭＣからビット線対ＢＬＴ／Ｂに対してΔＮＴの時間を経てΔＮの信号量が読み出され、これが十分な信号量となった段階で、センスアンプＳＡのイネーブル信号ＳＡＥが発生する。そして、ビット線対ＢＬＴ／Ｂの信号がセンスアンプＳＡによって増幅される。

一方、冗長メモリマット２４ａにおいては、正規メモリマット２４よりも遅れたイコライズ信号ＢＬＲＥＱによってその起動が開始される。そして、正規メモリマット２４よりも遅れた冗長用のサブワード線ＳＷＬＲの立ち上げによって、メモリセルＭＣＲからビット線対ＢＬＲＴ／Ｂに対してΔＲＴの時間を経てΔＲの信号量が読み出され、これが十分な信号量となった段階で、センスアンプＳＡのイネーブル信号ＳＡＥが発生する。そして、ビット線対ＢＬＲＴ／Ｂの信号がセンスアンプＳＡによって増幅される。

ここで、冗長メモリマット２４ａにおいては、サブワード線ＳＷＬＲの立ち上げが遅れるが、シェアード回路を省くことによりビット線ＢＬＲＴ／Ｂへの信号の読み出し時間ΔＲＴが短縮され、さらにビット線ＢＬＲＴ／Ｂを短くすることによって読み出し信号量ΔＲを大きくすることができる。したがって、センスアンプのイネーブル信号ＳＡＥを正規メモリマット２４と冗長メモリマット２４ａで同じタイミングにしても問題なく動作可能となる。つまり、冗長メモリマット２４ａにおいても、正規メモリマット２４と同様な高速動作が可能となる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、図１においては、ＤＤＲ方式の半導体記憶装置を例に挙げたが、勿論これに限定されるものではなく、一般的なＤＲＡＭ，ＳＤＲＡＭやＳＲＡＭなどに対しても適用可能である。また、図２における欠陥救済関連のブロック構成や、その動作となる図５の動作波形なども、これに限るものではなく、正規メモリマットの起動よりも冗長メモリマットの起動を遅らせる構成および動作を備えていればよい。さらに、図３の冗長メモリマットの構成においても、ビット線長の短縮かシェアード回路の省略のいずれか一方で所望の動作を得ることができれば、必ずしもこの両方を備える必要はない。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。

冗長メモリマットの起動を正規のメモリマットの起動から遅らせ、この起動の遅れを、冗長メモリマットのビット線に対する読み出し信号量の増加やビット線容量の低減などで補うことで、ワード線を駆動する際の信頼性が向上し、また、欠陥救済によるアクセス遅延を少なくすることが可能となる。

本発明の半導体記憶装置は、特にＤＤＲ方式の高速メモリに適用して有益なものであり、さらに、これに限らず、高速動作や高信頼性動作が要求されるキャッシュメモリやメモリ混載のシステムＬＳＩ、あるいは不揮発性メモリといったメモリ製品全般に対して広く適用可能である。

本発明の一実施の形態による半導体記憶装置において、その全体構成の一例を示すブロック図である。 図１の半導体記憶装置において、その欠陥救済関連の構成の一例を示すブロック図である。 図２の半導体記憶装置において、センスアンプ領域を含む正規メモリマットと冗長メモリマットのレイアウト構成の一例と、このセンスアンプ領域の回路の一例を示す図である。 図３の半導体記憶装置において、そのセンスアンプ領域のレイアウトの一例を示す図であり、（ａ）は正規メモリマットのセンスアンプ領域のレイアウト図、（ｂ）は冗長メモリマットのセンスアンプ領域のレイアウト図を示すものである。 図１〜図４の半導体記憶装置において、その欠陥救済関連の動作の一例を示す波形図である。 図３のメモリマットおよびセンスアンプ領域の構成を用いることによる効果の一例を説明する波形図である。

符号の説明

１０ アドレスバッファ
１１ プリデコーダ回路
１２ 救済判定回路
１２ａ フューズ回路
１２ｂ 救済アドレス比較回路
１３，１３ａ ロウデコーダ回路
１４，２４ 正規メモリマット
１４ａ，２４ａ 冗長メモリマット
６０ａ アドレスレジスタ
６０ｂ ライトアドレスレジスタ
６０ｃ バースト制御回路
６０ｄ，６２ｂ マルチプレクサ
６０ｅ デコーダ回路
６０ｆ アドレス比較回路
６１ａ コントロール回路
６１ｂ クロックバッファ
６１ｃ 内部クロック生成回路
６１ｄ クロック出力回路
６１ｅ インピーダンス調整回路
６２ａ リードデータアレイ
６２ｃ データ出力レジスタ
６２ｄ データ入力レジスタ
６２ｅ ライトバッファ
６２ｆ ライトデータアレイ
６３ メモリアレイ
ＢＬＴ，ＢＬＢ，ＢＬＲＴ，ＢＬＲＢ ビット線
ＳＷＬ，ＳＷＬＲ サブワード線
ＮＣＳ，ＰＣＳ，ＮＣＳＲ，ＰＣＳＲ コモンソース線
ＭＣ，ＭＣＲ メモリセル
ＢＬＥＱ１，ＢＬＥＱ２ イコライズ回路
ＳＨＲ−Ｕ，ＳＨＲ−Ｄ シェアード回路
ＷＡ 書き込みアンプ
ＲＡ 読み出しアンプ
ＳＡ，ＳＡ＿Ｐ，ＳＡ＿Ｎ センスアンプ
ＳＡＢ，Ｒ−ＳＡＢ センスアンプ領域
ＰＲＥ プリチャージ回路
ＣＮＴ コンタクト領域

Claims (10)

1. 第１のワード線と第１のビット線とメモリセルを含むメモリマットと、
   第２のワード線と第２のビット線とメモリセルを含み、前記メモリマット内の欠陥を救済する冗長メモリマットと、
   前記第１のビット線の信号を増幅する第１のセンスアンプを含み、前記メモリマットに隣接して設けられた第１のセンスアンプ領域と、
   前記第２のビット線の信号を増幅する第２のセンスアンプを含み、前記冗長メモリマットに隣接して設けられた第２のセンスアンプ領域とを有する半導体記憶装置であって、
   前記冗長メモリマットは、前記第２のセンスアンプ領域にシェアード回路を設けないことによって、前記メモリマットから独立した構成となっていることを特徴とする半導体記憶装置。
2. 請求項１記載の半導体記憶装置において、
   前記第２のビット線は、前記第１のビット線に比べて短いことを特徴とする半導体記憶装置。
3. 第１のワード線と第１のビット線とメモリセルを含むメモリマットと、
   第２のワード線と第２のビット線とメモリセルを含み、前記メモリマット内の欠陥を救済する冗長メモリマットとを有する半導体記憶装置であって、
   前記第２のビット線は、前記第１のビット線に比べて短いことを特徴とする半導体記憶装置。
4. 第１のワード線と第１のビット線とメモリセルを含むメモリマットと、
   第２のワード線と第２のビット線とメモリセルを含み、前記メモリマット内の欠陥を前記第１のワード線と前記第２のワード線を置き換えることによって救済する冗長メモリマットと、
   前記第１のビット線の信号を増幅する第１のセンスアンプを含み、前記メモリマットに隣接して設けられた第１のセンスアンプ領域と、
   前記第２のビット線の信号を増幅する第２のセンスアンプを含み、前記冗長メモリマットに隣接して設けられた第２のセンスアンプ領域と、
   外部入力アドレスと予め設定した救済アドレスとを比較することで救済有無を判定する回路と、
   前記判定する回路の結果が救済無の場合に前記メモリマットの起動を開始する第１の起動信号と、
   前記判定する回路の結果が救済有の場合に前記冗長メモリマットの起動を開始する第２の起動信号とを有する半導体記憶装置であって、
   前記第２の起動信号の発生タイミングを前記第１の起動信号の発生タイミングよりも遅延させる手段と、
   前記第２の起動信号の遅延を補償するため、前記冗長メモリマットの読み出し速度を早める手段とを有することを特徴とする半導体記憶装置。
5. 請求項４記載の半導体記憶装置において、
   前記判定する回路の結果が救済有の際は、前記第２のワード線のみを立ち上げ、救済無の際は、前記第１のワード線のみを立ち上げることを特徴とする半導体記憶装置。
6. 請求項４記載の半導体記憶装置において、
   読み出し動作時の前記第１のセンスアンプと前記第２のセンスアンプの活性化タイミングは同じであることを特徴とする半導体記憶装置。
7. 請求項４記載の半導体記憶装置において、
   さらに、前記外部入力アドレスを内部アドレスに変換するデコード回路を有し、
   前記第１の起動信号の発生タイミングは、前記判定する回路での結果の出力がトリガとなっており、
   前記第２の起動信号の発生タイミングは、前記デコード回路の出力がトリガとなっていることを特徴とする半導体記憶装置。
8. 請求項４記載の半導体記憶装置において、
   前記読み出し速度を早める手段は、前記第２のセンスアンプ領域にシェアード回路を設けないことで実現することを特徴とする半導体記憶装置。
9. 請求項４記載の半導体記憶装置において、
   前記読み出し速度を早める手段は、前記第２のビット線を前記第１のビット線より短くすることで実現することを特徴とする半導体記憶装置。
10. 請求項１、３、４のいずれか１項に記載の半導体記憶装置において、
    前記半導体記憶装置は、ダブルデータレート方式の動作を備えることを特徴とする半導体記憶装置。

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