JP5528747B2 - 半導体装置、救済アドレス情報書き込み装置及び救済アドレス情報の書き込み方法 - Google Patents
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Description
11 クロック端子
12 コマンド端子群
13 アドレス端子群(第3の端子)
14 データ入出力端子群(第1及び第2の端子)
21 クロック生成回路
22 コマンドデコーダ
23 アドレスラッチ回路
30 ロウ系救済回路
40 カラム系救済回路
50 メモリセルアレイ
51 ロウデコーダ
52 カラムデコーダ
53 センス回路
60 データ入出力回路
100,200 アンチヒューズ制御回路
110 救済アドレス生成回路
111 ANDゲート群
112 ラッチ回路
113 シフタ
114 ANDゲート
120 プログラミング回路
130 ヒューズセット選択回路
140 シリアルパラレル変換回路
210 シフトレジスタ
300 救済アドレス情報書き込み装置
310 記憶部
320〜323 出力部
400 ウェハ
401 プローブカード
401a〜401d プローブ
A0〜A12 アドレスビット(第3の信号)
DQ2 データビット(第1の信号)
DQ3 データビット(第2の信号)
XSET1〜XSETm,YSET1〜YSETn ヒューズセット
Claims (21)
- 複数ビットで構成される救済アドレス情報の当該複数のビットの各情報を、少なくとも一つの第1の端子を介して外部から時系列的に供給される複数の第1の信号に基づきそれぞれ生成する救済アドレス生成回路と、
前記救済アドレス生成回路によって生成されたビット情報を有する救済アドレス情報をヒューズセットに書き込むプログラミング回路と、
複数の第3の端子と、を備え、
前記救済アドレス生成回路は、これら第3の端子に順次供給される複数の第3の信号と前記第1の信号とに応答して前記救済アドレス情報の前記複数のビット情報を生成し、
前記第3の信号は、前記複数の第1の信号の入力サイクルに連動して、アクティブレベルを示すビットの位置が変化することを特徴とする半導体装置。 - 前記第3の信号は、アクティブレベルを示すビットが1つであり、前記複数の第1の信号の入力サイクルに連動して、アクティブレベルを示すビットの位置がシフトすることを特徴とする請求項1に記載の半導体装置。
- 複数の半導体装置にそれぞれ救済アドレス情報を書き込む救済アドレス情報書き込み装置であって、
前記複数の半導体装置ごとに前記救済アドレス情報を記憶する記憶部と、
前記複数の半導体装置に対し、それぞれ対応する救済アドレス情報をシリアルに供給する第1の出力部と、
前記複数の半導体装置に対し、前記第1の出力部が前記救済アドレス情報のどのビットを現在供給しているかを示す複数のアドレスビット信号を、前記複数の半導体装置に対して共通に供給する第3の出力部と、を備えることを特徴とする救済アドレス情報書き込み装置。 - 前記第3の出力部は、前記複数の半導体装置のアドレス端子群に共通接続されることを特徴とする請求項3に記載の救済アドレス情報書き込み装置。
- 複数の半導体装置にそれぞれ救済アドレス情報を書き込む救済アドレス情報書き込み方法であって、
前記複数の半導体装置ごとに前記救済アドレス情報を取得する第1のステップと、
前記複数の半導体装置に対し、それぞれ対応する救済アドレス情報をシリアルに供給する第2のステップと、
前記複数の半導体装置に対し、前記救済アドレス情報のどのビットを現在供給しているかを示す複数のアドレスビット信号を、前記複数の半導体装置に対して共通に供給する第4のステップと、を備えることを特徴とする救済アドレス情報書き込み方法。 - 複数のワード線と、複数のビット線と、それぞれ前記複数のワード線及び前記複数のビット線の対応するものに接続された複数のメモリセルと、複数の冗長メモリセルとを含むメモリセルアレイと、
第1のモードにおいては第1のデータ信号が供給され、第2の動作モードにおいては第1のアドレス信号が供給されるよう構成された第1の端子と、
不良のあるワード線の一つ及び不良のあるビット線の一つの少なくとも一方を特定するアドレス情報が書き込まれるよう構成された情報保持回路と、
前記第1の端子と前記情報保持回路との間に接続され、前記第2のモードにおいて活性化されて、前記不良のあるワード線の一つ及び前記不良のあるビット線の一つの少なくとも一方を特定する前記アドレス情報を前記情報保持回路が保持及び供給するよう、前記第1の端子に供給される前記第1のアドレス信号に応答して前記アドレス情報を前記情報保持回路に書き込む制御回路と、
前記第1のモードにおいてアクセスアドレスが供給されるよう構成されたアドレス端子と、
前記アドレス端子、前記情報保持回路及び前記メモリセルアレイに接続され、前記第1のモードにおいて活性化されて前記アクセスアドレスと前記アドレス情報とを比較し、前記アクセスアドレスが前記アドレス情報と不一致である場合には前記複数のメモリセルの少なくとも一つにアクセスし、前記アクセスアドレスが前記アドレス情報と一致する場合には前記複数のメモリセルの代わりに前記複数の冗長メモリセルの少なくとも一つにアクセスするアクセス回路と、を備え、
前記第1の動作モードにおいて前記第1の端子に供給される前記第1のデータ信号は、前記アクセスアドレスが前記アドレス情報と不一致である場合には前記複数のメモリセルの少なくとも一つに入力又は出力され、前記アクセスアドレスが前記アドレス情報と一致する場合には前記複数のメモリセルの代わりに前記複数のメモリセルの少なくとも一つに入力又は出力される、装置。 - 前記第1のアドレス信号は複数のビットを含み、前記第1のアドレス信号の前記複数のビットが前記第1の端子にシリアルに供給される、請求項6の装置。
- 第2の端子をさらに備え、
前記情報保持回路は複数の保持領域を含み、
前記制御回路は、前記第2の端子に供給される信号に応答して、前記複数の保持領域の1又はそれ以上を選択するよう構成されている、請求項7の装置。 - 前記第2の端子は、前記第1のモードにおいては第2のデータ信号が供給され、前記第2のモードにおいては第2のアドレス信号が供給されるよう構成され、
前記制御回路は、前記第2の端子に供給される前記第2のアドレス信号に応答して、前記複数の保持領域の1又はそれ以上を選択する、請求項8の装置。 - 前記第2のアドレス信号は複数のビットを含み、前記第2のアドレス信号の前記複数のビットが前記第2の端子にシリアルに供給される、請求項9の装置。
- 前記複数の保持領域は、前記アドレス情報が電気的に書き込まれるヒューズ回路をそれぞれ含む、請求項8の装置。
- 複数ビットの組み合わせからなるヒューズアドレス情報によって1つが特定される複数のヒューズセットを含む半導体装置のための救済アドレス情報であって、データリードライト動作に供される複数のアクセスアドレスの中の前記リードライト動作が禁止された不良アドレスを特定する複数ビットからなる救済アドレス情報を取得し、
前記救済アドレス情報の前記複数ビットを前記半導体装置にシリアルに供給し、
前記ヒューズアドレス情報の前記複数ビットを前記半導体装置にシリアルに供給する、方法。 - 前記救済アドレス情報の供給と前記ヒューズアドレス情報の供給は、少なくとも一部において互いに同期して実行される、請求項12の方法。
- データが入力され或いは出力される少なくとも一つのデータ端子を含む半導体装置のための救済アドレス情報であって、データリードライト動作に供される複数のアクセスアドレスの中の前記リードライト動作が禁止された不良アドレスを特定する複数ビットからなる救済アドレス情報を取得し、
前記データ端子を用いて、前記救済アドレス情報の前記複数ビットを前記半導体装置に供給する、方法。 - 複数のワード線と、前記複数のワード線と交差する複数のビット線と、前記複数のワード線及び前記複数のビット線の対応する交点にそれぞれ配置された複数のメモリセルと、少なくとも一つの冗長ワード線と、少なくとも一つの冗長ビット線と、対応する前記冗長ワード線及び対応する前記冗長ビット線にそれぞれ接続された複数の冗長メモリセルとを含むメモリセルアレイと、
外部からシリアルな一連の第1の信号が供給される第1の端子と、
前記複数のワード線の一つ及び前記複数のビット線の一つの少なくとも一方を指定する複数ビットからなるアドレス情報がパラレルに供給される第2の端子群と、
前記第1の端子に接続され、前記一連の第1の信号に応答して、前記第1の信号にそれぞれ対応する複数ビットからなり、不良のあるワード線の一つ及び不良のあるビット線の一つの少なくとも一方を特定する救済アドレスを生成する救済アドレス生成回路と、
ヒューズセットと、
不良のあるワード線の一つ及び不良のあるビット線の一つの少なくとも前記一方を特定する前記救済アドレスを前記ヒューズセットが保持及び供給するよう、前記救済アドレスを前記ヒューズセットに書き込むプログラム回路と、
前記第2の端子群から前記アドレス情報を受け、前記ヒューズセットから前記救済アドレスを受け、前記アドレス情報が前記救済アドレスと一致するかを判定し、前記アドレス情報が前記救済アドレスと一致した場合に、前記複数のワード線の一つ及び前記複数のビット線の一つの少なくとも一方の代わりに前記冗長ワード線及び前記冗長ビット線の少なくとも一方を選択する回路ユニットと、
前記メモリセルアレイに接続され、前記メモリセルアレイから読み出されたデータ信号を受け、前記データ信号を前記第1の端子に供給するデータ回路と、を備え、
前記第2の端子群は、前記第1の端子とは別に設けられている、半導体装置。 - 前記第1の端子は、データ読み出しモードにおいては前記データ信号を受け、救済アドレス設定モードにおいては前記一連の第1の信号を受ける、請求項15の半導体装置。
- それぞれ複数の通常メモリセルに接続された複数の通常ラインと、それぞれ複数の冗長メモリセルに接続された複数の冗長ラインとを含むメモリセルアレイと、
複数のヒューズセットと、
救済アドレス設定モードにおいて、複数の一連の第1の信号をシリアルに受けるよう構成された第1の端子と、
前記複数の一連の第1の信号にそれぞれ応答して、不良のある前記通常ラインの異なる一つをそれぞれ特定する複数の救済アドレスを生成する救済アドレス生成回路と、
前記救済アドレス設定モードにおいて、複数の一連の第2の信号をシリアルに受けるよう構成された第2の端子と、
前記複数の一連の第2の信号のそれぞれに応答して前記複数のヒューズセットの異なる一つを選択する選択回路と、
前記救済アドレス設定モードにおいて、前記ヒューズセットのそれぞれが不良のある前記通常ラインの異なる一つのアドレスを保持及び供給するよう、前記選択回路によって選択された前記複数のヒューズセットの異なる一つに前記救済アドレスのそれぞれをプログラムするプログラミング回路と、
データリードライト動作モードにおいて複数のアクセスアドレスを受け、前記複数のアクセスアドレスのそれぞれが前記複数のヒューズセットに保持された前記救済アドレスのいずれかと一致するかを検出し、前記複数の救済アドレスの1又はそれ以上に一致する前記複数のアクセスアドレスの1又はそれ以上が供給された場合、1又はそれ以上の不良のある前記通常ラインの代わりに1又はそれ以上の前記冗長ラインを活性化させ、1又はそれ以上の前記通常メモリセルの代わりに1又はそれ以上の前記冗長メモリセルに対してそれぞれデータのリード又はライトを行い、前記複数の救済アドレスの1又はそれ以上と一致しない前記複数のアクセスアドレスの1又はそれ以上が供給された場合、不良のある前記通常ライン以外の1又はそれ以上の前記通常ラインを活性化させ、1又はそれ以上の前記通常メモリセルに対してそれぞれデータのリード又はライトを行うよう構成されたアクセス制御回路と、を備える半導体装置。 - 前記データリードライト動作モードにおいて、前記アクセスアドレスをそれぞれ受けるよう構成された第3の端子群をさらに備える、請求項17の半導体装置。
- 前記第1の端子、前記第2の端子及び前記第3の端子群は、互いに独立して設けられており、前記第1及び第2の端子はそれぞれ、前記データリードライト動作モードにおいて前記通常メモリセル又は前記冗長メモリセルから読み出され或いは書き込まれるデータを受けるよう構成された、請求項18の半導体装置。
- 前記複数の一連の第1の信号のそれぞれは、前記第2の端子にシリアルに供給される前記複数の一連の第2の信号のそれぞれに同期して、前記第1の端子にシリアルに供給される、請求項17の半導体装置。
- 前記複数の通常ラインは複数の通常ワード線と複数の通常ビット線を含み、前記複数の冗長ラインは複数の冗長ワード線と複数の冗長ビット線を含み、前記複数のヒューズセットのそれぞれは、不良のある前記通常ワード線を示すワード救済アドレス及び不良のある前記通常ビット線を示すビット救済アドレスの一方を保持及び供給する、請求項17の半導体装置。
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