KR20230166984A - 메모리 장치의 테스트 회로 및 그것의 동작하는 방법 - Google Patents
메모리 장치의 테스트 회로 및 그것의 동작하는 방법 Download PDFInfo
- Publication number
- KR20230166984A KR20230166984A KR1020230161567A KR20230161567A KR20230166984A KR 20230166984 A KR20230166984 A KR 20230166984A KR 1020230161567 A KR1020230161567 A KR 1020230161567A KR 20230161567 A KR20230161567 A KR 20230161567A KR 20230166984 A KR20230166984 A KR 20230166984A
- Authority
- KR
- South Korea
- Prior art keywords
- address
- hit
- occurred
- repair
- target address
- Prior art date
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 91
- 238000000034 method Methods 0.000 title claims abstract description 48
- 230000008439 repair process Effects 0.000 claims abstract description 94
- 238000002347 injection Methods 0.000 claims abstract description 33
- 239000007924 injection Substances 0.000 claims abstract description 33
- 230000004044 response Effects 0.000 claims abstract description 23
- 238000004891 communication Methods 0.000 claims abstract description 4
- 230000002950 deficient Effects 0.000 claims description 34
- 238000013100 final test Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 20
- 238000004519 manufacturing process Methods 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 3
- 238000012545 processing Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 238000013102 re-test Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/44—Indication or identification of errors, e.g. for repair
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2215—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test error correction or detection circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
본 개시의 일 실시 예에 따르면, 데이터 반전 회로, 커맨드 디코더, 및 어드레스 디코더와 통신하는 테스트 회로의 동작하는 방법이 제공된다. 방법은 커맨드 디코더로부터 에러 인젝션(Error Injection) 신호를 수신하는 단계, 어드레스 디코더로부터 액세스 어드레스를 수신하는 단계, 테스트 회로의 어드레스 버퍼에 저장된 타겟 어드레스 및 액세스 어드레스의 제1 비교 동작에 기초하여, 타겟 어드레스 히트가 발생했는지 여부를 결정하는 단계, 타겟 어드레스 히트가 발생했다고 결정한 것에 응답하여, 테스트 회로의 어드레스 레지스터에 저장된 리페어 어드레스 및 액세스 어드레스의 제2 비교 동작에 기초하여, 리페어 어드레스 히트가 발생했는지 여부를 결정하는 단계, 및 에러 인젝션 신호를 수신한 것, 타겟 어드레스 히트가 발생했다고 결정한 것, 그리고 리페어 어드레스 히트가 발생하지 않았다고 결정한 것에 응답하여, 데이터 반전 회로에게 활성 상태를 가리키는 제1 제어 신호를 출력하는 단계를 포함한다.
Description
본 개시는 테스트 회로 및 그것의 동작하는 방법에 관한 것으로, 보다 상세하게는, 메모리 장치의 테스트 회로 및 그것의 동작하는 방법에 관한 것이다.
메모리 장치는 쓰기 요청에 따라 데이터를 저장하고, 읽기 요청에 따라 저장된 데이터를 출력한다. 예를 들어, 메모리 장치는 DRAM(Dynamic Random Access Memory), SRAM(Static RAM), 등과 같이 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 휘발성 메모리 장치, 및 플래시 메모리 장치, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 등과 같이 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 비-휘발성 메모리 장치로 구분된다.
DRAM은 모바일 장치 또는 컴퓨터 장치의 시스템 메모리로서 널리 사용된다. DRAM은 복수의 메모리 셀들을 포함한다. DRAM의 공정 중에 불량 메모리 셀들이 테스트 동작을 통해 판별될 수 있다. DRAM의 생산 수율을 높이기 위해, 불량 메모리 셀들은 리페어 동작에 의해 리던던시 셀들로 대체될 수 있다. 리페어 동작이 완료된 이후, 리페어 동작이 수행된 불량 메모리 셀들을 물리적인 정보(예를 들어, 리던던시 셀들을 가리키는 어드레스)를 사용하여 확인할 수 있는 방법이 요구될 수 있다.
본 개시의 일 실시 예에 따르면, 메모리 장치의 테스트 회로 및 그것의 동작하는 방법이 제공된다.
본 개시의 일 실시 예에 따르면, 데이터 반전 회로, 커맨드 디코더, 및 어드레스 디코더와 통신하는 테스트 회로의 동작하는 방법이 제공된다. 상기 방법은 상기 커맨드 디코더로부터 에러 인젝션(Error Injection) 신호를 수신하는 단계, 상기 어드레스 디코더로부터 액세스 어드레스를 수신하는 단계, 상기 테스트 회로의 어드레스 버퍼에 저장된 타겟 어드레스 및 상기 액세스 어드레스의 제1 비교 동작에 기초하여, 타겟 어드레스 히트가 발생했는지 여부를 결정하는 단계, 상기 타겟 어드레스 히트가 발생했다고 결정한 것에 응답하여, 상기 테스트 회로의 어드레스 레지스터에 저장된 리페어 어드레스 및 상기 액세스 어드레스의 제2 비교 동작에 기초하여, 리페어 어드레스 히트가 발생했는지 여부를 결정하는 단계, 및 상기 에러 인젝션 신호를 수신한 것, 상기 타겟 어드레스 히트가 발생했다고 결정한 것, 그리고 상기 리페어 어드레스 히트가 발생하지 않았다고 결정한 것에 응답하여, 상기 데이터 반전 회로에게 활성 상태를 가리키는 제1 제어 신호를 출력하는 단계를 포함한다.
본 개시의 일 실시 예에 따르면, 데이터 반전 회로, 커맨드 디코더, 및 어드레스 디코더와 통신하는 테스트 회로가 제공된다. 상기 테스트 회로는 상기 데이터 반전 회로에게 제어 신호를 제공하는 어드레스 컨트롤러, 상기 어드레스 디코더로부터 수신된 액세스 어드레스 및 타겟 어드레스를 저장하고 그리고 상기 액세스 어드레스 및 상기 타겟 어드레스를 상기 어드레스 컨트롤러에게 제공하는 어드레스 버퍼, 및 리페어 어드레스를 저장하고 그리고 상기 리페어 어드레스를 상기 어드레스 컨트롤러에게 제공하는 어드레스 레지스터를 포함하되, 상기 어드레스 컨트롤러는 상기 커맨드 디코더로부터 에러 인젝션(Error injection) 신호를 수신하고, 상기 타겟 어드레스 및 상기 액세스 어드레스의 제1 비교 동작에 기초하여 타겟 어드레스 히트가 발생했는지 결정하고, 상기 타겟 어드레스 히트가 발생했다고 결정한 것에 응답하여, 상기 리페어 어드레스 및 상기 액세스 어드레스의 제2 비교 동작에 기초하여 리페어 어드레스 히트가 발생했는지 여부를 결정하고, 그리고 상기 에러 인젝션 신호를 수신한 것, 상기 타겟 어드레스 히트가 발생했다고 결정한 것, 그리고 상기 리페어 어드레스 히트가 발생하지 않았다고 결정한 것에 응답하여, 상기 데이터 반전 회로에게 활성 상태를 가리키는 상기 제어 신호를 출력한다.
본 개시의 일 실시 예에 따르면, 메모리 장치의 테스트 회로 및 그것의 동작하는 방법이 제공된다.
또한, 1차 테스트의 불량 셀들 중 리페어되지 않은 셀들에 에러를 주입하여 2차 테스트를 수행함으로써, 리페어된 셀들에 대한 불필요한 에러 주입이 생략되고, 그리고 리페어 동작을 정확하게 검증하는 메모리 장치의 테스트 회로 및 그것의 동작하는 방법이 제공된다.
도 1은 본 개시의 실시 예에 따른 메모리 시스템의 블록도이다.
도 2는 본 개시의 실시 예에 따른 메모리 장치의 블록도이다.
도 3은 일반적인 메모리 공정 프로세스를 설명하는 순서도이다.
도 4는 본 개시의 실시 예에 따른 테스트 회로의 동작하는 방법을 설명하는 순서도이다.
도 5는 본 개시의 일부 실시 예에 따른 테스트 회로의 논리 연산을 설명하는 도면이다.
도 6a는 본 개시의 일부 실시 예에 따른 테스트 회로를 구체화한 블록도이다.
도 6b는 본 개시의 일부 실시 예에 따른 테스트 회로를 구체화한 블록도이다.
도 7a는 본 개시의 일부 실시 예에 따른 데이터 반전 회로를 구체화한 블록도이다.
도 7b는 본 개시의 일부 실시 예에 따른 데이터 반전 회로를 구체화한 블록도이다.
도 8a는 본 개시의 일부 실시 예에 따라 리페어 어드레스를 설명하는 도면이다.
도 8b는 본 개시의 일부 실시 예에 따라 리페어 어드레스를 설명하는 도면이다.
도 8c는 본 개시의 일부 실시 예에 따라 리페어 어드레스를 설명하는 도면이다.
도 2는 본 개시의 실시 예에 따른 메모리 장치의 블록도이다.
도 3은 일반적인 메모리 공정 프로세스를 설명하는 순서도이다.
도 4는 본 개시의 실시 예에 따른 테스트 회로의 동작하는 방법을 설명하는 순서도이다.
도 5는 본 개시의 일부 실시 예에 따른 테스트 회로의 논리 연산을 설명하는 도면이다.
도 6a는 본 개시의 일부 실시 예에 따른 테스트 회로를 구체화한 블록도이다.
도 6b는 본 개시의 일부 실시 예에 따른 테스트 회로를 구체화한 블록도이다.
도 7a는 본 개시의 일부 실시 예에 따른 데이터 반전 회로를 구체화한 블록도이다.
도 7b는 본 개시의 일부 실시 예에 따른 데이터 반전 회로를 구체화한 블록도이다.
도 8a는 본 개시의 일부 실시 예에 따라 리페어 어드레스를 설명하는 도면이다.
도 8b는 본 개시의 일부 실시 예에 따라 리페어 어드레스를 설명하는 도면이다.
도 8c는 본 개시의 일부 실시 예에 따라 리페어 어드레스를 설명하는 도면이다.
이하에서, 본 개시의 기술 분야에서 통상의 지식을 가진 자가 본 개시의 실시 예들을 용이하게 실시할 수 있을 정도로, 본 개시의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 개시의 실시 예에 따른 메모리 시스템의 블록도이다. 도 1을 참조하면, 메모리 시스템(10)은 호스트 장치(11)와 통신하는 메모리 컨트롤러(12) 및 메모리 장치(100)를 포함할 수 있다. 예를 들어, 메모리 시스템(10)은 개인용 컴퓨터, 랩탑, 서버, 워크스테이션, 스마트폰, 태블릿 PC, 디지털 카메라, 블랙박스 등과 같이, 다양한 정보를 처리하고 그리고 처리된 정보를 저장하도록 구성된 정보 처리 장치들 중 하나일 수 있다.
메모리 컨트롤러(12)는 메모리 장치(100)에 데이터를 저장하거나 또는 메모리 장치(100)에 저장된 데이터를 읽을 수 있다. 예를 들어, 메모리 컨트롤러(12)는 메모리 장치(100)로 클럭 신호(CK) 및 커맨드/어드레스 신호(CMD/ADD)를 전송할 수 있고, 그리고 메모리 장치(100)와 데이터(DQ)를 주고받을 수 있다. 일부 실시 예들에서, 메모리 컨트롤러(12) 및 메모리 장치(100)는 DDR(Double Data Rate) 인터페이스 또는 LPDDR(Low Power DDR) 인터페이스 등을 기반으로 서로 통신할 수 있으나, 본 발명의 범위는 이에 한정되지 않는다.
메모리 장치(100)는 메모리 컨트롤러(12)의 제어에 따라 동작할 수 있다. 예를 들어, 메모리 장치(100)는 DRAM(Dynamic Random Access Memory), SRAM(Static RAM), 등과 같이 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 휘발성 메모리 장치로 구현될 수 있거나, 또는 플래시 메모리 장치, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 등과 같이 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 비-휘발성 메모리 장치로 구현될 수 있다.
도 2는 본 개시의 실시 예에 따른 메모리 장치의 블록도이다. 도 2를 참조하면, 메모리 장치(100)는 CK 버퍼(110), 메모리 셀 어레이(120), CA 버퍼(130), 커맨드 디코더(140), 어드레스 디코더(150), 테스트 회로(160), 및 데이터 I/O 회로(170)를 포함할 수 있다.
CK 버퍼(110)는 도 1의 메모리 컨트롤러(12)로부터 클럭 신호(CK)를 수신할 수 있다. CK 버퍼(110)는 수신된 클럭 신호(CK)를 메모리 장치(100)의 내부 구성 요소들에게 제공할 수 있다.
메모리 셀 어레이(120)는 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들은 행 방향 및 열 방향을 따라 정렬될 수 있다. 복수의 메모리 셀들 각각은 워드라인들 및 비트라인들과 연결될 수 있다.
일부 실시 예들에서, 메모리 셀 어레이(120)는 불량 영역 및 리던던시(redundancy) 영역을 포함할 수 있다. 불량 영역은 테스트에서 실패하여 테스트 장치(예를 들어, MBIST(Memory Bult-in Self-Test) 장치)에 의해 불량 셀들로 판별된 셀들을 포함하는 영역을 가리킬 수 있다. 리던던시 영역은 테스트 동작에 의해 불량 셀들로 판별된 영역을 대체하기 위한 영역일 수 있다. 불량 셀들은 데이터를 저장하지 않을 수 있고, 리던던시 영역은 불량 셀들에 저장될 데이터를 대신 저장할 수 있다. 리던던시 영역은 메모리 셀 어레이(120)의 리페어 동작에 의해 불량 영역을 구제하는(예를 들어, 불량 영역을 대체하는) 별도의 영역을 가리킬 수 있다. 불량 영역 및 리더던시 영역에 대한 보다 상세한 설명은 도 4, 도 8a, 도 8b, 및 도 8c와 함께 후술될 것이다.
CA 버퍼(130)는 도 1의 메모리 컨트롤러(12)로부터 커맨드/어드레스 신호(CMD/ADD)를 수신할 수 있다. CA 버퍼(130)는 수신된 신호들을 버퍼링하도록 구성될 수 있다.
커맨드 디코더(140)는 CA 버퍼(130)로부터 커맨드 신호(CMD)를 수신하고, 그리고 수신된 커맨드 신호(CMD)를 디코딩할 수 있다. 커맨드 디코더(140)는 디코딩 결과를 어드레스 디코더(150) 및 테스트 회로(160)에 제공할 수 있다.
어드레스 디코더(150)는 행 어드레스 디코더(151) 및 열 어드레스 디코더(152)를 포함할 수 있다. 어드레스 디코더(150)는 CA 버퍼(130)로부터 어드레스(ADD)를 수신하고, 그리고 수신된 어드레스(ADD)를 디코딩할 수 있다.
일부 실시 예들에서, 행 어드레스 디코더(151)는 디코딩 결과에 기초하여 행 어드레스(ADDR)에 대응하는 적어도 하나의 워드라인을 선택하거나 활성화할 수 있다. 열 어드레스 디코더(152)는 디코딩 결과에 기초하여 열 어드레스(ADDC)에 대응하는 적어도 하나의 비트라인을 선택하거나 활성화할 수 있다. 예를 들어, 행 어드레스(ADDR) 및 열 어드레스(ADDC)에 대응하는 메모리 셀들이 선택되고 그리고 선택된 메모리 셀들에 대한 데이터 입출력이 수행될 수 있다.
테스트 회로(160)는 메모리 셀 어레이(120)에 수행된 리페어 동작을 검증할 수 있다. 테스트 회로(160)는 리페어 동작을 검증하기 위해 메모리 셀 어레이(120)에 대해 에러 인젝션(Error Injection) 동작을 수행할 수 있다. 에러 인젝션 동작은 메모리 셀에 반전된 데이터(즉, 에러)를 쓰는 동작을 가리킬 수 있다. 예를 들어, 에러 인젝션 동작은 '0'이 쓰기 되어야 할 메모리 셀에 '1'을 쓰는 동작을 가리킬 수 있다.
일부 실시 예들에서, 테스트 회로(160)는 메모리 셀 어레이(120)의 액세스 영역에 대해 리페어 동작이 수행되었는지(즉, 리페어 어드레스 히트)인지 여부를 결정하고, 그리고 리페어 어드레스 히트가 아닌 경우 에러 인젝션 동작을 수행할 수 있다.
데이터 I/O 회로(170)는 도 1의 메모리 컨트롤러(12)로부터 수신된 데이터(DQ)를 메모리 셀 어레이(120)에 쓸 수 있다. 데이터 I/O 회로(170)는 메모리 셀 어레이(120)로부터 읽은 데이터(DQ)를 도 1의 메모리 컨트롤러(12)로 전송할 수 있다.
일부 실시 예들에서, 데이터 I/O 회로(170)는 데이터 반전 회로(171)를 포함할 수 있다. 데이터 반전 회로(171)는 테스트 회로(160)로부터 제어 신호(CTRL)를 수신하고 그리고 수신된 제어 신호(CTRL)에 응답하여 도 1의 메모리 컨트롤러(12)로부터 수신된 데이터(DQ)를 반전하여 메모리 셀 어레이(120)에 쓸 수 있다. 예를 들어, 데이터 반전 회로(171)는 DBI(Data Bus Inversion) 회로 또는 멀티플렉서 등일 수 있다. 데이터 반전 회로(171)에 대한 보다 더 상세한 설명은 도 7a 및 도 7b와 함께 후술될 것이다.
도 3은 일반적인 메모리 공정 프로세스를 설명하는 순서도이다. 도 3을 참조하면, 일반적인 메모리 공정은 순차적으로 패브리케이션(Fabrication) 공정(S110), EDS(Electrical Die Sorting) 공정(S120), 및 패키징 공정(S130)을 포함할 수 있다.
패브리케이션 공정(S110)은 반도체 제조 웨이퍼 상에 메모리를 구성하는 반도체 회로가 반도체 제조 장치에 의해 가공되는 과정을 가리킬 수 있다. 패브리케이션 공정(S110)은 순차적으로 웨이퍼 제조 공정, 산화 공정, 포토 공정, 식각 공정, 증착&이온 주입 공정, 및 금속 배선 공정을 포함할 수 있다.
EDS 공정(S120)은 패브리케이션 공정(S110)을 통해 제조된 웨이퍼가 정상적으로 동작하는지 확인하는 공정을 가리킬 수 있다. EDS 공정(S120)은 순차적으로 ET(Electrical) 테스트&WBI(Wafer Burn In) 공정(S121), Hot/Cold 테스트(S122), 리페어 공정(S123), 파이널 테스트(S124), 및 잉크 공정(S125)을 포함할 수 있다.
ET 테스트&WBI 공정(S121)은 웨이퍼 상의 개별 소자에 전기적 직류 전압 및 전류 특성의 파라미터를 테스트하여 개별 소자의 정상 동작 여부를 판별하는 공정을 가리킬 수 있다.
Hot/Cold 테스트(S122)는 특정 온도에서 웨어퍼 상의 개별 소자가 정상적으로 동작하는지 판별하는 공정을 가리킬 수 있다.
ET 테스트&WBI 공정(S121) 및 Hot/Cold 테스트(S122)는 물리적 테스트 또는 1차 테스트로 지칭될 수 있다.
리페어 공정(S123)은 웨이퍼 상의 개별 소자에 대해 리페어 동작을 수행하는 공정을 가리킬 수 있다. 리페어 공정은 BIRA(Built-In Redundancy Analysis), BISR(Built-In Self-Repair) 등 다양한 리페어 방법들에 의해 수행될 수 있다. 예를 들어, 리페어 공정(S123)은 ET 테스트&WBI 공정(S121) 및 Hot/Cold 테스트(S122)에서 비정상적으로 동작하는 소자로 판별된 개별 소자에 대해서 리페어 동작을 수행하는 공정을 가리킬 수 있다. 리페어 동작은 개별 소자에서 불량 셀로 판별된 셀에 대해서 불량 셀을 포함하는 행 또는 열의 퓨즈를 끊고(예를 들어, 불량 셀을 포함하는 행 및 워드라인 간의 도선 또는 퓨즈 연결을 끊고) 그리고 불량 셀을 대체할 리던던시 셀을 포함하는 행 또는 열의 퓨즈를 연결하는 동작을 포함할 수 있다.
다만, S121 단계, S122 단계, 및 S123 단계는 반드시 순차적으로 수행되는 것이 아니고, 단지 본 발명의 이해를 위해 예시적으로 열거되었음이 이해되어야 할 것이다. 예를 들어, 웨이퍼 상 개별 소자의 정상 동작 여부는 MBIST 등에 의해 테스트될 수도 있다. 또한, 리페어 공정은 MBIST가 수행된 이후에 수행될 수도 있거나, 또는 메모리 장치가 패키징된 이후에 PPR(Post Package Repair)에 의해 수행될 수 있다.
Final Test(S124)는 테스트 회로가, 리페어 공정(S123)에서 불량 셀들로 판별되었지만, 리페어 동작이 수행되지 않은, 셀들을 다시 테스트하거나 또는 리페어 동작이 정상적으로 수행되었는지 확인하는 공정을 가리킬 수 있다. 예를 들어, Final Test(S124)에서, 테스트 회로는 불량 셀로 판별되었던 타겟 영역이 리던던시 셀을 포함하는 리던던시 영역으로 대체되었는지 여부를 결정할 수 있다.
잉크 공정(S125)은 불량 셀에 대해 불량임을 식별할 수 있게 처리하는 공정을 가리킬 수 있다. 예를 들어, 잉크 공정(S125)은 불량으로 판정되었으나 리페어 동작에 의해서도 구제될 수 없다고 결정된 개별 소자에 대해 불량임을 식별할 수 있게 물리적 또는 전기적으로 표시를 할 수 있다.
도 4는 본 개시의 실시 예에 따른 테스트 회로의 동작하는 방법을 설명하는 순서도이다. 도 4를 참조하면, 도 2의 테스트 회로(160)는 리페어 동작이 수행된 도 2의 메모리 셀 어레이에 대하여 에러 인젝션 동작을 수행할 수 있다.
S210 단계에서, 테스트 회로(160)는 도 2의 커맨드 디코더(140)로부터 에러 인젝션 신호를 수신할 수 있다. 커맨드 디코더(140)는 도 2의 CA 버퍼(130)를 통해 도 1의 메모리 컨트롤러(12)로부터 수신한 CMD 신호(CMD)를 디코딩하고 그리고 디코딩한 결과 중 하나인 에러 인젝션 신호를 테스트 회로(160)에게 제공할 수 있다. 에러 인젝션 신호는 메모리 컨트롤러(12)가 테스트 회로(160)의 에러 인젝션 동작을 제어하기 위한 제어 신호를 가리킬 수 있다.
S220 단계에서, 테스트 회로(160)는 도 2의 어드레스 디코더(150)로부터 액세스 어드레스를 수신할 수 있다. 어드레스 디코더(150)는 CA 버퍼(130)를 통해 메모리 컨트롤러(12)로부터 수신한 어드레스(ADD)를 디코딩하고 그리고 디코딩한 결과 중 하나인 액세스 어드레스를 테스트 회로(160)에게 제공할 수 있다. 액세스 어드레스는 물리적 테스트에 의해 불량 셀로 판별된 셀들 중 최종 테스트(즉, 본 발명의 S230 단계 내지 S50 단계를 수행하는 테스트) 동작을 수행하는 영역을 가리킬 수 있다.
S230 단계에서, 테스트 회로(160)는 타겟 어드레스 히트가 발생했는지 여부를 결정할 수 있다. 예를 들어, 테스트 회로(160)는 테스트 회로(160) 내에 저장된 타겟 어드레스 및 액세스 어드레스의 제1 비교 동작에 기초하여, 타겟 어드레스 히트가 발생했는지 여부를 결정할 수 있다. 타겟 어드레스 히트는 타겟 어드레스 및 액세스 어드레스가 서로 일치하는 경우에 발생할 수 있다. 타겟 어드레스는 도 2의 메모리 셀 어레이(120) 중 물리적 테스트 동작에 의해 판별된 불량 셀들을 포함하는 제1 영역을 가리킬 수 있다.
일부 실시 예들에서, 타겟 어드레스는 도 2의 CA 버퍼(130)를 도 1의 메모리 컨트롤러(12)로부터 수신되거나 또는 도 2의 테스트 회로(160) 내에서 생성될 수 있다. 타겟 어드레스에 대한 보다 더 상세한 설명은 도 6a 및 도 6b와 함께 후술될 것이다.
S240 단계에서, 테스트 회로(160)는 리페어 어드레스 히트가 발생했는지 여부를 결정할 수 있다. 예를 들어, 타겟 어드레스 히트가 발생했다고 결정한 것에 응답하여, 테스트 회로(160)는 테스트 회로(160) 내에 리페어 어드레스 및 액세스 어드레스의 제2 비교 동작에 기초하여, 리페어 어드레스 히트가 발생했는지 여부를 결정할 수 있다. 리페어 어드레스 히트는 리페어 어드레스 및 액세스 어드레스가 서로 일치하는 경우에 발생할 수 있다. 리페어 어드레스는 메모리 셀 어레이(120) 중 불량 셀들을 포함하는 제1 영역을 대신하기 위한 리던던시(redundancy) 셀들을 포함하는 제2 영역을 가리킬 수 있다.
S250 단계에서, 테스트 회로(160)는 S240 단계 및 S250 단계에서 타겟 어드레스 히트가 발생했는지 여부 및 리페어 어드레스 히트가 발생했는지 여부를 결정한 것에 기초하여 데이터 I/O 회로(170)에게 제어 신호(CTRL)를 출력할 수 있다. 데이터 I/O 회로(170)는 수신된 제어 신호(CTRL)에 기초하여 도 1의 메모리 컨트롤러(12)로부터 수신된 데이터(DQ)를 반전하거나 또는 반전하지 않고, 그리고 데이터(DQ)를 메모리 셀 어레이(120)에 제공할 수 있다.
S250a 단계에서, 테스트 회로(160)는 도 2의 데이터 I/O 회로(170)가 메모리 셀 어레이(120)에게 반전된 데이터를 제공하지 않도록 제어할 수 있다. 예를 들어, 타겟 어드레스 히트가 발생하지 않은 것, 또는 타겟 어드레스 히트가 발생하고 그리고 리페어 어드레스 히트가 발생한 것에 응답하여, 테스트 회로(160)는 데이터 I/O 회로(170)에게 비활성 상태를 가리키는 제2 제어 신호를 출력할 수 있다. 데이터 I/O 회로(170)는 도 1의 메모리 컨트롤러(12)로부터 수신된 데이터(DQ)를 반전없이 메모리 셀 어레이(120)에 제공할 수 있다.
S250b 단계에서, 테스트 회로(160)는 도 2의 데이터 I/O 회로(170)가 메모리 셀 어레이(120)에 반전된 데이터를 쓰도록 제어할 수 있다. 예를 들어, 에러 인젝션 신호를 수신한 것, 타겟 어드레스 히트가 발생한 것, 및 리페어 어드레스 히트가 방생하지 않은 것에 응답하여, 테스트 회로(160)는 데이터 I/O 회로(170)에 활성 상태를 가리키는 제1 제어 신호를 출력할 수 있다.
도 5는 본 개시의 일부 실시 예에 따른 테스트 회로의 논리 연산을 설명하는 도면이다. 도 5를 참조하면, 테스트 회로(160)가 도 2의 데이터 I/O 회로(170)에게 출력하는 제어 신호를 결정하기 위해 논리 연산을 수행할 수 있다.
일부 실시 예들에서, 테스트 회로(160)는 액세스 어드레스를 수신하였음을 가리키는 액세스 어드레스 히트 신호(Hit_ACC) 및 에러 인젝션 신호(Hit_EI)를 수신하였음을 가리키는 에러 인젝션 히트 신호의 제1 논리 곱 연산에 기초하여 제1 논리 연산 신호를 생성할 수 있다.
일부 실시 예들에서, 테스트 회로(160)는 제1 논리 연산 신호 및 상기 타겟 어드레스 히트가 발생하였음을 가리키는 타겟 어드레스 히트 신호(Hit_TAG)의 배타적 논리 합 연산에 기초하여 제2 논리 연산 신호를 생성할 수 있다.
일부 실시 예들에서, 테스트 회로(160)는 상기 제2 논리 연산 신호 및 상기 리페어 어드레스 히트(Hit_REP)가 발생하지 않았음을 가리키는 리페어 어드레스 미스 신호의 제2 논리 곱 연산에 기초하여 활성 상태를 가리키는 제1 제어 신호를 출력할 수 있다.
도 6a는 본 개시의 일부 실시 예에 따른 테스트 회로를 구체화한 블록도이다. 도 6a를 참조하면, 테스트 회로(160a)는 어드레스 디코더(150)로부터 수신한 액세스 어드레스(ADD_ACC) 및 타겟 어드레스(ADD_TAG), 및 테스트 회로(160a) 내에 저장된 리페어 어드레스(ADD_REP)에 기초하여 제1 제어 신호(CTRL1) 또는 제2 제어 신호(CTRL2)를 데이터 I/O 회로(170)에게 제공할 수 있다. 테스트 회로(160a)는 어드레스 버퍼(161a), 어드레스 레지스터(162a), 및 어드레스 컨트롤러(163a)를 포함할 수 있다.
어드레스 버퍼(161a)는 어드레스 레지스터(162a)로부터 리페어 어드레스(ADD_REP)를 수신하고 그리고 수신된 리페어 어드레스(ADD_REP)를 도 2의 어드레스 디코더(150)에 제공할 수 있다.
일부 실시 예들에서, 어드레스 버퍼(161a)는 도 2의 어드레스 디코더(150)로부터 액세스 어드레스(ADD_ACC) 및 타겟 어드레스(ADD_TAG)를 수신하여 버퍼링할 수 있다. 어드레스 버퍼(161a)는 수신된 액세스 어드레스(ADD_ACC) 및 타겟 어드레스(ADD_TAG)를 어드레스 컨트롤러(163a)에게 제공할 수 있다.
어드레스 레지스터(162a)는 리페어 어드레스(ADD_REP)를 저장하고, 그리고 저장된 리페어 어드레스(ADD_REP)를 어드레스 버퍼(161a) 및 어드레스 컨트롤러(163a)에게 제공할 수 있다.
어드레스 컨트롤러(163a)는 제1 제어 신호(CTRL1) 또는 제2 제어 신호(CTRL2)를 데이터 I/O 회로(170)에 제공할 수 있다. 어드레스 컨트롤러(163a)는 어드레스 체커(163a-1) 및 제어 신호 생성기(163a-2)를 포함할 수 있다.
어드레스 체커(163a-1)는 어드레스 버퍼(161a)로부터 액세스 어드레스(ADD_ACC) 및 타겟 어드레스(ADD_TAG)를 수신하고, 그리고 어드레스 레지스터(162a)로부터 리페어 어드레스(ADD_REP)를 수신할 수 있다. 어드레스 체커(163a-1)는 수신된 액세스 어드레스(ADD_ACC), 타겟 어드레스(ADD_TAG), 및 리페어 어드레스(ADD_REP)에 기초하여 타겟 어드레스 히트 및 리페어 어드레스 히트가 각각 발생하였는지 여부를 결정할 수 있다. 어드레스 체커(163a-1)는 타겟 어드레스 히트 및 리페어 어드레스 히트가 각각 발생하였는지 여부를 가리키는 신호들을 제어 신호 생성기(163a-2)에게 제공할 수 있다.
제어 신호 생성기(163a-2)는 커맨드 디코더(140)로부터 에러 인젝션 신호(EI)를 수신하고, 그리고 어드레스 체커(163a-1)로부터 타겟 어드레스 히트 및 리페어 어드레스 히트가 각각 발생하였는지 여부를 가리키는 신호들을 수신할 수 있다. 제어 신호 생성기(163a-2)는 액세스 어드레스(ADD_ACC)를 수신하였는지 여부, 에러 인젝션 신호(EI)를 수신하였는지 여부, 타겟 어드레스 히트가 발생하였는지 여부, 및 리페어 어드레스 히트가 발생하였는지 여부의 각각 논리 연산의 결과에 기초하여 제1 제어 신호(CTRL1) 또는 제2 제어 신호(CTRL2)를 생성할 수 있다.
도 6b는 본 개시의 일부 실시 예에 따른 테스트 회로를 구체화한 블록도이다. 테스트 회로(160b)는 어드레스 버퍼(161b), 어드레스 레지스터(162b), 어드레스 컨트롤러(163b), 및 타겟 어드레스 생성기(164b)를 포함할 수 있다.
일부 실시 예들에서, 어드레스 버퍼(161b)는 액세스 어드레스(ADD_ACC)를 어드레스 디코더(150)로부터 수신하고, 타겟 어드레스(ADD_TAG)를 타겟 어드레스 생성기(164b)로부터 수신하고, 리페어 어드레스(ADD_REP)를 어드레스 레지스터(162b)로부터 수신할 수 있다. 어드레스 버퍼(161b)는 수신된 타겟 어드레스(ADD_TAG) 및 리페어 어드레스(ADD_REP)를 어드레스 디코더(150)에게 제공할 수 있고, 그리고 수신된 액세스 어드레스(ADD_ACC) 및 타겟 어드레스(ADD_TAG)를 어드레스 컨트롤러(163b)에게 제공할 수 있다.
어드레스 레지스터(162b) 및 어드레스 컨트롤러(163b)는 도 6a의 어드레스 레지스터(162a) 및 어드레스 컨트롤러(163a)와 유사하므로, 이에 대한 상세한 설명은 생략된다.
타겟 어드레스 생성기(164b)는 타겟 어드레스(ADD_TAG)를 생성하고 그리고 생성된 타겟 어드레스(ADD_TAG)를 저장할 수 있다. 타겟 어드레스 생성기(164b)는 커맨드 디코더(140)로부터 에러 인젝션 신호(EI)를 수신하고, 그리고 수신된 에러 인젝션 신호(EI)에 응답하여 저장된 타겟 어드레스(ADD_TAG)를 어드레스 버퍼(161b)에게 제공할 수 있다.
도 7a는 본 개시의 일부 실시 예에 따른 데이터 반전 회로를 구체화한 블록도이다. 도 7a를 참조하면, 데이터 반전 회로(171a)는 도 1의 메모리 컨트롤러(12)로부터 수신된 데이터(DQ)를 반전하여 처리된 데이터(DQx)를 도 2의 메모리 셀 어레이(120)에게 제공할 수 있다. 처리된 데이터(DQx)는 데이터(DQ) 또는 반전된 데이터(/DQ)를 포함할 수 있다. 데이터 반전 회로(171a)는 DBI 제어 회로(171-a) 및 DBI 회로(171a-2)를 포함할 수 있다.
DBI 제어 회로(171a-1)는 DBI 회로(171a-2)를 제어할 수 있다. 예를 들어, DBI제어 회로(171a-1)는 도 2의 테스트 회로(160)로부터 제어 신호(CTRL)를 수신하고 그리고 수신된 제어 신호(CTRL)에 응답하여 DBI 회로(171a-2)를 제어할 수 있다.
DBI 회로(171a-2)는 데이터(DQ)를 반전하고 그리고 처리된 데이터(DQx)를 출력할 수 있다. 예를 들어, DBI 회로(171a-2)는 DBI 제어 회로의 제어에 따라, 메모리 컨트롤러(12)로부터 수신된 데이터(DQ)를 반전하고 그리고 처리된 데이터(DQx)를 메모리 셀 어레이(120)에게 제공할 수 있다.
일부 실시 예들에서, DBI 제어 회로(171a-1)는 테스트 회로(160)로부터 비활성 상태를 가리키는 제어 신호(CTRL)를 수신하고 그리고 수신된 제어 신호(CTRL)에 응답하여 DBI 회로(171a-2)를 제어할 수 있다. DBI 회로(171a-2)는 DBI 제어 회로(171a-1)의 제어에 따라, 메모리 컨트롤러(12)로부터 수신된 데이터(DQ)를 반전하지 않을 수 있다.
데이터 반전 회로(171a)는 데이터(DQ)를 반전하기 위해 별도의 인버터 또는 멀티플렉서 등을 채용하지 않고 그리고 DBI 제어 회로(171a-1) 및 DBI 회로(171a-2)를 사용함으로써 메모리 칩의 면적이 감소되고 그리고 메모리 칩의 제작 비용이 절감될 수 있다.
도 7b는 본 개시의 일부 실시 예에 따른 데이터 반전 회로를 구체화한 블록도이다. 도 7b를 참조하면, 데이터 반전 회로(171b)는 인버터(171b-1) 및 멀티플렉서(171b-2)를 포함할 수 있다.
인버터(171b-1)는 도 1의 메모리 컨트롤러(12)로부터 데이터를 수신하고 그리고 수신된 데이터를 반전하여 멀티플렉서(171b-2)에게 제공할 수 있다.
멀티플렉서(171b-2)는 데이터(DQ)를 반전하고 그리고 처리된 데이터(DQx)를 출력할 수 있다. 예를 들어, 멀티플렉서(171b-2)는 도 1의 메모리 컨트롤러(12)로부터 데이터(DQ)를 수신하고 그리고 인버터(171b-1)로부터 반전된 데이터(/DQ)를 수신할 수 있다. 멀티플렉서(171b-2)는 도 2의 테스트 회로(160)로부터 수신된 제1 제어 신호(CTRL1)에 응답하여 수신된 데이터(DQ) 또는 인버터(171b-1)에 의해 반전된 데이터(/DQ) 중 선택하여 메모리 셀 어레이(120)에게 제공할 수 있다.
도 8a는 본 개시의 일부 실시 예에 따라 리페어 어드레스를 설명하는 도면이다. 도 8a를 참조하면, 메모리 셀 어레이(120a)에 대한 리페어 동작이 행 단위로 수행되는 경우, 리페어 어드레스는 워드라인을 가리킬 수 있다.
일부 실시 예들에서, 메모리 셀 어레이(120a)는 제1 내지 제N 워드라인들을 포함할 수 있다. N은 자연수이다. 각 워드라인은 복수의 메모리 셀들을 포함할 수 있다.
일부 실시 예들에서, 메모리 셀 어레이(120a)는 하나 이상의 불량 셀들을 포함할 수 있다. 리페어 동작은 불량 셀들을 포함하는 워드라인에 대해 수행될 수 있다. 예를 들어, 제1 워드라인(WL1)이 불량 셀들을 포함하는 경우, 제N 워드라인(WLN)이 제1 워드라인(WL1)을 구제할 수 있다. 따라서, 제N 워드라인(WLN)은 리던던시 영역으로써, 제1 워드라인(WL1)을 대체할 수 있다. 리페어 어드레스는 불량 영역(예를 들어, 제1 워드라인(WL1))을 대체하는 리던던시 영역(예를 들어, 제N 워드라인(WLN))을 가리키는 어드레스일 수 있다.
도 8b는 본 개시의 일부 실시 예에 따라 리페어 어드레스를 설명하는 도면이다. 도 8b를 참조하면, 메모리 셀 어레이(120b)에 대한 리페어 동작이 열 단위로 수행되는 경우, 리페어 어드레스는 비트라인을 가리킬 수 있다.
일부 실시 예들에서, 메모리 셀 어레이(120b)는 제1 내지 제M 비트라인들을 포함할 수 있다. M은 자연수이다. 각 비트라인은 복수의 메모리 셀들을 포함할 수 있다.
일부 실시 예들에서, 메모리 셀 어레이(120b)는 하나 이상의 불량 셀들을 포함할 수 있다. 리페어 동작은 불량 셀들을 포함하는 비트라인에 대해 수행될 수 있다. 예를 들어, 제2 비트라인(BL2)이 불량 셀들을 포함하는 경우, 제M 비트라인(BLM)이 제2 비트라인(BL2)을 구제할 수 있다. 따라서, 제M 비트라인(BLM)은 리던던시 영역으로써, 제2 비트라인(BL2)을 대체할 수 있다. 리페어 어드레스는 불량 영역(예를 들어, 제2 비트라인(BL2))을 대체하는 리던던시 영역(예를 들어, 제M 비트라인(BLM))을 가리키는 어드레스일 수 있다.
도 8c는 본 개시의 일부 실시 예에 따라 리페어 어드레스를 설명하는 도면이다. 도 8c를 참조하면, 메모리 셀 어레이(120c)에 대한 리페어 동작이 메모리 셀 단위로 수행되는 경우, 리페어 어드레스는 메모리 셀을 가리킬 수 있다.
일부 실시 예들에서, 메모리 셀 어레이(120c)는 제1 내지 제N 워드라인들 및 제1 내지 제M 비트라인들을 포함할 수 있다.
일부 실시 예들에서, 메모리 셀 어레이(120c)는 하나 이상의 불량 셀들을 포함할 수 있다. 리페어 동작은 불량 셀들 각각에 대해 수행될 수 있다. 예를 들어, 제1 워드라인(WL1) 및 제1 비트라인(BL1)에 연결된 메모리 셀이 불량 셀인 경우, 제1 워드라인(WL1) 및 제M 비트라인(BLM)에 연결된 리던던시 셀이 불량 셀을 구제할 수 있다. 리페어 어드레스는 불량 셀을 대체하는 리던던시 셀을 가리키는 어드레스일 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
Claims (10)
- 데이터 반전 회로, 커맨드 디코더, 및 어드레스 디코더와 통신하는 테스트 회로의 동작하는 방법에 있어서,
상기 커맨드 디코더로부터 에러 인젝션(Error Injection) 신호를 수신하는 단계;
상기 어드레스 디코더로부터 액세스 어드레스를 수신하는 단계;
상기 테스트 회로의 어드레스 버퍼에 저장된 타겟 어드레스 및 상기 액세스 어드레스의 제1 비교 동작에 기초하여, 타겟 어드레스 히트가 발생했는지 여부를 결정하는 단계;
상기 타겟 어드레스 히트가 발생했다고 결정한 것에 응답하여, 상기 테스트 회로의 어드레스 레지스터에 저장된 리페어 어드레스 및 상기 액세스 어드레스의 제2 비교 동작에 기초하여, 리페어 어드레스 히트가 발생했는지 여부를 결정하는 단계; 및
상기 에러 인젝션 신호를 수신한 것, 상기 타겟 어드레스 히트가 발생했다고 결정한 것, 그리고 상기 리페어 어드레스 히트가 발생하지 않았다고 결정한 것에 응답하여, 상기 데이터 반전 회로에게 활성 상태를 가리키는 제1 제어 신호를 출력하는 단계를 포함하는 방법. - 제 1 항에 있어서,
상기 테스트 회로는 메모리 셀 어레이에 대해 순차적으로 물리적 테스트 동작, 리페어 동작, 및 최종 테스트 동작을 수행하도록 구성되고,
상기 타겟 어드레스는 상기 메모리 셀 어레이 중 상기 물리적 테스트 동작에 의해 판별된 불량 셀들을 포함하는 제1 영역을 가리키고,
상기 리페어 어드레스는 상기 메모리 셀 어레이 중 상기 제1 영역을 대신하기 위한 리던던시 셀들을 포함하는 제2 영역을 가리키고, 그리고
상기 액세스 어드레스는 상기 메모리 셀 어레이 중 상기 최종 테스트 동작이 수행된 제3 영역을 가리키는 방법. - 제 1 항에 있어서,
상기 테스트 회로의 상기 어드레스 버퍼에 상기 저장된 타겟 어드레스 및 상기 액세스 어드레스의 상기 제1 비교 동작에 기초하여, 상기 타겟 어드레스 히트가 발생했는지 여부를 결정하는 단계는:
상기 타겟 어드레스를 상기 어드레스 디코더로부터 수신하는 단계;
상기 타겟 어드레스를 상기 어드레스 버퍼에 저장하는 단계; 및
상기 저장된 타겟 어드레스 및 상기 액세스 어드레스의 상기 제1 비교 동작에 기초하여, 상기 타겟 어드레스 히트가 발생했는지 여부를 결정하는 단계를 포함하는 방법. - 제 1 항에 있어서,
상기 테스트 회로의 상기 어드레스 버퍼에 상기 저장된 타겟 어드레스 및 상기 액세스 어드레스의 상기 제1 비교 동작에 기초하여, 상기 타겟 어드레스 히트가 발생했는지 여부를 결정하는 단계는:
상기 타겟 어드레스를 생성하는 단계;
상기 타겟 어드레스를 상기 어드레스 버퍼에 저장하는 단계; 및
상기 저장된 타겟 어드레스 및 상기 액세스 어드레스의 상기 제1 비교 동작에 기초하여, 상기 타겟 어드레스 히트가 발생했는지 여부를 결정하는 단계를 포함하는 방법. - 제 1 항에 있어서,
상기 에러 인젝션 신호를 수신한 것, 상기 타겟 어드레스 히트가 발생했다고 결정한 것, 그리고 상기 리페어 어드레스 히트가 발생하지 않았다고 결정한 것에 응답하여, 상기 데이터 반전 회로에게 활성 상태를 가리키는 상기 제1 제어 신호를 출력하는 단계는:
상기 액세스 어드레스를 수신하였음을 가리키는 액세스 어드레스 히트 신호 및 상기 에러 인젝션 신호를 수신하였음을 가리키는 에러 인젝션 히트 신호의 제1 논리 곱 연산에 기초하여 제1 논리 연산 신호를 생성하는 단계;
상기 제1 논리 연산 신호 및 상기 타겟 어드레스 히트가 발생하였음을 가리키는 타겟 어드레스 히트 신호의 배타적 논리 합 연산에 기초하여 제2 논리 연산 신호를 생성하는 단계; 및
상기 제2 논리 연산 신호 및 상기 리페어 어드레스 히트가 발생하지 않았음을 가리키는 리페어 어드레스 미스 신호의 제2 논리 곱 연산에 기초하여 상기 제1 제어 신호를 출력하는 단계를 포함하는 방법. - 제 1 항에 있어서,
메모리 셀 어레이는 제1 내지 제N 행 및 제1 내지 제M 열로 배열된 복수의 메모리 셀들을 포함하고,
상기 리페어 어드레스는:
상기 제1 내지 제N 행들 중 하나에 포함된 모든 메모리 셀들을 가리키거나,
상기 제1 내지 제M 열들 중 하나에 포함된 모든 메모리 셀들을 가리키거나, 또는
상기 복수의 메모리 셀들 중 하나에 포함된 메모리 셀을 가리고, 그리고
N 및 M은 임의의 자연수들인 방법. - 제 1 항에 있어서,
상기 에러 인젝션 신호를 수신한 것, 상기 타겟 어드레스 히트가 발생했다고 결정한 것, 그리고 상기 리페어 어드레스 히트가 발생했다고 결정한 것에 응답하여, 상기 데이터 반전 회로에게 비활성 상태를 가리키는 제2 제어 신호를 출력하는 단계를 더 포함하는 방법. - 제 1 항에 있어서,
상기 타겟 어드레스 히트가 발생하지 않았다고 결정한 것에 응답하여, 상기 데이터 반전 회로에게 비활성 상태를 가리키는 제2 제어 신호를 출력하는 단계를 더 포함하는 방법. - 데이터 반전 회로, 커맨드 디코더, 및 어드레스 디코더와 통신하는 테스트 회로에 있어서,
상기 데이터 반전 회로에게 제어 신호를 제공하는 어드레스 컨트롤러;
상기 어드레스 디코더로부터 수신된 액세스 어드레스 및 타겟 어드레스를 저장하고 그리고 상기 액세스 어드레스 및 상기 타겟 어드레스를 상기 어드레스 컨트롤러에게 제공하는 어드레스 버퍼; 및
리페어 어드레스를 저장하고 그리고 상기 리페어 어드레스를 상기 어드레스 컨트롤러에게 제공하는 어드레스 레지스터를 포함하되,
상기 어드레스 컨트롤러는:
상기 커맨드 디코더로부터 에러 인젝션(Error injection) 신호를 수신하고,
상기 타겟 어드레스 및 상기 액세스 어드레스의 제1 비교 동작에 기초하여 타겟 어드레스 히트가 발생했는지 결정하고,
상기 타겟 어드레스 히트가 발생했다고 결정한 것에 응답하여, 상기 리페어 어드레스 및 상기 액세스 어드레스의 제2 비교 동작에 기초하여 리페어 어드레스 히트가 발생했는지 여부를 결정하고, 그리고
상기 에러 인젝션 신호를 수신한 것, 상기 타겟 어드레스 히트가 발생했다고 결정한 것, 그리고 상기 리페어 어드레스 히트가 발생하지 않았다고 결정한 것에 응답하여, 상기 데이터 반전 회로에게 활성 상태를 가리키는 상기 제어 신호를 출력하는 테스트 회로. - 제 9 항에 있어서,
상기 어드레스 컨트롤러는:
상기 액세스 어드레스를 수신하였음을 가리키는 액세스 어드레스 히트 신호 및 상기 에러 인젝션 신호를 수신하였음을 가리키는 에러 인젝션 히트 신호의 제1 논리 곱 연산에 기초하여 제1 논리 연산 신호를 생성하는 제1 논리 게이트;
상기 제1 논리 연산 신호 및 상기 타겟 어드레스 히트가 발생하였음을 가리키는 타겟 어드레스 히트 신호의 배타적 논리 합 연산에 기초하여 제2 논리 연산 신호를 생성하는 제2 논리 게이트; 및
상기 제2 논리 연산 신호 및 상기 리페어 어드레스 히트가 발생하지 않았음을 가리키는 리페어 어드레스 미스 신호의 제2 논리 곱 연산에 기초하여 상기 제어 신호를 출력하는 제3 논리 게이트를 포함하는 테스트 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020230161567A KR20230166984A (ko) | 2023-11-20 | 2023-11-20 | 메모리 장치의 테스트 회로 및 그것의 동작하는 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020230161567A KR20230166984A (ko) | 2023-11-20 | 2023-11-20 | 메모리 장치의 테스트 회로 및 그것의 동작하는 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20230166984A true KR20230166984A (ko) | 2023-12-07 |
Family
ID=89163347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020230161567A KR20230166984A (ko) | 2023-11-20 | 2023-11-20 | 메모리 장치의 테스트 회로 및 그것의 동작하는 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20230166984A (ko) |
-
2023
- 2023-11-20 KR KR1020230161567A patent/KR20230166984A/ko unknown
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9767922B2 (en) | Memory device and memory system having repair unit modification function | |
| US6967878B2 (en) | Redundancy architecture for repairing semiconductor memories | |
| US10217525B2 (en) | Memory apparatus with post package repair | |
| US6097644A (en) | Redundant row topology circuit, and memory device and test system using same | |
| CN106033684B (zh) | 存储器件和包括存储器件的存储系统 | |
| US11139045B2 (en) | Memory device with a memory repair mechanism and methods for operating the same | |
| US8913451B2 (en) | Memory device and test method thereof | |
| CN103295640A (zh) | 能够挽救封装后出现的缺陷特性的半导体器件 | |
| US11232849B2 (en) | Memory device with a repair match mechanism and methods for operating the same | |
| US8867288B2 (en) | Memory device and test method thereof | |
| KR102669502B1 (ko) | 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법 | |
| US11651831B2 (en) | Redundancy analysis circuit and memory system including the same | |
| US11069426B1 (en) | Memory device with a row repair mechanism and methods for operating the same | |
| US9589668B2 (en) | Semiconductor memory device for performing test operation of circuits related to repair scheme and operating method thereof | |
| CN113362883B (zh) | 可配置软封装后修复(sppr)方案 | |
| KR20230166984A (ko) | 메모리 장치의 테스트 회로 및 그것의 동작하는 방법 | |
| US20180090221A1 (en) | Boot-up control circuit and semiconductor apparatus including the same | |
| KR20190075354A (ko) | 메모리 장치 및 메모리 장치의 동작 방법 | |
| JP2010198694A (ja) | 半導体記憶装置及び半導体記憶装置における置換アドレスの判定方法 | |
| US10198201B2 (en) | Semiconductor apparatus, memory system and repair method thereof | |
| US20240290414A1 (en) | Methods of testing repair circuits of memory devices | |
| CN113707212B (zh) | 具有封装后修复功能的存储器元件及其操作方法 | |
| KR20190114701A (ko) | 반도체 메모리 장치, 메모리 시스템 및 반도체 메모리 장치의 동작 방법 | |
| KR102635260B1 (ko) | 반도체 메모리 장치, 메모리 시스템 및 반도체 메모리 장치의 동작 방법 | |
| KR20150130608A (ko) | 메모리 장치 |