KR102635260B1 - 반도체 메모리 장치, 메모리 시스템 및 반도체 메모리 장치의 동작 방법 - Google Patents

반도체 메모리 장치, 메모리 시스템 및 반도체 메모리 장치의 동작 방법 Download PDF

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Abstract

메모리 셀 어레이 및 리페어 제어 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 블록들과 적어도 하나의 리던던시 블록을 포함한다. 상기 리페어 제어 회로는 상기 메모리 셀 어레이를 액세스하기 위한 액세스 칼럼 어드레스에 응답하여 상기 메모리 블록들 중 제1 메모리 블록의 제1 페일 셀을 상기 제1 메모리 블록의 제1 노멀 셀로 리페어하는 리페어 제어 회로를 포함한다. 상기 제1 페일 셀과 상기 제1 노멀 셀은 서로 다른 칼럼 선택 라인 어드레스를 가진다. 따라서 반도체 메모리 장치는 리페어 자원을 거의 최대의 효율로 이용할 수 있다.

Description

반도체 메모리 장치, 메모리 시스템 및 반도체 메모리 장치의 동작 방법{Semiconductor memory devices, memory systems and methods of operating semiconductor memory devices}
본 발명은 메모리 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치, 메모리 시스템 및 반도체 메모리 장치의 동작 방법에 관한 것이다.
반도체 칩은 반도체 제조 공정을 통해 만들어 지고, 이후 웨이퍼(Wafer) 또는 다이(Die) 또는 패키지(Package) 상태에서 테스트 장비에 의해 테스트된다. 테스트를 통해 불량 부분 또는 불량 칩을 선별하고 일부 메모리 셀이 불량일 경우 리페어를 수행하여 반도체 칩을 구제한다. 현재 DRAM과 같은 반도체 칩은 미세 공정화가 계속됨으로 제조 공정 상에 에러 발생 가능성이 증가하고 있다. 또한 초기 테스트 단계에서 검출이 되지 못했더라도 칩 동작 중 에러가 발생할 수 있다.
본 발명의 일 목적은 리던던시 자원을 효율적으로 이용할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 일 목적은 리던던시 자원을 효율적으로 이용할 수 있는 메모리 시스템을 제공하는 것이다.
본 발명의 일 목적은 리던던시 자원을 효율적으로 이용할 수 있는 반도체 메모리 장치의 동작 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 메모리 장치는 메모리 셀 어레이 및 리페어 제어 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 블록들과 적어도 하나의 리던던시 블록을 포함한다. 상기 리페어 제어 회로는 상기 메모리 셀 어레이를 액세스하기 위한 액세스 칼럼 어드레스에 응답하여 상기 메모리 블록들 중 제1 메모리 블록의 제1 페일 셀을 상기 제1 메모리 블록의 제1 노멀 셀로 리페어하는 리페어 제어 회로를 포함한다. 상기 제1 페일 셀과 상기 제1 노멀 셀은 서로 다른 칼럼 선택 라인 어드레스를 가진다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 메모리 시스템은 적어도 하나의 반도체 메모리 장치 및 메모리 컨트롤러를 포함한다. 상기 메모리 컨트롤러는 상기 적어도 하나의 반도체 메모리 장치를 제어한다. 상기 적어도 하나의 반도체 메모리 장치는 메모리 셀 어레이 및 리페어 제어 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 블록들과 적어도 하나의 리던던시 블록을 포함한다. 상기 리페어 제어 회로는 상기 메모리 셀 어레이를 액세스하기 위한 액세스 칼럼 어드레스에 응답하여 상기 메모리 블록들 중 제1 메모리 블록의 제1 페일 셀을 상기 제1 메모리 블록의 제1 노멀 셀로 리페어하는 리페어 제어 회로를 포함한다. 상기 제1 페일 셀과 상기 제1 노멀 셀은 서로 다른 칼럼 선택 라인 어드레스를 가진다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 복수의 메모리 블록들과 적어도 하나의 리던던시 블록을 포함하는 메모리 셀 어레이를 포함하는 반도체 메모리 장치의 동작 방법에서는 상기 메모리 셀 어레이를 액세스하기 위한 액세스 칼럼 어드레스와 상기 메모리 블록들 중 제1 메모리 블록의 제1 페일 셀에 연결되는 제1 비트라인을 지정하는 제1 칼럼 어드레스가 동일하지 여부를 판단하고, 상기 액세스 칼럼 어드레스와 상기 제1 칼럼 어드레스가 동일한 경우, 상기 제1 페일 셀을 상기 제1 메모리 블록의 적어도 하나의 제1 노멀 셀로 리페어한다. 상기 제1 페일 셀과 상기 제1 노멀 셀은 서로 다른 칼럼 선택 라인 어드레스를 가진다.
본 발명의 실시예들에 따르면, 반도체 메모리 장치의 리페어 제어 회로는 상기 리페어 제어 회로는 적어도 하나의 메모리 블록의 페일 셀을 동일한 메모리 블록의 적어도 하나의 노멀 셀로 적어도 한 번 리페어하고, 상기 리페어된 노멀 셀을 리던던시 블록의 리던던시 셀로 리페어할 수 있다. 따라서 반도체 메모리 장치는 리던던시 블록의 리던던시 자원들을 거의 최대의 효율로 이용할 수 있다.
도 1은 본 발명의 실시예에들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2a는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체 메모리 장치의 일 예를 나타내는 블록도이다.
도 2b는 본 발명의 실시예들에 따른 도 2a의 반도체 메모리 장치의 일부를 나타낸다.
도 3은 본 발명의 실시예들에 따른 도 2a의 반도체 메모리 장치의 일부를 나타낸다.
도 4a는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 제1 단위 리페어 컨트롤러의 구성을 나타내는 블록도이다.
도 4b는 본 발명의 실시예들에 따른 도 4a의 제1 단위 리페어 컨트롤러에서 칼럼 선택 라인 드라이버의 구성을 나타낸다.
도 5는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 리던던시 리페어 컨트롤러의 구성을 나타내는 블록도이다.
도 6a은 도 3의 반도체 메모리 장치에서 수행되는 리페어 동작을 나타낸다.
도 6b는 도 2b의 반도체 메모리 장치에서 수행되는 리페어 동작의 다른 예를 나타낸다.
도 6c는 도 6a의 리페어 동작시에 데이터 입출력을 나타낸다.
도 6d는 도 6b의 리페어 동작시에 데이터 입출력을 나타낸다.
도 7은 도 4의 제1 단위 리페어 컨트롤러에서 어드레스 저장 테이블을 나타낸다.
도 8은 도 7의 어드레스 저장 테이블을 설명하는 도면이다.
도 9a 내지 도 9c는 메모리 블록의 페일 셀을 동일한 메모리 블록의 노멀 셀로 대체하고 노멀 셀을 리던던시 셀로 대체하는 방법을 도시한다.
도 10은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 11은 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체 메모리 장치의 다른 예를 나타내는 블록도이다.
도 12는 본 발명의 실시예들에 따른 도 12의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 13은 본 발명의 실시예들에 따른 도 12의 반도체 메모리 장치에서 뱅크 칼럼 디코더들 각각에 포함될 수 있는 리페어 제어 회로를 나타낸다.
도 14는 도 13의 리페어 제어 회로에서 페일 어드레스 저장 회로를 나타낸다.
도 15는 도 11의 반도체 메모리 장치의 일부를 나타낸다.
도 16a는 도 15의 반도체 메모리 장치에서 수행되는 리페어 동작을 나타낸다.
도 16b는 도 15에서 제1 뱅크 어레이의 다른 구성을 나타내는 예이다.
도 17은 도 13의 리페어 제어 회로에서 어드레스 저장 테이블을 나타낸다.
도 18은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타낸다.
도 19는 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적 블록도이다.
도 20은 본 발명의 실시예들에 따른 도 19의 반도체 메모리 장치가 3D 칩 구조에 적용되는 예를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(20)은 메모리 컨트롤러(100) 및 적어도 하나의 반도체 메모리 장치(200)를 포함할 수 있다.
메모리 컨트롤러(Memory Controller; 100)는 메모리 시스템(Memory System; 20)의 동작을 전반적으로 제어하며, 외부의 호스트와 반도체 메모리 장치(200) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 호스트의 요청에 따라 반도체 메모리 장치(200)를 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read). 또한, 메모리 컨트롤러(100)는 반도체 메모리 장치(200)를 제어하기 위한 동작 커맨드(command)들을 인가하여, 반도체 메모리 장치(200)의 동작을 제어한다.
실시예에 따라, 반도체 메모리 장치(200)는 동적 메모리 셀들을 구비하는 DRAM(dynamic random access), DDR4(double data rate 4) SDRAM(synchronous DRAM) 또는 LPDDR4(low power DDR4) SDRAM, LPDDR5 SDRAM일 수 있다.
메모리 컨트롤러(100)는 반도체 메모리 장치(200)에 클럭 신호(CLK), 커맨드(CMD) 및 어드레스(ADDR)를 전송하고, 반도체 메모리 장치(200)와 데이터(DQ)를 주고받을 수 있다.
반도체 메모리 장치(200)는 메모리 셀 어레이(300), 제어 로직 회로(210) 및 리페어 제어 회로(400)를 포함할 수 있다. 메모리 셀 어레이(300)에는 데이터(DQ)가 저장될 수 있다. 메모리 셀 어레이(300)는 복수의 메모리 블록들 및 적어도 하나의 리던던시 블록을 포함할 수 있다.
제어 로직 회로(210)는 커맨드(CMD) 및 어드레스(ADDR)에 기초하여 메모리 셀 어레이(300)에 대한 액세스를 제어하고, 리페어 제어 회로(400)는 어드레스(ADDR)에 기초하여 복수의 메모리 블록들 중 적어도 하나의 메모리 블록의 페일 셀을 동일한 메모리 블록의 노멀 셀로 리페어하고, 상기 노멀 셀을 상기 리던던시 블록의 리던던시 셀로 리페어하여 리던던시 블록의 리던던시 자원을 거의 최대의 효율로 이용할 수 있다.
즉, 리페어 제어 회로(400)는 메모리 블록의 페일 셀들만을 리던던시 셀들로 리페어하는 것이 아니라, 메모리 블록의 페일 셀을 적어도 한 번 동일한 메모리 블록의 다른 노멀 셀로 리페어하고, 상기 다른 노멀 셀을 리던던시 셀로 리페어하기 때문에, 리던던시 블록의 리페어 자원들을 거의 최대의 효율로 이용할 수 있다.
도 2a는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체 메모리 장치의 일 예를 나타내는 블록도이다.
도 2a를 참조하면, 반도체 메모리 장치(200a)는 제어 로직 회로(210a), 어드레스 버퍼(251), 리페어 제어 회로(400a), 로우 디코더(261), 입출력 게이팅 회로(290a), 데이터 입출력 버퍼(296) 및 메모리 셀 어레이(301)를 포함할 수 있다.
제어 로직 회로(210a)는 커맨드(CMD) 및 액세스 어드레스(ADDR)을 수신한다. 제어 로직 회로(210a)는 커맨드(CMD) 및 액세스 어드레스(ADDR)에 기초하여 반도체 메모리 장치(200a)의 동작을 제어한다. 제어 로직 회로(210a)는 커맨드(CMD) 및 액세스 어드레스(ADDR)에 기초하여 로우 디코더(261), 입출력 게이팅 회로(290a) 및 리페어 제어 회로(400a)를 제어할 수 있따.
어드레스 버퍼(251)는 액세스 어드레스(ADDR)중 로우 어드레스(RADDR)는 로우 디코더(261)에 제공하고, 칼럼 어드레스(CADDR)는 리페어 제어 회로(400a)에 제공한다. 리페어 제어 회로(400a)는 칼럼 어드레스(CADDR)와 내부에 저장된 페일 칼럼 어드레스의 비교에 기초하여 메모리 셀 어레이(301)의 적어도 하나의 페일 셀을 동일한 메모리 블록의 노멀 셀로 적어도 한 번 리페어하고, 상기 노멀 셀을 메모리 셀 어레이(301)의 리던던시 블록의 리던던시 셀로 리페어할 수 있다.
로우 디코더(261)는 워드라인들(WLs)을 통하여 메모리 셀 어레이(301)와 연결되고, 입출력 게이팅 회로(290a)는 비트라인들(BTLs)을 통하여 메모리 셀 어레이(301)와 연결된다. 데이터 입출력 버퍼(296)는 입출력 게이팅 회로(290a)를 통하여 메모리 컨트롤러(100)와 데이터(DQ)를 주고받을 수 있다.
도 2b는 본 발명의 실시예들에 따른 도 2a의 반도체 메모리 장치의 일부를 나타낸다.
도 2b에는 메모리 셀 어레이(301), 입출력 게이팅 회로(290a), 데이터 입출력 버퍼(296) 및 리페어 제어 회로(400a)가 도시된다.
도 2b를 참조하면, 메모리 셀 어레이(301)는 노멀 셀 어레이(NCA) 및 리던던시 셀 어레이(RCA)를 포함할 수 있고, 노멀 셀 어레이(NCA)는 복수의 메모리 블록들(MB0~MB3)을 포함할 수 있고, 리던던시 셀 어레이(RCA)는 적어도 하나의 리던던시 블록(RMB)을 포함할 수 있다. 노멀 셀 어레이(NCA)는 워드라인(WL)들 및 비트라인(BTL)들에 연결되는 메모리 셀(MC)을 포함할 수 있고, 리던던스 블록(RMB)은 워드라인(WL)과 리던던시 비트라인(RBTL)에 연결되는 리던던시 셀(RMC)을 포함할 수 있다.
입출력 게이팅 회로(290a)는 복수의 입출력 회로들(291a~291e)과 복수의 칼럼 선택 회로들(293a~293e)를 포함할 수 있고, 칼럼 선택 회로들(293a~293e)은 입출력 회로들(291a~291e)을 대응되는 메모리 블록들(MB0~MB3) 및 리던던시 블록(RMB)에 연결시킬 수 있다. 칼럼 선택 회로들(293a~293e) 각각은 복수의 칼럼 선택 트랜지스터들(294a~294d)를 포함할 수 있고, 칼럼 선택 트랜지스터들(294a~294d) 각각은 칼럼 선택 라인 신호들(CSLa~CSLe) 각각에 응답하여 칼럼 선택 트랜지스터들(294a~294d) 각각을 대응되는 메모리 블록의 복수의 비트라인들 또는 비트라인에 연결시킬 수 있다. 입출력 회로들(291a~291e)은 데이터 라인들(GIO)를 통하여 데이터 입출력 버퍼(296)에 연결될 수 있다.
도시되지는 않았지만, 칼럼 선택 회로(293b)에는 칼럼 선택 라인 신호(CSLb)가 인가되고, 칼럼 선택 회로(293c)에는 칼럼 선택 라인 신호(CSLc)가 인가되고, 칼럼 선택 회로(293d)에는 칼럼 선택 라인 신호(CSLd)가 인가되고, 칼럼 선택 회로(293e)에는 칼럼 선택 라인 신호(CSLe)가 인가될 수 있다.
리페어 제어 회로(400a)는 칼럼 어드레스(CADDR)에 기초하여 칼럼 선택 라인 신호들(CSLa~CSLe)을 칼럼 선택 회로들(293a~293e) 각각에 제공할 수 있다. 여기서 칼럼 어드레스(CADDR)는 도 2a의 어드레스 버퍼(251)에서 제공되는 것으로, 메모리 블록들(MB0~MB3)에서 페일 셀의 존재 여부를 고려하지 않고 하나의 비트라인을 지정하는 어드레스이다. 칼럼 선택 라인 신호들(CSLa~CSLd) 각각은 칼럼 어드레스(CADDR)에 기초하여 메모리 블록들(MB0~MB3) 각각에서 대응되는 비트라인들을 동시에 선택하는 신호이다. 따라서, 칼럼 선택 라인 신호들(CSLa~CSLd) 각각에 의하여 반도체 메모리 장치(200a)에서는 버스트 길이(burst length) 단위의 데이터가 동시에 입출력될 수 있다.
도 3은 본 발명의 실시예들에 따른 도 2a의 반도체 메모리 장치의 일부를 나타낸다.
도 3에서는 메모리 셀 어레이(301), 입출력 게이팅 회로(290a), 리페어 제어 회로(400a) 및 데이터 입출력 버퍼(296)가 가 도시되어 있다. 도 2b와 비교할 때, 도 3에서는 리페어 제어 회로(400a)의 구성을 보다 상세히 나타내었다. 따라서 도 3에서는 리페어 제어 회로(400a)의 구성에 대하여 주로 설명한다.
도 3을 참조하면, 메모리 셀 어레이(301)는 노멀 셀 어레이(NCA) 및 리던던시 셀 어레이(RCA)를 포함할 수 있고, 노멀 셀 어레이(NCA)는 복수의 메모리 블록들(MB0~MB3)을 포함할 수 있고, 리던던시 셀 어레이(RCA)는 적어도 하나의 리던던시 블록(RMB)을 포함할 수 있다.
메모리 블록들(MB0~MB3) 각각은 워드라인들과 비트라인들에 연결되는 복수의 메모리 셀들을 포함할 수 있고, 리던던시 블록(RMB)은 워드라인들과 리던던시 비트라인들에 연결되는 복수의 리던던시 셀들을 포함할 수 있다.
리페어 제어 회로(400a)는 복수의 단위 리페어 컨트롤러들(401a~40d) 및 리던던시 리페어 컨트롤러(401e)를 포함할 수 있고, 단위 리페어 컨트롤러들(401a~40d) 및 리던던시 리페어 컨트롤러(401e)는 메모리 블록들(MB0~MB3) 및 리던던시 블록(RMB)에 대응될 수 있다. 리페어 제어 회로(400a)는 반도체 메모리 장치(200a)의 칼럼 디코더(미도시)에 포함될 수 있다.
입출력 회로들(291a~291e)은 도 2a의 제어 로직 회로(210a)로부터의 제1 제어 신호(CTL1)에 응답하여 메모리 블록들(MB0~MB3) 및 리던던시 블록(RMB)과 데이터 입출력 버퍼(296) 사이의 연결을 제어할 수 있다. 칼럼 선택 회로들(293a~293e)은 입출력 회로들(291a~291e)을 대응되는 메모리 블록들(MB0~MB3) 및 리던던시 블록(RMB)에 연결시킬 수 있다.
단위 리페어 컨트롤러들(401a~401d) 및 리던던시 리페어 컨트롤러(401e)는 칼럼 어드레스(CADDR)을 공통으로 수신하고 칼럼 어드레스(CADDR)의 변화에 응답하여 대응되는 메모리 블록들(MB0~MB3) 및 리던던시 블록(RMB)에 인가되는 칼럼 선택 라인 신호들(CSLa~CSLe)을 대응되는 칼럼 선택 회로들(293a~293e)에 제공할 수 있다.
메모리 블록들(MB0~MB3)이 페일 셀을 포함하지 않는 경우, 입출력 회로(291e)는 제1 제어 신호(CTL1)에 응답하여 리던던시 블록(RMB)으로의 연결을 차단하고, 입출력 회로들(291a~291d)은 칼럼 선택 회로들(293a~293d)을 통하여 메모리 블록들(MB0~MB3)로부터의 데이터(DQ)를 데이터 입출력 버퍼(296)에 전달하거나, 데이터 입출력 버퍼(296)로부터의 데이터(DQ)를 메모리 블록들(MB0~MB3)로 전달할 수 있다. 이 경우에, 메모리 블록들(MB0~MB3)에 인가되는 칼럼 선택 라인 신호들(CSLa~CSLd)에 의하여 메모리 블록들(MB0~MB3) 각각에서 동일한 위치의 비트라인 또는 비트라인들이 선택되어 반도체 메모리 장치(200a)의 버스트 길이(burst length) 단위의 데이터가 데이터 입출력 버퍼(296)를 통하여 입출력 될 수 있다.
메모리 블록들(MB0~MB3) 중 적어도 하나의 메모리 블록이 적어도 하나의 페일 셀을 포함하는 경우, 입출력 회로(291e)는 제1 제어 신호(CTL1)에 응답하여 칼럼 선택 회로(293e)를 통하여 리던던시 블록(RMB)으로 연결되어 상기 적어도 하나의 페일 셀에 대한 리페어 동작이 수행될 수 있다.
예를 들어, 메모리 블록들(MB0, MB2, MB3)이 각각 CSL0에 의하여 선택되는 적어도 하나의 비트라인 상에 적어도 하나의 페일 셀을 포함하는 경우, 메모리 블록(MB0)에서는 참조 번호(511)와 같이, CSL0의 활성화 타이밍에 CSL3를 활성화시켜 페일 셀을 메모리 블록(MB0)의 노멀 셀로 리페어할 수 있다. 즉, CSL0의 활성화 타이밍에 CSL3를 활성화시켜 칼럼 선택 트랜지스터(294a) 대신에 칼럼 선택 트랜지스터(294c)를 메모리 블록(MB0)와 입출력 회로(291a)에 연결시킬 수 있다. 또한, CSL3의 활성화 타이밍에 참조 번호(512)와 같이, 메모리 블록(MB0)의 노멀 셀을 리던던시 블록(RMB)의 리던던시 셀로 리페어할 수 있다. 메모리 블록(MB1)은 페일 셀을 포함하지 않는 것으로 가정한다. 즉, 리페어 제어 회로(400a)는 제1 페일 셀이 연결되는 제1 비트라인을 선택하는 CSL0 대신에 상기 제1 페일 셀을 리페어하는 제1 노멀 셀이 연결되는 제2 비트라인을 선택하는 CSL3을 활성화시켜 제1 페일 셀을 제1 노멀 셀로 리페어할 수 있다.
메모리 블록(MB2)에서는 참조 번호(513)와 같이, CSL0의 활성화 타이밍에 CSL2를 활성화시켜 페일 셀을 메모리 블록(MB2)의 노멀 셀로 리페어할 수 있다. 또한, CSL2의 활성화 타이밍에 참조 번호(514)와 같이, 메모리 블록(MB1)의 노멀 셀을 리던던시 블록(RMB)의 대응되는 리던던시 셀로 리페어할 수 있다. 메모리 블록(MB3)에서는 참조 번호(515)와 같이, CSL0의 활성화 타이밍에 메모리 블록(MB3)의 노멀 셀을 리던던시 블록(RMB)의 대응되는 리던던시 셀로 리페어할 수 있다.
도 4a는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 제1 단위 리페어 컨트롤러의 구성을 나타내는 블록도이다.
도 4a를 참조하면, 제1 단위 리페어 컨트롤러(401a)는 테이블 포인터(405), 어드레스 저장 테이블(420), 칼럼 어드레스 비교기(430), 선택 회로(440) 및 칼럼 선택 라인 드라이버(450)를 포함할 수 있다.
테이블 포인터(405)는 순차적으로 변화하는 칼럼 어드레스(CADDR)에 응답하여 토글링되는 테이블 포인팅 신호(TPS)를 생성한다. 어드레스 저장 테이블(420)에는 적어도 하나의 소스 칼럼 어드레스(SRCA)와 이에 대응되는 적어도 하나의 목적지 칼럼 어드레스(DSCA)가 퓨즈 정보로서 저장된다.
칼럼 어드레스 비교기(430)는 액세스 칼럼 어드레스(CADDR)와 어드레스 저장 테이블(420)에서 출력되는 소스 칼럼 어드레스(SRCA)를 비교하고, 상기 비교의 결과를 나타내는 매치 신호(MTH1)를 출력한다. 선택 회로(440)는 매치 신호(MTH1)에 응답하여 어드레스 저장 테이블(420)에서 출력되는 목적지 칼럼 어드레스(DSCA)와 액세스 칼럼 어드레스(CADDR) 중 하나를 선택하여 타겟 칼럼 어드레스(CA)로 출력한다. 칼럼 선택 라인 드라이버(450)는 타겟 칼럼 어드레스(CA)에 대응되는 비트라인을 선택하는(활성화시키는) 칼럼 선택 라인 신호(CSLa)를 출력한다.
예를 들어, 액세스 칼럼 어드레스(CADDR)와 소스 칼럼 어드레스(SRCA)가 일치하지 않는 경우, 선택 회로(440)는 매치 신호(MTH1)에 응답하여 액세스 칼럼 어드레스(CADDR)를 타겟 칼럼 어드레스(CA)로서 출력할 수 있다. 예를 들어, 액세스 칼럼 어드레스(CADDR)와 소스 칼럼 어드레스(SRCA)가 일치하는 경우, 선택 회로(440)는 매치 신호(MTH1)에 응답하여 목적지 칼럼 어드레스(DSCA)를 타겟 칼럼 어드레스(CA)로서 출력할 수 있다. 따라서, 메모리 블록(MB0)의 적어도 하나의 페일 셀에 연결되는 비트라인의 칼럼 어드레스가 소스 칼럼 어드레스(SRCA)로서 어드레스 저장 테이블(420)에 퓨즈 정보로서 저장되고, 상기 페일 셀을 대체하는 메모리 블록(MB0)의 노멀 셀에 연결되는 비트라인의 칼럼 어드레스가 목적지 칼럼 어드레스(DSCA)로서 퓨즈 정보로서 저장되는 경우, 메모리 블록(MB0)의 페일 셀을 노멀 셀로 리페어할 수 있다. 상기 노멀 셀은 또한 리던던시 블록(RMC)의 리던던시 셀로 리페어될 수 있다.
실시예에 있어서, 선택 회로(440)는 매치 신호(MTH1)에 응답하여 액세스 칼럼 어드레스(CADDR)의 상위 일부 비트와 목적지 칼럼 어드레스(DSCA)의 비트들에 대하여 배타적 논리합(XOR) 연산을 수행하는 어드레스 변경 회로로 구성될 수 있다. 즉, 상기 어드레스 변경 회로는 액세스 칼럼 어드레스(CADDR)가 6비트로 구성되고, 목적지 칼럼 어드레스(DSCA)가 3 비트로 구성되는 경우, 하이 레벨의 매치 신호(MTH1)에 응답하여 액세스 칼럼 어드레스(CADDR)가 상위 3 비트와 목적지 칼럼 어드레스(DSCA)가 3 비트에 대하여 비트별 XOR 연산을 수행하여 타겟 칼럼 어드레스(CA)로 출력할 수 있다.
도 3에서 단위 리페어 컨트롤러들(401b, 401c, 401d) 각각의 구성은 도 4a의 제1 단위 리페어 컨트롤러(401a)의 구성과 실질적으로 동일할 수 있다.
도 4b는 본 발명의 실시예들에 따른 도 4a의 제1 단위 리페어 컨트롤러에서 칼럼 선택 라인 드라이버의 구성을 나타낸다.
도 4b를 참조하면, 칼럼 선택 라인 드라이버(450)는 구동 트랜지스터들(451, 452, 453, 454) 및 인버터들(455, 456) 및 낸드 게이트(457)을 포함할 수 있다.
낸드 게이트(457)는 타겟 칼럼 어드레스(CA)와 활성 마스터 신호(PCSLE)에 대하여 낸드 연산을 수행한다. 구동 트랜지스터(451)는 전원 전압(VDD)에 연결되는 소스, 인버터(457)의 출력을 수신하는 게이트 및 제1 노드(NO1)에 연결되는 소스를 구비한다. 구동 트랜지스터(452)는 제1 노드(NO1)에 연결되는 드레인, 비활성 마스터 신호(PCSLD)가 인가되는 게이트 및 구동 트랜지스터(453)에 연결되는 소스를 구비한다. 구동 트랜지스터(453)는 구동 트랜지스터(452)에 연결되는 드레인, 인버터(457)의 출력에 연결되는 게이트 및 접지 전압(VSS)에 연결되는 소스를 구비한다.
인버터(455)는 제1 노드(NO1)의 전압 레벨을 반전시켜 제2 노드(NO2)로 출력하고, 인버터(456)는 제2 노드(NO2)의 전압 레벨을 반전시켜 칼럼 선택 라인 신호(CSLa)를 출력한다. 구동 트랜지스터(454)는 제1 노드(NO1)에 연결되는 드레인, 제2 노드(NO2)에 연결되는 게이트 및 접지 전압(VSS)에 연결되는 소스를 구비한다.
타겟 칼럼 어드레스(CA)가 하이 레벨로 인가되고, 활성 마스터 신호(PCSLE)가 하이 레벨이 인가되면 낸드 게이트(457)의 출력은 로우 레벨이 된다. 이에 따라 구동 트랜지스터들(451)는 턴온되고 구동 트랜지스터(453)는 턴오프된다. 따라서 제1 노드(NO1)는 하이 레벨이 되고, 구동 트랜지스터(454)는 턴오프되고, 인버터(456)는 하이 레벨의 칼럼 선택 라인 신호(CSLa)를 출력한다.
활성 마스터 신호(PCSLE)가 로우 레벨로 되고, 비활성 마스터 신호(PCSLD)가 하이 레벨이 되면, 구동 트랜지스터(451)는 턴오프되고, 구동 트랜지스터들(452, 453)은 턴온된다. 따라서, 인버터(456)는 로우 레벨의 칼럼 선택 라인 신호(CSLa)를 출력한다. 활성 마스터 신호(PCSLE)와 비활성 마스터 신호(PCSLD)는 리페어 제어 회로(400a) 또는 리페어 제어 회로(400a)를 포함하는 칼럼 디코더에 구비되는 프리 디코더에서 제공될 수 있다. 상기 프리 디코더는 리던던시 리페어 컨트롤러(401d)에 포함되는 퓨즈회로(480)의 칼럼 선택 라인 정보를 참조하여 활성 마스터 신호(PCSLE)와 비활성 마스터 신호(PCSLD)의 논리 레벨을 제어할 수 있다. 따라서 도 3의 리페어 제어 회로(400a)는 활성 마스터 신호(PCSLE)와 비활성 마스터 신호(PCSLD)를 제어하여 제1 페일 셀 대신에 제1 노멀 셀을 선택하고 상기 제1 노멀 셀 대신에 제1 리던던시 셀을 선택할 수 있다.
도 5는 본 발명의 실시예들에 따른 도 3의 반도체 메모리 장치에서 리던던시 리페어 컨트롤러의 구성을 나타내는 블록도이다.
도 5를 참조하면, 리던던시 리페어 컨트롤러(401e)는 테이블 포인터(460), 퓨즈 회로(480) 및 리던던시 칼럼 선택 라인 드라이버(470)를 포함할 수 있다.
테이블 포인터(460)는 순차적으로 변화하는 칼럼 어드레스(CADDR)에 응답하여 토글링되는 테이블 포인팅 신호(TPS)를 생성한다. 퓨즈 회로(480)에는 리던던시 블록(RMC)의 리던던시 비트라인들 각각에 관련된 칼럼 선택 라인 정보가 저장된다. 즉 퓨즈회로(480)에는 CSL0, CSL2, CSL3 각각의 활성화시에 리페어되는 메모리 블록(MB3, MB2, MB0)의 정보가 퓨즈 정보로서 저장된다.
리던던시 칼럼 선택 라인 드라이버(470)는 퓨즈회로(480)의 칼럼 선택 라인 정보를 참조하고, 테이블 포인팅 신호(TPS)에 응답하여 리던던시 비트라인들 중 적어도 일부를 선택하는 리던던시 칼럼 선택 라인 신호(CSLe)를 출력한다.
따라서 도 3 내지 도 5를 참조하면, 리페어 제어 회로(400a)는 적어도 두 개의 퓨즈 정보를 이용하여 제1 페일 셀을 동일한 메모리 블록의 제1 노멀 셀로 리페어하고, 상기 제1 노멀 셀을 리던던시 블록의 제1 리던던시 셀로 리페어할 수 있다.
도 6a는 도 3의 반도체 메모리 장치에서 수행되는 리페어 동작을 나타낸다.
도 6a에서는, 메모리 셀 어레이(301)의 리페어 조건이 참조 번호(521)와 같은 경우를 가정한다. 메모리 셀 어레이(301)의 리페어 조건은 메모리 블록들(MB0~MB3) 각각의 페일 셀의 위치를 고려하여 결정될 수 있다. 즉, 페일 셀을 포함하는 메모리 블록들(MB0, MB3, MB3)의 페일 셀이나 노멀 셀을 리페어하는 리던던시 블록(RMB)의 리던던시 자원들이 서로 중복되지 않도록 리페어 조건을 결정하여, 반도체 메모리 장치(200a)의 버스트 동작을 지원할 수 있다.
도 3 내지 도 6a를 참조하면, 액세스 칼럼 어드레스(CADDR)에 의하여 메모리 블록들(MB0~MB3)의 CSL0 동작(522)이 지정되는 경우, 메모리 블록(MB0)에서는 페일 셀 대신에 CSL3에 해당하는 제1 노멀 셀이 선택되고(즉, 메모리 블록(MB0)에서 칼럼 선택 트랜지스터(294a) 대신에 칼럼 선택 트랜지스터(294d)가 활성화되고), 메모리 블록(MB1)에서는 CSL0에 해당하는 노멀 셀이 선택되고, 메모리 블록(MB2)에서는 CSL2에 해당하는 제1 노멀 셀이 선택되고, 메모리 블록(MB3)에서는 페일 셀 대신에 리던던시 블록(RMB)의 CSL0에 해당하는 리던던시 셀이 선택된다. 즉, CSL0 동작에서는 메모리 블록들(MB0, MB2) 각각에서 페일 셀을 상응하는 제1 노멜 셀로 대체하는 리페어 동작이 수행된다.
액세스 칼럼 어드레스(CADDR)에 의하여 메모리 블록들(MB0~MB3)의 CSL1 동작(523)이 지정되는 경우, 메모리 블록들(MB0~MB3) 각각에서 CSL1에 해당하는 노멀 셀이 선택된다. 액세스 칼럼 어드레스(CADDR)에 의하여 메모리 블록들(MB0~MB3)의 CSL2 동작(524)이 지정되는 경우, 메모리 블록들(MB0, MB1, MB3) 각각에서 CSL2에 해당하는 노멀 셀이 선택되고, 메모리 블록(MB2)에서는 CSL2에 대응되는 메모리 셀이 선택되는 대신에 리던던시 블록(RMB)의 CSL2에 해당하는 리던던시 셀이 선택된다.
액세스 칼럼 어드레스(CADDR)에 의하여 메모리 블록들(MB0~MB3)의 CSL3 동작(525)이 지정되는 경우, 메모리 블록들(MB1, MB2, MB3) 각각에서 CSL3에 해당하는 노멀 셀이 선택되고, 메모리 블록(MB0)에서는 CSL3에 대응되는 메모리 셀이 선택되는 대신에 리던던시 블록(RMB)의 CSL3에 해당하는 리던던시 셀이 선택되어 제1 노멀 셀에 대한 리페어 동작이 수행된다.
도 6b는 도 2b의 반도체 메모리 장치에서 수행되는 리페어 동작의 다른 예를 나타낸다.
도 2b 및 도 6b를 참조하면, 메모리 셀 어레이(301)의 리페어 조건(521a)은 메모리 블록(MB0)에서는 CSL1과 관련된 페일 셀을 CSL3와 관련된 제1 노멀 셀로 리페어(511a)하고, 메모리 블록(MB0)의 제1 노멀 셀을 다른 메모리 블록(MB1)의 제2 노멀 셀로 리페어 하고(512a), 제2 노멀 셀은 리던던시 블록(RMB)의 제1 리던던시 셀로 리페어한다(513a, 514a, 515a). 즉, 리페어 제어 회로(400a)는 제1 메모리 블록(MB0)의 페일 셀을 제1 메모리 블록(MB0)의 제1 노멀 셀로 리페어하고, 제1 노멀 셀을 제2 메모리 블록(MB1)의 제2 노멀 셀로 리페어하고, 제2 노멀 셀을 제1 리던던시 셀로 리페어한다. 제1 노멀 셀, 제2 노멀 셀 및 제1 리던던시 셀은 서로 동일한 칼럼 선택 라인 어드레스를 가질 수 있다.
액세스 칼럼 어드레스(CADDR)에 의하여 메모리 블록들 (MB0~MB3)과 리던던시 블록(RMB)의 CSL0 동작(526)이 지정되는 경우, 메모리 블록들(MB0~MB3) 각각에서는 CSL0에 해당하는 노멀 셀이 선택된다. 액세스 칼럼 어드레스(CADDR)에 의하여 메모리 블록들(MB0~MB3)과 리던던시 블록(RMB)의 CSL1 동작(527)이 지정되는 경우, 메모리 블록(MB0)에서는 페일 셀 대신에 CSL3에 해당하는 제1 노멀 셀이 선택되고, 메모리 블록들(MB1~MB3) 각각에서는 CSL1에 해당하는 노멀 셀이 선택된다.
액세스 칼럼 어드레스(CADDR)에 의하여 메모리 블록들(MB0~MB3)과 리던던시 블록(RMB)의 CSL3 동작(528)이 지정되는 경우, 메모리 블록(MB0)에서는 제1 노멀 셀 대신에 메모리 블록(MB1)의 CSL3에 해당하는 제2 노멀 셀이 선택되고, 메모리 블록(MB2)에서는 CSL3에 해당하는 노멀 셀이 선택되고, 메모리 블록(MB3)에서는 CSL3에 해당하는 노멀 셀이 선택되고, 리던던시 블록(RMB)에서도 CSL3에 해당하는 제1 리던던시 셀이 선택된다. 따라서 반도체 메모리 장치(200a)는 버스트 길이 단위의 데이터 입출력을 지원하면서 리던던시 블록(RMB)의 리던던시 자원을 효율적으로 이용할 수 있다.
도 6c는 도 6a의 리페어 동작시에 데이터 입출력을 나타낸다.
도 6c를 참조하면, 메모리 셀 어레이(301)의 리페어 조건이 도 6a와 같은 경우, 입출력 게이팅 회로(290a)에 포함되는 칼럼 선택 회로들(293a~293e) 및 선택 회로들(2916~2919, 2915)에 의하여 메모리 블록들(MB0~MB3) 및 리던던시 블록(RMB)에서 선택되는 데이터가 버스트 길이들(BL0~BL3)의 단위로 데이터 입출력 버퍼(296)에 제공됨을 알 수 있다. 즉, 선택 회로(2911)는 칼럼 선택 회로들(293a, 293e) 중 하나의 출력을 선택할 수 있고, 선택 회로(2912)는 칼럼 선택 회로들(293b, 293e) 중 하나의 출력을 선택할 수 있고, 선택 회로(2913)는 칼럼 선택 회로들(293c, 293e) 중 하나의 출력을 선택할 수 있고, 선택 회로(2914)는 칼럼 선택 회로들(293d, 293e) 중 하나의 출력을 선택할 수 있다.
CSL0 동작에서는 선택 회로(2915)에서 출력되는 신호{0, 0, 0, 1}에 의하여 선택 회로(2911)는 메모리 블록(MB0)에서 출력되는 데이터를 선택하고, 선택 회로(2912)는 메모리 블록(MB1)에서 출력되는 데이터를 선택하고, 선택 회로(2913)는 메모리 블록(MB2)에서 출력되는 데이터를 선택하고, 선택 회로(2914)는 리던던시 블록(RMB)에서 출력되는 데이터를 선택함을 알 수 있다
도 6d는 도 6b의 리페어 동작시에 데이터 입출력을 나타낸다.
도 6d를 참조하면, 메모리 셀 어레이(301)의 리페어 조건이 도 6b와 같은 경우, 입출력 게이팅 회로(290a)에 포함되는 칼럼 선택 회로들(293a~293e) 및 선택 회로들(2916~2919, 2915)에 의하여 메모리 블록들(MB0~MB3) 및 리던던시 블록(RMB)에서 선택되는 데이터가 버스트 길이들(BL0~BL3)의 단위로 데이터 입출력 버퍼(296)에 제공됨을 알 수 있다. 즉. 선택 회로(2916)는 인접하는 칼럼 선택 회로들(293a, 293b) 중 하나의 출력을 선택할 수 있고, 선택 회로(2919)는 인접하는 칼럼 선택 회로들(293d, 293e) 중 하나의 출력을 선택할 수 있다.
도 6d를 참조하면, 도 6b를 참조하여 설명한 바와 같이, CSL3 동작에서는 선택 회로(2915)에서 출력되는 신호{1, 1, 1, 1}에 의하여 선택 회로(2916)는 메모리 블록(MB1)에서 출력되는 데이터를 선택하고, 선택 회로(2917)는 메모리 블록(MB2)에서 출력되는 데이터를 선택하고, 선택 회로(2918)는 메모리 블록(MB3)에서 출력되는 데이터를 선택하고, 선택 회로(2919)는 리던던시 블록(RMB)에서 출력되는 데이터를 선택함을 알 수 있다.
도 7은 도 4의 제1 단위 리페어 컨트롤러에서 어드레스 저장 테이블을 나타낸다.
도 7을 참조하면, 어드레스 저장 테이블(420)은 리페어되어야 할 소스 칼럼 어드레스(SRCA)을 저장하는 제1 저장부(421) 및 소스 칼럼 어드레스(SRCA)를 대체할 목적지 칼럼 어드레스(DSCA)를 저장하는 제2 저장부(423) 및 센싱부(425)를 포함할 수 있다. 어드레스 저장 테이블(420)은 안티-퓨즈 어레이 또는 CAM(content addressable memory)로 구성될 수 있다. 센싱부(425)는 테이블 포인팅 신호(TPS)에 응답하여 어드레스 저장 테이블(420)에서 제공되는 소스 칼럼 어드레스(SRCA)와 목적지 칼럼 어드레스(DSCA)를 출력할 수 있다. 도 7에서는 어드레스 저장 테이블(420)은 소스 칼럼 어드레스(SRCA)로서 CSL0와 관련된 제1 칼럼 어드레스(CADDR1)와 CSL3와 관련된 제4 칼럼 어드레스(CADDR4)를 저장하고, 목적지 칼럼 어드레스(DSCA)로서 제1 칼럼 어드레스(CADDR1)를 대체하는 제4 칼럼 어드레스(CADDR4)와 제4 칼럼 어드레스(CADDR4)를 대체하는 제4 리던던시 칼럼 어드레스(RCADDR4)를 저장한다.
도 8은 도 7의 어드레스 저장 테이블을 설명하는 도면이다.
도 8을 참조하면, 어드레스 저장 테이블(420)은 복수의 안티 퓨즈들(422)을 포함하는 안티 퓨즈 어레이로 구성될 수 있다. 안티 퓨즈(422)는 퓨즈 소자와 반대되는 전기적 특성을 갖는 것으로서, 프로그램되지 않은 상태에서는 높은 저항 값을 갖는 반면 프로그램 된 상태에서는 낮은 저항 값을 갖는 저항성 퓨즈 소자이다. 어드레스 저장 테이블(420)은 안티 퓨즈들(422)을 선택적으로 프로그램하여 소스 칼럼 어드레스(SRCA), 및 목적지 칼럼 어드레스(DSCA)를 저장할 수 있다.
센싱부(425)는 제1 및 제2 저장부(421, 425) 각각에 연결되는 제1 및 제2 서브 센싱부(4251, 4252)을 포함할 수 있고, 제1 및 제2 서브 센싱부(4251, 4252) 엔모스 트랜지스터들(426)로 구성될 수 있다. 따라서 센싱부(425a)는 테이블 포인팅 신호(TPS)에 응답하여 소스 칼럼 어드레스(SRCA)는 칼럼 어드레스 비교기(430)로 제공하고 목적지 칼럼 어드레스(DSCA)는 선택 회로(440)에 제공할 수 있다.
도 9a 내지 도 9c는 메모리 블록의 페일 셀을 동일한 메모리 블록의 노멀 셀로 대체하고 노멀 셀을 리던던시 셀로 대체하는 방법을 도시한다.
도 9a 내지 도 9c에서 메모리 블록(MB0)은 워드라인들(WL1~WLu)과 비트라인들(BTL1~BTLv)에 연결되는 메모리 셀들을 포함하고, 리던던시 블록(RMB)은 워드라인들(WL1~WLu)과 리던던시 비트라인들(RBTL1~RBTLv)에 연결되는 리던던시 메모리 셀들을 포함하는 것으로 가정한다.
도 9a는 비트라인 간의 대체(리페어)를 설명한다. 예를 들어, 메모리 블록(MB0)에서 워드라인(WL1)과 비트라인(BTL1)에 연결된 메모리 셀에서 불량이 발생한 경우, 비트라인(BTL1)을 비트라인(BTL4)으로 대체하고, 비트라인(BTL3)을 리던던시 비트라인(RBTL4)으로 대체할 수 있다.
도 9b는 비트라인의 일부(비트라인의 세그먼트) 간의 대체를 설명한다. 하나의 비트라인의 적어도 하나의 메모리 셀이 연결되는 2개 이상의 세그먼트로 구분될 수 있다. 예를 들어, 메모리 블록(MB0)에서 워드라인(WL1)과 비트라인(BTL1)에 연결된 메모리 셀에서 불량이 발생한 경우, 불량이 발생한 메모리 셀을 포함하는 비트라인(BTL1)의 세그먼트를 비트라인(BTL4)의 세그먼트로 대체하고, 비트라인(BTL4)의 세그먼트를 리던던시 비트라인(RBTL4)의 세그먼트로 대체할 수 있다.
도 9c 메모리 셀 간의 대체를 설명한다. 예를 들어, 메모리 블록(MB0)에서 워드라인(WL1)과 비트라인(BTL1)에 연결된 메모리 셀에서 불량이 발생한 경우, 불량이 발생한 메모리 셀을 비트라인(BTL4)에 연결되는 메모리 셀로 대체하고, 비트라인(BTL4)에 연결되는 메모리 셀을 리던던시 비트라인(RBTL4)에 연결되는 메모리 셀로 대체할 수 있다.
도 10은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 2a 내지 도 10을 참조하면, 복수의 메모리 블록들과 적어도 하나의 리던던시 블록들을 구비하는 메모리 셀 어레이를 포함하는 반도체 메모리 장치의 동작 방법에서는 복수의 메모리 블록들 중 제1 메모리 블록의 제1 페일 셀을 제1 메모리 블록의 제1 노멀 셀로 리페어한다(S100). 제1 메모리 블록의 제1 페일 셀을 제1 메모리 블록의 제1 노멀 셀로 리페어하기 전에, 액세스 칼럼 어드레스가 제1 페일 셀이 연결되는 제1 비트라인의 제1 칼럼 어드레스와 동일하지 여부를 판단할 수 있다. 판단의 결과 액세스 칼럼 어드레스가 제1 칼럼 어드레스(소스 칼럼 어드레스)와 동일한 경우, 상기 리페어를 수행할 수 있다.
여기서 제1 메모리 블록의 제1 페일 셀과 제1 노멀 셀은 서로 다른 칼럼 선택 라인 어드레스를 가진다. 즉, 즉 제1 메모리 블록의 제1 페일 셀과 제1 노멀 셀은 서로 다른 칼럼 선택 라인(CSL) 신호에 의하여 선택되는 비트라인들에 연결된다. 또한 제1 메모리 블록의 제1 페일 셀과 제1 노멀 셀은 동일한 입출력 회로에 연결될 수 있다. 제1 메모리 블록의 제1 노멀 셀은 리던던시 블록의 제1 리던던시 셀로 리페어한다(S200). 여기서 제1 노멀 셀과 제1 리던던시 셀은 동일한 칼럼 선택 라인 어드레스를 가질 수 있다. 또한 제1 노멀 셀과 제1 리던던시 셀은 서로 다른 입출력 회로들에 연결될 수 있다.
도 11은 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체 메모리 장치의 다른 예를 나타내는 블록도이다.
도 11을 참조하면, 반도체 메모리 장치(200b)는 제어 로직 회로(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 리프레쉬 카운터(245), 로우 어드레스 멀티플렉서(240), 칼럼 어드레스 래치(250), 로우 디코더(260), 칼럼 디코더(270), 메모리 셀 어레이(300), 센스 앰프부(285), 입출력 게이팅 회로(290), 및 데이터 입출력 버퍼(295)를 포함할 수 있다.
실시예에 있어서, 반도체 메모리 장치(200b)는 에러 정정 코드(error correction code, 이하 ‘ECC’) 엔진(280)을 더 포함할 수 있다.
상기 메모리 셀 어레이(300)는 제1 내지 제8 뱅크 어레이들(310~380)을 포함할 수 있다. 또한, 상기 로우 디코더(260)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 로우 디코더들(260a~260h)을 포함하고, 상기 칼럼 디코더(270)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h)을 포함하며, 상기 센스 앰프부(285)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 센스 앰프들(285a~285h)을 포함할 수 있다. 제1 내지 제8 뱅크 어레이들(310~380), 제1 내지 제8 뱅크 센스 앰프들(285a~285h), 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h) 및 제1 내지 제8 뱅크 로우 디코더들(260a~260h)은 제1 내지 제8 뱅크들을 각각 구성할 수 있다. 제1 내지 제8 뱅크 어레이들(310~380) 각각은 복수의 워드라인(WL)들과 복수의 비트라인(BL)들 및 워드라인(WL)들과 비트라인(BTL)들이 교차하는 지점에 형성되는 복수의 메모리 셀(MC)들을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(100)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(RADDR) 및 칼럼 어드레스(CADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(RADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 칼럼 어드레스(CADDR)를 칼럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 칼럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(RADDR)를 수신하고, 리프레쉬 카운터(245)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(RADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)는 제1 내지 제8 뱅크 로우 디코더들(260a~260h)에 각각 인가될 수 있다.
제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드라인에 워드라인 구동 전압을 인가할 수 있다. 또한 활성화된 뱅크 로우 디코더는 상기 로우 어드레스에 상응하는 워드라인을 활성화하는 것과 동시에 리페어 제어 회로(400)로부터 출력되는 스페어 로우 어드레스(SRA)에 상응하는 스페어 워드라인을 활성화할 수 있다.
칼럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 칼럼 어드레스(CADDR)를 수신하고, 수신된 칼럼 어드레스(CADDR)를 일시적으로 저장할 수 있다. 또한, 칼럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 칼럼 어드레스(CADDR)를 점진적으로 증가시킬 수 있다. 칼럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 칼럼 어드레스(CADDR)를 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h)에 각각 인가할 수 있다.
제1 내지 제8 뱅크 칼럼 디코더들(270a~270h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 칼럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 칼럼 어드레스(CADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다. 또한 활성화된 뱅크 칼럼 디코더는 리페어 제어 회로를 포함할 수 있고, 상기 리페어 제어 회로는 해당하는 뱅크 어레이의 적어도 하나의 메모리 블록의 페일 셀을 동일한 메모리 블록의 제1 노멀 셀로 리페어하고, 상기 제1 노멀 셀을 리던던시 블록의 제1 리던던시 셀로 리페어할 수 있다.
입출력 게이팅 회로 블록(290)의 입출력 게이팅 회로들 각각은 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제8 뱅크 어레이들(310~380)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들 및 제1 내지 제8 뱅크 어레이들(310~380)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에서 독출될 데이터는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터는 데이터 입출력 버퍼(295)를 통하여 상기 메모리 컨트롤러(100)에 제공될 수 있다. 제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
반도체 메모리 장치(200b)가 ECC 엔진(280)을 포함하는 경우, ECC 엔진(280)은 기입될 데이터에 대하여 ECC 인코딩을 수행하여 코드워드를 입출력 게이팅 회로(290)에 제공하고, 독출된 코드워드에 대하여 ECC 디코딩을 수행하여 에러 정정된 데이터를 데이터 입출력 버퍼(280)에 제공할 수 있다.
데이터 입출력 버퍼(295)는 기입 동작에서는 메모리 컨트롤러(100)로부터 제공되는 클럭 신호(CLK)에 기초하여 데이터(DQ)를 ECC 엔진(280)에 제공하고, 독출 동작에서는 ECC 엔진(280)으로부터 제공되는 데이터를 메모리 컨트롤러(100)에 제공할 수 있다.
제어 로직 회로(210)는 반도체 메모리 장치(200)의 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(210)는 반도체 메모리 장치(200)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직 회로(210)는 상기 메모리 컨트롤러(100)로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 반도체 메모리 장치(200)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다.
예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호, 로우 어드레스 스트로브 신호, 컬럼 어드레스 스트로브 신호, 칩 선택 신호 등을 디코딩하여 커맨드(CMD)에 상응하는 제어 신호들을 생성할 수 있다. 예를 들어 제어 로직 회로(210)는 제1 제어 신호(CTL1)는 입출력 게이팅 회로(290)에 제공하고, 제2 제어 신호(CTL2)는 ECC 엔진(280)에 제공할 수 있다.
도 12는 본 발명의 실시예들에 따른 도 12의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 12를 참조하면, 제1 뱅크 어레이(310)는 노멀 셀 어레이(NCA) 및 리던던시 셀 어레이(RCA)를 포함할 수 있다. 노멀 셀 어레이(NCA)는 워드라인들(WL1~WLm, m은 2이상의 정수), 복수개의 비트라인들(BTL1~BTLn, n은 2이상의 정수), 그리고 워드라인들(WL1~WLm)과 비트라인들(BTL1~BTLn) 사이의 교차점에 배치되는 복수개의 메모리 셀들(MCs)을 포함한다. 리던던시 셀 어레이(RCA)는 워드라인들(WL1~WLm) 및 리던던시 비트라인들(BTL1~BTLt)에 연결되는 복수의 리던던시 셀들(RMCs)을 포함한다.
도 13은 본 발명의 실시예들에 따른 도 12의 반도체 메모리 장치에서 뱅크 칼럼 디코더들 각각에 포함될 수 있는 리페어 제어 회로를 나타낸다.
도 13을 참조하면, 리페어 제어 회로(400b)는 어드레스 비교 회로(405) 및 단위 리페어 컨트롤러(402)를 포함할 수 있다.
어드레스 비교 회로(405)는 메모리 셀 어레이(300)에서 발생되는 적어도 하나의 페일 셀의 어드레스 정보를 로우 어드레스(RADDR)와 비교하고, 상기 비교의 결과에 기초하여 로우 매치 신호(RM)를 출력할 수 있다. 어드레스 비교 회로(405)는 어드레스 저장 회로(410) 및 로우 어드레스 비교기(415)를 포함할 수 있다.
어드레스 저장 회로(410)는 노멀 셀 어레이에서 발생하는 적어도 하나의 페일 셀의 로우 어드레스 정보(FRAI) 및 칼럼 어드레스를 정보(FCAI)를 저장한다. 페일 어드레스 저장 테이블(410)은 비휘발성 메모리 소자들로 구성되어 상기 페일 셀의 위치 정보를 저장할 수 있다. 예를 들어, 페일 어드레스 저장 테이블(410)은 안티퓨즈(Anti-fuse, AF) 또는 퓨즈로 구성되어 상기 페일 셀의 위치 정보를 저장할 수 있다. 페일 어드레스 저장 테이블(410)에 저장되는 상기 페일 셀의 위치 정보는 업데이트 될 수 있다.
예컨대, 반도체 메모리 장치(200b)의 계속적인 사용으로 인해 추가적으로 발생되는 페일 셀들의 위치 정보가 페일 어드레스 저장 테이블(410)에 업데이트 될 수 있다. 또한, 반도체 메모리 장치(200b)의 패키지 후에 발생되는 추가적인 페일 셀들의 위치 정보도 페일 어드레스 저장 테이블(410)에 업데이트 될 수 있다. 상기 페일 셀의 위치 정보는, 반도체 메모리 장치(200b)의 페일 비트 발생여부에 대한 테스트를 통해 얻을 수 있다. 상기 테스트는 반도체 메모리 장치(200b)의 패키지 전, 즉 웨이퍼 레벨에서 수행될 수 있고, 반도체 메모리 장치(200b)의 패키지 후에도 수행될 수 있다. 즉, 상기 리페어 제어 회로(400)를 통해 포스트 패키지 리페어(Post Package Repair, PPR)가 가능할 수 있다.
페일 셀의 위치 정보는 페일 셀의 로우 어드레스 정보(FRAI) 및/또는 페일 셀의 칼럼 어드레스 정보(FCAI)일 수 있다.
로우 어드레스 비교기(415)는 페일 어드레스 저장 테이블(410)로부터 제공되는 로우 어드레스 정보(FRAI)를 저장한다. 로우 어드레스 비교기(415)는 반도체 메모리 장치(200)의 구동과 동시에 로우 어드레스 정보 (FRAI)를 제공받을 수 있으며, 또는 반도체 메모리 장치(200b)의 구동으로부터 설정된 시간 후에 제공받을 수도 있다. 로우 어드레스 비교기(400)는 액세스 어드레스(ADDR)의 로우 어드레스(RADDR)를 수신하고, 로우 어드레스(RADDR)와 로우 어드레스 정보(FRAI)를 비교하고, 로우 어드레스(RADDR)와 로우 어드레스 정보(FRAI)가 일치하는 경우 로우 매치 신호(RM)를 출력한다.
단위 리페어 컨트롤러(402a)는 테이블 포인터(405), 어드레스 저장 테이블(420b), 칼럼 어드레스 비교기(430), 앤드 게이트(435), 선택 회로(440) 및 칼럼 선택 라인 드라이버(450)를 포함한다.
페일 어드레스 저장 테이블(430)는 페일 셀들의 칼럼 어드레스 정보(FCAI)와 상기 페일 셀들을 리페어하기 위한 제1 노멀 셀들의 칼럼 어드레스 정보를 소스 칼럼 어드레스(SRCA)로서 순차적으로 저장하고, 상기 제2 노멀 셀들의 칼럼 어드레스 정보와 상기 제1 노멀 셀들을 리페어하기 위한 제2 노멀 셀들의 칼럼 어드레스 정보를 목적지 칼럼 어드레스(DSCA)로서 순차적으로 저장할 수 있다. 테이블 포인터(405)는 순차적으로 변환하는 액세스 칼럼 어드레스(CADDR)에 응답하여 토글링되는 테이블 포인팅 신호(TPS)를 어드레스 저장 테이블(420b)에 인가하고, 어드레스 저장 테이블(420b)은 테이블 포인팅 신호(TPS)에 응답하여 소스 칼럼 어드레스(SRCA)및 소스 칼럼 어드레스(SRCA)에 대응되는 목적지 칼럼 어드레스(DSCA)를 출력할 수 있다.
칼럼 어드레스 비교기(430)는 액세스 칼럼 어드레스(CADDR)와 어드레스 저장 테이블(420b)에서 출력되는 소스 칼럼 어드레스(SRCA)를 비교하고, 상기 비교의 결과를 나타내는 제1 매치 신호(MTH1)를 출력한다. 앤드 게이트(435)는 로우 매치 신호(RM)와 제1 매치 신호(MTH1)에 대하여 앤드 연산을 수행하여 제2 매치 신호(MTH2)를 출력한다. 선택 회로(440)는 제2 매치 신호(MTH2)에 응답하여 어드레스 저장 테이블(420b)에서 출력되는 목적지 칼럼 어드레스(DSCA)와 액세스 칼럼 어드레스(CADDR) 중 하나를 선택하여 타겟 칼럼 어드레스(CA)로 출력한다. 칼럼 선택 라인 드라이버(450)는 타겟 칼럼 어드레스(CA)에 대응되는 비트라인을 선택하는(활성화시키는) 칼럼 선택 라인 신호(CSLa)를 출력한다.
예를 들어, 로우 매치 신호(RM)가 로우 레벨이거나 액세스 칼럼 어드레스(CADDR)와 소스 칼럼 어드레스(SRCA)가 일치하지 않는 경우, 선택 회로(440)는 제2 매치 신호(MTH2)에 응답하여 액세스 칼럼 어드레스(CADDR)를 타겟 칼럼 어드레스(CA)로서 출력할 수 있다. 예를 들어, 로우 매치 신호(RM)가 하이 레벨이고 액세스 칼럼 어드레스(CADDR)와 소스 칼럼 어드레스(SRCA)가 일치하는 경우, 선택 회로(440)는 제2 매치 신호(MTH2)에 응답하여 목적지 칼럼 어드레스(DSCA)를 타겟 칼럼 어드레스(CA)로서 출력할 수 있다.
도 14는 도 13의 리페어 제어 회로에서 페일 어드레스 저장 회로를 나타낸다.
도 14를 참조하면, 페일 어드레스 저장 테이블(410)은 안티 퓨즈 어레이(411), 제어부(412), 감지부(413) 및 레지스터부(414)를 포함할 수 있다.
안티 퓨즈 어레이(411)는 p 개의 로우 및 q 개의 칼럼의 교차점에 각각 연결되는 p*q 개의 안티퓨즈(AF)들을 포함할 수 있다. 안티퓨즈 어레이(411)에는 상기 p 개의 로우에 배치된 안티퓨즈들을 액세스하기 위한 p 개의 워드라인들(AWL1~AWLp)과 상기 안티퓨즈(AF)들로부터 독출된 정보를 전달하기 위하여 q 개의 칼럼에 대응하여 배치되는 q 개의 비트라인(ABL1~ABLq)들을 포함한다.
제어부(412)는 안티퓨즈 어레이(411)에 상기 페일 셀들의 위치 정보를 프로그래밍하거나, 안티퓨즈 어레이(411)로부터 상기 페일 셀들의 위치 정보를 독출한다. 감지부(413)는 안티퓨즈 어레이(411)로부터 제공되는 상기 페일 셀들의 위치 정보를 감지/증폭하여 출력할 수 있다. 레지스터부(414)는 감지부(413)로부터 제공되는 페일 셀들의 위치 정보를 일시적으로 저장할 수 있다. 레지스터부(414)는 페일 셀들의 로우 어드레스 정보(FRAI) 및 칼럼 어드레스 정보(FCAI)를 각각 로우 어드레스 비교기(420)와 어드레스 저장 테이블(420b)로 출력한다.
도 15는 도 11의 반도체 메모리 장치의 일부를 나타낸다.
도 15에서는 제1 뱅크 어레이(310), 입출력 게이팅 회로(290), 칼럼 디코더(270a) 및 데이터 입출력 버퍼(295)가 도시된다.
도 15를 참조하면, 제1 뱅크 어레이(310)는 노멀 셀 어레이(NCA) 및 리던던시 셀 어레이(RCA)를 포함할 수 있다. 노멀 셀 어레이(NCA)는 복수의 메모리 블록들(MB0~MB15, 311, 312, 313)을 포함할 수 있고, 리던던시 셀 어레이(RCA)는 적어도 하나의 리던던시 블록(314)을 포함할 수 있다. 메모리 블록들(311, 312, 313)은 반도체 메모리 장치(200)의 메모리 용량을 결정하는 블록이다. 리던던시 블록(314)은 리던던시 리페어 용 블록이다.
메모리 블록들(311, 312, 313) 각각은 행들 및 열들로 배열되는 복수의 메모리 셀들을 포함하고, 리던던시 블록(314)도 행들 및 열들로 배열되는 복수의 리던던시 셀들을 포함한다.
입출력 게이팅 회로(290)는 복수의 입출력 회로들(292a~292d)과 복수의 칼럼 선택 회로들(296a~296d)을 포함할 수 있고, 칼럼 선택 회로들(296a~296d)은 메모리 입출력 회로들(292a~292d)을 대응되는 메모리 블록들(311, 312, 313) 및 리던던시 블록(314)에 연결시킬 수 있다. 칼럼 선택 회로들(296a~296d) 각각은 복수의 칼럼 선택 트랜지스터들(297a~297h)를 포함할 수 있고, 칼럼 선택 트랜지스터들(297a~297h) 각각은 칼럼 선택 라인 신호들(CSLa~CSLg) 각각에 응답하여 칼럼 선택 트랜지스터들(297a~297h) 각각을 대응되는 메모리 블록의 복수의 비트라인들 또는 비트라인에 연결시킬 수 있다. 입출력 회로들(292a~292d)은 데이터 라인들(미도시)를 통하여 데이터 입출력 버퍼(295)에 연결될 수 있다. 예를 들어, 칼럼 선택 트랜지스터(297a)에 인가되는 칼럼 선택 라인 신호가 활성화되는 경우, 메모리 블록들(311, 312, 313) 및 리던던시 블록(314) 각각에서 칼럼 선택 트랜지스터(297a)에 연결되는 비트라인(들)이 동시에 선택될 수 있다. 예를 들어, 칼럼 선택 트랜지스터(297h)에 인가되는 칼럼 선택 라인 신호가 활성화되는 경우, 메모리 블록들(311, 312, 313) 및 리던던시 블록(314) 각각에서 칼럼 선택 트랜지스터(297h)에 연결되는 비트라인(들)이 동시에 선택될 수 있다.
칼럼 디코더(270a)는 프리디코더(미도시), 복수의 단위 리페어 컨트롤러들(402a~402c) 및 리던던시 리페어 컨트롤러(402e)를 포함할 수 있다.프리디코더는 칼럼 어드레스(CADDR)를 디코딩하여 디코딩된 칼럼 어드레스를 공통으로 리페어 컨트롤러들(402a~402c) 및 리던던시 리페어 컨트롤러(402e)에 제공할 수 있다.
단위 리페어 컨트롤러들(402a~402c) 및 리던던시 리페어 컨트롤러(402e)는 컬럼 어드레스(CADDR) 또는 디코딩된 칼럼 어드레스를 공통으로 수신하고 컬럼 어드레스(CADDR) 또는 디코딩된 칼럼 어드레스의 변화에 응답하여 대응되는 메모리 블록들(MB0~MB3) 및 리던던시 블록(314)에 인가되는 칼럼 선택 라인 신호들(CSLa~CSLg)을 대응되는 칼럼 선택 회로들(296a~296d)에 제공할 수 있다.
리페어 제어 회로(400b)는 메모리 블록들(311~313)중 적어도 하나의 페일 셀을 동일한 메모리 블록의 제1 노멀 셀로 리페어하고, 상기 제1 노멀 셀을 상기 동일한 메모리 블록의 제2 노멀 셀로 리페어하고, 상기 제2 노멀 셀을 리던던시 블록(314)의 제1 리던던시 셀로 리페어하여 반도체 메모리 장치(200b)의 리던던시 블록(314)의 리던던시 자원을 거의 최대의 효율로 이용할 수 있다.
도 16a는 도 15의 반도체 메모리 장치에서 수행되는 리페어 동작을 나타낸다.
도 16a를 참조하면, 제1 뱅크 어레이(310a)의 리페어 조건(541)은 메모리 블록(311)에서는 CSL0과 관련된 페일 셀을 CSL3와 관련된 제1 노멀 셀로 리페어(531)하고, 제1 노멀 셀은 CSL7과 관련된 제2 노멀 셀로 리페어(532)하고, 제2 노멀 셀은 리던던시 블록(314)의 대응되는 리던던시 셀로 리페어(533)한다. 또한 메모리 블록(313)에서는 CSL0과 관련된 페일 셀을 리던던시 블록(314)의 대응되는 리던던시 셀로 리페어(534)한다.
액세스 칼럼 어드레스(CADDR)에 의하여 메모리 블록들(311~314)의 CSL0 동작(542)이 지정되는 경우, 메모리 블록(311)에서는 페일 셀 대신에 CSL3에 해당하는 제1 노멀 셀이 선택되고, 메모리 블록(312)에서는 CSL0에 해당하는 노멀 셀이 선택되고, 메모리 블록(313)에서는 페일 셀 대신에 리던던시 블록(314)의 CSL0에 해당하는 리던던시 셀이 선택된다.
액세스 칼럼 어드레스(CADDR)에 의하여 메모리 블록들(311~314)의 CSL3 동작(543)이 지정되는 경우, 메모리 블록(311)에서는 제1 노멀 셀 대신에 CSL7에 해당하는 제2 노멀 셀이 선택되고, 메모리 블록(312)에서는 CSL3에 해당하는 노멀 셀이 선택되고, 메모리 블록(313)에서는 CSL3에 해당하는 노멀 셀이 선택된다.
액세스 칼럼 어드레스(CADDR)에 의하여 메모리 블록들(311~314)의 CSL7 동작(544)이 지정되는 경우, 메모리 블록(311)에서는 제3 노멀 셀 대신에 CSL7에 해당하는 리던던시 블록(314)의 리던던시 셀이 선택되고, 메모리 블록(312)에서는 CSL7에 해당하는 노멀 셀이 선택되고, 메모리 블록(313)에서는 CSL7에 해당하는 노멀 셀이 선택된다.
도 16b는 도 15에서 제1 뱅크 어레이의 다른 구성을 나타내는 예이다.
도 16a에서는 제1 뱅크 어레이(310a)에서 메모리 블록들(MB0~MB15) 각각과 리던던시 블록(RMB1)의 크기가 동일하였으나, 도 16b에서는 제1 뱅크 어레이(310b)에서 메모리 블록들(MB0~MB3) 각각의 크기는 리던던시 블록(RMB2)의 크기보다 크다. 즉, 메모리 블록들(MB0~MB15) 각각의 크기는 리던던시 블록(RMB2)의 크기의 2배이다.
도 16b에서 메모리 블록들(MB0~MB3) 각각은 액세스 칼럼 어드레스의 최상의 비트에 따라 상위 블록(CSL0~CSL3)과 하위 블록(CSL4~CSL7)을 포함할 수 있다. 페일 셀들의 배치가 도 16b와 같은 경우, 액세스 칼럼 어드레스의 최상위 비트를 무관심 처리(d’ont care)하여 페일 셀을 포함하는 메모리 블록들(MB0, MB1, MB1)의 페일 셀이나 노멀 셀을 리페어하는 리던던시 블록(RMB2)의 리던던시 자원들이 서로 중복되지 않도록 리페어 조건을 결정하여, 반도체 메모리 장치(200b)의 버스트 동작을 지원할 수 있다.
즉, 메모리 블록(MB1)에서 CSL4 대신에 CSL5에 해당하는 노멀 셀이 선택되도록 퓨즈 정보(FI_MB1)를 설정하고, 메모리 블록(MB2)에서는 CSL0 대신에 CSL2에 해당하는 노멀 셀이 선택되도록, 퓨즈 정보(FI_MB2)를 설정한다. 또한, 메모리 블록들(MB0~MB3) 각각에서, CSL0와 CSL4가 지정되는 경우, 리던던시 블록(RMB2)에서는 CSL0에 해당하는 리던던시 셀이 선택될 수 있다. 이를 위하여 퓨즈 회로(480b)는 도시된 바와 같은 퓨즈 정보를 저장할 수 있다.
도 16c는 도 15에서 제1 뱅크 어레이의 다른 구성을 나타내는 예이다.
도 16c를 참조하면, 제1 뱅크 어레이(310b)는 메모리 블록들(MB0~MB7) 및 리던던시 블록(RMB)을 포함한다.
메모리 블록(MB0)은 CSL0와 CSL1과 관련된 페일 셀들을 포함하고, 리던던시 블록(RMB)도 CSL0와 CSL1과 관련된 페일 셀들을 포함한다.
메모리 블록(MB0)에서는 CSL0와 관련된 페일 셀을 CSL2와 관련된 제1 노멀 셀로 리페어하고, 제1 노멀 셀을 메모리 블록들(MB1~MB7) 각각의 제2 노멀 셀로 순차적으로 리페어하고, 메모리 블록(MB7)의 제2 노멀 셀을 리던던시 블록(RMB)의 노멀 셀로 리페어한다. 메모리 블록(MB0)의 CSL1과 관련된 페일 셀은 메모리 블록들(MB1~MB7) 각각의 CSL1과 관련된 제3 노멀 셀로 순차적으로 리페어하고, 메모리 블록(MB7)의 제2 노멀 셀을 리던던시 블록(RMB)의 페일 셀로 리페어하고, 리던던시 블록(RMB)의 페일 셀을 리던던시 블록(RMB)의 CSL3와 관련된 노멀 셀로 리페어한다.
도 16c에서는 메모리 블록(MB0)의 페일 셀들을 리페어하는 리던던시 블록(RMB)의 리던던시 자원들이 서로 중복되지 않도록 리페어 조건을 결정하여, 반도체 메모리 장치(200b)의 버스트 동작을 지원할 수 있다.
즉, 메모리 블록(MB0)에서 CSL0 대신에 CSL2에 해당하는 노멀 셀이 선택되도록 퓨즈 정보(FI_MB0)를 설정하고, 리던던시 블록(RMB3)에서는 CSL1 대신에 CSL3에 해당하는 노멀 셀이 선택되도록, 퓨즈 정보(FI_RMB)를 설정한다. 또한, 메모리 블록(MB0)에서, CSL0와 CSL2가 지정되는 경우, 리던던시 블록(RMB3)에서는 CSL1과 CSL2에 해당하는 리던던시 셀이 선택될 수 있다. 이를 위하여 퓨즈 회로(480c)는 도시된 바와 같은 퓨즈 정보를 저장할 수 있다.
도 17a는 도 13의 리페어 제어 회로에서 어드레스 저장 테이블을 나타낸다.
도 17a를 참조하면, 어드레스 저장 테이블(420b)은 리페어되어야 할 소스 칼럼 어드레스(SRCA)을 저장하는 제1 저장부(421b) 및 소스 칼럼 어드레스(SRCA)를 대체할 목적지 칼럼 어드레스(DSCA)를 저장하는 제2 저장부(423b) 및 센싱부(425b)를 포함할 수 있다. 어드레스 저장 테이블(420b)은 안티-퓨즈 어레이 또는 CAM(content addressable memory)로 구성될 수 있다. 센싱부(425b)는 테이블 포인팅 신호(TPS)에 응답하여 어드레스 저장 테이블(420b)에서 제공되는 소스 칼럼 어드레스(SRCA)와 목적지 칼럼 어드레스(DSCA)를 출력할 수 있다. 도 17에서는 어드레스 저장 테이블(420b)은 소스 칼럼 어드레스(SRCA)로서 CSL0와 관련된 제1 칼럼 어드레스(CADDR1)와 CSL3와 관련된 제4 칼럼 어드레스(CADDR4), CSL7과 관련된 제8 칼럼 어드레스(CADDR4)를 저장하고, 목적지 칼럼 어드레스(DSCA)로서 제1 칼럼 어드레스(CADDR1)를 대체하는 제4 칼럼 어드레스(CADDR4), 제4 칼럼 어드레스(CADDR4)를 대체하는 제8 칼럼 어드레스(CADDR4) 및 제8 칼럼 어드레스(CADDR4)를 대체하는 제8 리던던시 칼럼 어드레스(RCADDR8)를 저장한다.
도 17b는 본 발명의 실시예들에 따라 리페어 동작에 필요한 퓨즈들의 수를 감소시킨 예를 나타낸다.
도 17b를 참조하면, 마스터 퓨즈 정보(MFB)가 2비트를 포함하고, 마스터 퓨즈 정보(MFB)는 ‘00’, 01’, ‘10’, ‘11’의 패턴을 가질 수 있다. 또한 페일 셀의 퓨즈 정보(FFI)는 4비트를 포함할 수 있다. 도 17b에서는 마스터 퓨즈 정보(MFB)와 페일 셀의 퓨즈 정보(FFI)을 머지(merge)한 예를 나타낸다.
도 17b에서 6비트의 퓨즈 정보에 의해 전체 48 개의 어드레스가 지시될 수 있다. 예컨대, 마스터 퓨즈 정보(MFB)의 패턴이 ‘00’일 때에는 리페어가 적용되지 않았음을 나타내고, 마스터 퓨즈 정보(MFB)의 패턴 ‘01’, ‘10’, ‘11’ 은 페일 셀을 나타내기 위한 정보로 이용될 수 있다. 또한, 4 비트의 페일 셀의 퓨즈 정보(FFI)에 의해 16 개의 어드레스가 표현될 수 있으며, 마스터 퓨즈 정보(MFB)가 ‘01’일 때 16 개의 어드레스, 마스터 퓨즈 정보(MFB)가 ‘10’일 때 16 개의 어드레스, 마스터 퓨즈 정보(MFB)가 ‘11’일 때 16 개의 어드레스를 포함하여 총 48 개의 어드레스가 표현될 수 있다. 만약, 어드레스를 표현함에 있어서 34 개의 어드레스만 사용하는 경우에는 1비트의 퓨즈 정보가 추가로 제거될 수도 있을 것이다.
도 17c는 본 발명의 실시예들에 따라 리페어 동작에 필요한 퓨즈 정보를 감소시킨 예를 나타낸다.
도 17c를 참조하면, 소스 정보(SR) 및 목적지 정보(DS) 중 하나가 마스터 퓨즈 정보(MFB)와 병합될 수 있으며, 도 17c에서는 목적지 정보(DS)와 마스터 퓨즈 정보(MFB)가 병합되는 예(MFB&DS)를 나타낸다. 또한 도 17c에서는 병합된 예(MFB&DS)가 3 비트를 포함하는 경우를 나타내고, 소스 퓨즈 정보(SRFI)는 6비트를 포함할 수 있다. 또한 도 17c에서 추가된 1 비트는 서로 인접한 두 개의 컬럼 블록 사이에서 퓨즈를 공유함으로써 퓨즈들의 수를 반으로 감소시키는데 이용될 수 있다.
도 17d는 도 17c를 구현한 일 예를 나타낸다.
도 17d를 참조하면, 목적지 정보와 병합된 마스터 퓨즈 정보(MFB’)의 패턴(S[9], S[8], S[7])이 ‘000’인 경우 리페어가 사용되지 않음을 나타낸다. 목적지 정보와 병합된 마스터 퓨즈 정보(MFB’)의 패턴이 ‘000’이 아닌 다른 패턴에 해당하는 경우, 병합된 마스터 퓨즈 정보(MFB’)는 목적지 정보의 비트 값(또는 노멀 셀을 지시하기 위한 어드레스)의 일부를 포함할 수 있다.
도 17d에 도시된 바와 같이, 목적지 정보로서 노멀 셀의 칼럼 어드레스(CADDR)는 소스 정보의 최상위 3비트(CA9, CA8 CA7)을 플립(flip)하여 구현될 수 있다.
도 17e는 본 발명의 실시예들에 따른 단위 리페어 컨트롤러의 일 예를 나타낸다.
도 17e를 참조하면, 단위 리페어 컨트롤러(501)는 칼럼 어드레스 비교기(510), 노멀 디코더(520), 목적지 디코더(530), 멀티플렉서(540) 및 칼럼 선택 라인 드라이버(550)를 포함할 수 있다.
칼럼 어드레스 비교기(510)는 액세스 칼럼 어드레스(CADDR)와 도 13의 어드레스 저장 테이블(420b)에서 출력되는 소스 칼럼 어드레스(SRCA)를 비교하고, 싱기 비교의 결과를 나타내는 히트 신호(HIT1)를 출력한다. 노멀 디코더(520)는 칼럼 선택 마스터 신호(PCSLM)에 응답하여 액세스 칼럼 어드레스(CADDR)를 디코딩하여 디코딩된 제1 칼럼 어드레스(DCADDR)를 출력한다.
목적지 디코더(530)는 칼럼 선택 마스터 신호(PCSLM)에 응답하여 어드레스 저장 테이블(420b)에서 출력되는 목적지 칼럼 어드레스(DSCA)를 디코딩하여 디코딩된 제2 칼럼 어드레스(DDSCA)룰 출력한다.
멀티플렉서(540)는 히트 신호(HIT1)에 응답하여 디코딩된 제1 칼럼 어드레스(DCADDR) 및 디코딩된 제2 칼럼 어드레스(DDSCA) 중 하나를 디코딩된 타겟 칼럼 어드레스(DCA)로 출력한다. 칼럼 선택 라인 드라이버(550)는 디코딩된 타겟 칼럼 어드레스(DCA)에 대응되는 비트라인을 선택하는(활성화시키는) 칼럼 선택 라인 신호(CSL)를 출력한다.
도 17f는 본 발명의 실시예들에 따른 단위 리페어 컨트롤러의 다른 예를 나타낸다.
도 17f를 참조하면, 단위 리페어 컨트롤러(502)는 칼럼 어드레스 비교기(515), 인버터(517). 멀티플렉서(545), 노멀 디코더(525) 및 칼럼 선택 라인 드라이버(555)를 포함할 수 있다.
칼럼 어드레스 비교기(515)는 액세스 칼럼 어드레스(CADDR)와 소스 칼럼 어드레스(SRCA) 및 4 비트의 추가 비트(AB1)를 비교하고, 비교 결과에 따른 히트 신호(HIT21)를 출력한다.
4 비트의 추가 비트(AB1) 중에서 3 비트는 도 17c를 참조하여 설명한 바와 같이, 목적지 정보(DS)와 병합된 마스터 퓨즈 정보(MFB)를 나타낼 수 있고, 1 비트는 인접한 두 개의 컬럼 블록 사이에서 공유되는 비트를 나타낼 수 있다.
목적지 정보(DS) 액세스 칼럼 어드레스(CADDR)는 상위 비트들(CADDR_MSB)와 하위 비트들(CADDR_LSB)로 구성된다. 인버터(517)는 액세스 칼럼 어드레스(CADDR)의 상위 비트(CADDR_MSB)를 반전시킨다. 멀티플렉서(545)는 히트 신호(HIT2)에 응답하여 인버터(517)의 출력과 액세스 칼럼 어드레스(CADDR)의 상위 비트(CADDR_MSB) 중 하나를 출력한다. 노멀 디코더(525)는 칼럼 선택 마스터 신호(PCSLM)에 응답하여 칼럼 어드레스(CADDR)의 하위 비트들(CADDR_LSB)와 멀티플렉서(545)의 출력을 디코딩하여 디코딩된 타겟 칼럼 어드레스(DCA)를 출력한다. 칼럼 선택 라인 드라이버(555)는 디코딩된 타겟 칼럼 어드레스(DCA)에 대응되는 비트라인을 선택하는(활성화시키는) 칼럼 선택 라인 신호(CSL)를 출력한다.
액세스 칼럼 어드레스(CADDR)의 상위 비트(CADDR_MSB)은 도 17d와 같이 코딩될 수 있다.
도 17e 및 도 17f는 동일한 메모리 블록의 페일 셀을 노멀 셀로 리페어하는 경우에 채용될 수 있다.
도 17g는 본 발명의 실시예들에 따른 단위 리페어 컨트롤러의 다른 예를 나타낸다.
도 17g를 참조하면, 단위 리페어 컨트롤러(503)는 칼럼 어드레스 비교기(516), 인버터(517). 멀티플렉서(545), 노멀 디코더(525) 및 칼럼 선택 라인 드라이버(555)를 포함할 수 있다.
칼럼 어드레스 비교기(516)는 액세스 칼럼 어드레스(CADDR)와 소스 칼럼 어드레스(SRCA) 및 3 비트의 추가 비트(AB2)를 비교하고, 비교 결과에 따른 히트 신호(HIT22)를 출력한다.
액세스 칼럼 어드레스(CADDR)는 상위 비트들(CADDR_MSB)와 하위 비트들(CADDR_LSB)로 구성된다. 인버터(517)는 액세스 칼럼 어드레스(CADDR)의 상위 비트(CADDR_MSB)를 반전시킨다. 멀티플렉서(545)는 히트 신호(HIT2)에 응답하여 인버터(517)의 출력과 액세스 칼럼 어드레스(CADDR)의 상위 비트(CADDR_MSB) 중 하나를 출력한다. 노멀 디코더(525)는 칼럼 선택 마스터 신호(PCSLM)에 응답하여 칼럼 어드레스(CADDR)의 하위 비트들(CADDR_LSB)와 멀티플렉서(545)의 출력을 디코딩하여 디코딩된 타겟 칼럼 어드레스(DCA)를 출력한다. 칼럼 선택 라인 드라이버(555)는 디코딩된 타겟 칼럼 어드레스(DCA)에 대응되는 비트라인을 선택하는(활성화시키는) 칼럼 선택 라인 신호(CSL)를 출력한다.
액세스 칼럼 어드레스(CADDR)의 상위 비트(CADDR_MSB)은 도 17d와 같이 코딩될 수 있다.
도 17g는 인접한 메모리 블록 사이에서 퓨즈를 공유하기 때문에, 추가 비트(AB2)가 3 비트로 구성될 수 있다. 또한, 도 17g는 동일한 메모리 블록에서 페일 셀을 노멀 셀로 리페어하는 경우에 채용될 수 있다.
도 17h는 본 발명의 실시예들에 따른 단위 리페어 컨트롤러의 다른 예를 나타낸다.
도 17h를 참조하면, 단위 리페어 컨트롤러(504)는 칼럼 어드레스 비교기(516), 인버터(517). 멀티플렉서(546), 디코더(526), 칼럼 선택 라인 드라이버(556), 칼럼 어드레스 비교기(518), 인버터(519), 멀티플렉서(548), 디코더(527) 및 칼럼 선택 라인 드라이버(557)를 포함할 수 있다.
칼럼 어드레스 비교기(515)는 액세스 칼럼 어드레스(CADDR)와 소스 칼럼 어드레스(SRCA) 및 4 비트의 추가 비트(AB1)를 비교하고, 비교 결과에 따른 히트 신호(HIT31)를 출력한다.
액세스 칼럼 어드레스(CADDR)는 상위 비트들(CADDR_MSB)와 하위 비트들(CADDR_LSB)로 구성된다. 인버터(517)는 액세스 칼럼 어드레스(CADDR)의 상위 비트(CADDR_MSB)를 반전시킨다.
칼럼 어드레스 비교기(518)는 액세스 칼럼 어드레스(CADDR)와 소스 칼럼 어드레스(SRCA) 및 4 비트의 추가 비트(AB1)를 비교하고, 비교 결과에 따른 히트 신호(HIT32)를 출력한다.
인버터(519)는 액세스 칼럼 어드레스(CADDR)의 상위 비트(CADDR_MSB)를 반전시킨다.
멀티플렉서(546)는 히트 신호들(HIT31, HIT32)에 응답하여 인버터(517)의 출력과 액세스 칼럼 어드레스(CADDR)의 상위 비트(CADDR_MSB) 중 하나를 출력한다. 디코더(526)는 칼럼 어드레스(CADDR)의 하위 비트들(CADDR_LSB)와 멀티플렉서(546)의 출력을 디코딩하여 디코딩된 타겟 칼럼 어드레스(DCA)를 출력한다. 칼럼 선택 라인 드라이버(556)는 디코딩된 타겟 칼럼 어드레스(DCA)에 대응되는, 인접하는 메모리 블록들 중 하나의 메모리 블록의 비트라인을 선택하는(활성화시키는) 칼럼 선택 라인 신호(CSLa1)를 출력한다.
멀티플렉서(548)는 히트 신호들(HIT31, HIT32)에 응답하여 인버터(519)의 출력과 액세스 칼럼 어드레스(CADDR)의 상위 비트(CADDR_MSB) 중 하나를 출력한다. 디코더(527)는 칼럼 어드레스(CADDR)의 하위 비트들(CADDR_LSB)와 멀티플렉서(548)의 출력을 디코딩하여 디코딩된 타겟 칼럼 어드레스(DCA')를 출력한다. 칼럼 선택 라인 드라이버(557)는 디코딩된 타겟 칼럼 어드레스(DCA')에 대응되는, 인접하는 메모리 블록들 중 다른 하나의 메모리 블록의 비트라인을 선택하는(활성화시키는) 칼럼 선택 라인 신호(CSLe)를 출력한다.
도 17h는 인접한 두 개의 메모리 블록들에서 페일 셀을 노멀 셀로 리페어하는 경우에 채용될 수 있다.
도 18은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타낸다.
도 11 내지 도 18을 참조하면, 복수의 메모리 블록들과 적어도 하나의 리던던시 블록들을 구비하는 메모리 셀 어레이(300)를 포함하는 반도체 메모리 장치(200b)의 동작 방법에서는 복수의 메모리 블록들 중 제1 메모리 블록의 제1 페일 셀을 제1 메모리 블록의 제1 노멀 셀로 리페어한다(S310). 제1 노멀 셀을 제1 메모리 블록의 제2 노멀 셀로 리페어한다(S330). 여기서 제1 메모리 블록의 제1 페일 셀과 제1 노멀 셀 및 제2 노멀 셀은 서로 다른 칼럼 선택 라인 어드레스를 가진다. 즉 제1 메모리 블록의 제1 페일 셀, 제1 노멀 셀 및 제2 노멀 셀은 서로 다른 CSL에 의하여 선택되는 비트라인들에 연결된다. 또한 제1 메모리 블록의 제1 페일 셀, 제1 노멀 셀 및 제2 노멀 셀은 동일한 입출력 회로에 연결될 수 있다.
제1 메모리 블록의 제2 노멀 셀을 리던던시 블록의 제1 리던던시 셀로 리페어한다(S350). 여기서 제2 노멀 셀과 제1 리던던시 셀은 동일한 칼럼 선택 라인 어드레스를 가질 수 있다. 또한 제2 노멀 셀과 제1 리던던시 셀은 서로 다른 입출력 회로들에 연결될 수 있다.
도 19는 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적 블록도이다.
도 19를 참조하면, 반도체 메모리 장치(600)는, 스택드 칩 구조에서 소프트 데이터 페일의 분석 및 구제 기능을 제공하기 위해 제1 그룹 다이(610)와 제2 그룹 다이(620)를 포함할 수 있다.
상기 제1 그룹 다이(610)는 적어도 하나의 버퍼 다이(Buffer Die)로 이루어질 수 있다. 상기 제2 그룹 다이(620)는 상기 제1 그룹 다이(610)의 상부에 적층되고 복수의 쓰루 실리콘 비아(이하 TSV) 라인들을 통해 데이터를 통신하는 복수의 메모리 다이들(620-1,620-2,...,620-p)을 포함할 수 있다.
상기 복수의 메모리 다이들(620-1,620-2,...,620-p) 중 적어도 하나는 제1 그룹 다이(610)로 전송되는 전송 데이터를 이용하여 전송 패리티 비트들을 생성하는 제1 타입 ECC 엔진(622)을 포함할 수 있다. 여기서, 제1 타입 ECC 엔진(622)은 메모리 다이에 설치되는 회로이므로 셀 코어 ECC 엔진으로 칭해질 수 있다.
버퍼 다이(610)는 상기 복수의 TSV 라인들을 통해 수신되는 전송 데이터에 전송 에러가 발생된 경우에 전송 패리티 비트들을 이용하여 전송 에러를 정정함에 의해 에러 정정된 데이터를 생성하는 제2 타입 ECC 엔진(612)을 포함할 수 있다. 여기서, 제2 타입 ECC 엔진(612)는 전송로의 페일을 정정하기 위한 회로이므로 비아 ECC 엔진으로 칭해질 수 있다. 버퍼 다이(610)는 또한 리페어 제어 회로(614)를 포함할 수 있고, 상기 리페어 제어 회로(614)는 도 13의 리페어 제어 회로(400b)로 구현될 수 있다.
반도체 메모리 장치(600)는 상기 TSV 라인들을 통해 상기 데이터 및 제어신호들을 통신하는 스택 칩 타입 메모리 장치 혹은 스택드 메모리 장치일 수 있다. 상기 TSV 라인들은 실리콘 관통 전극들로도 칭해질 수 있다.
제1 타입 ECC 엔진(622)은 전송 데이터가 전송되기 이전에 메모리 다이(620-p)로부터 출력되는 데이터에 대한 에러 정정도 수행할 수 있다.
하나의 메모리 다이(620-p)에 형성되는 데이터 TSV 라인 그룹(632)은 복수의 TSV 라인들(L1~Lp)로 구성될 수 있고, 패리티 TSV 라인 그룹(634)은 복수의 TSV 라인들(L10~Lq)로 구성될 수 있다. 데이터 TSV 라인 그룹(632)의 TSV 라인들라인들(L1~Lp)과 패리티 TSV 라인 그룹(634)의 TSV 라인들(L10~Lq)은 복수의 메모리 다이들(620-1~620-p)의 사이에 대응적으로 형성된 마이크로 범프(MCB)들에 연결될 수 있다.
복수의 메모리 다이들(620-1~620-p) 중 적어도 하나는 하나의 액세스 트랜지스터와 하나의 스토리지 커패시터로 이루어진 DRAM 셀들을 가질 수 있다.
반도체 메모리 장치(600)는 데이터 버스(B10)를 통해 메모리 컨트롤러와 통신하기 위해 3D 칩 구조 또는 2.5D 칩 구조를 가질 수 있다. 상기 버퍼 다이(610)는 데이터 버스(B10)를 통해 메모리 컨트롤러 연결될 수 있다.
셀 코어 ECC 엔진인 제1 타입 ECC 엔진(622)은 데이터 TSV 라인 그룹(632)을 통해 전송 데이터를 출력한다. 또한, 제1 타입 ECC 엔진(622)는 패리티 TSV 라인 그룹(634)을 통해 전송 패리티 비트들을 출력한다. 상기 출력되는 전송 데이터는 제1 타입 ECC 엔진(632)에 의해 에러 정정된 데이터일 수 있다.
제2 타입 ECC 엔진(612)은 데이터 TSV 라인 그룹(632)을 통해 수신되는 전송 데이터에 전송 에러가 발생되었는 지의 여부를 패리티 TSV 라인 그룹(634)을 통해 수신되는 전송 패리티 비트들을 이용하여 체크한다. 전송 에러가 발생되는 경우에 제2 타입 ECC 엔진(612)은 전송 패리티 비트들을 이용하여 전송 데이터에 대한 전송 에러를 정정한다. 전송 에러의 비트 수가 정정 불가한 경우에 상기 제2 타입 ECC 회로(612)는 데이터 에러 발생을 알리는 정보를 출력할 수 있다.
도 20은 본 발명의 실시예들에 따른 도 19의 반도체 메모리 장치가 3D 칩 구조에 적용되는 예를 나타내는 블록도이다.
도 20은 인터포저 층의 개재 없이 호스트와 HBM을 직접 적으로 연결한 3D 칩 구조(700)를 나타낸다.
도 20을 참조하면, PCB(710)의 상부에는 플립 칩 범프(FB)들을 통해 SoC, CPG, 혹은 GPU 일 수 있는 호스트 다이(720)가 배치된다. 상기 호스트 다이(720)의 상부에는 HBM(620) 구조를 형성하기 위한 메모리 다이들(D11~D14)이 적층된다. 도 20에서는 도 19의 버퍼 다이(610) 혹은 로직 다이가 생략되어 있으나, 메모리 다이(D11)와 호스트 다이(720) 사이에 배치될 수 있다. HBM(620) 구조를 구현하기 위해 메모리 다이들(D11~D14)에는 실리콘 관통 전극이라 불려지는 TSV 라인들이 형성된다. TSV 라인들은 메모리 다이들 사이에 형성된 마이크로 범프(MCB)들과 전기적으로 연결될 수 있다.
본 발명은 반도체 메모리 장치들을 사용하는 시스템에 적용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 복수의 메모리 블록들과 적어도 하나의 리던던시 블록을 포함하는 메모리 셀 어레이; 및
    상기 메모리 셀 어레이를 액세스하기 위한 액세스 칼럼 어드레스에 응답하여 상기 메모리 블록들 중 제1 메모리 블록의 제1 페일 셀을 상기 제1 메모리 블록의 제1 노멀 셀로 리페어하는 리페어 제어 회로를 포함하고,
    상기 제1 페일 셀과 상기 제1 노멀 셀은 서로 다른 칼럼 선택 라인 어드레스를 가지고,
    상기 리페어 제어 회로는 상기 제1 노멀 셀을 상기 리던던시 블록의 제1 리던던시 셀로 리페어하는 반도체 메모리 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 노멀 셀과 상기 제1 리던던시 셀은 서로 동일한 칼럼 선택 라인 어드레스를 가지는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 복수의 메모리 블록들과 상기 리던던시 블록에 대응되는 복수의 입출력 회로들을 더 포함하고,
    상기 제1 페일 셀과 상기 제1 노멀 셀은 상기 복수의 입출력 회로들 중 동일한 하나의 입출력 회로에 연결되고, 상기 제1 노멀 셀과 상기 리던던시 셀은 상기 복수의 입출력 회로들 중 서로 다른 입출력 회로들에 각각 연결되는 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 리페어 제어 회로는 적어도 두 개 이상의 퓨즈 정보들을 이용하여 상기 제1 페일 셀에 대한 리페어와 상기 제1 노멀 셀에 대한 리페어를 수행하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 리페어 제어 회로는
    상기 복수의 메모리 블록들과 상기 리던던시 블록에 대응되는 복수의 단위 리페어 컨트롤러들 및 리던던시 리페어 컨트롤러를 포함하고,
    상기 복수의 단위 리페어 컨트롤러들 중 상기 제1 메모리 블록에 대응되는 제1 단위 리페어 컨트롤러는
    상기 제1 페일 셀의 칼럼 어드레스와 상기 제1 노멀 셀의 칼럼 어드레스가 각각 소스 칼럼 어드레스와 목적지 칼럼 어드레스로 저장되는 어드레스 저장 테이블;
    상기 액세스 칼럼 어드레스와 상기 소스 칼럼 어드레스를 비교하여 매치 신호를 출력하는 칼럼 어드레스 비교기;
    상기 매치 신호에 응답하여 상기 목적지 칼럼 어드레스와 상기 액세스 칼럼 어드레스 중 하나를 선택하여 타겟 칼럼 어드레스로 출력하는 선택 회로; 및
    상기 타겟 칼럼 어드레스에 대응되는 비트라인을 선택하는 칼럼 선택 라인 신호를 출력하는 칼럼 선택 라인 드라이버를 포함하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 제1 노멀 셀의 칼럼 어드레스와 상기 제1 리던던시 셀의 칼럼 어드레스는 각각 상기 소스 칼럼 어드레스와 상기 목적지 칼럼 어드레스로서 상기 어드레스 저장 테이블에 각각 저장되고,
    상기 제1 단위 리페어 컨트롤러는
    상기 액세스 칼럼 어드레스의 증가에 응답하여 토글링되는 테이블 포인팅 신호를 상기 어드레스 저장 테이블에 인가하는 테이블 포인터를 더 포함하는 반도체 메모리 장치.
  8. 제6항에 있어서, 상기 상기 리던던시 블록에 대응되는 상기 리던던시 리페어 컨트롤러는
    상기 액세스 칼럼 어드레스의 변화에 응답하여 토글링되는 테이블 포인팅 신호를 제공하는 테이블 포인터;
    상기 리던던시 블록의 리던던시 비트라인들 각각에 관련된 칼럼 선택 라인 정보가 저장되는 퓨즈 회로; 및
    상기 칼럼 선택 라인 정보를 참조하고, 상기 테이블 포인팅 신호에 응답하여 상기 리던던시 비트라인들 중 적어도 일부를 선택하는 리던던시 칼럼 선택 라인 신호를 출력하는 리던던시 칼럼 선택 라인 드라이버를 포함하는 반도체 메모리 장치.
  9. 제1항에 있어서, 상기 리페어 제어 회로는
    상기 복수의 메모리 블록들과 상기 리던던시 블록에 대응되는 복수의 단위 리페어 컨트롤러들 및 리던던시 리페어 컨트롤러를 포함하고,
    상기 복수의 단위 리페어 컨트롤러들 중 상기 제1 메모리 블록에 대응되는 제1 단위 리페어 컨트롤러는
    상기 제1 페일 셀의 칼럼 어드레스와 상기 제1 노멀 셀의 칼럼 어드레스가 각각 소스 칼럼 어드레스와 목적지 칼럼 어드레스로 저장되는 어드레스 저장 테이블;
    상기 액세스 칼럼 어드레스와 상기 소스 칼럼 어드레스를 비교하여 매치 신호를 출력하는 칼럼 어드레스 비교기;
    상기 매치 신호에 응답하여 상기 목적지 칼럼 어드레스의 비트들과 상기 액세스 칼럼 어드레스의 일부 상위 비트들에 대하여 비트-와이즈 배타적 논리합 연산을 수행하여 타겟 칼럼 어드레스로 출력하는 어드레스 변경 회로; 및
    상기 타겟 칼럼 어드레스에 대응되는 비트라인을 선택하는 칼럼 선택 라인 신호를 출력하는 칼럼 선택 라인 드라이버를 포함하는 반도체 메모리 장치.
  10. 복수의 메모리 블록들과 적어도 하나의 리던던시 블록을 포함하는 메모리 셀 어레이; 및
    상기 메모리 셀 어레이를 액세스하기 위한 액세스 칼럼 어드레스에 응답하여 상기 메모리 블록들 중 제1 메모리 블록의 제1 페일 셀을 상기 제1 메모리 블록의 제1 노멀 셀로 리페어하는 리페어 제어 회로를 포함하고,
    상기 제1 페일 셀과 상기 제1 노멀 셀은 서로 다른 칼럼 선택 라인 어드레스를 가지고,
    상기 리페어 제어 회로는
    상기 제1 메모리 블록의 제2 페일 셀을 상기 메모리 블록들 상기 제1 메모리 블록을 제외한 나머지 메모리 블록들 각각의 제2 노멀 셀로 리페어하고,
    상기 제2 노멀 셀을 상기 리던던시 블록의 제1 리던던시 셀로 리페어하고,
    상기 제2 페일 셀과 상기 제2 노멀 셀은 서로 동일한 칼럼 선택 라인 어드레스를 가지고,
    상기 제2 노멀 셀과 상기 제1 리던던시 셀은 서로 다른 칼럼 선택 라인 어드레스를 가지는 반도체 메모리 장치.
  11. 복수의 메모리 블록들과 적어도 하나의 리던던시 블록을 포함하는 메모리 셀 어레이; 및
    상기 메모리 셀 어레이를 액세스하기 위한 액세스 칼럼 어드레스에 응답하여 상기 메모리 블록들 중 제1 메모리 블록의 제1 페일 셀을 상기 제1 메모리 블록의 제1 노멀 셀로 리페어하는 리페어 제어 회로를 포함하고,
    상기 제1 페일 셀과 상기 제1 노멀 셀은 서로 다른 칼럼 선택 라인 어드레스를 가지고,
    상기 리페어 제어 회로는 상기 제1 노멀 셀을 상기 제1 메모리 블록의 제2 노멀 셀로 리페어하고, 상기 제2 노멀 셀을 상기 리던던시 블록의 제1 리던던시 셀로 리페어하고,
    상기 제1 노멀 셀과 상기 제2 노멀 셀은 서로 다른 칼럼 선택 라인 어드레스를 가지고, 상기 제2 노멀 셀과 상기 제1 리던던시 셀은 서로 동일한 칼럼 선택 라인 어드레스를 가지는 반도체 메모리 장치.
  12. 복수의 메모리 블록들과 적어도 하나의 리던던시 블록을 포함하는 메모리 셀 어레이; 및
    상기 메모리 셀 어레이를 액세스하기 위한 액세스 칼럼 어드레스에 응답하여 상기 메모리 블록들 중 제1 메모리 블록의 제1 페일 셀을 상기 제1 메모리 블록의 제1 노멀 셀로 리페어하는 리페어 제어 회로를 포함하고,
    상기 제1 페일 셀과 상기 제1 노멀 셀은 서로 다른 칼럼 선택 라인 어드레스를 가지고,
    상기 리페어 제어 회로는 상기 제1 노멀 셀을 상기 제1 메모리 블록의 제2 노멀 셀로 리페어하고, 상기 제2 노멀 셀을 상기 리던던시 블록의 제1 리던던시 셀로 리페어하고,
    상기 리페어 제어 회로는
    상기 복수의 메모리 블록들과 상기 리던던시 블록에 대응되는 복수의 단위 리페어 컨트롤러 및 리던던시 리페어 컨트롤러를 포함하고,
    상기 복수의 단위 리페어 컨트롤러들 중 상기 제1 메모리 블록에 대응되는 제1 단위 리페어 컨트롤러는
    상기 제1 페일 셀의 칼럼 어드레스, 상기 제1 노멀 셀의 칼럼 어드레스 및 상기 제2 노멀 셀의 칼럼 어드레스가 소스 칼럼 어드레스로서 순차적으로 저장되고, 상기 제1 노멀 셀의 칼럼 어드레스, 상기 제2 노멀 셀의 칼럼 어드레스 및 상기 제1 리던던시 셀의 칼럼 어드레스가 목적지 칼럼 어드레스로서 순차적으로 저장되는 어드레스 저장 테이블;
    상기 액세스 칼럼 어드레스와 상기 소스 칼럼 어드레스를 비교하여 제1 매치 신호를 출력하는 칼럼 어드레스 비교기;
    상기 제1 페일 셀, 상기 제1 노멀 셀, 상기 제2 노멀 셀 및 상기 제1 리던던시 셀이 연결되는 워드라인의 로우 어드레스와 액세스 로우 어드레스가 일치함을 나타내는 로우 매치 신호와 상기 제1 매치 신호를 논리곱 연산하여 제2 매치 신호를 출력하는 앤드 게이트;
    상기 제2 매치 신호에 응답하여 상기 목적지 칼럼 어드레스와 상기 액세스 칼럼 어드레스 중 하나를 선택하여 타겟 칼럼 어드레스로 출력하는 선택 회로; 및
    상기 타겟 칼럼 어드레스에 대응되는 비트라인을 선택하는 칼럼 선택 라인 신호를 출력하는 칼럼 선택 라인 드라이버를 포함하는 반도체 메모리 장치.
  13. 각각이 복수의 노멀 셀들을 구비하는 복수의 메모리 블록들;
    복수의 리던던시 셀들을 구비하는 적어도 하나의 리던던시 블록; 및
    리페어 제어 회로를 포함하고,
    상기 리페어 제어 회로는,
    상기 복수의 메모리 블록들 중 제1 메모리 블록의 제1 노멀 셀을 상기 제1 메모리 블록의 제2 노멀 셀로 대체하고,
    상기 제1 메모리 블록의 상기 제2 노멀 셀을 상기 복수의 메모리 블록들 중 제2 메모리 블록의 제3 노멀 셀로 대체하고,
    상기 제2 메모리 블록의 상기 제3 노멀 셀을 상기 복수의 메모리 블록들 중 제3 메모리 블록의 제4 노멀 셀로 대체하거나, 상기 적어도 하나의 리던던시 블록의 제1 리던던시 블록의 제1 리던던시 셀로 대체하고,
    상기 제1 메모리 블록의 제2 노멀 셀, 상기 제2 메모리 블록의 제3 노멀 셀 및 상기 제3 메모리 블록의 상기 제4 노멀 셀은 각각 해당 메모리 블록에서 동일한 위치의 비트라인에 연결되는 반도체 메모리 장치.
  14. 제13항에 있어서,
    상기 제1 메모리 블록, 상기 제2 메모리 블록 및 상기 제3 메모리 블록 각각의 크기는 상기 제1 리던던시 블록의 크기와 동일한 반도체 메모리 장치.
  15. 제14항에 있어서,
    상기 제2 메모리 블록의 상기 제3 노멀 셀과 상기 블록의 제1 리던던시 블록의 상기 제1 리던던시 셀은 각각 해당 메모리 블록에서 동일한 위치의 비트라인에 연결되는 반도체 메모리 장치.
  16. 제13항에 있어서,
    상기 제1 메모리 블록, 상기 제2 메모리 블록 및 상기 제3 메모리 블록 각각의 크기는 상기 제1 리던던시 블록의 크기보다 큰 반도체 메모리 장치.
  17. 제16항에 있어서,
    상기 제2 메모리 블록의 상기 제3 노멀 셀과 상기 블록의 제1 리던던시 블록의 상기 제1 리던던시 셀은 각각 해당 메모리 블록에서 다른 위치의 비트라인에 연결되는 반도체 메모리 장치.
  18. 제13항에 있어서,
    상기 제1 노멀 셀이 연결되는 비트라인에는 적어도 하나의 페일 셀이 연결되는 반도체 메모리 장치.
  19. 제13항에 있어서,
    상기 제1 메모리 블록의 상기 제2 노멀 셀, 상기 제2 메모리 블록의 상기 제3 노멀 셀 및 상기 제1 리던던시 블록의 상기 제1 리던던시 셀은 동일한 컬럼 선택 라인 어드레스를 가지는 반도체 메모리 장치.
  20. 제13항에 있어서, 상기 리페어 제어 회로는
    상기 제1 메모리 블록으로부터의 제1 출력과 상기 제2 메모리 블록으로부터의 제2 출력 중 하나를 선택하는 제1 선택 회로; 및
    상기 제2 메모리 블록으로부터의 상기 제2 출력 및 상기 제2 메모리 블록 또는 상기 제1 리던던시 블록의로부터의 제3 출력 중 하나를 선택하는 제2 선택 회로를 포함하는 반도체 메모리 장치.
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