TW202410051A - 半導體記憶元件 - Google Patents

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TW202410051A TW112144809A TW112144809A TW202410051A TW 202410051 A TW202410051 A TW 202410051A TW 112144809 A TW112144809 A TW 112144809A TW 112144809 A TW112144809 A TW 112144809A TW 202410051 A TW202410051 A TW 202410051A
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金經綸
吳倫娜
金衡辰
梁熙甲
柳長佑
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南韓商三星電子股份有限公司
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Abstract

一種記憶元件，包括多個記憶區塊、至少一第一冗餘區塊與修復控制電路。多個記憶區塊包括第一記憶區塊，且多個記憶區塊的每一包括正常記憶胞元的多個行。第一冗餘區塊包括冗餘記憶胞元的多個行。修復控制電路被配置以使第一記憶區塊的正常記憶胞元的第二行用作第一記憶區塊的正常記憶胞元的第一行的目的地行，且使第一冗餘記憶區塊的冗餘記憶胞元的第一行對目的地為第一記憶區塊的正常記憶胞元的第二行的資料進行儲存。

Description

半導體記憶元件
相關申請案的交互參考
本申請案主張於2018年3月29日在韓國智慧財產局提出申請的韓國專利申請案第10-2018-0036291號、於2018年7月9日在韓國智慧財產局提出申請的韓國專利申請案第10-2018-0079345號、於2018年10月5日在韓國智慧財產局提出申請的韓國專利申請案第10-2018-0119317號、於2019年1月30日在韓國智慧財產局提出申請的韓國專利申請案第10-2019-0011563號的優先權權利以及於2019年2月22日在美國專利與商標局（United States patent and trademark office，USPTO）提出申請的序列號為16/283,650的美國專利申請案的優先權權利，所述韓國專利申請案及美國專利申請案的揭露內容全文併入本案供參考。
本揭露是有關於記憶體，且更具體而言是有關於一種半導體記憶元件。
半導體晶片是藉由半導體製造製程（semiconductor manufacturing processes）來進行製造，且接著以晶圓狀態、晶粒狀態或封裝狀態由測試元件進行測試。藉由測試來選擇缺陷晶片的缺陷部分，且若記憶胞元中的一些記憶胞元有缺陷，則執行修復操作來挽救半導體晶片。當前，藉由精密的製程，半導體晶片（例如，動態隨機存取記憶體（dynamic random access memory，DRAM））的大小持續減小，且因此，在製造製程期間出現錯誤的可能性增大了。另外，若藉由初始測試過程未偵測出缺陷，則在晶片操作期間可能會出現錯誤。
校正錯誤的一種方式是使用包括記憶胞元陣列的冗餘記憶區塊，所述記憶胞元用作正常記憶區塊中的故障胞元的備用胞元。然而，添加冗餘記憶區塊通常會增加記憶胞元陣列及記憶晶片的總體大小。因此，以使記憶晶片的大小更少地增加的方式執行冗餘將是有利的。
因此，半導體記憶元件中的修復控制電路可利用記憶區塊中的至少一個記憶區塊中的至少一個正常胞元對同一記憶區塊中的故障胞元進行修復至少一次，且可使用冗餘區塊中的冗餘胞元替換所述正常胞元。因此，所述半導體記憶元件可更高效地使用冗餘區塊中的冗餘資源。
根據示例性實施例（其可為在此發明內容中其他地方所闡述的實施例中的一或多者的部分），一種記憶元件包括：多個記憶區塊，包括第一記憶區塊，每一記憶區塊包括正常記憶胞元的多個行；至少一第一冗餘區塊，所述第一冗餘區塊包括冗餘記憶胞元的多個行；以及修復控制電路。所述修復控制電路被配置以使所述第一記憶區塊的正常記憶胞元的第二行用作所述第一記憶區塊的正常記憶胞元的第一行的目的地行，且被配置以使所述冗餘記憶區塊的冗餘記憶胞元的第一行對目的地為所述第一記憶區塊的正常記憶胞元的所述第二行的資料進行儲存。
根據示例性實施例（其可為在此發明內容中其他地方所闡述的實施例中的一或多者的部分），一種記憶元件包括：多個記憶區塊，包括第一記憶區塊，每一記憶區塊包括正常記憶胞元的多個行；至少一第一冗餘區塊，所述第一冗餘區塊包括冗餘記憶胞元的多個行；以及修復控制電路。所述修復控制電路被配置以利用所述第一記憶區塊的第二行中的第二正常記憶胞元替換所述第一記憶區塊的第一行中的第一正常記憶胞元，且被配置以使用所述第一冗餘區塊的冗餘記憶胞元的第一行中的第一冗餘記憶胞元來替換所述第一記憶區塊的所述第二行的所述第二正常記憶胞元。使用所述第一冗餘記憶胞元來替換所述第二正常記憶胞元可包括使所述第一冗餘記憶胞元對目的地為所述第二正常記憶胞元的資料進行儲存。
根據示例性實施例（其可為在此發明內容中其他地方所闡述的實施例中的一或多者的部分），一種記憶元件包括：多個記憶區塊，包括第一記憶區塊，每一記憶區塊包括正常記憶胞元的多個行；至少一第一冗餘區塊，所述第一冗餘區塊包括冗餘記憶胞元的多個行；以及修復控制電路。所述修復控制電路被配置以利用所述第一記憶區塊的第二行中的第二正常記憶胞元替換所述第一記憶區塊的第一行中的第一正常記憶胞元，且被配置以使用所述第一冗餘區塊的冗餘記憶胞元的第一行中的第一冗餘記憶胞元來替換所述第一記憶區塊的所述第二行的所述第二正常記憶胞元。使用所述第一冗餘記憶胞元來替換所述第二正常記憶胞元可包括：利用所述記憶元件的第二記憶區塊的第一行中的第三正常記憶胞元替換所述第二正常記憶胞元；以及利用所述第一冗餘記憶胞元替換所述記憶元件的所述第二記憶區塊或其他記憶區塊的所述第二正常記憶胞元以及其他正常記憶胞元中的正常記憶胞元。
根據示例性實施例（其可為在此發明內容中其他地方所闡述的實施例中的一或多者的部分），一種記憶元件包括：多個記憶區塊，包括第一記憶區塊，每一記憶區塊包括正常記憶胞元的多個行；至少一第一冗餘區塊，所述第一冗餘區塊包括冗餘記憶胞元的多個行；以及修復控制電路。所述修復控制電路被配置以利用所述第一記憶區塊的第二行中的第二正常記憶胞元替換所述第一記憶區塊的第一行中的第一正常記憶胞元，且被配置以使用所述第一冗餘區塊的冗餘記憶胞元的第一行中的第一冗餘記憶胞元來替換所述第一記憶區塊的所述第二行的所述第二正常記憶胞元。使用所述第一冗餘記憶胞元來替換所述第二正常記憶胞元可包括：利用所述記憶元件的第二記憶區塊的第一行中的第三正常記憶胞元替換所述第二正常記憶胞元；以及利用所述第一冗餘記憶胞元替換所述記憶元件的所述第二記憶區塊或其他記憶區塊的所述第二正常記憶胞元以及其他正常記憶胞元中的正常記憶胞元。
根據示例性實施例（其可為在此發明內容中其他地方所闡述的實施例中的一或多者的部分），一種記憶元件包括：多個正常記憶區塊，包括第一記憶區塊，每一正常記憶區塊包括正常記憶胞元的多個行；至少一第一冗餘區塊，所述第一冗餘區塊包括冗餘記憶胞元的多個行；多條行選擇線，用於選擇所述正常記憶胞元的所述多個行及所述冗餘記憶胞元的所述多個行，每一行選擇線與行位址相關聯；以及修復控制電路。所述修復控制電路被配置以：利用第一目的地位址替換第一源位址，其中所述第一源位址是第一行選擇線的所述位址，所述第一行選擇線連接至所述第一記憶區塊的記憶胞元的第一行，且所述第一目的地位址是第二行選擇線的所述位址，所述第二行選擇線連接至所述第一記憶區塊的記憶胞元的第二行；以及利用第一行選擇線的位址替換所述第二行選擇線的所述位址，所述第一行選擇線連接至所述冗餘區塊的第一行。
在下文中，將參照其中示出示例性實施例的附圖來更充分地闡述各種示例性實施例。
如在各個請求項中及在說明書中所見，本文中所闡述的特定項是使用「第一（first）」、「第二（second）」、「第三（third）」等的命名慣例來闡述。除非上下文另有指示，否則該些用語僅用於對不同的項進行彼此區分且不必指示所述項的實體定位或操作次序。因此，在說明書或在不同的請求項中，可端視所論述的上下文使用不同的命名用語（例如，「第一（first）」、「第二（second）」等）來指代具體的項或物件。
圖1是示出根據示例性實施例的記憶系統的方塊圖。
參照圖1，記憶系統20可包括記憶體控制器100及半導體記憶元件200。
記憶體控制器100可控制記憶系統20的總體操作。記憶體控制器100可控制外部主機與半導體記憶元件200之間的總體資料交換。舉例而言，記憶體控制器100可因應於來自主機的請求而將資料寫入於半導體記憶元件200中或自半導體記憶元件200讀取資料。另外，記憶體控制器100可向半導體記憶元件200發出操作命令來控制半導體記憶元件200。
在一些實施例中，半導體記憶元件200是包括例如以下動態記憶胞元的記憶元件：動態隨機存取記憶體（DRAM）、第4代雙倍資料速率（double data rate 4，DDR4）同步動態隨機存取記憶體（synchronous DRAM，SDRAM）、低功率第四代雙倍資料速率（low power DDR4，LPDDR4）同步動態隨機存取記憶體或低功率第五代雙倍資料速率同步動態隨機存取記憶體（LPDDR5 SDRAM）。
記憶體控制器100將時脈訊號CLK、命令CMD及位址（訊號）ADDR傳送至半導體記憶元件200，並與半導體記憶元件200交換資料DQ。
半導體記憶元件200包括用於儲存資料DQ的記憶胞元陣列（memory cell array，MCA）300、控制邏輯電路210及修復控制電路400。記憶胞元陣列300可包括多個記憶區塊及至少一個冗餘區塊（redundancy block）。
控制邏輯電路210基於命令CMD及位址ADDR來控制對記憶胞元陣列300的存取，且修復控制電路400可利用所述多個記憶區塊中的第一記憶區塊中的正常胞元修復並因此替換第一記憶區塊中的故障胞元，且可利用冗餘區塊中的冗餘胞元替換第一正常胞元。因此，修復控制電路400可更高效地使用冗餘區塊中的冗餘資源。
舉例而言，修復控制電路400可利用一個記憶區塊中的正常胞元替換同一記憶區塊中的記憶胞元至少一次且接著可利用冗餘胞元替換所述正常胞元。因此，首先被替換的記憶胞元可為可利用正常胞元進行修復的故障胞元，且所述正常胞元可被替換為冗餘胞元，或可被替換為其他正常胞元，因而使得一系列替換正常胞元中的最終正常胞元被替換為冗餘胞元，而不是僅利用冗餘胞元簡單地修復故障胞元。因此，修復控制電路400可更高效地使用冗餘區塊中的冗餘資源。
圖2A是示出根據示例性實施例的圖1所示半導體記憶元件的實例的方塊圖。
參照圖2A，半導體記憶元件200a可包括控制邏輯電路210a、位址緩衝器251、修復控制電路400a、列解碼器261、輸入/輸出（input/output，I/O）閘控電路290a、資料輸入/輸出緩衝器296以及記憶胞元陣列301。
控制邏輯電路210a接收命令CMD及存取位址ADDR。控制邏輯電路210a可基於命令CMD及存取位址ADDR來控制半導體記憶元件200a的操作。控制邏輯電路210a可基於命令CMD及位址ADDR來控制列解碼器261、輸入/輸出閘控電路290a及修復控制電路400a。
位址緩衝器251接收存取位址ADDR、向列解碼器261提供存取位址ADDR的列位址RADDR並向修復控制電路400a提供存取位址ADDR的行位址CADDR。修復控制電路400a可利用一個記憶區塊中的正常胞元修復同一記憶區塊中的故障胞元至少一次，且可基於行位址CADDR與儲存於行位址CADDR中的故障行位址的比較來利用冗餘胞元替換所述正常胞元。
列解碼器261藉由字元線WL耦合至記憶胞元陣列301且輸入/輸出閘控電路290a藉由位元線BTL耦合至記憶胞元陣列301。資料輸入/輸出緩衝器296利用記憶體控制器100經由輸入/輸出閘控電路290a來接收/傳送資料DQ。
圖2B示出根據示例性實施例的圖2A所示半導體記憶元件的一部分。
在圖2B中，示出記憶胞元陣列301、輸入/輸出閘控電路290a、資料輸入/輸出緩衝器296及修復控制電路400a。
參照圖2B，記憶胞元陣列301包括正常胞元陣列NCA及冗餘胞元陣列RCA，正常胞元陣列NCA包括多個記憶區塊MB0、MB1、MB2及MB3且冗餘胞元陣列RCA包括至少一個冗餘區塊RMB。正常胞元陣列NCA包括耦合至字元線WL及位元線BTL的記憶胞元MC，且冗餘區塊RMB包括耦合至字元線WL及冗餘位元線RBTL的冗餘胞元RMC。
輸入/輸出閘控電路290a包括多個輸入/輸出電路291a、291b、291c及291d以及291e以及多個行選擇電路293a至293e，且行選擇電路293a至293e可將輸入/輸出電路291a至291e中的一者連接至記憶區塊MB0至MB3及冗餘區塊RMB中相應的一者。行選擇電路293a至293e中的每一者可包括多個行選擇電晶體294a至294d，且所述多個行選擇電晶體294a至294d因應於行選擇線訊號CSLa至CSLe而分別將對應的記憶區塊中的或冗餘區塊RMB中的多條位元線或一條位元線連接至對應的輸入/輸出電路。所述多個輸入/輸出電路291a至291e可因應於來自控制邏輯電路210a的第一控制訊號CTL1而藉由資料線GIO耦合至資料輸入/輸出緩衝器296。
儘管圖中未示出，然而行選擇線訊號CSLb可被施加至行選擇電路293b，行選擇線訊號CSLc可被施加至行選擇電路293c，行選擇線訊號CSLd可被施加至行選擇電路293d，且行選擇線訊號CSLe可被施加至行選擇電路293e。
修復控制電路400a可因應於存取行位址CADDR而向行選擇電路293a至293e中相應的一者提供行選擇線訊號CSLa至CSLe中對應的一者。存取行位址CADDR是自圖2A所示位址緩衝器251提供的，且存取行位址CADDR是在不考慮記憶區塊MB0至MB3中的至少一個故障胞元的情況下指定一條位元線的位址。行選擇線訊號CSLa至CSLd中的每一者是基於存取行位址CADDR而同時在記憶區塊MB0至MB3中選擇對應的位元線的訊號。半導體記憶元件200a可因應於行選擇線訊號CSLa至CSLd中的每一者而同時輸入並輸出具有與叢發長度（burst length）對應的大小的資料。
圖3是示出根據示例性實施例的圖2A所示半導體記憶元件的一部分的方塊圖。
在圖3中，示出記憶胞元陣列301、輸入/輸出閘控電路290a、修復控制電路400a及資料輸入/輸出緩衝器296。當圖3與圖2B進行比較時，詳細示出修復控制電路400a，且將主要對修復控制電路400a進行說明。
參照圖3，記憶胞元陣列301包括正常胞元陣列NCA及冗餘胞元陣列RCA，正常胞元陣列NCA包括所述多個記憶區塊MB0、MB1、MB2及MB3，且冗餘胞元陣列RCA包括至少一個冗餘區塊RMB。正常胞元陣列NCA包括耦合至字元線WL及位元線的記憶胞元，且冗餘區塊RMB包括耦合至字元線及冗餘位元線的冗餘胞元。
修復控制電路400a可包括多個單元修復控制器401a至401d以及冗餘修復控制器401e，且單元修復控制器401a至401d及冗餘修復控制器401e對應於記憶區塊MB0、MB1、MB2及MB3以及冗餘區塊RMB。修復控制電路400a可包括於例如半導體記憶元件200a中的行解碼器中。
所述多個輸入/輸出電路291a、291b、291c及291d以及291e可因應於第一控制訊號CTL1而控制記憶區塊MB0、MB1、MB2及MB3以及冗餘區塊RMB與資料輸入/輸出緩衝器296之間的連接。行選擇電路293a至293e可將輸入/輸出電路291a至291e中的一者連接至記憶區塊MB0至MB3及冗餘區塊RMB中相應的一者。
單元修復控制器401a至401d及冗餘修復控制器401e可共同接收存取行位址（即，行位址）CADDR，且可為對應的行選擇電路293a至293e提供施加至記憶區塊MB0、MB1、MB2及MB3以及冗餘區塊RMB的行選擇線訊號CSLa至CSLe。舉例而言，同一存取行位址可在給定的時間傳送至單元修復控制器401a至401d及冗餘修復控制器401e 中的每一者。基於每一單元修復控制器401a至401d及冗餘修復控制器401e 的狀態及儲存於每一單元修復控制器401a至401d及冗餘修復控制器401e 中的資訊，將輸出傳送至用於選擇一行進行記憶存取的每一相應的行選擇電路293a至293e。
當記憶區塊MB0、MB1、MB2及MB3不包括故障胞元時，輸入/輸出電路291e因應於第一控制訊號CTL1而切斷冗餘區塊RMB與資料輸入/輸出緩衝器296之間的連接，且輸入/輸出電路291a至291d可因應於第一控制訊號CTL1而藉由行選擇電晶體294a至294d將資料DQ自記憶區塊MB0、MB1、MB2及MB3傳輸至資料輸入/輸出緩衝器296或可將資料DQ自資料輸入/輸出緩衝器296傳輸至記憶區塊MB0、MB1、MB2及MB3。在此種情形中，在記憶區塊MB0、MB1、MB2及MB3中的每一者中，位於同一位置（例如，每一記憶區塊內的同一相對位置）處的一或多條位元線可因應於行選擇線訊號CSLa至CSLd中對應的一者來選擇，且半導體記憶元件200a可同時輸入並輸出具有與半導體記憶元件200a的叢發長度對應的大小的資料。
當記憶區塊MB0、MB1、MB2及MB3中的至少一者包括至少一個故障胞元時，輸入/輸出電路291e因應於第一控制訊號CTL1而連接至冗餘區塊RMB，且可對所述至少一個故障胞元執行修復操作。
舉例而言，當記憶區塊MB0、MB2及MB3中的每一者在正常情況下將藉由行選擇線訊號CSL0來選擇的第一位元線上包括至少一個故障胞元時，藉由如參考編號511所指示對行選擇線訊號CSL3進行賦能以代替行選擇線訊號CSL0，由記憶區塊MB0中的正常胞元來修復記憶區塊MB0中的故障胞元。舉例而言，藉由對行選擇線訊號CSL3進行賦能以代替行選擇線訊號CSL0，代替行選擇電晶體294a將行選擇電晶體294c連接至記憶區塊MB0及輸入/輸出電路291a。如以下進一步所闡述，相應的單元修復控制器可對行選擇線訊號CSL3進行賦能以代替行選擇線訊號CSL0。另外，藉由如參考編號512所指示選擇冗餘位元線代替記憶區塊MB0中的位元線，由冗餘區塊RMB中的冗餘胞元來替換記憶區塊MB0中的正常胞元（例如，在此實例中不是故障胞元的非冗餘胞元）。舉例而言，藉由對行選擇線訊號CSL3進行賦能來選擇耦合至第一正常胞元的第二位元線以代替對行選擇線訊號CSL0進行賦能來選擇耦合至第一故障胞元的第一位元線，修復控制電路400a可利用第一正常胞元對第一故障胞元進行修復。
假設記憶區塊MB1在記憶區塊的任意者中不包括故障胞元，且因此記憶區塊MB1的行都不需要重新分配給其他行或被其他行替換。
藉由如參考編號513所指示對行選擇線訊號CSL2進行賦能以代替行選擇線訊號CSL0，由記憶區塊MB2中的正常胞元對記憶區塊MB2中的故障胞元進行修復。另外，藉由如參考編號514所指示選擇冗餘位元線代替記憶區塊MB2中的位元線，由冗餘區塊RMB中的冗餘胞元來替換記憶區塊MB2中的正常胞元。藉由如參考編號515所指示選擇冗餘位元線代替記憶區塊MB3中的位元線，由冗餘區塊RMB中的冗餘胞元對記憶區塊MB3中的故障胞元進行修復。
圖4A是示出根據示例性實施例的圖3所示半導體記憶元件中的第一單元修復控制器的實例的方塊圖。
參照圖4A，第一單元修復控制器401a可包括表指針（table pointer）405、位址儲存表420、行位址比較器430、選擇電路（selection circuit，MUX）440及行選擇線（column selection line，CSL）驅動器450。
表指針405可產生因應於依序改變的行位址CADDR而切換的表指向訊號TPS。位址儲存表420可儲存至少一個源行位址SRCA及與所述至少一個源行位址SRCA對應的至少一個目的地行位址DSCA作為熔絲資訊（fuse information）。
行位址比較器430將存取行位址CADDR與來自位址儲存表420的源行位址SRCA進行比較，並輸出指示比較結果的第一匹配訊號MTH1。選擇電路440可因應於第一匹配訊號MTH1選擇來自位址儲存表420的目的地行位址DSCA以及存取行位址CADDR中的一者，以輸出所選擇的一者作為目標行位址CA。行選擇線驅動器450可輸出行選擇線訊號CSLa以對與目標行位址CA對應的位元線進行選擇（賦能）。
當存取行位址CADDR與源行位址SRCA不匹配時，選擇電路440可因應於第一匹配訊號MTH1（例如，具有第一值）而輸出存取行位址CADDR作為目標行位址CA。當存取行位址CADDR與源行位址SRCA匹配時，選擇電路440可因應於第一匹配訊號MTH1（例如，具有第二值）而輸出目的地行位址DSCA作為目標行位址CA。因此，當耦合至記憶區塊MB0中的所述至少一個故障胞元的位元線的行位址儲存於位址儲存表420中作為源行位址SRCA並作為熔絲資訊，且耦合至對記憶區塊MB0中的故障胞元進行替換的正常胞元的位元線的行位址儲存於位址儲存表420中作為目的地行位址DSCA並作為熔絲資訊時，記憶區塊MB0中的故障胞元是利用記憶區塊MB0中的正常胞元進行修復，且因此被替換為記憶區塊MB0中的正常胞元。另外，所述正常胞元可被替換為冗餘區塊RMB中的冗餘胞元或可被重新分配給冗餘區塊RMB中的冗餘胞元。
在示例性實施例中，選擇電路440可被配置以因應於匹配訊號MTH1而對存取行位址CADDR的一些較高位元以及目的地行位址DSCA的位元執行互斥或（XOR）操作的位址轉換電路。舉例而言，當存取行位址CADDR包括六個位元且目的地行位址DSCA包括三個位元時，位址轉換電路因應於匹配訊號MTH1具有邏輯高位準而對存取行位址CADDR的較高的三個位元以及目的地行位址DSCA的三個位元執行互斥或操作以輸出目標行位址。
圖3所示單元修復控制器401b、401c及401d中的每一者的配置可與圖4A所示第一單元修復控制器401a的配置實質上相同。
圖4B是示出圖4A所示第一單元修復控制器中的行選擇線驅動器的實例的電路圖。
參照圖4B，行選擇線驅動器450可包括驅動電晶體451、452、453及454、反相器455及456以及反及（NAND）閘457。
反及閘457對目標行位址CA及賦能主訊號PCSLE執行反及操作。驅動電晶體451具有耦合至電源供應電壓VDD的源極、接收反及閘457的輸出的閘極以及耦合至第一節點NO1的汲極。驅動電晶體452包括耦合至第一節點NO1的汲極、接收去能主訊號PCSLD的閘極以及耦合至驅動電晶體453的源極。驅動電晶體453包括耦合至驅動電晶體452的汲極、接收反及閘457的輸出的閘極以及耦合至接地電壓VSS的源極。
反相器455對第一節點NO1處的邏輯位準進行反相以在第二節點NO2處提供其輸出，且反相器456對第二節點NO2處的邏輯位準進行反相以輸出行選擇線訊號CSLa。驅動電晶體454包括耦合至第一節點NO1的汲極、耦合至第二節點NO2的閘極以及耦合至接地電壓VSS的源極。
當對目標行位址CA施加邏輯高位準且對賦能主訊號PCSLE施加邏輯高位準時，反及閘457的輸出變成邏輯低位準。因此，驅動電晶體451接通，且驅動電晶體453關斷。因此，第一節點NO1變成高位準，驅動電晶體454關斷，且反相器456輸出具有高位準的行選擇線訊號CSLa。
當對目標行位址CA施加邏輯低位準且對賦能主訊號PCSLE施加邏輯高位準時，反及閘457的輸出變成邏輯高位準。因此，驅動電晶體451關斷，且驅動電晶體452及453接通。因此，反相器456輸出具有低位準的行選擇線訊號CSLa。賦能主訊號PCSLE及去能主訊號PCSLD可自修復控制電路400a中的預解碼器或包括修復控制電路400a的行解碼器提供。預解碼器可藉由參考與故障胞元相關聯的熔絲資訊及與儲存於冗餘修復控制器401e中所包括的熔絲電路中的行選擇線資訊相關聯的熔絲資訊來控制賦能主訊號PCSLE及去能主訊號PCSLD的邏輯位準。因此藉由控制賦能主訊號PCSLE及去能主訊號PCSLD，修復控制電路400a可選擇第一正常胞元代替第一故障胞元且可選擇第一冗餘胞元代替所述第一正常胞元。
圖5是示出根據示例性實施例的圖3所示半導體記憶元件中的冗餘修復控制器的實例的方塊圖。
參照圖5，冗餘修復控制器401e包括表指針460、熔絲電路480及冗餘行選擇線（redundancy column selection line，SCL）驅動器470。
表指針460產生因應於依序改變的行位址CADDR而切換的表指向訊號TPS。熔絲電路480儲存與冗餘區塊RMB中的冗餘位元線中的每一者相關聯的行選擇線資訊。熔絲電路480儲存當分別對行選擇線訊號CSL0、CSL2及CSL3進行賦能時得到修復的記憶區塊MB3、MB2及MB0的資訊。
冗餘行選擇線驅動器470可輸出冗餘行選擇線訊號CSLe，以因應於表指向訊號TPS且藉由參考熔絲電路480中的行選擇線資訊來選擇冗餘位元線中的一些冗餘位元線。
因此，參照圖3至圖5，修復控制電路400a利用同一記憶區塊中的第一正常胞元對第一故障胞元進行修復，且利用冗餘區塊中的第一冗餘胞元來替換第一正常胞元。
圖6A示出根據一個實施例的在圖3所示半導體記憶元件中執行的修復操作。
在圖6A中，假設記憶胞元陣列301的修復狀況對應於由參考編號521所指示的狀況。記憶胞元陣列301的修復狀況可藉由慮及記憶區塊MB0至MB3中的每一者中的故障胞元的位置來確定。可確定修復狀況以使得用於修復記憶區塊MB0、MB2及MB3中的故障胞元或替換記憶區塊MB0、MB2及MB3中的正常胞元的冗餘資源不重疊，且可支援半導體記憶元件200a的叢發操作。
參照圖3至圖6A，當記憶區塊MB0至MB3中的每一者中的CSL0操作522由存取行位址CADDR指定時，在記憶區塊MB0中選擇與CSL3對應的第一正常胞元代替故障胞元（例如，將記憶區塊MB0中的行選擇電晶體294d而非行選擇電晶體294a接通），在記憶區塊MB1中選擇與CSL0對應的正常胞元，在記憶區塊MB2中選擇與CSL2對應的正常胞元而非故障胞元，且在記憶區塊MB3中選擇與CSL0對應的冗餘胞元而非故障胞元。在CSL0操作期間，在記憶區塊MB0及MB2中的每一者中執行利用對應的正常胞元修復故障胞元的修復操作。
當記憶區塊MB0至MB3中的每一者中的CSL1操作523由存取行位址CADDR指定時，在記憶區塊MB0至MB3中的每一者中選擇與CSL1對應的正常胞元。當記憶區塊MB0至MB3中的每一者中的CSL2操作524由存取行位址CADDR指定時，在記憶區塊MB0、MB1及MB3中的每一者中選擇與CSL2對應的正常胞元，且選擇冗餘區塊RMB中的與CSL2對應的冗餘胞元來代替在記憶區塊MB2中選擇的與CSL2對應的正常胞元。
當記憶區塊MB0至MB3中的每一者中的CSL3操作525由存取行位址CADDR指定時，在記憶區塊MB1、MB2及MB3中的每一者中選擇與CSL3對應的正常胞元，且選擇冗餘區塊RMB中的與CSL3對應的冗餘胞元來代替在記憶區塊MB0中選擇的與CSL3對應的正常胞元。以此種方式且結合以上圖1至圖5，修復控制電路被配置以使第一記憶區塊的正常記憶胞元的第二行（例如，MB0的編號為3的行）用作第一記憶區塊的正常記憶胞元的第一行（例如，MB0的編號為0的行）的目的地行，且使冗餘記憶區塊的冗餘記憶胞元的第一行（例如，RMB的編號為3的行）儲存目的地為第一記憶區塊的正常記憶胞元的第二行的資料。第一行可為具有至少一個故障記憶胞元的第一記憶區塊的行。對於讀取操作而言，修復控制電路可被配置以使第一記憶區塊的正常記憶胞元的第二行用作第一記憶區塊的正常記憶胞元的第一行的目的地讀取行，且使冗餘記憶區塊的冗餘記憶胞元的第一行用作第一記憶區塊的正常記憶胞元的第二行的目的地讀取行。對於寫入操作而言，修復控制電路將目的地為第一故障行的資料重新分配給第二行，且將目的地為第二行的資料重新分配給冗餘區塊。在記憶區塊MB2中可發生相似的過程。以此種方式，第一記憶區塊的第一行中的第一記憶胞元可使用第一記憶區塊的第二行中的正常記憶胞元進行修復，且因此被第一記憶區塊的第二行中的正常記憶胞元替換。
如以上所論述，熔絲電路（480）可為修復控制電路的一部分，且可儲存冗餘區塊以及所述多個記憶區塊中的記憶區塊的行選擇線之間的校正。另外，位址儲存表可為修復控制電路儲存源位址以及對應的目的地位址，以在使第一記憶區塊的正常記憶胞元的第二行用作第一記憶區塊的正常記憶胞元的第一行的目的地行時使用。當使冗餘記憶區塊的冗餘記憶胞元的第一行儲存目的地為第一記憶區塊的正常記憶胞元的第二行的資料時，修復控制電路進一步使用源位址以及對應的目的地位址。如圖6A所示實例及其他實例所示，第一冗餘區塊的冗餘記憶胞元的第一行（例如，RMB的編號為3的行）在第一冗餘區塊內可具有與第一記憶區塊的第二行（例如，MB0的編號為3的行）在第一記憶區塊內所具有的相對位置相同的相對位置。相似地，第一冗餘區塊的冗餘記憶胞元的第二行（例如，RMB的編號為2的行）在第一冗餘區塊內可具有與第二記憶區塊的第二行（例如，MB2的編號為2的行，用於修復MB2的行0中的故障胞元）在第二記憶區塊內所具有的相對位置相同的相對位置。第一記憶區塊的第二行（例如，MB0的行3）在第一記憶區塊內可具有與第二記憶區塊內的第二記憶區塊的第二行（例如，MB2的行2）不同的相對位置。
圖6B示出在圖2B所示半導體記憶元件中執行的修復操作。
參照圖2B及圖6B，記憶胞元陣列301的修復狀況521a如下。記憶區塊MB0包括與行選擇線訊號CSL1相關聯的故障胞元，且因此與記憶區塊MB0的第一行相關聯，藉由如參考編號511a所指示對與記憶區塊MB0的第二行相關聯的行選擇線訊號CSL3進行賦能以代替行選擇線訊號CSL1，利用記憶區塊MB0中的第一正常胞元對故障胞元進行修復。如參考編號512a所指示，利用不同於MB0的記憶區塊MB1中的第二正常胞元來替換記憶區塊MB0中的第一正常胞元，且如參考標號513a、514a及515a所指示，利用冗餘區塊RMB中的第一冗餘胞元來替換記憶區塊MB1中的第二正常胞元。修復控制電路400a利用第一記憶區塊MB0中的第一正常胞元來修復第一記憶區塊MB0中的第一故障胞元，利用與第一記憶區塊MB0不同的第二記憶區塊MB1中的第二正常胞元來替換第一正常胞元，利用與第二記憶區塊MB1不同的第三記憶區塊MB2中的第三正常胞元來替換第二正常胞元，利用與第三記憶區塊MB2不同的第四記憶區塊MB3中的第四正常胞元來替換第三正常胞元，且利用冗餘區塊RMB中的第一冗餘胞元來替換第四正常胞元。第一正常胞元、第二正常胞元、第三正常胞元、第四正常胞元以及第一冗餘胞元可具有相同的行選擇線位址。以此種方式，第一正常記憶胞元（例如，位於第一記憶區塊MB0中的編號為3的行中）使用第一冗餘記憶胞元（例如，位於冗餘區塊RMB中的編號為3的行中）藉由移位操作來進行替換。舉例而言，移位操作可包括利用記憶元件的第二記憶區塊的第一行中的第三正常記憶胞元（例如，位於記憶區塊MB1的編號為3的行中）來替換第二正常胞元（例如，位於記憶區塊MB0的編號為3的行中），且接著利用來自所述多個記憶區塊中相鄰的記憶區塊的記憶胞元的一行來替換除最終記憶區塊外的每一記憶區塊的記憶胞元的一行，且利用冗餘區塊的冗餘記憶胞元的第一行來替換所述多個記憶區塊中的最終記憶區塊中的一行。
當記憶區塊MB0至MB3及冗餘區塊RMB中的每一者中的CSL0操作526由存取行位址CADDR指定時，在記憶區塊MB0至MB3中的每一者中選擇與CSL0對應的正常胞元。當記憶區塊MB0至MB3及冗餘區塊RMB中的每一者中的CSL1操作527由存取行位址CADDR指定時，在記憶區塊MB0中選擇與CSL3對應的第一正常胞元來代替與CSL1對應的第一故障胞元，且在記憶區塊MB1至MB3中的每一者中選擇與CSL1對應的正常胞元。
當記憶區塊MB0至MB3及冗餘區塊RMB中的每一者中的CSL3操作528由存取行位址CADDR指定時，選擇記憶區塊MB1中的與CSL3對應的第二正常胞元來代替記憶區塊MB0中與CSL3對應的第一正常胞元，選擇記憶區塊MB2中與CSL3對應的第三正常胞元來代替記憶區塊MB1中與CSL3對應的第二正常胞元，選擇記憶區塊MB3中與CSL3對應的第四正常胞元來代替記憶區塊MB2中與CSL3對應的第三正常胞元，且在冗餘區塊RMB中選擇與CSL3對應的第一冗餘胞元來代替記憶區塊MB3中與CSL3對應的第四正常胞元。因此，半導體記憶元件200a可使用冗餘區塊RMB中的冗餘資源來支援具有與叢發長度對應的大小的資料輸入/輸出。
圖6C示出當執行圖6A所示修復操作時的資料輸入/輸出。
參照圖6C，當記憶胞元陣列301的修復狀況對應於由參考編號521所指示的狀況時，由行選擇電路293a至293e以及輸入/輸出閘控電路290a中的選擇電路2911至2915在記憶區塊MB0至MB3及冗餘區塊RMB中選擇的資料以叢發長度BL0至BL3為單位提供至資料輸入/輸出緩衝器296。亦即，選擇電路2911可選擇行選擇電路293a及293e中的一者的輸出，選擇電路2912可選擇行選擇電路293b及293e中的一者的輸出，選擇電路2913可選擇行選擇電路293c及293e中的一者的輸出，且選擇電路2914可選擇行選擇電路293d及293e中的一者的輸出。
在CSL0操作中，因應於來自選擇電路2915的訊號{0, 0, 0, 1}，選擇電路2911可選擇自記憶區塊MB0輸出的資料，選擇電路2912可選擇自記憶區塊MB1輸出的資料，選擇電路2913可選擇自記憶區塊MB2輸出的資料，且選擇電路2914可選擇自冗餘區塊RMB輸出的資料。
圖6D示出當執行圖6B所示修復操作時的資料輸入/輸出。
參照圖6D，當記憶胞元陣列301的修復狀況對應於由參考編號521a所指示的狀況時，由行選擇電路293a至293e以及輸入/輸出閘控電路290a中的選擇電路2916至2919及2915在記憶區塊MB0至MB3及冗餘區塊RMB中選擇的資料以叢發長度BL0至BL3為單位提供至資料輸入/輸出緩衝器296。亦即，選擇電路2916可選擇相鄰的行選擇電路293a及293b中的一者的輸出，選擇電路2917可選擇相鄰的行選擇電路293b及293c中的一者的輸出，選擇電路2918可選擇相鄰的行選擇電路293c及293d中的一者的輸出，且選擇電路2919可選擇相鄰的行選擇電路293d及293e中的一者的輸出。
在CSL4操作中，因應於來自選擇電路2915的訊號{1, 1, 1, 1}，選擇電路2916可選擇自記憶區塊MB1輸出的資料，選擇電路2917可選擇自記憶區塊MB2輸出的資料，選擇電路2918可選擇自記憶區塊MB3輸出的資料，且選擇電路2919可選擇自冗餘區塊RMB輸出的資料。
圖7示出圖4A所示第一單元冗餘修復控制器中的位址儲存表的實例。
參照圖7，位址儲存表420包括第一儲存單元421、第二儲存單元423及感測單元425。第一儲存單元421（其可為電路）儲存欲被修復的源行位址SRCA，且第二儲存單元423（其可為電路）儲存替換源行位址SRCA的目的地行位址DSCA。位址儲存表420可被實施為反熔絲陣列或內容可定址記憶體（content addressable memory，CAM）。感測單元425因應於指針訊號TPS而輸出儲存於第一儲存單元421及第二儲存單元423中的位置（由指針訊號TPS指示）中的源行位址SRCA及目的地行位址DSCA。在圖7中，位址儲存表420儲存與CSL0相關聯的行位址CADDR1及與CSL3相關聯的行位址CADDR4作為源行位址SRCA，且儲存替換行位址CADDR1的行位址CADDR4及替換行位址CADDR4的冗餘行位址RCADDR4作為目的地行位址DSCA。以此種方式，第一記憶區塊的第一行中的第一正常記憶胞元的位址（CADDR1）被替換為作為第一記憶區塊的第二行中的第二正常記憶胞元的位址（CADDR4）的目的地位址，且第一記憶區塊的第二行中的第二正常記憶胞元的位址（CADDR4）被替換為且被重新分配給記憶元件的冗餘區塊中的第一冗餘記憶胞元的位址（RCADDR4）。應注意，在一些實施例中，特別是其中冗餘區塊RMB具有與記憶區塊MB0至MB3相同的記憶胞元行的數目的實施例，位址儲存表無需儲存第二正常記憶胞元至第一冗餘記憶胞元的重新分配。可使用熔絲電路（例如圖5所示熔絲電路480）來達成此重新分配。
圖8是根據一個示例性實施例的示出圖7所示位址儲存表的實例的圖。
參照圖8，位址儲存表420可由包括多個反熔絲422的反熔絲陣列實施。反熔絲422的電特性與熔絲組件的電特性相反。反熔絲422是當其不被程式化時具有相對高的電阻值且當其被程式化時具有相對低的電阻值的電阻熔絲組件。位址儲存表420可藉由選擇性地對反熔絲422進行程式化來儲存源行位址SRCA及目的地行位址DSCA。
感測單元425包括分別耦合至第一儲存單元421及第二儲存單元423的第一子感測單元4251及第二子感測單元4252。第一子感測單元4251及第二子感測單元4252中的每一者可利用n型金屬氧化物半導體（n-metal oxide semiconductor，NMOS）電晶體426來實施。因此，感測單元425因應於指針訊號TPS而向行位址比較器430提供源行位址SRCA，且向選擇電路440提供目的地行位址DSCA。
圖9A至圖9C是用於闡述利用同一記憶區塊中的正常胞元來替換故障胞元以及利用冗餘胞元來替換正常胞元的方法的圖。
在圖9A至圖9C中，記憶區塊MB0包括耦合至字元線WL1至WLu及位元線BTL1至BTLv的記憶胞元，且冗餘區塊RMB包括耦合至字元線WL1至WLu及冗餘位元線RBTL1至RBTLv的冗餘胞元。在一些實施例中，冗餘區塊RMB中的冗餘位元線的數目與正常記憶區塊中的每一者（例如MB0）中的位元線的數目相同。然而，在其他實施例中，冗餘區塊RMB中的冗餘位元線的數目可小於或大於正常記憶區塊中的每一者中的位元線的數目。
圖9A是用於闡述各位元線之間的替換的圖。舉例而言，當耦合至字元線WL1及位元線BTL1的記憶胞元中出現故障（fault）時，位元線BTL1被替換為位元線BTL4且位元線BTL4可被替換為冗餘位元線RBTL4。
圖9B是用於闡述位元線的各部分（例如，位元線的區段）之間的替換的圖。單個位元線可被劃分成兩個或更多個區段，每一區段連接至至少一個記憶胞元。舉例而言，當耦合至字元線WL1及位元線BTL1的記憶胞元中出現故障時，位元線BTL1中的區段被替換為位元線BTL4中的區段且位元線BTL4中的區段被替換為冗餘位元線RBTL4中的區段。
圖9C是用於闡述各記憶胞元之間的替換的圖。舉例而言，當耦合至字元線WL1及位元線BTL1的記憶胞元中出現故障時，具有故障的記憶胞元被替換為耦合至位元線BTL4的記憶胞元且耦合至位元線BTL4的記憶胞元被替換為耦合至冗餘位元線RBTL4的冗餘胞元。
圖10是示出根據示例性實施例的操作半導體記憶元件的方法的流程圖。
參照圖2A至圖10，在操作包括包含多個記憶區塊及至少一個冗餘區塊的記憶胞元陣列的半導體記憶元件的方法中，修復控制電路400a利用所述多個記憶區塊中的第一記憶區塊中的第一正常胞元來修復第一記憶區塊中的第一故障胞元（S100）。在利用第一記憶區塊中的第一正常胞元修復第一記憶區塊中的第一故障胞元之前，修復控制電路400a可判斷存取行位址與指定耦合至第一故障胞元的第一位元線的第一行位址是否匹配。當存取行位址與第一行位址（源行位址）匹配時，修復控制電路400a執行修復操作。
第一記憶區塊中的第一故障胞元與第一記憶區塊中的第一正常胞元可具有不同的行選擇線位址。舉例而言，第一記憶區塊中的第一故障胞元與第一正常胞元耦合至藉由不同的行選擇線（column selection line，CSL）訊號選擇的不同的位元線。第一記憶區塊中的第一故障胞元與第一正常胞元可連接至同一輸入/輸出電路。修復控制電路400a利用冗餘區塊中的第一冗餘胞元來替換第一記憶區塊中的第一正常胞元（S200）。第一正常胞元與第一冗餘胞元可具有相同的行選擇線位址。第一正常胞元與第一冗餘胞元可分別連接至不同的輸入/輸出電路。
圖11是示出根據示例性實施例的圖1所示記憶系統中的半導體記憶元件的另一實例的方塊圖。
參照圖11，半導體記憶元件200b包括控制邏輯電路210、位址暫存器220、記憶庫控制邏輯（bank control logic）230、再新計數器245、列位址（row address，RA）多工器（multiplexer，MUX）240、行位址（column address，CA）鎖存器250、列解碼器260、行解碼器270、記憶胞元陣列300、感測放大器單元285、輸入/輸出閘控電路290及資料輸入/輸出緩衝器295。
在示例性實施例中，半導體記憶元件200b可包括錯誤校正碼（error correction code，ECC）引擎280。
控制邏輯電路210、修復控制電路400及時序控制電路500可構成存取控制電路205。
記憶胞元陣列300包括第一記憶庫陣列310至第八記憶庫陣列380。列解碼器260包括分別耦合至第一記憶庫陣列310至第八記憶庫陣列380的第一記憶庫列解碼器260a至第八記憶庫列解碼器260h，行解碼器270包括分別耦合至第一記憶庫陣列310至第八記憶庫陣列380的第一記憶庫行解碼器270a至第八記憶庫行解碼器270h，且感測放大器單元285包括分別耦合至第一記憶庫陣列310至第八記憶庫陣列380的第一記憶庫感測放大器285a至第八記憶庫感測放大器285h。第一記憶庫陣列310至第八記憶庫陣列380、第一記憶庫列解碼器260a至第八記憶庫列解碼器260h、第一記憶庫行解碼器270a至第八記憶庫行解碼器270h以及第一記憶庫感測放大器285a至第八記憶庫感測放大器285h可形成第一記憶庫至第八記憶庫。第一記憶庫陣列310至第八記憶庫陣列380中的每一者包括形成於多條字元線WL與多條位元線BTL的交叉部位處的多個記憶胞元MC。
位址暫存器220自記憶體控制器100接收包括記憶庫位址BANK_ADDR、列位址RADDR及行位址CADDR的位址ADDR。位址暫存器220將所接收的記憶庫位址BANK_ADDR提供至記憶庫控制邏輯230，將所接收的列位址RADDR提供至列位址多工器240，並將所接收的行位址CADDR提供至行位址鎖存器250。
記憶庫控制邏輯230因應於記憶庫位址BANK_ADDR而產生記憶庫控制訊號。第一記憶庫列解碼器260a至第八記憶庫列解碼器260h中與記憶庫位址BANK_ADDR對應的一個記憶庫列解碼器因應於記憶庫控制訊號而被啟用，且第一記憶庫行解碼器270a至第八記憶庫行解碼器270h中與記憶庫位址BANK_ADDR對應的一個記憶庫行解碼器因應於記憶庫控制訊號而被啟用。
列位址多工器240自位址暫存器220接收列位址RADDR，且自再新計數器245接收再新列位址REF_ADDR。列位址多工器240選擇性地輸出列位址RADDR或再新列位址REF_ADDR作為列位址RA。自列位址多工器240輸出的列位址RA被施加至第一記憶庫列解碼器260a至第八記憶庫列解碼器260h。
第一記憶庫列解碼器260a至第八記憶庫列解碼器260h中被記憶庫控制邏輯230啟用的一個記憶庫列解碼器對自列位址多工器240輸出的列位址RA進行解碼，且啟用與列位址RA對應的字元線。舉例而言，被啟用的記憶庫列解碼器向與列位址RA對應的字元線施加字元線驅動電壓。另外，在啟用與列位址RA對應的字元線的同時，被啟用的記憶庫列解碼器啟用與自修復控制電路400輸出的備用列位址SRA對應的備用字元線。
行位址鎖存器250自位址暫存器220接收行位址CADDR，且暫時地儲存所接收的行位址CADDR。在一些實施例中，在叢發模式（burst mode）中，行位址鎖存器250產生自所接收的行位址CADDR遞增的行位址。行位址鎖存器250將暫時儲存的或暫時產生的行位址施加至第一記憶庫行解碼器270a至第八記憶庫行解碼器270h。
第一記憶庫行解碼器270a至第八記憶庫行解碼器270h中被啟用的一個記憶庫行解碼器藉由輸入/輸出閘控電路290啟用與記憶庫位址BANK_ADDR及行位址CADDR對應的感測放大器。第一記憶庫行解碼器270a至第八記憶庫行解碼器270h中的每一者可包括修復控制電路，且第一記憶庫行解碼器270a至第八記憶庫行解碼器270h中被啟用的一個記憶庫行解碼器中所包括的修復控制電路可利用對應的記憶庫陣列的至少一個記憶區塊中的第一正常胞元修復同一記憶區塊中的故障胞元，且可利用對應的記憶庫陣列中的冗餘區塊中的第一冗餘胞元來替換第一正常胞元。
輸入/輸出閘控電路290包括用於對輸入/輸出資料進行閘控的電路系統，且更包括用於儲存自第一記憶庫陣列310至第八記憶庫陣列380輸出的資料的讀取資料鎖存器及用於將資料寫入至第一記憶庫陣列310至第八記憶庫陣列380的寫入驅動器。
自第一記憶庫陣列310至第八記憶庫陣列380中的一個記憶庫陣列讀取的資料是由耦合至欲被讀取資料的所述一個記憶庫陣列的感測放大器感測，且被儲存於讀取資料鎖存器中。儲存於讀取資料鎖存器中的資料可經由資料輸入/輸出緩衝器295提供至記憶體控制器100。欲被寫入於第一記憶庫陣列310至第八記憶庫陣列380中的一個記憶庫陣列中的資料可由寫入驅動器寫入於一個記憶庫陣列中。
當半導體記憶元件200b包括ECC引擎280時，ECC引擎280可對欲被寫入的資料執行ECC編碼以向輸入/輸出閘控電路290提供碼字元（codeword），且可對讀取碼字元執行ECC解碼以向資料輸入/輸出緩衝器295提供經校正的資料。
資料輸入/輸出緩衝器295可基於時脈訊號CLK而在半導體記憶元件200b的寫入操作中將資料DQ自記憶體控制器100提供至ECC引擎280，且可在半導體記憶元件200b的讀取操作中將資料DQ自ECC引擎280提供至記憶體控制器100。
控制邏輯電路210可控制半導體記憶元件200b的操作。舉例而言，控制邏輯電路210可為半導體記憶元件200b產生控制訊號以執行寫入操作或讀取操作。控制邏輯電路210包括命令解碼器211及模式暫存器212，命令解碼器211對自記憶體控制器100接收的命令CMD進行解碼，模式暫存器212對半導體記憶元件200b的操作模式進行設定。
舉例而言，命令解碼器211可藉由對寫入賦能訊號、列位址選通訊號（strobe signal）、行位址選通訊號、晶片選擇訊號等進行解碼來產生與命令CMD對應的控制訊號。控制邏輯電路210向輸入/輸出閘控電路290提供第一控制訊號CTL1且向ECC引擎280提供第二控制訊號CTL2。
圖12示出圖11所示半導體記憶元件中的第一記憶庫陣列的實例。
參照圖12，第一記憶庫陣列310包括正常胞元陣列NCA及冗餘胞元陣列RCA。正常胞元陣列NCA包括多條字元線WL1至WLm（m是大於二的自然數）、多條位元線BTL1至BTLn（n是大於二的自然數）以及設置於字元線WL1至WLm與位元線BTL1至BTLn之間的交叉部位處的多個記憶胞元MC。冗餘胞元陣列RCA包括設置於字元線WL1至WLm與多條冗餘位元線RBTL1至RBTLt之間的交叉部位處的多個冗餘胞元RMC。
圖13是示出根據示例性實施例的圖12所示半導體記憶元件中的記憶庫行解碼器中的每一者中所包括的修復控制電路的方塊圖。
參照圖13，修復控制電路400b可包括故障位址儲存電路410、列位址比較器415及單元修復控制器402a。
儘管修復控制電路400b被示出為包括單元修復控制器402a，然而修復控制電路400b可包括如圖15所示多個單元修復控制器及冗餘修復控制器。
故障位址儲存電路410儲存在記憶胞元陣列300的正常胞元陣列中出現的至少一個缺陷胞元（即，故障胞元）的列位址資訊FRAI及行位址資訊FCAI。故障位址儲存電路410包括非揮發性記憶元件以儲存所述至少一個缺陷胞元的位置資訊。舉例而言，故障位址儲存電路410可包括反熔絲以儲存所述至少一個缺陷胞元的位置資訊。可對儲存於故障位址儲存電路410中的所述至少一個缺陷胞元的位置資訊進行更新。
舉例而言，當連續使用半導體記憶元件200b時造成的在正常胞元陣列中出現的缺陷胞元的位置資訊可在故障位址儲存電路410中進行更新。另外，在半導體記憶元件200b被封裝之後出現的附加缺陷胞元的位置資訊可在故障位址儲存電路410中進行更新。缺陷胞元的此種位置資訊可藉由測試在半導體記憶元件200b中是否出現故障位元來獲得。所述測試可在半導體記憶元件200b被封裝之前（即，以晶片級）執行，或可在半導體記憶元件200b被封裝之後執行。可使用根據示例性實施例的修復控制電路400執行封裝後修復（post-package repair，PPR）。
所述至少一個故障胞元的位置資訊可為所述至少一個缺陷胞元的列位址資訊FRAI及行位址資訊FCAI。
列位址比較器415儲存自故障位址儲存電路410接收的列位址資訊FRAI。列位址比較器415可在半導體記憶元件200b被驅動的同時或半導體記憶元件200b被驅動之後的期望的時間段自故障位址儲存電路410接收列位址資訊FRAI。列位址比較器415接收存取位址ADDR的列位址RADDR，將列位址RADDR與列位址資訊FRAI進行比較，並在列位址RADDR與列位址資訊FRAI匹配時輸出列匹配訊號RM。
單元修復控制器402a可包括表指針405、位址儲存表420b、行位置比較器430、及（AND）閘435、選擇電路440及行選擇線驅動器450。
位址儲存表420b可依序儲存故障胞元的行位址資訊FCAI及修復故障胞元的第一正常胞元的行位址資訊作為源行位址SRCA,且可依序儲存第一正常胞元的行位址資訊及修復第一正常胞元的第二正常胞元的行位址資訊作為目的地行位址DSCA。表指針405可向位址儲存表420b產生因應於依序改變的存取行位址CADDR而切換的表指向訊號TPS。位址儲存表420b可因應於表指向訊號TPS而輸出源行位址SRCA及與源行位址SRCA對應的目的地行位址DSCA。
行位址比較器430將存取行位址CADDR與來自位址儲存表420b的源行位址SRCA進行比較，並輸出指示比較結果的第一匹配訊號MTH1。及閘435對列匹配訊號RM及第一匹配訊號MTH1執行及操作以輸出第二匹配訊號MTH2。選擇電路440可因應於第二匹配訊號MTH2而選擇來自位址儲存表420b的目的地行位址DSCA及存取行位址CADDR中的一者以輸出所選擇的一者作為目標行位址CA。行選擇線驅動器450可輸出用於對與目標行位址CA對應的位元線進行選擇（賦能）的行選擇線訊號CSLa。
舉例而言，當列匹配訊號RM是低位準或當存取行位址CADDR與源行位址SRCA不匹配時，選擇電路440可因應於第二匹配訊號MTH2而輸出存取行位址CADDR作為目標行位址CA。舉例而言，當列匹配訊號RM是高位準且當存取行位址CADDR與源行位址SRCA匹配時，選擇電路440可因應於第二匹配訊號MTH2而輸出目的地行位址DSCA作為目標行位址CA。
圖14示出圖13所示修復控制電路中的故障位址儲存表的實例。
參照圖14，故障位址儲存表410包括反熔絲陣列411、控制單元412、感測單元413及暫存器單元414。
反熔絲陣列411包括分別連接至p列與q行的交叉部位的p*q反熔絲（anti-fuse，AF）。反熔絲陣列411包括用於存取設置於p列處的反熔絲（AF）的p條字元線AWL1至AWLp及設置成與q行對應的q條位元線ABL1至ABLq，以傳遞自反熔絲（AF）讀取的資訊。
控制單元412對反熔絲陣列411中的故障胞元的位置資訊進行程式化或自反熔絲陣列411讀取故障胞元的位置資訊。感測單元413可感測並放大自反熔絲陣列411接收的故障胞元的位置資訊且輸出放大結果。暫存器單元414可暫時地儲存自感測單元413接收的故障胞元的位置資訊。暫存器單元414將故障胞元的列位址資訊FRAI及行位址資訊FCAI分別輸出至列位址比較器415及位址儲存表420b。
圖15示出圖11所示半導體記憶元件的一部分。
在圖15中，示出第一記憶庫陣列310、輸入/輸出閘控電路290、行解碼器270a及資料輸入/輸出緩衝器。
參照圖15，第一記憶庫陣列310包括正常胞元陣列NCA及冗餘胞元陣列RCA。正常胞元陣列NCA包括多個記憶區塊MB0至MB15，即，311至313，且冗餘胞元陣列RCA包括至少一個冗餘區塊314。記憶區塊311至313是確定半導體記憶元件200b的記憶容量的記憶區塊。冗餘區塊314用於冗餘修復。
在記憶區塊311至313中的每一者中，多個記憶胞元排列成列及行。在冗餘區塊314中，多個冗餘胞元排列成列及行。
閘控電路290包括多個輸入/輸出電路292a至292d及多個行選擇電路296a至296d，且行選擇電路296a至296d可將輸入/輸出電路292a至292d中的一者連接至記憶區塊311、312及313以及冗餘區塊314中相應的一者。行選擇電路296a至296d中的每一者可包括多個行選擇電晶體297a至297h，且所述多個行選擇電晶體297a至297h因應於行選擇線訊號CSLa至CSLg而分別將對應的記憶區塊或者冗餘區塊314中的多條位元線或一條位元線連接至對應的輸入/輸出電路。所述多個輸入/輸出電路292a至292d可因應於來自控制邏輯電路210的第一控制訊號CTL1而藉由資料線（未示出）耦合至資料輸入/輸出緩衝器296。舉例而言，當行選擇線訊號被施加至行選擇電晶體297a時，可同時選擇記憶區塊311至313及冗餘區塊中的每一者中的耦合至行選擇電晶體297a的一或多條位元線。當行選擇線訊號被施加至行選擇電晶體297h時，可同時選擇記憶區塊311至313及冗餘區塊中的每一者中的耦合至行選擇電晶體297h的一或多條位元線。
行解碼器270a可包括預解碼器（未示出）、多個單元修復控制器402a至402c及冗餘修復控制器402d。預解碼器可對存取行位址CADDR進行解碼以共同向所述多個單元修復控制器402a至402c及冗餘修復控制器402d提供經解碼的行位址。
單元修復控制器402a至402c及冗餘修復控制器402d可共同接收存取行位址CADDR或經解碼的行位址，且可為對應的行選擇電路296a至296d提供施加至記憶區塊311至313及冗餘區塊314的行選擇線訊號CSLa至CSLg。
修復控制電路400b利用記憶區塊311至313中的至少一者中的第一正常胞元來修復同一記憶區塊中的至少一個故障胞元，利用同一記憶區塊中的第二正常胞元來替換第一正常胞元，且利用冗餘區塊314中的第一冗餘胞元來替換第二正常胞元。因此，修復控制電路400b可以實質上最大的效率使用冗餘區塊314中的冗餘資源。
圖16A示出在圖15所示半導體記憶元件中執行的修復操作。
參照圖16A，第一記憶庫陣列310的修復狀況541如下。記憶區塊MB0及MB15中的每一者在藉由行選擇線訊號CSL0選擇的位元線上包括故障胞元。藉由如參考編號531所指示對行選擇線訊號CSL3進行賦能以代替行選擇線訊號CSL0，由記憶區塊MB0中的第一正常胞元來修復記憶區塊MB0中的故障胞元，藉由如參考編號532所指示對行選擇線訊號CSL7進行賦能以代替行選擇線訊號CSL3而替換記憶區塊MB0中的第一正常胞元，且如參考編號533所指示利用冗餘區塊314中對應的冗餘胞元來替換記憶區塊MB0中的第二正常胞元。另外，如參考編號534所指示利用冗餘區塊314中對應的冗餘胞元對與記憶區塊MB15中的CSL0相關聯的故障胞元進行修復。
當記憶區塊311至314中的每一者中的CSL0操作542由存取行位址CADDR指定時，在記憶區塊MB0中選擇與CSL3對應的第一正常胞元來代替故障胞元，在記憶區塊MB1中選擇與CSL0對應的正常胞元，且選擇與CSL0對應的冗餘胞元來代替記憶區塊MB15中的故障胞元。
當記憶區塊311至314中的每一者中的CSL3操作543由存取行位址CADDR指定時，選擇與CSL7對應的第二正常胞元來代替記憶區塊中的第一正常胞元，在記憶區塊MB1中選擇與CSL3對應的正常胞元，且在記憶區塊MB15中選擇與CSL3對應的正常胞元。
當記憶區塊311至314中的每一者中的CSL7操作544由存取行位址CADDR指定時，選擇與CSL7對應的對應冗餘胞元來代替記憶區塊MB0中與CSL7對應的正常胞元，在記憶區塊MB1中選擇與CSL7對應的正常胞元，且在記憶區塊MB15中選擇與CSL7對應的正常胞元。
如在圖16A中可見，相似於圖6A，修復控制電路被配置以利用第一記憶區塊的第二行中的第二正常記憶胞元（例如，記憶區塊MB0中編號為7的行中的胞元）來替換第一記憶區塊的第一行中的第一正常記憶胞元（例如，記憶區塊MB0中編號為3的行中的胞元），且被配置以使用第一冗餘區塊的冗餘記憶胞元的第一行（例如，冗餘區塊RMB中編號為7的行）中的第一冗餘記憶胞元來替換第一記憶區塊的第二行的第二正常記憶胞元。在此實例中，使用第一冗餘記憶胞元來替換第二正常記憶胞元包括使第一冗餘記憶胞元儲存目的地為第二正常記憶胞元的資料。如圖16A進一步所示，修復電路更被配置以利用第一記憶區塊的第一正常記憶胞元（例如，記憶區塊MB0中編號為3的行中的胞元）來修復另一行（例如，記憶區塊MB0中編號為0的行）中的故障記憶胞元。
圖16B示出圖15所示半導體記憶元件中的第一記憶庫陣列的另一實例。
在圖16B中，記憶區塊MB0至MB3各自的大小大於第一記憶庫陣列310b中的冗餘區塊RMB2的大小，而記憶區塊MB0至MB15各自的大小相同於圖16A所示第一記憶庫陣列310中的冗餘區塊RMB的大小。記憶區塊MB0至MB3各自的大小較圖16B所示第一記憶庫陣列310b中的冗餘區塊RMB2的大小大兩倍。
在圖16B中，記憶區塊MB0至MB3中的每一者可基於存取行位址的最高有效位元（most significant bit，MSB）而被劃分成與CSL0至CSL3對應的上部區塊及與CSL4至CSL7對應的下部區塊。當故障胞元如圖16B所示分佈時，可藉由在不考慮存取行位址的MSB的情況下進行處理以確定修復狀況進而使得記憶區塊MB0、MB1及MB2中的故障胞元及冗餘區塊RMB2中的冗餘資源不重疊，來支援半導體記憶元件200b的叢發操作。
亦即，對與記憶區塊MB1相關聯的熔絲資訊FI_MB1進行設定以選擇與CSL5對應的正常胞元來代替與CSL4對應的故障胞元，且對與記憶區塊MB2相關聯的熔絲資訊FI_MB2進行設定以選擇與CSL2對應的正常胞元來代替與CSL0對應的故障胞元。另外，當在記憶區塊MB0至MB3中的每一者中指定CSL0及CSL4時，在冗餘區塊RMB2中選擇與CSL0對應的冗餘胞元。熔絲電路480b可分別儲存關於CSL0、CSL1及CSL2操作的熔絲資訊MB0_L、MB1_L及MB2_L。
圖16C示出圖15所示半導體記憶元件中的第一記憶庫陣列的另一實例。
在圖16C中，記憶區塊MB0至MB7各自的大小與第一記憶庫陣列310c中的冗餘區塊RMB3的大小相同。
參照圖16C，第一記憶庫陣列310c可包括多個記憶區塊MB0至MB7及冗餘區塊RMB3。
記憶區塊MB0在藉由行選擇線訊號CSL0及CSL1選擇的位元線上包括第一故障胞元及第二故障胞元，且冗餘記憶區塊RMB3在藉由行選擇線訊號CSL0及CSL1選擇的位元線上包括第一故障冗餘胞元及第二故障冗餘胞元。藉由對行選擇線訊號CSL3進行賦能以代替行選擇線訊號CSL0，由記憶區塊MB0中的第一正常胞元來修復記憶區塊MB0中的第一故障胞元。由記憶區塊MB1至MB7中的每一者中的第二正常胞元及冗餘區塊RMB3中的第三冗餘胞元來依序替換記憶區塊MB0中的第一正常胞元。藉由對行選擇線訊號CSL3進行賦能以代替行選擇線訊號CSL0，由記憶區塊MB0中的第一正常胞元來修復記憶區塊MB0中的第一故障胞元。由記憶區塊MB1至MB7中的每一者中的第二正常胞元及冗餘區塊RMB3中的第二冗餘胞元來依序替換記憶區塊MB0中的第二故障胞元，且由於冗餘區塊RMB3中的第二冗餘胞元是故障冗餘胞元，因此由冗餘區塊RMB3中的第四冗餘胞元來替換冗餘區塊RMB3中的第二冗餘胞元。
在圖16C中，可藉由確定用於修復記憶區塊MB0中的故障胞元的修復狀況以使得RMB3中的冗餘資源不重疊來支援半導體記憶元件200b的叢發操作。
亦即，熔絲資訊FI_MB0被設定成選擇與CSL2對應的正常胞元來代替對應於與記憶區塊MB0相關聯的CSL0的故障胞元，且對熔絲資訊FI_RMB3進行設定以選擇與CSL3對應的冗餘胞元來代替對應於與冗餘區塊RMB3相關聯的CSL1的故障冗餘胞元。熔絲電路480c可分別儲存關於CSL1及CSL2的熔絲資訊。
圖17A示出圖13所示修復控制電路中的位址儲存表的實例。
參照圖17A，位址儲存表420b包括第一儲存單元421b、第二儲存單元423b及感測單元425b。第一儲存單元421b儲存欲被修復的源行位址SRCA，且第二儲存單元423b儲存替換源行位址SRCA的目的地行位址DSCA。位址儲存表420b可被實施為反熔絲陣列或內容可定址記憶體（content addressable memory ，CAM）。感測單元425b因應於指針訊號TPS而輸出儲存於第一儲存單元421b及第二儲存單元423b中的位置（由指針訊號TPS指示）中的源行位址SRCA及目的地行位址DSCA。在圖17中，位址儲存表420b儲存與CSL0相關聯的行位址CADDR1、與CSL3相關聯的行位址CADDR4及與CSL7相關聯的行位址CADDR8作為源行位址SRCA，且儲存替換行位址CADDR1的行位址CADDR4、替換行位址CADDR4的行位址CADDR8及替換行位址CADDR8的冗餘行位址RCADDR8作為目的地行位址DSCA。
圖17B示出根據示例性實施例的減少與修復操作相關聯的熔絲數目的實例。
參照圖17B，主熔絲資訊MFB可包括兩個位元，且主熔絲資訊MFB可具有「00」、「01」、「10」及「11」中的一者。在圖17B中，主熔絲資訊MFB與故障胞元的熔絲資訊FFI合併。
在圖17B中，六個位元熔絲資訊可指定四十八個位址。舉例而言，具有「00」的主熔絲資訊MFB可指示未應用修復操作，具有「01」、「10」及「11」的主熔絲資訊MFB可用作指定故障胞元的資訊。另外，具有四個位元的故障胞元的熔絲資訊FFI可指定十六個位址。亦即，與故障胞元的熔絲資訊FFI合併的具有「01」、「10」及「11」的主熔絲資訊MFB中的每一者可指定十六個位址，且六個位元熔絲資訊可指定四十八個位址。當使用四十八個位址中的三十四個位址時，六個位元熔絲資訊中的一者可減少。
圖17C示出根據示例性實施例的減少與修復操作相關聯的熔絲數目的另一實例。
參照圖17C，源資訊SR及目的地資訊DS中的一者可與主熔絲資訊MFB合併。圖17C示出目的地資訊DS與主熔絲資訊MFB合併且產生經合併的資訊MFB&DS。經合併的資訊MFB&DS包括三個位元，且源熔絲資訊SRFI包括六個位元。在圖17C中，與記憶區塊MB相關聯的一個位元被兩個相鄰的行區塊共享且熔絲數目可減少。
圖17D詳細示出實施圖17C所示實例的實例。
參照圖17D，與對應於圖17C所示經合併資訊MFB&DS的目的地資訊合併的主熔絲資訊MFB可包括圖案S[9]S[8]S[7]三個位元。當圖案S[9]S[8]S[7]具有值「000」時，其表示未使用修復操作。當圖案S[9]S[8]S[7]具有非「000」的值時，主熔絲資訊MFB可包括目的地資訊的位元或指定正常胞元的位址的位元的一部分。如圖17D所示，作為目的地資訊的正常胞元的行位址CADDR可藉由選擇性地對源資訊的較高三個位元CA9、CA8及CA7進行翻轉來獲得。
圖17E示出根據示例性實施例的單元修復控制器的實例。
參照圖17E，單元修復控制器501可包括行位址比較器510、正常解碼器520、目的地解碼器530、多工器540及行選擇線驅動器550。
行位址比較器510將存取行位址CADDR與自圖13所示位址儲存表420b輸出的源行位址SRCA進行比較，並輸出指示存取行位址CADDR與源行位址SRCA的比較結果的命中訊號HIT1。正常解碼器520因應於行選擇主訊號PCSLM而對存取行位址CADDR進行解碼以輸出第一經解碼的行位址DCADDR。
目的地解碼器530因應於行選擇主訊號PCSLM而對自位址儲存表420b輸出的目的地行位址DSCA進行解碼以輸出第二經解碼的行位址DDSCA。
多工器540因應於命中訊號HIT1而選擇第一經解碼的行位址DCADDR及第二經解碼的行位址DDSCA中的一者以輸出所選擇的一者作為經解碼的目標行位址DCA。行選擇線驅動器550接收經解碼的目標行位址DCA並輸出行選擇線訊號以選擇（啟用）與經解碼的目標行位址DCA對應的位元線。
圖17F示出根據示例性實施例的單元修復控制器的另一實例。
參照圖17F，單元修復控制器502可包括行位址比較器515、反相器517、多工器545、正常解碼器525及行選擇線驅動器555。
行位址比較器515將存取行位址CADDR與源行位址SRCA及附加位元AB1進行比較，並輸出指示存取行位址CADDR與源行位址SRCA及附加位元AB1的比較結果的命中訊號HIT21。附加位元AB1可包括四個位元。
附加位元AB1中的三個位元可對應於與參照圖17C所闡述的目的地資訊DS合併的主熔絲資訊MFB，且附加位元AB1中的一個位元可為被兩個相鄰的行區塊共享的位元。
存取行位址CADDR可包括較高位元CADDR_MSB及較低位元CADDR_LSB。反相器517對存取行位址CADDR的較高位元CADDR_MSB進行反相。多工器545因應於命中訊號HIT21而輸出反相器517的輸出及存取行位址CADDR的較低位元CADDR_LSB中的一者。
正常解碼器525因應於行選擇主訊號PCSLM而對多工器545的輸出及存取行位址CADDR的較低位元CADDR_LSB進行解碼，以輸出經解碼的目標行位址DCA。行選擇線驅動器555接收經解碼的目標行位址DCA並輸出行選擇線訊號CSL以選擇（啟用）與經解碼的目標行位址DCA對應的位元線。
可對存取行位址CADDR的較高位元CADDR_MSB進行編碼，如圖17D所示。
當利用記憶區塊中的正常胞元對同一記憶區塊中的故障胞元進行修復時，可採用圖17E所示單元修復控制器501及圖17F所示單元修復控制器502。
圖17G示出根據示例性實施例的單元修復控制器的另一實例。
參照圖17G，單元修復控制器503可包括行位址比較器516、反相器517、多工器545、正常解碼器525及行選擇線驅動器555。
行位址比較器516比較存取行位址CADDR與源行位址SRCA及附加位元AB2，並輸出指示存取行位址CADDR與源行位址SRCA及附加位元AB2的比較結果的命中訊號HIT22。附加位元AB2可包括三個位元。
存取行位址CADDR可包括較高位元CADDR_MSB及較低位元CADDR_LSB。反相器517對存取行位址CADDR的較高位元CADDR_MSB進行反相。多工器545因應於命中訊號HIT22而輸出反相器517的輸出及存取行位址CADDR的較低位元CADDR_LSB中的一者。
正常解碼器525因應於行選擇主訊號PCSLM而對多工器545的輸出及存取行位址CADDR的較低位元CADDR_LSB進行解碼，以輸出經解碼的目標行位址DCA。行選擇線驅動器555接收經解碼的目標行位址DCA，並輸出行選擇線訊號CSL以選擇（啟用）與經解碼的目標行位址DCA對應的位元線。
可對存取行位址CADDR的較高位元CADDR_MSB進行的編碼，如圖17D所示。
由於兩個相鄰的記憶區塊共享一個熔絲，因此附加位元AB2包括三個位元。另外，當利用記憶區塊中的正常胞元對同一記憶區塊中的故障胞元進行修復時，可採用圖17G所示單元修復控制器503。
圖17H示出根據示例性實施例的單元修復控制器的另一實例。
參照圖17H，單元修復控制器504可包括行位址比較器515、反相器517、多工器546、解碼器526、行選擇線驅動器556、行位址比較器518、反相器519、多工器548、解碼器527及行選擇線驅動器557。
行位址比較器515比較存取行位址CADDR與源行位址SRCA及包括四個位元的附加位元AB1，並輸出指示存取行位址CADDR與源行位址SRCA及附加位元AB1的比較結果的命中訊號HIT31。
存取行位址CADDR可包括較高位元CADDR_MSB及較低位元CADDR_LSB。反相器517對存取行位址CADDR的較高位元CADDR_MSB進行反相。
行位址比較器518比較存取行位址CADDR與源行位址SRCA及附加位元AB1，並輸出指示存取行位址CADDR與源行位址SRCA及附加位元AB1的比較結果的命中訊號HIT32。
反相器519對存取行位址CADDR的較高位元CADDR_MSB進行反相。
多工器546輸出反相器517的輸出及存取行位址CADDR的較低位元CADDR_LSB中的一者。解碼器526對多工器546的輸出及存取行位址CADDR的較低位元CADDR_LSB進行解碼，以輸出經解碼的目標行位址DCA。行選擇線驅動器556接收經解碼的目標行位址DCA，並輸出行選擇線訊號CSLa1以選擇（啟用）與經解碼的目標行位址DCA對應的位元線。
多工器548輸出反相器519的輸出及存取行位址CADDR的較低位元CADDR_LSB中的一者。解碼器527對多工器548的輸出及存取行位址CADDR的較低位元CADDR_LSB進行解碼，以輸出經解碼的目標行位址DCA’。行選擇線驅動器557接收經解碼的目標行位址DCA’，並輸出行選擇線訊號CSLa2以選擇（啟用）與經解碼的目標行位址DCA’對應的位元線。
當利用兩個相鄰的記憶區塊中的正常胞元對故障胞元進行修復時，可採用圖17H所示單元修復控制器504。
圖18是示出根據示例性實施例的操作半導體記憶元件的方法的流程圖。
參照圖11至圖18，在操作包括包含多個記憶區塊及至少一個冗餘區塊的記憶胞元陣列300的半導體記憶元件200b的方法中，修復控制電路400b利用所述多個記憶區塊中的第一記憶區塊中的第一正常胞元來修復第一記憶區塊中的第一故障胞元（S310）。修復控制電路400b藉由利用指定耦合至第一正常胞元的第二位元線的第二行位址調換指定耦合至第一故障胞元的第一位元線的第一行位址來利用第一正常胞元修復第一故障胞元。修復控制電路400b利用所述多個記憶區塊中的第一記憶區塊中的第二正常胞元來替換第一記憶區塊中的第一正常胞元（S330）。第一記憶區塊中的第一故障胞元、第一正常胞元及第二正常胞元可具有不同的行選擇線位址。舉例而言，第一記憶區塊中的第一故障胞元、第一正常胞元及第二正常胞元耦合至藉由不同的行選擇線（CSL）訊號選擇的不同的位元線。第一記憶區塊中的第一故障胞元、第一正常胞元及第二正常胞元可連接至同一輸入/輸出電路。
修復控制電路400a利用冗餘區塊中的第一冗餘胞元來替換第一記憶區塊中的第二正常胞元（S350）。第二正常胞元與第一冗餘胞元可具有相同的行選擇線位址，且可在各自的記憶胞元陣列內具有相同的相對位置。第二正常胞元與第一冗餘胞元可分別連接至不同的輸入/輸出電路。
圖19是示出根據示例性實施例的半導體記憶元件的方塊圖。
參照圖19，半導體記憶元件600可包括呈堆疊式晶片結構的第一組晶粒610及第二組晶粒620，第一組晶粒610及第二組晶粒620提供軟性錯誤（soft error）分析及校正功能。
第一組晶粒610可包括至少一個緩衝器晶粒。第二組晶粒620可包括多個記憶體晶粒620-1至620-r，所述多個記憶體晶粒620-1至620-r堆疊於第一組晶粒610上且經由多條矽穿孔（through silicon via，TSV）線傳遞資料。
記憶體晶粒620-1至620-r中的至少一者可包括第一類型錯誤校正碼（ECC）引擎622以及錯誤注入暫存器組（error injection register set）623，第一類型錯誤校正碼引擎622基於欲被發送至第一組晶粒610的傳輸資料而產生傳輸同位位元。第一類型ECC引擎622可被稱為「胞元核ECC引擎」。
緩衝器晶粒610可包括第二類型ECC引擎612，第二類型ECC引擎612當自經由TSV線接收的傳輸資料偵測到傳輸錯誤時使用傳輸同位位元來校正傳輸錯誤，並產生經錯誤校正的資料。第二類型ECC引擎612可被稱為「通孔ECC引擎」。緩衝器晶粒610可包括修復控制電路（repair control circuit，RCC）614，且修復控制電路614可採用圖13所示修復控制電路400b。
半導體記憶元件600可為經由TSV線傳遞資料及控制訊號的堆疊晶片型記憶元件或堆疊式記憶元件。TSV線亦可被稱為「貫穿電極」。
第一類型ECC引擎622可在發送傳輸資料之前對自記憶體晶粒620-p輸出的資料執行錯誤校正。
藉由以上說明，形成於一個記憶體晶粒620-r處的TSV線群組632可包括多條TSV線L1至Lp，且同位TSV線群組634可包括多條TSV線L10至Lq。資料TSV線群組632的TSV線L1至Lp以及同位TSV線群組634的同位TSV線L10至Lq可連接至記憶體晶粒620-1至620-r中對應形成的微凸塊MCB。
記憶體晶粒620-1至620-r中的至少一者可包括DRAM胞元，每一DRAM胞元包括至少一個存取電晶體及一個儲存電容器。
半導體記憶元件600可具有三維（3D）晶片結構或2.5維晶片結構以經由資料匯流排B10來與記憶體控制器進行通訊。緩衝器晶粒610可經由資料匯流排B10來與記憶體控制器連接。
被表示為胞元核ECC引擎的第一類型ECC引擎622可分別經由同位TSV線群組634及資料TSV線群組632來輸出傳輸同位位元以及傳輸資料。所輸出的傳輸資料可為由第一類型ECC引擎622進行錯誤校正的資料。
被表示為通孔ECC引擎的第二類型ECC引擎612可基於經由同位TSV線群組634接收的傳輸同位位元來判斷在經由資料TSV線群組632接收的傳輸資料中是否出現傳輸錯誤。當偵測到傳輸錯誤時，第二類型ECC引擎612可使用傳輸同位位元來對傳輸資料進行傳輸錯誤的校正。當傳輸錯誤不可校正時，第二類型ECC引擎612可輸出指示出現不可校正的資料錯誤的資訊。
圖20是根據示例性實施例的採用圖19所示半導體記憶元件的三維晶片結構的剖視圖。
圖20示出其中主機與高頻寬記憶體（high-bandwidth memory，HBM）直接連接而不具有中介層（interposer layer）的三維晶片結構700。
參照圖20，主機晶粒720（例如，系統晶片（system-on-chip，SoC）、中央處理單元（central processing unit，CPU）或圖形處理單元（graphic processing unit，GPU））可使用倒裝晶片凸塊FB設置於印刷電路板（printed circuit board，PCB）710上。記憶體晶粒D11至D14可堆疊於主機晶粒720上以實施HBM結構。在圖20中，省略了圖19所示緩衝器晶粒610或邏輯晶粒。然而，緩衝器晶粒610或邏輯晶粒可設置於記憶體晶粒D11與主機晶粒720之間。為實施HBM（620）結構，可在記憶體晶粒D11及D14處形成TSV線。TSV線可與置於各記憶體晶粒之間的微凸塊MCB電性連接。
本發明概念的各態樣可應用於使用半導體記憶元件的系統。
前述內容是對示例性實施例的說明而不應被視為限制所述示例性實施例。儘管已闡述了幾個示例性實施例，但熟習此項技術者應易於理解，在不實質上背離本發明概念的新穎教示內容及優點的條件下，可在示例性實施例中作出諸多潤飾。
20:記憶系統 100:記憶體控制器 200、200a、200b、600:半導體記憶元件 205:存取控制電路 210、210a:控制邏輯電路 211:命令解碼器 212:模式暫存器 220:位址暫存器 230:記憶庫控制邏輯 240:列位址多工器 245:再新計數器 250:行位址鎖存器 251:位址緩衝器 260、261:列解碼器 260a～260h:第一記憶庫列解碼器～第八記憶庫列解碼器 270:行解碼器 270a:行解碼器/第一記憶庫行解碼器 270b～270h:第二記憶庫行解碼器～第八記憶庫行解碼器 280:錯誤校正碼（ECC）引擎 285:感測放大器單元 285a～285h:第一記憶庫感測放大器～第八記憶庫感測放大器 290:輸入/輸出閘控電路/閘控電路 290a:輸入/輸出（I/O）閘控電路 291a、291b、291c、291d、291e、292a、292b、292c、292d:輸入/輸出電路 293a、293b、293c、293d、293e、296a、296b、296c、296d:行選擇電路 294a、294b、294c、294d、297a~297h:行選擇電晶體 295、296:資料輸入/輸出緩衝器 300、301:記憶胞元陣列 310～380:第一記憶庫陣列～第八記憶庫陣列 310b、310c:第一記憶庫陣列 311、312、313、MB、MB4、MB5、MB6、MB7~MB15:記憶區塊 314:冗餘區塊/記憶區塊 400、400a、400b、614:修復控制電路 401a:單元修復控制器/第一單元修復控制器 401b、401c、401d、402a、402b、402c、501、502、503、504:單元修復控制器 401e:冗餘修復控制器/單元修復控制器 402d:冗餘修復控制器 405、460:表指針 410:故障位址儲存電路/故障位址儲存表 411:反熔絲陣列 412:控制單元 413、425、425b:感測單元 414:暫存器單元 415:列位址比較器 420、420b:位址儲存表 421、421b:第一儲存單元 422:反熔絲 423、423b:第二儲存單元 426:NMOS電晶體 430、510、515、516、518:行位址比較器 435:及閘 440:選擇電路 450、550、555、556、557:行選擇線驅動器 451、452、453、454:驅動電晶體 455、456、517、519:反相器 457:反及閘 470:冗餘行選擇線驅動器 480、480b、480c:熔絲電路 500:時序控制電路 511、511a、512、512a、513、513a、514、514a、515、515a、521、531、532、533、534:參考編號 520:正常解碼器 521a:修復狀況/參考編號 522:CSL0操作 523:CSL1操作 524:CSL2操作 525:CSL3操作/正常解碼器 526:CSL0操作/解碼器 527:CSL1操作/解碼器 528:CSL3操作 530:目的地解碼器 540、545、546、548:多工器 541:修復狀況 542:CSL0操作 543:CSL3操作 544:CSL7操作 610:第一組晶粒/緩衝器晶粒 612:第二類型ECC引擎 620:第二組晶粒 620-1、620-2～620-r-1、620-p、620-r、D11、D12、D13、D14:記憶體晶粒 622:第一類型錯誤校正碼（ECC）引擎 623:錯誤注入暫存器組 632:TSV線群組/資料TSV線群組 634:同位TSV線群組 700:三維晶片結構 710:印刷電路板 720:主機晶粒 2911、2912、2913、2914、2915、2916、2917、2918、2919:選擇電路 4251:第一子感測單元 4252:第二子感測單元 AB1、AB2:附加位元 ADDR:位址/存取位址 ABL1、ABL2～ABLq、BTL、BTL1、BTL2、BTL3、BTL4～BTLn-1、BTLn～BTLv:位元線 AF:反熔絲 AWL1、AWL2～AWLp、WL、WL1、WL2、WL3～WLm-1、WLm～WLu:字元線 B10:資料匯流排 BANK_ADDR:記憶庫位址 BL0、BL1、BL2、BL3:叢發長度 CA:目標行位址 CA7、CA8、CA9:位元 CADDR:行位址/存取行位址 CADDR1、CADDR4、CADDR8:行位址 CADDR_LSB:較低位元 CADDR_MSB:較高位元 CLK:時脈訊號 CMD:命令 CSL、CSL0、CSL1、CSL2、CSL3、CSL4、CSL5、CSL6、CSL7、CSLa、CSLa1、CSLb、CSLa2、CSLc、CSLd、CSLf、CSLg:行選擇線訊號 CSLe:行選擇線訊號/冗餘行選擇線訊號 CTL1:第一控制訊號 CTL2:第二控制訊號 DCA、DCA’:經解碼的目標行位址 DCADDR:第一經解碼的行位址 DDSCA:第二經解碼的行位址 DQ:資料 DS:目的地資訊 DSCA:目的地行位址 FB:倒裝晶片凸塊 FCAI:行位址資訊 FFI、FI_MB0、FI_MB1、FI_MB2、FI_RMB3、MB0_L、MB1_L、MB2_L:熔絲資訊 FRAI:列位址資訊 GIO:資料線 HIT1、HIT21、HIT22、HIT31、HIT32:命中訊號 L1～Lp:TSV線 L10～Lq:TSV線/同位TSV線 MB0:記憶區塊/第一記憶區塊 MB1:記憶區塊/第二記憶區塊 MB2:記憶區塊/第三記憶區塊 MB3:記憶區塊/第四記憶區塊 MC:記憶胞元 MCB:微凸塊 MFB:主熔絲資訊 MFB&DS:經合併的資訊 MTH1:第一匹配訊號/匹配訊號 MTH2:第二匹配訊號 NCA:正常胞元陣列 NO1:第一節點 NO2:第二節點 PCSLD:去能主訊號 PCSLE:賦能主訊號 PCSLM:行選擇主訊號 RA、RADDR:列位址 RBTL、RBTL1、RBTL2、RBTL3、RBTL4~RBTLt~RBTLv:冗餘位元線 RCA:冗餘胞元陣列 RCADDR4、RCADDR8:冗餘行位址 REF_ADDR:再新列位址 RM:列匹配訊號 RMB、RMB2:冗餘區塊 RMB3:冗餘區塊/冗餘記憶區塊 RMC:冗餘胞元 S[9]S[8]S[7]:圖案 S100、S200、S310、S330、S350:操作 SR:源資訊 SRA:備用列位址 SRCA:源行位址 SRFI:源熔絲資訊 TPS:表指向訊號/指針訊號 VDD:電源供應電壓 VSS:接地電壓
以下將參照附圖更詳細地闡述示例性實施例。 圖1是示出根據示例性實施例的記憶系統的方塊圖。 圖2A是示出根據示例性實施例的圖1所示半導體記憶元件的實例的方塊圖。 圖2B示出根據示例性實施例的圖2A所示半導體記憶元件的一部分。 圖3是示出根據示例性實施例的圖2A所示半導體記憶元件的一部分的方塊圖。 圖4A是示出根據示例性實施例的圖3所示半導體記憶元件中的第一單元修復控制器的實例的方塊圖。 圖4B是示出圖4A所示第一單元修復控制器中的行選擇線驅動器的實例的電路圖。 圖5是示出根據示例性實施例的圖3所示半導體記憶元件中的冗餘修復控制器的實例的方塊圖。 圖6A示出在圖3所示半導體記憶元件中執行的修復操作。 圖6B示出在圖2B所示半導體記憶元件中執行的修復操作。 圖6C示出當執行圖6A所示修復操作時的資料輸入/輸出。 圖6D示出當執行圖6B所示修復操作時的資料輸入/輸出。 圖7示出圖4A所示第一單元冗餘修復控制器中的位址儲存表的實例。 圖8是示出圖7所示位址儲存表的實例的圖。 圖9A至圖9C是用於闡述利用同一記憶區塊中的正常胞元替換故障胞元以及利用冗餘胞元替換正常胞元的方法的圖。 圖10是示出根據示例性實施例的操作半導體記憶元件的方法的流程圖。 圖11是示出根據示例性實施例的圖1所示記憶系統中的半導體記憶元件的另一實例的方塊圖。 圖12示出圖11所示半導體記憶元件中的第一記憶庫（bank）陣列的實例。 圖13是示出根據示例性實施例的圖12所示半導體記憶元件中的記憶庫行解碼器中的每一者中所包括的修復控制電路的方塊圖。 圖14示出根據示例性實施例的圖13所示修復控制電路中的故障位址儲存表的實例。 圖15示出根據示例性實施例的圖11所示半導體記憶元件的一部分。 圖16A示出根據示例性實施例的在圖15所示半導體記憶元件中執行的修復操作。 圖16B示出圖15所示半導體記憶元件中的第一記憶庫陣列的另一實例。 圖16C示出圖15所示半導體記憶元件中的第一記憶庫陣列的另一實例。 圖17A示出根據示例性實施例的圖13所示修復控制電路中的位址儲存表的實例。 圖17B示出根據示例性實施例的減少與修復操作相關聯的熔絲的數目的實例。 圖17C示出根據示例性實施例的減少與修復操作相關聯的熔絲的數目的另一實例。 圖17D詳細示出實施圖17C所示實例的實例。 圖17E示出根據示例性實施例的單元修復控制器的實例。 圖17F示出根據示例性實施例的單元修復控制器的另一實例。 圖17G示出根據示例性實施例的單元修復控制器的另一實例。 圖17H示出根據示例性實施例的單元修復控制器的另一實例。 圖18是示出根據示例性實施例的操作半導體記憶元件的方法的流程圖。 圖19是示出根據示例性實施例的半導體記憶元件的方塊圖。 圖20是根據示例性實施例的採用圖19所示半導體記憶元件的三維（three-dimensional，3D）晶片結構的剖視圖。
290a:輸入/輸出(I/O)閘控電路
291a、291b、291c、291d、291e:輸入/輸出電路
293a、293b、293c、293d、293e:行選擇電路
296:資料輸入/輸出緩衝器
301:記憶胞元陣列
400a:修復控制電路
401a:單元修復控制器/第一單元修復控制器
401b、401c、401d:單元修復控制器
401e:冗餘修復控制器/單元修復控制器
511、512、513、514、515:參考編號
CADDR:行位址/存取行位址
CSL、CSLa、CSLb、CSLc、CSLd:行選擇線訊號
CSLe:行選擇線訊號/冗餘行選擇線訊號
CTL1:第一控制訊號
DQ:資料
MB0:記憶區塊/第一記憶區塊
MB1:記憶區塊/第二記憶區塊
MB2:記憶區塊/第三記憶區塊
MB3:記憶區塊/第四記憶區塊
NCA:正常胞元陣列
RCA:冗餘胞元陣列
RMB:冗餘區塊

Claims (20)

  1. 一種記憶元件，包括： 多個記憶區塊，包括第一記憶區塊，所述多個記憶區塊的每一包括正常記憶胞元的多個行； 至少一第一冗餘區塊，所述第一冗餘區塊包括冗餘記憶胞元的多個行；以及 修復控制電路，其中： 所述修復控制電路被配置以使所述第一記憶區塊的正常記憶胞元的第二行用作所述第一記憶區塊的正常記憶胞元的第一行的目的地行，且使所述第一冗餘記憶區塊的冗餘記憶胞元的第一行對目的地為所述第一記憶區塊的正常記憶胞元的所述第二行的資料進行儲存。
  2. 如請求項1所述的記憶元件，其中： 所述修復控制電路被配置以使所述第一記憶區塊的正常記憶胞元的所述第二行用作所述第一記憶區塊的正常記憶胞元的所述第一行的目的地讀取行，且使所述第一冗餘記憶區塊的冗餘記憶胞元的所述第一行用作所述第一記憶區塊的正常記憶胞元的所述第二行的目的地讀取行。
  3. 如請求項2所述的記憶元件，其中： 所述第一記憶區塊的正常記憶胞元的所述第一行是具有至少一個故障胞元的所述第一記憶區塊的一行。
  4. 如請求項3所述的記憶元件，其中： 所述修復控制電路將目的地為所述第一記憶區塊的正常記憶胞元的所述第一行的資料重新分配至所述第二行，以及將目的地為所述第二行的資料重新分配至所述第一冗餘記憶區塊。
  5. 如請求項3所述的記憶元件，其中： 所述修復控制電路被配置以使所述多個記憶區塊中的第二記憶區塊的正常記憶胞元的第二行用作所述第二記憶區塊的正常記憶胞元的第一行的目的地行，且使所述第一冗餘記憶區塊的冗餘記憶胞元的第二行對目的地為所述第二記憶區塊的正常記憶胞元的所述第二行的資料進行儲存。
  6. 如請求項5所述的記憶元件，更包括： 一熔絲電路，為所述修復控制電路的一部分，且所述熔絲電路儲存所述第一冗餘區塊以及所述多個記憶區塊中的記憶區塊的行選擇線之間的校正。
  7. 如請求項3所述的記憶元件，更包括： 一位址儲存表，當使所述第一記憶區塊的正常記憶胞元的所述第二行用作所述第一記憶區塊的正常記憶胞元的所述第一行的目的地行時，所述位址儲存表儲存供所述修復控制電路使用的源位址以及對應的目的地位址。
  8. 如請求項7所述的記憶元件，其中當使所述第一冗餘記憶區塊的冗餘記憶胞元的所述第一行儲存目的地為第一記憶區塊的正常記憶胞元的所述第二行的資料時，所述修復控制電路進一步使用所述源位址以及所述對應的目的地位址。
  9. 一種記憶元件，包括： 多個記憶區塊，包括第一記憶區塊，所述多個記憶區塊的每一包括正常記憶胞元的多個行； 至少一第一冗餘區塊，所述第一冗餘區塊包括冗餘記憶胞元的多個行；以及 修復控制電路，其中： 所述修復控制電路被配置以使用所述第一記憶區塊的第二行中的第二正常記憶胞元替換所述第一記憶區塊的第一行中的第一正常記憶胞元，且使用所述第一冗餘區塊的冗餘記憶胞元的第一行中的第一冗餘記憶胞元來替換所述第一記憶區塊的所述第二行的所述第二正常記憶胞元，且其中： 使用所述第一冗餘記憶胞元來替換所述第二正常記憶胞元包括使所述第一冗餘記憶胞元對目的地為所述第二正常記憶胞元的資料進行儲存。
  10. 如請求項9所述的記憶元件，其中： 所述第一冗餘區塊的冗餘記憶胞元的所述第一行在所述第一冗餘區塊內具有與所述第一記憶區塊的所述第二行在所述第一記憶區塊內所具有的相對位置相同的相對位置。
  11. 如請求項10所述的記憶元件，其中： 所述第一正常記憶胞元是故障胞元，且 使用所述第二正常記憶胞元替換所述第一正常記憶胞元包括對所述第一正常記憶胞元進行修復。
  12. 如請求項9所述的記憶元件，其中： 所述修復控制電路被配置以使用所述多個記憶區塊中的第二記憶區塊的第二行中的第四正常記憶胞元替換所述第二記憶區塊的第一行中的第三正常記憶胞元，且使用所述第一冗餘區塊的冗餘記憶胞元的第二行中的第一冗餘記憶胞元來替換所述第二記憶區塊的所述第二行的所述第四正常記憶胞元。
  13. 如請求項12所述的記憶元件，其中： 所述第一記憶區塊的所述第一行在所述第一記憶區塊內具有與所述第二記憶區塊內的所述第二記憶區塊的所述第一行相同的相對位置；且 所述第一記憶區塊的所述第二行在所述第一記憶區塊內具有與所述第二記憶區塊內的所述第二記憶區塊的所述第二行不同的相對位置。
  14. 如請求項13所述的記憶元件，其中： 所述第一記憶區塊的所述第二行在所述第一記憶區塊內具有與所述第一冗餘區塊的冗餘記憶胞元的所述第一行相同的相對位置；且 所述第二記憶區塊的所述第二行在所述第二記憶區塊內具有與所述第一冗餘區塊的冗餘記憶胞元的所述第二行相同的相對位置。
  15. 如請求項9所述的記憶元件，其中所述修復控制電路更被配置以： 使用所述第一正常記憶胞元對所述第一記憶區塊的另一行中的故障胞元進行修復。
  16. 一種記憶元件，包括： 多個正常記憶區塊，包括第一記憶區塊，所述多個正常記憶區塊的每一個包括正常記憶胞元的多個行； 至少一第一冗餘區塊，所述第一冗餘區塊包括冗餘記憶胞元的多個行； 多條行選擇線，用於選擇所述正常記憶胞元的所述多個行及所述冗餘記憶胞元的所述多個行，所述多條行選擇線的每一條與行位址相關聯；以及 修復控制電路，被配置以： 使用第一目的地位址替換第一源位址，其中所述第一源位址是第一行選擇線的位址，所述第一行選擇線連接至所述第一記憶區塊的記憶胞元的第一行，且所述第一目的地位址是第二行選擇線的位址，所述第二行選擇線連接至所述第一記憶區塊的記憶胞元的第二行；以及 使用所述第一行選擇線的所述位址替換所述第二行選擇線的所述位址，所述第一行選擇線連接至所述第一冗餘區塊的第一行。
  17. 如請求項16所述的記憶元件，其中： 所述第一記憶區塊的記憶胞元的所述第一行包括一故障胞元，以使所述第一源位址是一故障位址。
  18. 如請求項17所述的記憶元件，更包括： 一熔絲電路，儲存所述多條行選擇線的各行選擇線之間的對應關係，以及儲存所述多個正常記憶區塊的各正常記憶區塊之間的對應關係。
  19. 如請求項18所述的記憶元件，更包括： 用於所述多個正常記憶區塊的每一個的位址儲存表，所述位址儲存表儲存與所述多條行選擇線相關聯的多個源位址以及儲存與所述源位址對應的各別目的地位址，以使每個源位址被映射至不同的目的地位址，所述對應的各別目的地位址與所述多條行選擇線相關聯。
  20. 如請求項16所述的記憶元件，其中： 所述第一記憶區塊的記憶胞元的所述第二行相對於所述第一記憶區塊具有與所述第一冗餘區塊的所述第一行相對於所述第一冗餘區塊所具有的相對位置相同的相對位置。
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