CN110010188B - 存储器件及其操作方法 - Google Patents

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Abstract

一种存储器件包括：非易失性存储电路，其适用于储存缺陷列信息；缺陷锁存电路，其适用于在启动操作期间接收并储存来自非易失性存储电路的缺陷列信息；错误校正码发生电路，其适用于基于缺陷列信息而产生用于校正缺陷列信息的错误的错误校正码；错误校正码锁存电路，其适用于储存错误校正码；错误校正电路，其适用于基于从错误校正码锁存电路传输来的错误校正码而校正从缺陷锁存电路传输来的缺陷列信息的错误以产生错误已被校正的缺陷列信息；以及存储体，其适用于基于错误已被校正的缺陷列信息而执行列修复操作。

Description

存储器件及其操作方法
相关申请的交叉引用
本申请要求2017年12月21日提交的申请号为10-2017-0176875的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及存储器件，并且更特别地涉及与修复相关的技术。
背景技术
在半导体存储器件行业的早期阶段，晶片上有很多好裸片，这意味着通过半导体制造工艺制造出了没有任何缺陷存储单元的存储器芯片。然而，随着存储器件的容量的增加，制造出不具有任何缺陷存储单元的存储器件变得困难。目前，制造出没有任何缺陷存储单元的存储器件是基本不可能的。为了解决这个问题，已经开发了将冗余存储单元包括在存储器件中并且用冗余存储单元替换缺陷存储单元的修复方法。
图1是示出传统存储器件中的修复操作的框图。
图1示出了与一个存储体BKN(即，存储体N，其中N是等于或大于“0”的任意整数)相对应的结构。
参考图1，存储体BKN可以包括单元阵列110、行电路120、列电路130和比较电路140。熔丝电路150可以储存用于修复存储体BKN的缺陷列地址DEFECT_C_ADD。
单元阵列110可以包括用于储存数据的多个存储单元。单元阵列110可以包括在行方向上排列的多个字线以及在列方向上排列的多个位线，且存储单元可以排列在字线与位线之间的交叉点处。单元阵列110可以包括不同于常规位线的用于修复位线的冗余位线。
当行激活信号RACT_BKN被激活的时候，行电路120可以激活基于行地址R_ADD而被选中的字线。当存储体BKN的激活操作被指示时，行激活信号RACT_BKN可以被激活，且当该存储体的预充电操作被指示时，行激活信号可以不激活。
列电路130可以访问(读取或写入)基于列地址C_ADD而被选中的位线的数据。读取信号IRD_BKN可以是在存储体BKN的读取操作被指示时被激活的信号，且写入信号IWT_BKN是在存储体BKN的写入操作被指示时被激活的信号。当读取信号IRD_BKN被激活时，读取操作可以被执行，且当写入信号IWT_BKN被激活时，写入操作可以被执行。
熔丝电路150可以将与单元阵列110中的缺陷存储单元相对应的列地址储存为缺陷列地址DEFECT_C_ADD。比较电路140可以将在读取操作或写入操作期间输入的列地址C_ADD与储存在熔丝电路150中的缺陷列地址DEFECT_C_ADD作比较。当比较电路140的结果显示出列地址C_ADD与缺陷列地址DEFECT_C_ADD相同时，可以访问冗余位线而非由列地址C_ADD指定的位线。当比较电路140的结果表明列地址C_ADD与缺陷列地址DEFECT_C_ADD不同时，可以访问由列地址C_ADD指定的位线。
熔丝电路150可以使用激光熔丝，激光熔丝根据激光熔丝是否被编程(切断)而储存逻辑高电平或逻辑低电平。激光熔丝可以被编程直到晶片的阶段为止，而在晶片安装在封装体内部之后不可以被编程。
图2是示出用于将修复信息储存在存储器件中的传统的非易失性存储电路的框图。
参考图2，存储器件可以包括多个存储体BK0至BK3、分别被提供给存储体BK0至BK3以储存缺陷列信息的缺陷锁存电路210_BK0至210_BK3，以及非易失性存储电路201。
非易失性存储电路201可以取代熔丝电路150。非易失性存储电路201可以储存与所有存储体BK0至BK3相对应的缺陷列信息DEFECT_C_BK0<0:63>至DEFECT_C_BK3<0:63>。非易失性存储电路201可以是诸如电熔丝阵列电路、NAND快闪存储器、NOR快闪存储器、磁性随机存取存储器(MRAM)、自旋转移力矩磁性随机存取存储器(STT-MRAM)、电阻式随机存取存储器(ReRAM)和相变随机存取存储器(PC RAM)的非易失性存储器之中的一种。
分别为存储体BK0至BK3提供的缺陷锁存电路210_BK0至210_BK3可以储存对应的存储体BK0至BK3的缺陷列信息DEFECT_C_BK0<0:63>至DEFECT_C_BK3<0:63>。例如，缺陷锁存电路210_BK0可以储存存储体BK0的缺陷列信息DEFECT_C_BK0<0:63>，且缺陷锁存电路210_BK2可以储存存储体BK2的列修复信息DEFECT_C_BK2<0:63>。缺陷列信息可以包括至少一组缺陷列地址。例如，一个存储体的缺陷列信息可以包括8组缺陷列地址，且当一组缺陷列地址为8比特位时，与一个存储体相对应的缺陷列信息可以具有64比特位。由于缺陷锁存电路210_BK0至210_BK3只能供电时储存缺陷列信息，因此缺陷锁存电路210_BK0至210_BK3可以在存储器件上电之后被执行的启动操作期间从非易失性存储电路201接收并储存缺陷列信息。
储存在非易失性存储电路201中的缺陷列信息DEFECT_C_BK0<0:63>至DEFECT_C_BK3<0:63>不直接用于修复操作，而是可以被传输到并储存在缺陷锁存电路210_BK0至210_BK3中，其原因如下。由于非易失性存储电路201以阵列类型形成，取回储存在其中的信息耗费预定时间。结果，通过使用储存在非易失性存储电路201中的信息来立即执行修复操作是不可能的。因此，储存在非易失性存储电路201中的缺陷列信息DEFECT_C_BK0<0:63>至DEFECT_C_BK3<0:63>在启动操作期间被传输到并储存在缺陷锁存电路210_BK0至210_BK3，且此后修复操作可以利用储存在缺陷锁存电路210_BK0至210_BK3中的信息来被执行。
由于非易失性存储电路201是随时可编程的，因此它可以修复即使在存储器件安装在封装体内部之后以及在制造工艺终止之后被发现的缺陷。
随着存储器件的容量的增大，越多的存储单元需要被修复，且这同样使缺陷锁存电路210_BK0至210_BK3的容量增大。随着缺陷锁存电路210_BK0至210_BK3的容量的增大，源于各种原因的错误可能会在启动步骤期间或之后出现在储存在缺陷锁存电路210_BK0至210_BK3中的信息中。
发明内容
本发明的实施例涉及用于校正存储器件的修复过程中出现的错误的技术。
根据本发明的一个实施例，一种存储器件包括：非易失性存储电路，其适用于储存缺陷列信息；缺陷锁存电路，其适用于在启动操作期间接收并储存来自所述非易失性存储电路的所述缺陷列信息；错误校正码发生电路，其适用于产生用于校正所述缺陷列信息的错误的错误校正码；错误校正码锁存电路，其适用于储存所述错误校正码；错误校正电路，其适用于基于从所述错误校正码锁存电路传输来的所述错误校正码而校正从所述缺陷锁存电路传输来的所述缺陷列信息的所述错误以产生错误已被校正的缺陷列信息；以及存储体，其适用于基于所述错误已被校正的缺陷列信息而执行列修复操作。
根据本发明的另一个实施例，一种存储器件包括：非易失性存储电路，其适用于储存第一缺陷列信息和第二缺陷列信息；第一缺陷锁存电路，其适用于在启动操作期间接收并储存来自所述非易失性存储电路的所述第一缺陷列信息；第一错误校正码发生电路，其适用于产生用于校正所述第一缺陷列信息的错误的第一错误校正码；第一错误校正码锁存电路，其适用于储存所述第一错误校正码；第一错误校正电路，其适用于基于从所述第一错误校正码锁存电路传输来的所述第一错误校正码而校正从所述第一缺陷锁存电路传输来的所述第一缺陷列信息的所述错误以产生错误已被校正的第一缺陷列信息；第一存储体，其适用于基于所述错误已被校正的第一缺陷列信息而执行列修复操作；第二缺陷锁存电路，其适用于在启动操作期间接收并储存来自所述非易失性存储电路的所述第二缺陷列信息；第二错误校正码发生电路，其适用于产生用于校正所述第二缺陷列信息的错误的第二错误校正码；第二错误校正码锁存电路，其适用于储存所述第二错误校正码；第二错误校正电路，其适用于基于从所述第二错误校正码锁存电路传输来的所述第二错误校正码而校正从所述第二缺陷锁存电路传输来的所述第二缺陷列信息的所述错误以产生错误已被校正的第二缺陷列信息；以及第二存储体，其适用于基于所述错误已被校正的第二缺陷列信息而执行列修复操作。
根据本发明的又一实施例，一种用于操作存储器件的方法包括：将来自非易失性存储器的缺陷列信息传输到缺陷列锁存电路；基于所述缺陷列信息而产生错误校正码；将所述错误校正码储存在错误校正码锁存电路中；将激活命令施加到所述存储器件；响应于所述激活命令而执行激活操作；响应于所述激活命令而基于从所述错误校正码锁存电路传输来的所述错误校正码来校正从所述缺陷列锁存电路传输来的所述缺陷列信息的错误以产生错误已被校正的缺陷列信息；将列命令和列地址施加到所述存储器件；确定所述列地址是否与被包括在所述错误已被校正的缺陷列信息中的缺陷列地址相同；当所述列地址不是被确定为与被包括在所述错误已被校正的缺陷列信息中的所述缺陷列地址相同时，访问与所述列地址相对应的列；以及当所述列地址被确定为与被包括在所述错误已被校正的缺陷列信息中的所述缺陷列地址相同时，访问冗余列。
附图说明
图1是示出传统的存储器件中的修复操作的框图。
图2是示出用于将修复信息储存在存储器件中的传统的非易失性存储电路的框图。
图3是示出根据本发明的一个实施例的存储器件的框图。
图4是说明图3的存储器件的操作的流程图。
具体实施方式
下面将参考附图来更详细地描述本发明的示例性实施例。然而，本发明可以以不同的形式来体现，并且不应被解释为限于本文中所阐述的实施例。相反，提供这些实施例使得本公开将是全面和完整的，并且这些实施例将本发明的范围充分地传达给本领域技术人员。贯穿本公开，在本发明的各个附图和实施例中，相同的附图标记表示相同的部件。
附图不一定按比例绘制，并且在一些情况下，为了清楚地示出实施例的特征，比例可能已经被夸大。
本文中所使用的术语仅是为了描述特定的实施例的目的，而非意在限制本发明。如本文所使用的，单数术语意在也包括复数形式，除非上下文另外明确指出。还要理解的是，术语“包括”、“包括有”、“包含”和“包含有”在本说明书使用中时指定所述元件的存在，但不排除存在或添加一个或更多个其他元件。如本文所使用的，术语“和/或”包括一个或更多个有关联的所列项的任意组合和所有组合。
除非另外定义，否则鉴于本公开，本文中所使用的包括技术术语和科学术语的所有术语与本发明所属领域中的一个普通技术人员通常理解的含义具有相同的含义。还要理解的是，术语(诸如在通用词典中所定义的那些术语)应当被解释为具有与它们在本公开及相关领域的上下文中的含义一致的含义，并且不以理想化或过于形式化的意义来解释，除非本文明确地如此定义。
在下面的描述中，阐述了大量的具体细节，以便提供对本发明的完整理解。可以在没有这些具体细节的部分或全部的情况下实践本发明。在其他情况下，未详细描述公知的工艺结构和/或工艺，以免不必要地混淆本发明。
还要注意的是，在某些情况下，对相关领域技术人员来说明显的是，结合一个实施例描述的特征或元件可以单独使用或者与另一个实施例的特征或元件结合使用，除非另外特别指出。
图3是示出根据本发明的一个实施例的存储器件的框图。
参考图3，存储器件可以包括非易失性存储电路301、多个存储体BK0至BK3、缺陷锁存电路310_BK0至310_BK3、错误校正码(ECC)发生电路320_BK0至320_BK3、错误校正码锁存电路330_BK0至330_BK3以及错误校正电路340_BK0至340_BK3。
在非易失性存储电路301中，存储体BK0至BK3的缺陷列信息DEFECT_C_BK0<0:63>至DEFECT_C_BK3<0:63>可以被储存起来。非易失性存储电路201可以是诸如电熔丝阵列电路、NAND快闪存储器、NOR快闪存储器、磁性随机存取存储器(MRAM)、自旋转移力矩磁性随机存取存储器(STT-MRAM)、电阻式随机存取存储器(ReRAM)和相变随机存取存储器(PCRAM)此类的非易失性存储器之中的一种。
缺陷锁存电路310_BK0至310_BK3可以储存与其相对应的存储体的缺陷列信息DEFECT_C_BK0<0:63>至DEFECT_C_BK3<0:63>。例如，缺陷锁存电路310_BK0可以储存存储体BK0的缺陷列信息DEFECT_C_BK0<0:63>，且缺陷锁存电路310_BK2可以储存存储体BK2的缺陷列信息DEFECT_C_BK2<0:63>。缺陷列信息可以包括至少一组缺陷列地址。例如，一个存储体的缺陷列信息可以包括8组缺陷列地址，且当一组缺陷列地址为8比特位时，与一个存储体相对应的缺陷列信息可以具有64比特位。由于缺陷锁存电路310_BK0至310_BK3只能在有电供应时储存缺陷列信息DEFECT_C_BK0<0:63>至DEFECT_C_BK3<0:63>，缺陷列信息DEFECT_C_BK0<0:63>至DEFECT_C_BK3<0:63>可以从非易失性存储电路301中被接收并且在存储器件上电之后被执行的启动操作期间被储存。
错误校正码发生电路320_BK0至320_BK3可以产生用于校正与其相对应的存储体的缺陷列信息DEFECT_C_BK0<0:63>至DEFECT_C_BK3<0:63>的错误。例如，错误校正码发生电路320_BK1可以通过使用缺陷列信息DEFECT_C_BK1<0:63>来产生错误校正码ECC_BK1<0:6>，且错误校正码发生电路320_BK2可以通过使用缺陷列信息DEFECT_C_BK2<0:63>来产生错误校正码ECC_BK2<0:6>。错误校正码发生电路可以通过使用诸如汉明(Hamming)、博斯-乔赫里-霍克文黑姆(BCH)和里德-所罗门(RS)的各种错误校正码(ECC)算法之中的一个来产生错误校正码ECC_BK0<0:6>至ECC_BK3<0:6>。这里示出了通过利用64比特位的缺陷列信息DEFECT_C_BK0<0:63>至DEFECT_C_BK3<0:63>为每个存储体产生了7比特位的错误校正码ECC_BK0<0:6>至ECC_BK3<0:6>。当错误校正码为汉明码时，64比特位的缺陷列信息DEFECT_C_BK0<0:63>至DEFECT_C_BK3<0:63>中出现的一个比特位的错误可以利用7比特位错误校正码ECC_BK0<0:6>至ECC_BK3<0:6>来被校正。
错误校正码锁存电路330_BK0至330_BK3可以储存与其相对应的存储体的错误校正码发生电路320_BK0至320_BK3中产生的错误校正码ECC_BK0<0:6>至ECC_BK3<0:6>。例如，错误校正码锁存电路330_BK3可以储存错误校正码发生电路320_BK3中产生的错误校正码ECC_BK3<0:6>。错误校正码锁存电路330_BK0至330_BK3可以只在有电供应时储存错误校正码ECC_BK0<0:6>至ECC_BK3<0:6>。错误校正码发生电路320_BK0至320_BK3的错误校正码ECC_BK0<0:6>至ECC_BK3<0:6>的产生以及错误校正码锁存电路330_BK0至330_BK3的错误校正码ECC_BK0<0:6>至ECC_BK3<0:6>的储存可以在启动操作期间执行。
错误校正电路340_BK0至340_BK3可以通过使用储存在与其相对应的存储体的错误校正码锁存电路330_BK0至330_BK3中的错误校正码ECC_BK0<0:6>至ECC_BK3<0:6>来校正储存在与其相对应的存储体的缺陷锁存电路310_BK0至310_BK3中的缺陷列信息DEFECT_C_BK0<0:63>至DEFECT_C_BK3<0:63>的错误。例如，错误校正电路340_BK0可以通过使用储存在错误校正码锁存电路330_BK0中的错误校正码ECC_BK0<0:6>来校正储存在缺陷锁存电路310_BK0中的缺陷列信息DEFECT_C_BK0<0:63>的错误。其中的错误已由错误校正电路340_BK0至340_BK3校正的错误已被校正的缺陷列信息EC_DEFECT_C_BK0<0:63>至EC_DEFECT_C_BK3<0:63>可以用于存储体BK0至BK3的修复操作。错误校正电路340_BK0至340_BK3的错误校正操作可以在对应的存储体的每个激活操作期间被执行。例如，每当存储体BK2的激活操作被执行时(即，每当存储体BK2的行激活信号RACT_BK2被激活时)，错误校正电路340_BK2可以执行错误校正操作。另外，每当存储体BK3的激活操作被执行时(即，每当存储体BK3的行激活信息RACT3被激活时)，错误校正电路340_BK3可以执行错误校正操作。
存储体BK0至BK3的列修复操作可能需要在存储体BK0至BK3的读取操作或写入操作被执行之前被执行。存储体BK0至BK3的读取操作或写入操作可以只在激活操作之后被执行。因此，当错误校正电路340_BK0至340_BK3在每个激活操作处校正缺陷列信息DEFECT_C_BK0<0:63>至DEFECT_C_BK3<0:63>的错误时，存储体BK0至BK3可以通过在读取操作或写入操作期间使用错误已被校正的缺陷列信息EC_DEFECT_C_BK0<0:63>至EC_DEFECT_C_BK3<0:63>来执行列修复操作。从存储体BK0至BK3的激活操作到读取操作或写入操作，确保了预定的时间间隔tRCD(其表示RAS到CAS延迟)。在预定的时间间隔期间，可以确保错误校正电路340_BK0至340_BK3有足够的时间执行错误校正操作。由于错误校正电路340_BK0至340_BK3针对对应的存储体BK0至BK3的每个激活操作执行错误校正操作，因此缺陷列信息DEFECT_C_BK0<0:63>至DEFECT_C_BK3<0:63>错误可以在激活操作与下一个激活操作之间被校正。
存储体BK0至BK3可以通过使用从错误校正电路340_BK0至340_BK3提供的错误已被校正的缺陷列信息EC_DEFECT_C_BK0<0:63>至EC_DEFECT_C_BK3<0:63>来执行列修复操作。存储体BK0至BK3可以包括单元阵列110、行电路120、列电路130和比较电路140，就如图1的存储体BKN一样。
虽然图3示例性地示出了存储器件包括四个存储体BK0至BK3，但是对于本领域技术人员明显的是包括在存储器件中的存储体的数量可以不同。
图4是说明图3的存储器件的操作的流程图。
参考图4，可以先使存储器件上电，然后可以在步骤S401中执行启动操作。缺陷列信息DEFECT_C_BK0<0:63>至DEFECT_C_BK3<0:63>可以通过启动操作来从非易失性存储电路301被传输到缺陷锁存电路310_BK0至310_BK3并且可以被储存在其中，且错误校正码ECC_BK0至ECC_BK3可以由错误校正码发生电路320_BK0至320_BK3产生并被储存在错误校正码锁存电路330_BK0至330_BK3中。
在步骤S403中，指示存储体BK0的激活操作的激活命令以及行地址可以被施加到存储器件。这样，在步骤S405中，存储体BK0的行激活信号RACT0可以被激活且存储体BK0可以开始被激活。换言之，存储体BK0中的与随激活命令一起被施加的行地址相对应的字线可以开始被激活。
响应于存储体BK0的行激活信号RACT0的激活，在步骤S407中错误校正电路340_BK0可以校正缺陷列信息DEFECT_C_BK0<0:63>的错误并且产生错误已被校正的缺陷列信息EC_DEFECT_C_BK0<0:63>。
接下来，在步骤S409中，用于指示存储体BK0的列操作(读取操作或写入操作)的列命令(读取命令或写入命令)和列地址可以被施加到存储器件。
在步骤S411中，列操作可以在存储体BK0中被执行。存储体BK0的列操作可以随着列通过错误已被校正的缺陷列信息EC_DEFECT_C_BK0<0:63>被修复而被执行。换言之，当在步骤S409中施加的列地址与被包括在错误已被校正的缺陷列信息EC_DEFECT_C_BK0<0:63>中的列地址相同时，可以在存储体BK0中访问冗余列。否则，可以访问存储体BK0中的与在步骤S409中施加的列地址相对应的列。
根据本发明的实施例，存储器件的修复过程中出现的错误可以被校正。
虽然已经关于特定实施例描述了本发明，但是对于本领域技术人员明显的是：在不脱离如所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (13)

1.一种存储器件，包括：
非易失性存储电路，其适用于储存缺陷列信息；
缺陷锁存电路，其适用于在启动操作期间接收并储存来自所述非易失性存储电路的所述缺陷列信息；
错误校正码发生电路，其适用于基于所述缺陷列信息而产生用于校正所述缺陷列信息的错误的错误校正码；
错误校正码锁存电路，其适用于储存所述错误校正码；
错误校正电路，其适用于：基于从所述错误校正码锁存电路传输来的所述错误校正码而校正从所述缺陷锁存电路传输来的所述缺陷列信息的错误，以产生错误已被校正的缺陷列信息；以及
存储体，其适用于基于所述错误已被校正的缺陷列信息而执行列修复操作。
2.根据权利要求1所述的存储器件，其中，所述错误校正电路在所述存储体的激活操作期间执行错误校正操作。
3.根据权利要求1所述的存储器件，其中，所述缺陷列信息包括至少一组缺陷列地址。
4.根据权利要求3所述的存储器件，其中，所述存储体包括：
单元阵列；
比较电路，其适用于将所述缺陷列地址与外部列地址作比较以产生比较结果；以及
列电路，其适用于：访问所述单元阵列中与所述外部列地址相对应的列，而在所述比较电路的所述比较结果确定了所述外部列地址与所述一组缺陷列地址相同时访问所述单元阵列的冗余列。
5.根据权利要求1所述的存储器件，其中，所述错误校正码发生电路的所述错误校正码的产生是在所述启动操作期间被执行的。
6.一种存储器件，包括：
非易失性存储电路，其适用于储存第一缺陷列信息和第二缺陷列信息；
第一缺陷锁存电路，其适用于在启动操作期间接收并储存来自所述非易失性存储电路的所述第一缺陷列信息；
第一错误校正码发生电路，其适用于基于所述第一缺陷列信息而产生用于校正所述
第一缺陷列信息的错误的第一错误校正码；
第一错误校正码锁存电路，其适用于储存所述第一错误校正码；
第一错误校正电路，其适用于：基于从所述第一错误校正码锁存电路传输来的所述第一错误校正码而校正从所述第一缺陷锁存电路传输来的所述第一缺陷列信息的错误，以产生错误已被校正的第一缺陷列信息；
第一存储体，其适用于基于所述错误已被校正的第一缺陷列信息而执行列修复操作；
第二缺陷锁存电路，其适用于在启动操作期间接收并储存来自所述非易失性存储电路的所述第二缺陷列信息；
第二错误校正码发生电路，其适用于基于所述第二缺陷列信息而产生用于校正所述第二缺陷列信息的错误的第二错误校正码；
第二错误校正码锁存电路，其适用于储存所述第二错误校正码；
第二错误校正电路，其适用于：基于从所述第二错误校正码锁存电路传输来的所述第二错误校正码而校正从所述第二缺陷锁存电路传输来的所述第二缺陷列信息的错误，以产生错误已被校正的第二缺陷列信息；以及
第二存储体，其适用于基于所述错误已被校正的第二缺陷列信息而执行列修复操作。
7.根据权利要求6所述的存储器件，其中，所述第一错误校正电路在所述第一存储体的激活操作期间执行错误校正操作，以及
所述第二错误校正电路在所述第二存储体的激活操作期间执行错误校正操作。
8.根据权利要求6所述的存储器件，其中，所述第一缺陷列信息和所述第二缺陷列信息中的每一者包括至少一组缺陷列地址。
9.根据权利要求8所述的存储器件，其中，所述第一存储体和所述第二存储体中的每一者包括：
单元阵列；
比较电路，其适用于将所述缺陷列地址与外部列地址作比较以产生比较结果；以及
列电路，其适用于：访问所述单元阵列中与所述外部列地址相对应的列，而在所述比较电路的所述比较结果确定了所述外部列地址与所述一组缺陷列地址相同时访问所述单元阵列的冗余列。
10.根据权利要求6所述的存储器件，其中，所述第一错误校正码发生电路的所述第一错误校正码的产生以及所述第二错误校正码发生电路的所述第二错误校正码的产生是在所述启动操作期间被执行的。
11.一种用于操作存储器件的方法，包括：
将来自非易失性存储器的缺陷列信息传输到缺陷列锁存电路；
基于所述缺陷列信息而产生错误校正码；
将所述错误校正码储存在错误校正码锁存电路中；
将激活命令施加到所述存储器件；
响应于所述激活命令而执行激活操作；
响应于所述激活命令而基于从所述错误校正码锁存电路传输来的所述错误校正码来校正从所述缺陷列锁存电路传输来的所述缺陷列信息的错误，以产生错误已被校正的缺陷列信息；
将列命令和列地址施加到所述存储器件；
确定所述列地址是否与被包括在所述错误已被校正的缺陷列信息中的缺陷列地址相同；
当所述列地址被确定为与被包括在所述错误已被校正的缺陷列信息中的所述缺陷列地址不相同时，访问与所述列地址相对应的列；以及
当所述列地址被确定为与被包括在所述错误已被校正的缺陷列信息中的所述缺陷列地址相同时，访问冗余列。
12.根据权利要求11所述方法，其中，所述列命令是读取命令和写入命令中的一个。
13.根据权利要求11所述的方法，其中，所述缺陷列信息包括至少一组缺陷列地址。
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* Cited by examiner, † Cited by third party
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KR102654797B1 (ko) 2019-07-12 2024-04-05 양쯔 메모리 테크놀로지스 씨오., 엘티디. 불량 컬럼 리페어를 제공하는 메모리 디바이스 및 이를 동작시키는 방법
US11586495B2 (en) * 2020-07-15 2023-02-21 Micron Technology, Inc. Fuse logic to perform selectively enabled ECC decoding

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5539753A (en) * 1995-08-10 1996-07-23 International Business Machines Corporation Method and apparatus for output deselecting of data during test
DE102006028483B4 (de) * 2006-06-21 2010-04-08 Qimonda Ag Verfahren zum Zugreifen auf einen Speicher
KR101792868B1 (ko) * 2010-11-25 2017-11-02 삼성전자주식회사 플래시 메모리 장치 및 그것의 읽기 방법
US9424953B2 (en) * 2013-06-20 2016-08-23 Samsung Electronics Co., Ltd. Semiconductor memory device including repair circuit
KR20150040481A (ko) * 2013-10-07 2015-04-15 에스케이하이닉스 주식회사 메모리 장치, 메모리 장치 및 메모리 시스템의 동작방법
KR102141464B1 (ko) 2013-12-20 2020-08-05 에스케이하이닉스 주식회사 집적회로 및 메모리 장치
KR20170054182A (ko) 2015-11-09 2017-05-17 에스케이하이닉스 주식회사 반도체 장치

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