KR20170054182A - 반도체 장치 - Google Patents

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KR20170054182A
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Abstract

본 발명은 반도체 장치에 관한 것으로, 에러 정정 코드(Error Correction Code) 회로를 포함하는 반도체 장치에 관한 기술이다. 이러한 본 발명은 데이터가 저장되는 메모리 영역과, 패리티 데이터가 저장되는 에러 정정 코드 영역을 포함하는 뱅크, 데이터와 패리티 데이터에 대응하여 패일 셀의 에러를 정정하고, 패일 데이터 발생시 활성화되는 플래그신호와 뱅크에서 액티브되는 어드레스를 출력하는 에러 정정 코드 연산부, 에러 정정 코드 연산부로부터 인가되는 어드레스를 저장하고, 플래그신호에 대응하여 패일 어드레스를 출력하는 어드레스 래치부 및 플래그신호와 패일 어드레스에 대응하여 패일 데이터를 구제하기 위한 동작을 수행하는 패일 방지 회로를 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 에러 정정 코드(Error Correction Code) 회로를 포함하는 반도체 장치에 관한 기술이다.
메모리 셀에 인가되는 전압이 저하하고, 셀 사이즈가 축소됨에 따라, 소프트 에러 내성의 열화가 문제되었다. 이러한 데이터 에러를 정정하는 에러 정정 코드(Error Correction Code, 이하 ECC' 라 칭함) 회로를 이용한 반도체 집적 장치로서, 통상의 데이터에 패리티 비트를 부가함으로써, 불량 비트를 정정하는 회로 기술이 개시되어 있다.
즉, 반도체 메모리 장치를 제조한 후에는 테스트를 실시하여 불량 메모리 셀을 선별한다. 반도체 메모리 장치의 수율을 향상시키는 방법 중 하나로써 ECC 기능이 반도체 메모리 장치에 구비된다.
이러한 ECC 회로는 데이터의 결함을 실시간으로 검출 및 정정하는 기능을 하는 회로로써, 통상적으로 메모리의 DQ 데이터 전송 시 DQ 데이터에 추가적인 패리티(parity) 비트를 부가한다. 그리하여 반도체 메모리 장치는 DQ 데이터와 함께 부가된 패리티 비트를 미리 협의 된 규약대로 전송되는지 체크하여 데이터 에러를 검출하는 것이다.
그런데, 온 다이(On die) ECC 회로는 1 비트의 패일은 보정 할 수 있으나, 2 비트 패일은 에러를 검출하는 것만 가능하다. 즉, 1 비트 패일이 발생한 어드레스는 추후에 더 열화 되어 추가적인 패일 셀이 발생할 수 있다. 이러한 경우 데이터 오류가 발생할 수 있고 리페어 동작시 리던던시로 대체해야 하는 셀의 수가 증가하게 된다.
본 발명은 에러 정정 코드(Error Correction Code, ECC) 회로를 이용하여 1 비트 패일이 발생하는 경우 해당 셀을 구제하고 해당 셀에 더 이상 에러가 발생하지 않도록 하여 진행성 패일을 방지할 수 있도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 반도체 장치는, 데이터가 저장되는 메모리 영역과, 패리티 데이터가 저장되는 에러 정정 코드 영역을 포함하는 뱅크; 데이터와 패리티 데이터에 대응하여 패일 셀의 에러를 정정하고, 패일 데이터 발생시 활성화되는 플래그신호와 뱅크에서 액티브되는 어드레스를 출력하는 에러 정정 코드 연산부; 에러 정정 코드 연산부로부터 인가되는 어드레스를 저장하고, 플래그신호에 대응하여 패일 어드레스를 출력하는 어드레스 래치부; 및 플래그신호와 패일 어드레스에 대응하여 패일 데이터를 구제하기 위한 동작을 수행하는 패일 방지 회로를 포함하는 것을 특징으로 한다.
본 발명은 에러 정정 코드(Error Correction Code, ECC) 회로를 이용하여 1 비트 패일이 발생하는 경우 해당 셀을 구제하고 해당 셀에 더 이상 에러가 발생하지 않도록 하여 진행성 패일을 방지할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도.
도 2는 도 1의 패일 방지 회로에 관한 실시예.
도 3은 본 발명의 실시예에 따른 반도체 장치를 포함하는 시스템에 관한 구성도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도이다.
본 발명의 실시예는 복수의 뱅크 BK0~BK3, 에러 정정 코드(ECC; Error Correction Code, 이하, ECC 라 함) 연산부(300), 입출력부(Input/Output unit; 400), 어드레스 래치부(500) 및 패일 방지 회로(600)를 포함한다.
반도체 장치는 복수의 뱅크 BK0~BK3로 구분되어 구동된다. 복수의 뱅크 BK0~BK3 각각은 메모리 영역(100)과 ECC 영역(200)을 포함한다.
여기서, 메모리 영역(100)은 복수의 메모리 셀 들로 구성되어 데이터의 리드/라이트가 이루어진다. 그리고, ECC 영역(200)은 에러를 보정하기 위한 패리티 데이터를 저장한다.
즉, 메모리 영역(100)은 복수의 단위 메모리 셀 들로 이루어진 노말 매트들의 집합들로 구분된다. 이들 노말 매트들은 행 방향 및 열 방향으로 복수 개가 나열되어 복수의 매트행 및 복수의 매트열을 이룬다.
그리고, 메모리 영역(100)의 최외곽 가장자리에 배치된 영역은 패리티 비트를 저장하기 위한 ECC 영역(200)으로 사용될 수 있다. 이러한 ECC 영역(200)은 더미 영역에 할당될 수 있다.
또한, ECC 연산부(300)는 데이터 라인 및 패리티 라인을 통해 복수의 뱅크 BK0~BK3와 연결된다. 그리고, ECC 연산부(300)는 데이터 라인을 통해 메모리 영역(100)으로부터 특정 단위의 데이터 DATA가 전달되고, 패리티 라인을 통해 ECC 영역(200)으로부터 특정 단위의 패리티 데이터 PT가 전달된다. 여기서, ECC 연산부(300)는 반도체 장치의 다이(Die) 내에 구비된 온 다이(On die) ECC 회로에 적용될 수 있다.
이와 같이, 노말 데이터 DATA를 입출력하기 위한 데이터 라인과 패리티 데이터 PT를 입출력하기 위한 패리티 라인이 서로 분리된다. 이러한 경우 라이트 또는 리드 동작시 패리티 데이터와는 별도로 데이터 라인을 통해 데이터를 입출력할 수 있도록 한다.
ECC 연산부(300)는 노말 액티브 모드시에는 리드 또는 라이트 명령에 대응하여 ECC 동작을 수행한다. 이러한 ECC 연산부(300)는 1비트 패일의 발생시 데이터 DATA와 패리티 데이터 PT에 대응하여 에러를 보정한다.
즉, 뱅크 BK0~BK3의 리드 동작시에는 메모리 영역(100)의 데이터 DATA와 ECC 영역(200)의 패리티 데이터 PT를 모두 리드하여 ECC 연산부(300)에서 에러 정정 동작을 수행한다. 그리고, 뱅크 BK0~BK3의 라이트 동작시에는 메모리 영역(100)에 데이터를 저장하고 ECC 영역(200)에 패리티 데이터를 저장한다.
ECC 연산부(300)는 데이터 라인, 패리티 라인을 통해 복수의 뱅크 BK0~BK3로부터 인가되는 데이터 DATA 및 패리티 데이터 PT에 대응하여 ECC를 연산하고, 에러가 보정된 데이터 CDATA를 입출력부(400)에 출력한다. 그리고, 입출력부(400)는 에러가 보정된 데이터 CDATA를 외부로 출력한다.
또한, ECC 연산부(300)는 패일 데이터의 발생시 활성화되는 플래그신호 FLAG를 어드레스 래치부(500)와 패일 방지 회로(600)에 출력한다. 이를 위해, ECC 연산부(300)는 패일 데이터의 발생시 이를 감지하여 플래그신호 FLAG를 활성화시키는 플래그 생성부(310)를 포함한다. 그리고, ECC 연산부(300)는 각각의 뱅크 BK0~BK3 별로 액티브 되어 있는 로오 어드레스 ADD를 어드레스 래치부(500)에 출력한다.
어드레스 래치부(500)는 ECC 연산부(300)로부터 인가되는 액티브 된 로오 어드레스 ADD를 저장한다. 그리고, 어드레스 래치부(500)는 플래그신호 FLAG의 활성화시 저장된 패일 어드레스를 패일 방지회로(600)에 출력한다.
여기서, 어드레스 래치부(500)는 액티브 명령에 동기되어 활성화된 로오 어드레스 ADD를 래치에 순차적으로 저장한다. 어드레스 래치부(500)는 프리차지 동작이 이루어지기 이전까지 로오 어드레스 ADD를 래치하여 저장한다.
어드레스 래치부(500)는 특정 뱅크에서 패일이 발생하여 ECC 연산부(300)로부터 플래그신호 FLAG가 활성화되는 경우 패일 데이터에 대응하는 패일 어드레스 FADD를 패일 방지 회로(600)에 출력한다.
여기서, 어드레스 래치부(500)는 각 뱅크 BK 마다 하나씩 구비될 수 있다. 예를 들어, 뱅크 BK0~BK3의 개수가 4개인 경우 4개의 어드레스 래치부(500)를 구비할 수 있다.
어드레스 래치부(500)는 ECC 연산부(300)가 ECC 연산을 수행하는 동안 액티브 된 로오 어드레스 ADD를 래치하여 패일 어드레스 FADD를 패일 방지 회로(600)에 출력한다. 이때, 어드레스 래치부(500)는 플래그신호 FLAG의 활성화시 래치된 패일 어드레스 FADD를 패일 방지 회로(600)에 출력한다.
어드레스 래치부(500)는 뱅크 BK0~BK3의 로오 라인에 로오 어드레스가 인가되고, 컬럼 라인에 컬럼 어드레스가 선택되기 이전까지 로오 어드레스 정보를 래치할 수 있다. 뱅크 BK0~BK3의 메모리 셀을 선택하기 위하여 로오 어드레스가 인가되고 컬럼 어드레스가 인가되기 이전까지 일정 시간이 필요하게 된다.
이에 따라, 로오 어드레스가 인가되고 컬럼 어드레스가 인가되기 이전까지 ECC 연산부(300)로부터 인가되는 로오 어드레스 ADD를 저장하지 않는 경우 패일 어드레스에 대한 정보를 잃을 수 있다. 따라서, 본 발명의 실시예에서는 어드레스 래치부(500)를 통해 ECC 연산부(300)로부터 인가되는 로오 어드레스 ADD를 일정시간 저장하게 된다.
또한, 패일 방지 회로(600)는 플래그신호 FLAG와 패일 어드레스 FADD에 대응하여 패일 데이터를 구제하기 위한 동작을 수행한다. 1 비트 패일이 발생한 어드레스는 ECC 연산부(300)에서 보정될 수 있다. 하지만, 1 비트 패일이 발생하고나서 추가적인 1 비트 패일이 다시 발생하게 되는 경우 패일 셀의 보정이 불가능하다.
이에 따라, 본 발명의 실시예에서는 1 비트 패일이 발생하면 ECC 연산부(300)에 의해 에러를 보정하고, 해당 셀에 추가적인 패일이 발생하지 않도록 패일 방지 회로(600)에서 패일 셀을 구제하게 된다. 즉, 패일 방지 회로(600)는 뱅크 BK0~BK3에서 에러가 발생한 경우 패일 데이터의 해당 어드레스에 더 이상 에러가 발생하지 않도록 한다.
패일 어드레스에 더 이상 에러가 발생하지 않도록 구제하는 회로는 여러 가지가 있을 수 있다. 본 발명의 실시예에서는 패일이 발생한 어드레스가 위크 셀에 해당하는 경우라고 간주하여, 패일 셀에 추가적인 리프레쉬 동작을 수행함으로써 해당 어드레스에 더 이상 에러가 발생하지 않도록 구제한다.
이러한 패일 방지 회로(600)는 로오 어드레스 RADD를 각 뱅크 BK0~BK3에 출력하여 패일 셀을 리프레쉬함으로써 패일 데이터를 구제한다.
그리고, 패일 방지 회로(600)는 플래그신호 FLAG의 활성화시 패일 어드레스 FADD에 대응하여 패일 셀 들을 리프레쉬하기 위한 로오 어드레스 RADD를 해당 뱅크 BK0~BK3에 출력한다.
또한, 패일 방지 회로(600)는 복수의 메모리 셀 들 중 데이터 보유 시간이 노멀 셀보다 작은 적어도 하나의 위크 셀(Weak cell)의 어드레스에 기초하여 리프레쉬 횟수를 조절할 수도 있다. 여기서, 패일 방지 회로(600)는 표준에서 정의된 리프레쉬 주기 내에서 위크 셀 들에 대해서는 적어도 두 번 리프레쉬 동작을 수행하도록 제어할 수 있다.
즉, 테스트 모드시 리프레쉬 동작을 수행하여 어드레스 특성이 약한(Weak) 셀 들에 대한 어드레스 정보를 저장한다. 그리고, 패일 어드레스 FADD가 위크 셀에 해당하는 경우 리프레쉬의 동작 횟수를 늘리도록 제어할 수 있다.
동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM)와 같은 휘발성 메모리 장치는 저장된 데이터를 유지하기 위하여 리프레쉬 동작을 수행한다. 휘발성 메모리 장치의 메모리 셀이 표준에서 정의된 리프레쉬 주기보다 짧은 데이터 보유 시간(Retention Time)을 가지는 경우, 메모리 셀을 포함하는 로오 라인은 리던던시 셀(Redundancy Cell)의 로오 라인으로 교체되어야 한다.
한편, 메모리 셀의 사이즈가 감소됨에 따라, 리프레쉬 주기보다 짧은 데이터 보유 시간을 가지는 메모리 셀의 수가 증가하고, 이에 따라, 리던던시 셀의 수가 증가하게 된다.
따라서, 반도체 장치의 표준에 따른 리프레쉬 시간 간격을 유지하면서도 각각의 메모리 셀의 데이터 보유 특성에 적응적으로 리프레쉬 동작을 수행하여야 한다. 각각의 메모리 셀의 데이터 보유 특성에 적응적으로 리프레쉬 동작을 수행하는 경우 리던던시 셀의 로오 라인으로 교체되어야 하는 메모리 셀의 로오 라인 수를 감소킬 수 있게 된다.
본 발명의 실시예에서는 패일 방지 회로(600)에서 패일 어드레스 FADD에 대해 추가적인 리프레쉬 동작을 통해 패일 셀을 구제하는 것을 일 예로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니라, 패일 방지 회로(600)가 소프트 리페어(Soft repair) 방식을 통해 패일 셀을 구제할 수도 있다.
소프트 리페어 방식은 특정 로오 어드레스에 패일이 발생한 경우 이를 리던던트 워드라인으로 대체하는 동작을 수행할 수 있다. 이에 따라, 패일 방지 회로(600)가 셀에 저장된 데이터를 리던던트 워드라인에 저장하는 워드라인 카피 방식을 이용할 수 있다.
즉, 패일이 발생한 워드라인을 인에이블하여 센스앰프를 통해 데이터를 래치한 후, 리던던트 워드라인을 인에이블하여 센스앰프를 통해 리던던트 워드라인에 동일한 데이터가 쓰여지도록 하는 방식을 이용할 수 있다.
도 2는 도 1의 패일 방지 회로(600)에 관한 상세 구성도이다.
패일 방지 회로(600)는 패일 어드레스 저장부(610), 리프레쉬 어드레스 카운터(640), 선택부(650)를 포함한다. 여기서, 패일 어드레스 저장부(610)는 패일 어드레스 테이블(620), 리프레쉬 어드레스 생성부(630)를 포함한다.
패일 어드레스 저장부(610)는 플래그신호 FLAG의 활성화시 어드레스 래치부(500)로부터 인가되는 패일 어드레스 FADD를 패일 어드레스 테이블(620)에 저장한다. 패일 어드레스 FADD는 패일 어드레스 테이블(620)의 소정의 개수의 라인들에 순차적으로 저장될 수 있다. 여기서, 패일 어드레스 테이블(620)은 래치부로 이루어질 수 있다.
패일 어드레스 테이블(620)은 각 라인들의 어드레스를 나타내는 테이블 어드레스 필드와, 리프레쉬 동작이 필요한 패일 어드레스 FADD가 저장되는 리프레쉬 어드레스 필드를 포함할 수 있다.
리프레쉬 어드레스 필드는 패일 어드레스 FADD에 대응하는 리프레쉬 어드레스가 비트 정보로 저장될 수 있다. 그리고, 패일 어드레스 테이블(620)에 저장되는 리프레쉬 어드레스 R_ADD는 리프레쉬 어드레스 생성부(630)에 의해 순차적으로 출력될 수 있다.
예를 들어, 리프레쉬 어드레스 생성부(630)는 플래그신호 FLAG의 활성화시 카운터의 동작에 의해 패일 어드레스 테이블(620)에 저장된 패일 어드레스 FADD를 리프레쉬 어드레스 R_ADD로 순차적으로 출력할 수 있다. 즉, 리프레쉬 어드레스 생성부(630)는 패일 어드레스 테이블(620)의 각 라인에 저장된 패일 어드레스 FADD를 리프레쉬 동작을 수행하기 위한 리프레쉬 어드레스 R_ADD로 출력한다.
본 발명의 실시예에서는 패일 어드레스 테이블(620)가 래치부로 이루어진 것을 일 예로 설명하였다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니라, 패일 어드레스 테이블(620)은 레이저-프로그래머블 퓨즈 메모리, 안티-퓨즈 메모리, 전기적 프로그래머블 퓨즈 메모리 등과 같은 원-타임 프로그래머블 메모리로 구현되거나, MRAM(Magnetic Random Access Memory), RRAM(Resistance Random Access Memory), PRAM(Phase Change Random Access Memory), 플래시 메모리(Flash Memory) 등과 같은 비휘발성 메모리로 구현될 수도 있다.
그리고, 노말 동작의 경우 리프레쉬 어드레스 카운터(640)에 대응하여 리프레쉬 동작을 수행하게 된다. 리프레쉬 어드레스 카운터(640)는 리프레쉬 신호 REF를 카운팅하여 전체 메모리 셀 어레이를 순차적으로 리프레쉬 하기 위한 리프레쉬 어드레스 REF_ADD를 출력한다.
여기서, 리프레쉬 신호 REF는 호스트 장치로부터 주기적으로 인가되는 리프레쉬 커맨드에 응답하여 생성될 수 있다. 그리고, 리프레쉬 신호 REF는 반도체 장치의 노말 액세스 모드에서 메모리 컨트롤러로부터의 커맨드에 의하여 인가되는 오토 리프레쉬 신호일 수 있다. 또한, 리프레쉬 신호 REF는 반도체 장치에 포함된 빌트-인 타이머에 의해 생성될 수도 있다.
선택부(650)는 로오 액티브신호 RACT에 대응하여 패일 어드레스 저장부(610)로부터 인가되는 리프레쉬 어드레스 R_ADD 또는 리프레쉬 어드레스 카운터(640)로부터 인가되는 리프레쉬 어드레스 REF_ADD 중 어느 하나를 선택하여 로오 어드레스 RADD로 출력한다.
예를 들어, 선택부(650)는 로오 액티브신호 RACT가 제 1로직 레벨(예를 들어, 로직 하이 레벨)인 경우 리프레쉬 어드레스 카운터(640)로부터 인가되는 리프레쉬 어드레스 REF_ADD를 선택한다. 반면에, 선택부(650)는 로오 액티브신호 RACT가 제 2로직 레벨(예를 들어, 로직 로우 레벨)인 경우 패일 어드레스 저장부(610)로부터 인가되는 리프레쉬 어드레스 R_ADD를 선택한다.
여기서, 선택부(650)는 로오 액티브신호 RACT에 대응하여 리프레쉬 어드레스 R_ADD 또는 리프레쉬 어드레스 REF_ADD 중 어느 하나를 선택하는 멀티플렉서 또는 전송게이트 등을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등과 같은 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM)이거나, 리프레쉬 동작이 필요한 임의의 휘발성 메모리 장치일 수도 있다.
도 3은 본 발명의 실시예에 따른 반도체 장치를 포함하는 시스템에 관한 구성도이다.
위에서 설명한 반도체 장치는 메모리 디바이스, 프로세서, 컴퓨터 시스템의 디자인에서 특히 유용하게 사용될 수 있다. 예를 들어, 도 3의 시스템의 블록도에 서 참조번호 1000번으로 도시된 시스템은 메모리 장치로 도 1의 반도체 장치를 사용할 수 있다.
시스템(1000)은 한 개 또는 그 이상의 프로세서(1100) 또는 중앙 처리 장치 (CPU; Central Precossing Unit)을 포함할 수 있다. 프로세서(1100)(예를 들어, CPU)는 개별적으로 또는 다른 CPU와 조합하여 사용될 수 있다. 본 발명의 실시예에서는 프로세서(110)가 단 하나인 것으로 설명하였지만, 임의 수의 물리적 또는 논리적 CPU를 가진 시스템이 구현될 수도 있다.
칩셋(1150)은 프로세서(1100)에 연결되어 동작 될 수 있다. 칩셋(1150)은 프로세서(1100)와 시스템(1000)의 다른 구성요소들과의 신호를 전송하기 위한 통신 경로이다. 시스템(1000)의 다른 구성요소들은 메모리 컨트롤러(1200), 입/출력(I/O) 버스(1250)와, 디스크 구동 제어기(1300)를 포함한다.
시스템(1000)의 구성에 있어서 적어도 하나 이상의 서로 다른 신호들을 칩 셋(1150)을 통해 전달된다.
그리고, 메모리 컨트롤러(1200)는 칩셋(1150)에 연결되어 동작 될 수 있다. 메모리 컨트롤러(1200)는 도 1, 2에서 언급된 적어도 하나 이상의 장치, 또는 반도체 장치를 포함할 수 있다.
메모리 컨트롤러(1200)는 칩셋(1150)을 통하여, 프로세서(1100)로부터 공급되는 요구신호를 수신할 수 있다. 여기서, 메모리 컨트롤러(1200)은 칩셋(1150) 내부에 구비될 수도 있다.
메모리 컨트롤러(1200)은 하나 이상의 메모리 장치(1350)에 연결되어 동작될 수 있다. 본 발명의 실시예에서, 메모리 장치(1350)은 도 1, 2에서 언급된 적어도 하나 이상의 반도체 장치를 포함할 수 있다. 그리고, 메모리 장치(1350)은 복수의 메모리 셀을 정의하기 위한 복수 개의 워드 라인과 복수의 비트 라인을 포함할 수 있다.
또한, 칩셋(1150)은 입출력 버스(1250)에 연결된다. 입출력 버스(1250)는 칩셋(1150)에서 입출력 장치(1410, 1420, 1430)로 신호를 전달하기 위한 통신 경로의 역할을 할 수 있다. 여기서, 입출력 장치(1410, 1420, 1430)은 마우스(1410), 비디오 디스플레이(1420) 또는 키보드(1430)를 포함할 수 있다.
입출력 버스(1250)는 입출력 장치(1410, 1420, 1430)와 통신하기 위해 수많은 커뮤니케이션 프로토콜 중 임의의 하나의 프로토콜을 사용할 수 있다. 또한, 입출력 버스(1250)는 칩셋(1150) 내부에 포함될 수도 있다.
디스크 구동 제어기(1300)은 내부 디스크 드라이버(1450)에 연결되어 동작 될 수 있다. 디스크 구동 제어기(1300)는 칩셋(1150)과 하나 이상의 내부 디스크 드라이버(1450) 간의 통신 연결 통로의 역할을 할 수 있다. 내부 디스크 드라이버(1450)는 양측 간의 지시 및 데이터를 저장함으로써 외부 데이터 저장 장치의 디스커넥션을 용이하게 할 수 있다.
디스크 구동 제어기(1300)과 내부 디스크 드라이버(1450)는 서로 또는 칩셋(1150)과 통신 프로토콜을 사용하여 통신한다.
도 3에서 언급된 시스템은 도 1, 2에 도시된 반도체 장치를 포함하는 시시템을 일 예로 설명하였다. 하지만, 본 발명의 실시예는 하나의 예시일 뿐, 휴대 전화기나 디지털 카메라에 한정되지 않고 다른 구성요소로도 대체가 가능하다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 데이터가 저장되는 메모리 영역과, 패리티 데이터가 저장되는 에러 정정 코드 영역을 포함하는 뱅크;
    상기 데이터와 상기 패리티 데이터에 대응하여 패일 셀의 에러를 정정하고, 패일 데이터 발생시 활성화되는 플래그신호와 상기 뱅크에서 액티브되는 어드레스를 출력하는 에러 정정 코드 연산부;
    상기 에러 정정 코드 연산부로부터 인가되는 상기 어드레스를 저장하고, 상기 플래그신호에 대응하여 패일 어드레스를 출력하는 어드레스 래치부; 및
    상기 플래그신호와 상기 패일 어드레스에 대응하여 상기 패일 데이터를 구제하기 위한 동작을 수행하는 패일 방지 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서, 상기 에러 정정 코드 연산부는
    1 비트 패일의 발생시 에러를 보정하는 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서, 상기 에러 정정 코드 연산부는
    상기 패일 데이터의 발생을 감지하여 상기 플래그신호를 활성화시키는 플래그 생성부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 1항에 있어서, 상기 어드레스 래치부는
    상기 뱅크당 하나씩 구비되는 것을 특징으로 하는 반도체 장치.
  5. 제 1항에 있어서, 상기 어드레스는
    로오 어드레스인 것을 특징으로 하는 반도체 장치.
  6. 제 1항에 있어서, 상기 어드레스 래치부는
    액티브 명령에 동기되어 상기 어드레스를 순차적으로 저장하는 것을 특징으로 하는 반도체 장치.
  7. 제 1항에 있어서, 상기 어드레스 래치부는
    프리차지 동작이 이루어지기 이전까지 상기 어드레스를 래치하는 것을 특징으로 하는 반도체 장치.
  8. 제 1항에 있어서, 상기 어드레스 래치부는
    상기 뱅크의 로오 라인에 로오 어드레스가 인가되고, 컬럼 라인에 컬럼 어드레스가 인가되기 이전까지 상기 어드레스를 래치하는 것을 특징으로 하는 반도체 장치.
  9. 제 1항에 있어서, 상기 패일 방지 회로는
    상기 패일 어드레스에 대하여 리프레쉬 동작을 수행하도록 제어하는 것을 특징으로 하는 반도체 장치.
  10. 제 1항에 있어서, 상기 패일 방지 회로는
    상기 플래그신호의 활성화시 상기 패일 어드레스에 대응하여 상기 패일 셀을 리프레쉬하기 위한 로오 어드레스를 상기 뱅크에 출력하는 것을 특징으로 하는 반도체 장치.
  11. 제 1항에 있어서, 상기 패일 방지 회로는
    상기 뱅크에서 패일 셀의 데이터를 래치하고, 리던던트 워드라인을 인에이블 하여 리던던트 셀에 동일한 데이터가 쓰여지도록 소프트 리페어 동작을 제어하는 것을 특징으로 하는 반도체 장치.
  12. 제 1항에 있어서, 상기 패일 방지 회로는
    상기 플래그신호의 활성화시 상기 패일 어드레스에 대응하여 제 1리프레쉬 어드레스를 출력하고, 노말 동작시 리프레쉬 신호에 대응하여 제 2리프레쉬 어드레스를 출력하는 것을 특징으로 하는 반도체 장치.
  13. 제 1항에 있어서, 상기 패일 방지 회로는
    노말 동작시 리프레쉬 신호를 카운팅하여 제 1리프레쉬 어드레스를 출력하는 리프레쉬 어드레스 카운터;
    상기 플래그 신호의 활성화시 상기 패일 어드레스를 저장하고, 상기 패일 어드레스에 대응하는 제 2리프레쉬 어드레스를 출력하는 패일 어드레스 저장부; 및
    로오 액티브신호에 대응하여 상기 제 1리프레쉬 어드레스 또는 상기 제 2리프레쉬 어드레스를 선택하는 선택부를 포함하는 것을 특징으로 하는 반도체 장치.
  14. 제 13항에 있어서, 상기 패일 어드레스 저장부는
    상기 패일 어드레스를 순차적으로 저장하는 것을 특징으로 하는 반도체 장치.
  15. 제 13항에 있어서, 상기 패일 어드레스 저장부는
    상기 패일 어드레스를 저장하는 패일 어드레스 테이블; 및
    상기 패일 어드레스에 대응하여 상기 제 2리프레쉬 어드레스를 출력하는 리프레쉬 어드레스 생성부를 포함하는 것을 특징으로 하는 반도체 장치.
  16. 제 15항에 있어서, 상기 리프레쉬 어드레스 생성부는
    상기 제 2리프레쉬 어드레스를 순차적으로 출력하는 카운터를 포함하는 것을 특징으로 하는 반도체 장치.
  17. 제 13항에 있어서, 상기 리프레쉬 신호는
    외부의 호스트 장치로부터 주기적으로 인가되는 리프레쉬 커맨드에 응답하여 생성되는 신호인 것을 특징으로 하는 반도체 장치.
  18. 제 13항에 있어서, 상기 리프레쉬 신호는
    외부의 메모리 컨트롤러로부터의 커맨드에 의하여 인가되는 오토 리프레쉬 신호인 것을 특징으로 하는 반도체 장치.
  19. 제 13항에 있어서, 상기 리프레쉬 신호는
    반도체 장치에 포함된 빌트-인 타이머에 의해 생성되는 신호인 것을 특징으로 하는 반도체 장치.
  20. 제 13항에 있어서, 상기 선택부는
    상기 로오 액티브 신호가 제 1로직 레벨인 경우 상기 제 1리프레쉬 어드레스를 선택하여 로오 어드레스로 출력하고,
    상기 로오 액티브신호가 제 2로직 레벨인 경우 상기 제 2리프레쉬 어드레스를 선택하여 상기 로오 어드레스로 출력하는 것을 특징으로 하는 반도체 장치.
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