KR102553704B1 - 에러 타입에 기초하는 ecc의 동적 적용 - Google Patents

에러 타입에 기초하는 ecc의 동적 적용 Download PDF

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Abstract

메모리 서브시스템에서의 에러 정정은 에러가 일시적 에러인지 영구적 에러인지를 결정하는 것, 및 에러 타입에 기초하여 ECC(error checking and correction) 접근방식을 조절하는 것을 포함한다. 에러의 타입은 빌트 인 셀프 테스트(built in self-test)에 의해 결정될 수 있다. 에러가 지속적 에러이면, 메모리 제어기는 ECC 정정 알고리즘을 적용하기 전에 식별된 에러 위치에 대한 소거를 정정하는 것을 포함하는, 소거 모드에서 수행할 수 있다. 그렇지 않고, 에러가 일시적이면, 메모리 제어기는 ECC 정정 알고리즘을 적용하는 것에 의해 표준 풀 ECC 정정을 수행할 수 있다.

Description

에러 타입에 기초하는 ECC의 동적 적용
기술분야
본 발명의 실시예들은 일반적으로 메모리 서브시스템에서의 에러 검출에 관련되며, 보다 구체적으로는 에러 타입에 기초하는 ECC(error checking and correction)의 적용을 동적으로 선택하는 것에 관련된다.
저작권 통지/승인
본 특허 문헌의 개시내용의 부분들은 저작권 보호를 받는 자료를 포함할 수 있다. 저작권 소유자는 누구든지 본 특허 문헌 또는 특허 개시내용을 특허 및 상표청 특허 파일 또는 기록들에 나타나는 대로 재생산하는 것에는 이의가 없지만, 다른 경우라면 무엇이든 간에 모든 저작권 권리를 보유한다. 저작권 통지는 아래에 설명되는 바와 같은 모든 데이터에, 그리고 본 명세서에 첨부하는 도면들에서, 뿐만 아니라 아래에 설명되는 바와 같은 소프트웨어에 적용된다: Copyright ⓒ 2015, Intel Corporation, All Rights Reserved.
메모리 리소스들은 서버들, 데스크톱 또는 랩톱 컴퓨터들, 모바일 디바이스들, 소비자 및 기업 전자기기들에 대한 현재 컴퓨팅 플랫폼들에서 광범위하게 사용된다. 메모리 서브시스템들에서 증가하는 메모리의 양들 및 메모리 디바이스들 자체의 증가된 밀도는 메모리들에서 증가되는 에러들의 수에 기여한다. 증가하는 메모리 에러들에 대처하기 위한 하나의 기술은 ECC(error checking and correction)를 채택하는 것이다. 통상적으로 메모리 제어기는 에러 검출 및 정정을 수행하지만, 온-다이(on-die) ECC 기술들도 마찬가지로 출현하고 있다. ECC는 현대의 메모리 서브시스템에서 RAS(reliability, accessibility, and serviceability) 기대치들을 충족시키기 위한 기본 툴이 되었다.
통상의 메모리 아키텍처들은 x4, x8, 또는 x16 인터페이스들을 포함하며, 여기서 'x4'는 4 비트 폭 인터페이스가 있는 디바이스를 지칭하고, 'x8'은 8 비트 폭 인터페이스가 있는 디바이스를 지칭하며, 'x16'은 16 비트 폭 인터페이스가 있는 디바이스를 지칭한다. ECC의 구현들은 에러 검출 및 정정을 수행하기 위해 여분의 비트들 또는 대역폭을 요구한다. ECC를 구현하기 위해 요구되는 ECC 비트들의 설계 및 수는 주로 메모리 아키텍처에 의해 좌우된다. 예를 들어, 많은 통상적인 ECC 구현들은 SDDC(single device data correction) 또는 유사한 구현들을 지원한다. DRAM(dynamic random access memory) DIMM(dual inline memory module)에서의 ECC를 위한 비트들의 수는 각각의 DRAM 디바이스가 캐시라인에 4 바이트들을 부여하는 x4의 SDDC에 적절하다(예를 들어, 총 4 바이트들 또는 4B에 대해 8 사이클 버스트의 각각의 사이클마다 4 비트들을 제공하는 4 비트 폭 인터페이스). 그러나, 디바이스 장애에 의해 영향을 받는 캐시라인 당 비트들의 수는 x8 디바이스들에 대해 더 크다(8 사이클 버스트에 대해 사이클 당 8B, 또는 8 비트). 결과적으로, x8 메모리 디바이스들에 대한 ECC는 락스텝(lockstep) 또는 이와 유사한 메커니즘을 통상적으로 요구하며, 관련된 대역폭 및 전력 손실을 갖는다. 락스텝은 메모리의 2개 영역들 사이의 파트너십을 지칭하며 여기서 ECC 정보는 이러한 파트너십이 이러한 2개 영역들에 걸쳐 에러 정정을 분산시키도록 공유된다.
그러나, 특정 시스템들에서는 추가적인 대역폭 및/또는 전력 요건들이 비현실적일 수 있다. 특정 시스템 구현들은 x8 디바이스들에 필요한 로직을 구현함에 있어서 상당한 성능 및/또는 비용 손실들을 겪을 수 있다. 더 큰 인터페이스들에는 더 많은 ECC 비트들이 요구되며, 더 많은 ECC 비트들을 사용하는 것과 관련된 관련 성능 비용이 존재한다는 점이 이해될 것이다.
이하의 설명은 본 발명의 실시예들의 구현들의 예로서 주어지는 도시들을 갖는 도면들의 논의를 포함한다. 이러한 도면들은 제한으로서가 아니라 예로서 이해되어야 한다. 본 명세서에서 사용되는 바와 같이, 하나 이상의 "실시예들(embodiments)"에 대한 참조들은 본 발명의 적어도 하나의 구현에 포함되는 특정 특징, 구조, 및/또는 특성을 설명하는 것으로서 이해되어야 한다. 따라서, 본 명세서에 나타나는 "일 실시예에서(in one embodiment)" 또는 "대안적인 실시예에서(in an alternate embodiment)"와 같은 구문들은 본 발명의 다양한 실시예들 및 구현들을 설명하며, 모두가 반드시 동일한 실시예를 지칭하는 것은 아니다. 그러나, 이들이 또한 반드시 상호 배타적인 것은 아니다.
도 1a는 메모리 서브시스템이 에러 타입을 ECC의 적용에서의 인자로서 식별하는 시스템의 실시예의 블록도이다.
도 1b는 인-패키지(in-package) 메모리 서브시스템이 에러 타입을 ECC의 적용에서의 인자로서 식별하는 시스템의 실시예의 블록도이다.
도 2는 에러 타입에 기초하는 ECC를 동적으로 수행할 수 있는 메모리 서브시스템에서의 ECC 로직의 실시예의 블록도이다.
도 3은 에러 타입에 기초하는 ECC를 동적으로 수행하는 프로세스의 실시예의 흐름도이다.
도 4는 에러 타입에 기초하는 동적 ECC가 구현될 수 있는 컴퓨팅 시스템의 실시예의 블록도이다.
도 5는 에러 타입에 기초하는 동적 ECC가 구현될 수 있는 모바일 디바이스의 실시예의 블록도이다.
이하 설명되는 실시예들의 일부 또는 전부를 도시할 수 있는 도면들의 설명을 포함할 뿐만 아니라, 본 명세서에 제시되는 창의적 개념들의 다른 잠재적인 실시예들 또는 구현들을 논의하는, 특정 상세사항들 및 구현들의 설명들이 뒤따른다.
본 명세서에 설명되는 바와 같이, 메모리 서브시스템에서의 에러 정정은 에러가 일시적인 에러인지 또는 지속적인 에러인지를 결정하고, 에러 타입에 기초하는 ECC(error checking and correction)에 대한 접근방식을 조절하는 것을 포함한다. 에러의 타입은 빌트 인 셀프 테스트(built in self-test)에 의해 결정될 수 있다. 에러 타입을 식별하는 것은 에러 위치를 구체적으로 식별할 수 있으며, 이는 ECC를 수행하는데 요구되는 비트들의 수를 감소시키는데 위치 정보를 이용하는 ECC 기술들의 사용을 허용할 수 있다. 예를 들어, 에러가 지속적 에러이면, 메모리 제어기는 소거 모드에서 ECC를 수행할 수 있으며, SDDC(single device data correction)와 같은 ECC 정정 알고리즘을 적용하기 전에 식별된 에러 위치에 대한 소거를 정정하는 것을 포함한다. 그렇지 않고, 에러가 일시적이면, 메모리 제어기는 ECC 정정 알고리즘을 적용하는 것에 의해 표준 풀 ECC 정정을 수행할 수 있다. 에러 타입에 기초하는 동적 ECC를 적용하는 것에 의해, 시스템은 동일한 ECC 비트들에 기초하여 표준 풀 ECC 정정 및 소거 정정 양자 모두를 수행할 수 있다.
일시적인 에러들 또는 소프트 에러들은 우주 방사선 또는 비트들에 랜덤하게 영향을 미치는 일부 다른 기형의 또는 환경의 조건에 의해 초래되는 것들이라는 점이 이해될 것이다. 이러한 에러들은 통상적으로 싱글 비트 또는 열로 제한된다. 이러한 에러들은 한 번의 판독 동안 발생할 수 있으며 후속 판독에서는 발생하지 않을 수 있다. 대조적으로, 지속적 에러들 또는 하드 에러들 또는 하드 장애들은 디바이스 결함에 의해 초래되는 것들이다. 이러한 영구 에러들은 싱글 비트 또는 열로 제한될 수 있지만 이러한 장애들은 (예를 들어, DRAM(dynamic random access memory) 디바이스와 같은) 디바이스에서 모든 비트들에 또한 영향을 줄 수 있다. 그러나, 많은 지속적인 장애들은 시스템이 장애에 대처하기 위해 ECC 정정 경로에서 소거를 셋업하는 소거 ECC에 의해 대처될 수 있다.
따라서, 본 명세서에 설명되는 바와 같이, ECC 경로는 2개의 별도의 모드들: 표준 ECC가 실패 디바이스 및 그 디바이스 내의 실패 비트를 식별하도록 구현되는 풀 정정 모드; 및 디바이스의 아이덴티티가 주어지면, 소거 모드 ECC가 장치에서의 실패 비트들을 정정하는 소거 모드를 포함할 수 있다. DIMM(dual inline memory module) ECC 기술들에 대한 통상적인 ECC 경로들은 항상 풀 정정 모드에서 동작한다. 에러 타입을 식별하는 것에 의해, 메모리 제어기는 에러 타입에 기초하여 풀 정정 모드와 소거 모드 사이에서 ECC를 전환할 수 있다. 일 실시예에서, 동일한 ECC 비트들은 양쪽 모드들에서 동작하지만, 2개의 상이한 모드들은 상이한 정정 로직을 사용한다. 블록들의 위치가 결정되기 때문에 블록 정정 ECC는 풀 정정 모드에서 'b'의 블록 사이즈를 정정할 수 있고, 소거 모드에서 '2b'의 블록 사이즈를 정정할 수 있다는 점이 이해될 것이다.
ECC 경로는 에러 타입을 결정하는 메커니즘을 포함한다. 일 실시예에서, 에러 타입 결정은 ECC 정정 경로에서의 BIST(built in self-test) 동작이며, 이는 에러 타입 및 에러 위치의 식별을 허용한다. 에러 위치를 파악하는 것에 의해, 메모리 제어기는 상이한 장애들(소프트 또는 하드)의 타겟화된 수정을 수행하고, 통상적으로 요구되는 비트들의 수의 절반으로 싱글 디바이스 레벨 수정 RAS(reliability, addressability, and serviceability)를 달성할 수 있다. 따라서, 예를 들어, SDDC의 구현은 레거시 SDDC에 대해 요구되는 ECC 비트들의 절반으로 동일 레벨의 RAS를 달성할 수 있다. 일 실시예에서, 이러한 ECC는 IPM(in package memory) 아키텍처들이 있는 서버들에서 및/또는 모바일 디바이스들에서 구현되며, 이들 양자 모두는 이용 가능한 ECC 비트들의 수에 대한 제약들을 갖는다. 추가적으로, 이러한 ECC는 락스텝이 있는 대안적인 x8 DIMM SDDC로서 구현될 수 있으며, 그 이유는 더 적은 ECC 비트들을 사용하는 능력이 락스텝에 대한 필요성을 감소시킬 수 있기 때문이다.
메모리 디바이스들에 대한 지칭은 상이한 메모리 타입들에 적용될 수 있다. 메모리 디바이스들은 휘발성 메모리 기술들을 일반적으로 지칭한다. 휘발성 메모리는 디바이스에 대해 전력이 중단되면 그것의 상태(및 따라서 그 상에 저장되는 데이터)가 불확정적인 메모리이다. 비휘발성 메모리는 디바이스에 대해 전력이 중단되더라도 그것의 상태가 확정적인 메모리를 지칭한다. 동적 휘발성 메모리는 상태를 유지하기 위해 디바이스에 저장된 데이터를 리프레시할 것을 요구한다. 동적 휘발성 메모리의 일 예는 DRAM(dynamic random access memory), 또는 SDRAM(synchronous DRAM)과 같은 일부 변종을 포함한다. 본 명세서에 설명되는 바와 같은 메모리 서브시스템은, DDR3(dual data rate version 3, original release by JEDEC(Joint Electronic Device Engineering Council) on June 27, 2007, currently on release 21), DDR4(DDR version 4, initial specification published in September 2012 by JEDEC), LPDDR3(low power DDR version 3, JESD209-3B, Aug 2013 by JEDEC), LPDDR4(LOW POWER DOUBLE DATA RATE (LPDDR) version 4, JESD209-4, originally published by JEDEC in August 2014), WI02(Wide I/O 2 (Widel02), JESD229-2, originally published by JEDEC in August 2014), HBM(HIGH BANDWIDTH MEMORY DRAM, JESD235, originally published by JEDEC in October 2013), DDR5(DDR version 5, currently in discussion by JEDEC), LPDDR5(currently in discussion by JEDEC), WI03(Wide I/O 3, currently in discussion by JEDEC), HBM2 (HBM version 2), currently in discussion by JEDEC), 및/또는 다른 것들과 같은 다수의 메모리 기술들, 및 이러한 사양들의 파생물들 또는 확장물들에 기초하는 기술들과 호환가능할 수 있다.
도 1a는 메모리 서브시스템이 에러 타입을 ECC의 적용에서의 인자로서 식별하는 시스템의 실시예의 블록도이다. 시스템(102)은 메모리 서브시스템의 컴포넌트들을 나타낸다. 시스템(102)은 메모리 서브시스템에서 ECC를 적용하는 임의의 타입의 컴퓨팅 디바이스 또는 전자 회로에 포함될 수 있다. 프로세서(110)는 메모리(130)에 저장되는 또는 메모리(130)에 저장할 데이터에 기초하여 동작들을 실행하는 임의의 타입의 처리 로직 또는 컴포넌트를 나타낸다. 프로세서(130)는 호스트 프로세서, CPU(central processing unit), 마이크로제어기 또는 마이크로프로세서, 그래픽 프로세서, 주변기기 프로세서, 애플리케이션 특정 프로세서, 또는 다른 프로세서일 수 있거나 이들을 포함할 수 있다.
프로세서(130)는 싱글 코어 또는 멀티코어 회로일 수 있거나 이들을 포함할 수 있다.
메모리 제어기(120)는 메모리(130)와 인터페이스하고 메모리(130)의 어레이(134)에 저장된 데이터에 대한 액세스를 관리하는 로직을 나타낸다. 일 실시예에서, 메모리(130)는 휘발성 메모리 리소스들을 포함한다. 어레이(134)는 데이터가 저장되는 메모리 리소스들(예를 들어, 캐시라인들, 페이지들)의 행들을 나타낸다. 일 실시예에서, 메모리 제어기(120)는 프로세서(110)의 하드웨어 내에 집적된다. 일 실시예에서, 메모리 제어기(120)는 프로세서(110)와 별도인 독립형 하드웨어이다. 메모리 제어기(120)는 프로세서(110)를 포함하는 기판 상의 별도의 회로일 수 있다. 메모리 제어기(120)는 별도의 다이 또는 프로세서 다이와 함께 공통 기판 상에 집적되는 칩(예를 들어, SoC(system on a chip))일 수 있다. 일 실시예에서, 메모리(130)의 적어도 일부는 프로세서(110) 및/또는 메모리 제어기(120)와 함께 SoC 상에 포함될 수 있다.
프로세서(110)는 시스템(102)의 정황 내에서 메모리(130)로부터 데이터에 대한 요청들을 생성하고, 이러한 요청들에 응답하여 메모리(130)로부터 반환되는 데이터를 소비하는 것으로 일반적으로 이해된다. 일 실시예에서, 프로세서(110) 및 메모리 제어기(120)는 메모리(130)가 데이터를 저장하고 반환하는 "호스트(host)"로 함께 고려될 수 있다. 일 실시예에서, 메모리(130)는 휘발성 메모리 리소스들만 포함한다. 일 실시예에서, 메모리(130)는 비휘발성 메모리 리소스들을 포함한다. 일 실시예에서, 메모리(130)는 x8 디바이스들에서 ECC를 지원하는 DIMM 아키텍처에서의 DDR4 DRAM들을 포함한다. 일 실시예에서, 메모리(130)는 x4 디바이스들을 포함한다.
일 실시예에서, 시스템(102)은 다수의 메모리 리소스들(130)을 포함한다. 메모리(130)는 ECC의 사용으로 메모리 제어기(120)를 통해 액세스를 지원하는 임의의 타입의 아키텍처로 시스템(102)에서 구현될 수 있다. 메모리(130)는, 예를 들어, 별도의 채널들, DIMM들(dual inline memory modules), 랭크들, DRAM들, 뱅크들, 페이지들, 행들이 있는 상이한 레벨들의 메모리로서 관리될 수 있다. 각각의 별도의 메모리 레벨 및 리소스는 개별적으로 어드레스 지정이 가능할 수 있다. 메모리 제어기(120)는 I/O(input/output)(122)를 포함하며, 이는 메모리(130)의 대응 I/O(132)와 인터커넥트하는 하드웨어 리소스들을 포함한다. I/O(122, 132)는 드라이버들, ODT(on die termination), 핀들, 커넥터들, 트레이스들, 패드들, 배선들, 및/또는 다른 하드웨어를 포함할 수 있다. I/O(122 및 132)는 메모리 제어기(120)가 액세스 명령들 및 어드레스 정보를 전송하는 C/A(command/address) 버스, 및 메모리 제어기(120)와 메모리(130)가 데이터를 교환하게 하는 데이터 버스와 같이, 신호 라인들 중 하나 이상의 버스들에서 통상적으로 조직화된다. 데이터는 판독 명령으로 상이한 메모리 리소스들로부터 판독되거나 또는 기입 명령으로 메모리 리소스들에 기입된다. I/O(122) 및 I/O(132)는 x4, x8, 또는 x16 인터페이스들인 데이터 인터페이스들을 포함할 수 있다.
일 실시예에서, 메모리 제어기는 시스템(102)의 메모리 액세스들에서의 에러 점검 및 정정을 관리하는 ECC 관리기(124)를 포함한다. 일 실시예에서, 메모리(130)는 도시되지 않은 내부 ECC를 포함할 수 있다. ECC 관리기(124)는 다수의 병렬 메모리 리소스들에 걸쳐 에러들을 분산시킬 수 있다. 다수의 리소스들에 걸쳐 에러들을 분산시키는 것에 의해, 메모리 제어기(120)는 메모리(130)에서의 하나 이상의 장애들의 경우에도 데이터를 복구할 수 있다. 메모리 제어기(120)의 ECC 관리기(124)는 에러 검출 로직 및 에러 정정 로직일 수 있거나 이들을 포함할 수 있다는 점이 이해될 것이다. 에러 검출 로직은 판독 데이터에서의 에러들을 검출하는 로직을 지칭한다. 에러 정정 로직은 판독 데이터에서의 에러들을 정정하는 로직을 지칭한다. 일 실시예에서, ECC 관리기(124)는 ECC를 적용하여 RAS의 싱글 블록 레벨 정정을 달성한다. 일 실시예에서, ECC 관리기(124)는 ECC를 적용하여 SDDC를 달성한다.
일 실시예에서, ECC 관리기(124)는 2개의 별도의 ECC 경로들을 포함하거나 관리하며, 별도의 정정 로직은 사용된 경로에 의존한다. 하나의 경로는 풀 정정 모드에서의 표준 ECC를 제공한다. 풀 정정 모드 ECC는 에러의 어드레스 또는 디바이스를 알지 못하고, 따라서 이들이 랜덤 에러들인 것처럼 정정한다. 하나의 경로는 소거 모드 ECC를 제공한다. 일 실시예에서, 메모리 제어기(120)는 빌트 인 셀프 테스트(built in self-test) 실행하도록, 또는 에러 타입을 결정하는 다른 로직을 실행하도록 메모리(130)를 트리거하거나 또는 그렇치 않으면 메모리로 하여금 이러한 것들을 실행하게 하는 BIST(built in self-test) 로직(126)을 포함한다. 일 실시예에서, 메모리 제어기(120)는 BIST(126)에 추가하여 또는 이에 대한 대안으로 에러 타입 및 위치를 검출하는데 사용될 수 있는 테스트 로직을 포함한다. BIST(126)는 메모리 제어기가 BIST 테스트를 제어할 수 있게 한다. 메모리 제어기(120)는 판독 액세스 요청에 응답하여 판독되는 데이터에 에러가 존재하는 것으로 결정하는 것에 응답하여 에러의 타입의 결정을 트리거할 수 있다.
일 실시예에서, BIST(126)는 실패 어드레스에 대한 루프 기입과 같은 간단한 셀프 테스트를 수행한다. 일 실시예에서, BIST(126)는 싱글 어드레스 루프 테스트일 수 있다. 일 실시예에서, 셀프 테스트는 간단한 테스트 패턴을 포함할 수 있으며, 이는 싱글 패턴 테스트일 수 있다. 일 실시예에서, 싱글 패턴은 판독될 것으로 예상되는 비트 패턴의 반전이며, 이는 에러 검출을 트리거한 비트 패턴의 반전이다. 일 실시예에서, 루프 백 기입 테스트는 어떤 디바이스가 에러를 경험하고 있는지 식별할 수 있다. 일 실시예에서, 하나의 기입 명령 및 하나의 판독 명령(기입된 데이터를 판독함)은 에러 타입 검출을 성공적으로 구현할 수 있다. 일 실시예에서, 시스템(102)은 디바이스의 절반으로부터 데이터를 정정하기에 충분한 ECC 비트들을 포함한다. 따라서, BIST(126)의 일 실시예는 어떤 디바이스가 에러를 갖는지를 식별할 수 있고, 검출된 디바이스에 대한 소거 정정의 구현을 허용한다. 통상적으로, 이러한 구현에서의 ECC는 원하는 RAS를 획득하기 위해 락스텝 동작을 포함할 수 있다.
도 1b는 인-패키지(in-package) 메모리 서브시스템이 에러 타입을 ECC의 적용에서의 인자로서 식별하는 시스템의 실시예의 블록도이다.
시스템(104)은 도 1a의 시스템(102)의 실시예의 일 예일 수 있다. 시스템(104)은 프로세서(110), 메모리 제어기(120), I/O(122), ECC 관리기(124), I/O(132), BIST(126), 및 어레이(134)와 같은 시스템(102)의 공통 식별자들로 라벨링되는 컴포넌트들을 도시한다. 시스템(102)에서 유사하게 라벨링되는 컴포넌트들의 설명들이 이러한 컴포넌트들에 마찬가지로 동등하게 적용될 수 있다.
시스템(104)은 메모리 디바이스(들)를 IPM(in package memory)(140)으로서 구체적으로 도시한다. IPM은 온-패키지 메모리로서 또한 지칭될 수 있고, 프로세서와 동일한 다이 내에 집적되는 것보다는 오히려, 싱글 또는 멀티코어 프로세서와 함께 공통 기판 또는 패키지 상에 집적되는 메모리 리소스들을 지칭한다. 일 실시예예에서, IPM(140)은 시스템(102)의 메모리(130)와 등가인 기능성이다. IPM(140)은 메모리 제어기(120) 및 프로세서(110)와 공통 SoC 패키지 상에 집적되는 메모리 디바이스에 구체적인 설계 또는 아키텍처 변경들을 포함할 수 있다. 일 실시예에서, IPM(140)은 프로세서(110)와 공통 기판 상의 회로로서 구현된다. SoC 패키지 내의 메모리의 구현은, 락스텝의 적용을 또한 방지하면서, IPM에서의 x4 디바이스들의 사용을 방지할 수 있다는 점이 이해될 것이다. 따라서, 통상적인 DIMM SDDC 해결책들은 IPM(140)으로 시스템(104)에서 구현하기에 비현실적이거나 불가능할 수 있다는 점이 이해될 것이다. 그러나, 메모리 제어기(120)가 에러 타입 검출에 기초하는 ECC의 선택적 적용으로 ECC 관리기(124)를 통해 ECC를 구현할 때, 시스템(104)은 IPM(140)에 SDDC를 적용할 수 있다. IPM(140)으로서 구체적으로 도시되지만, 일 실시예에서, 시스템(104)은 락스텝이 불가능하거나 비현실적 인 구현에서 메모리를 포함할 수 있다.
도 2는 에러 타입에 기초하는 ECC를 동적으로 수행할 수 있는 메모리 서브시스템에서의 ECC 로직의 실시예의 블록도이다. 시스템(200)은 도 1a의 시스템(102) 및/또는 도 1b의 시스템(104)에 따른 메모리 서브시스템의 일 예일 수 있다. 메모리 제어기(210)는 메모리 디바이스(220)에 대한 액세스를 관리하는 제어기 또는 동등하거나 또는 대안적인 회로 또는 컴포넌트를 나타낸다. 메모리 제어기(210)는 메모리 디바이스(220)로부터 판독되는 데이터 상에 ECC를 수행한다.
메모리 디바이스(220)는 메모리 리소스들(222)의 다수의 행들을 포함하며, 이들은 메모리 디바이스(220) 내에 개별적으로 어드레스 지정가능한 위치들을 나타낸다. 행들(222)은 개별 캐시라인들 또는 캐시라인들의 워드들 또는 페이지들일 수 있다(예를 들어, 다수의 캐시라인들을 포함하는 하나의 프리페치 엘리먼트). 메모리 디바이스(220)는 액세스 로직(224)을 포함하며, 이는 행들(222)을 액세스하라는 액세스 명령들을 실행하는 메모리 디바이스 내의 로직을 나타낸다. 액세스 로직(224)은 메모리 제어기(210)의 BIST 로직(218)에 의해 제어되는 BIST 테스트에 응답하여 하나 이상의 행들(222)에 테스트 기입을 수행하는 메모리 디바이스(220) 내의 로직을 또한 나타낼 수 있다. 예를 들어, 메모리 디바이스(220)는 메모리 콘텐츠를 여분의 위치로 복사하고, 메모리 콘텐츠를 여분의 위치에서 다시 복사하기 전에 그 위치 상에 기입 및 판독 루프백 테스트를 수행할 수 있다.
일 실시예에서, BIST 로직(218)은 싱글 테스트 패턴으로 테스트를 수행한다. 일 실시예에서, BIST 로직(218)은 에러 점검시 논-제로(non-zero) 신드롬을 초래한 패턴(예를 들어, 캐시라인 데이터)의 반전인 패턴을 적용한다. 일 실시예에서, BIST 로직(218)은 에러 검출에서 식별되는 캐시라인 어드레스에 기입 캐시라인을 수행한다. BIST 로직(218)은 다음으로 캐시라인 데이터를 다시 판독할 수 있다. 캐시라인 어드레싱은 다수의 메모리 디바이스들(220) 사이에 공유될 수 있으며, 이들 각각은 판독 데이터의 특정 수의 비트들을 전체 캐시라인(예를 들어, 각각 8 비트를 제공하는 8개의 디바이스들) 판독에 부여한다. BIST 로직(218)은 어느 비트들이 실패하였는지 구체적으로 결정하고, 잠재적으로는 구체적인 디바이스 실패를 식별하기 위해, 알려진 기입된 데이터를 판독된 데이터와 비교할 수 있다.
ECC에서 BIST 로직의 구현을 테스트하는 것은 행 장애들, 열 장애, 타일/매트 장에들(예를 들어, 실패하는 디바이스들의 연속적인 블록과 같은 메모리 서브시스템에서의 장애들의 패턴들)를 식별하고 어드레스 지정하는 능력을 제공하였고, 0/1 장애들로 고착되는(with stuck-at-0/1 failures) 100 % 테스트 성공을 보여주었다. 일 실시예에서, BIST 로직(218)은 "고착(stuck-at)" 비트들의 위치를 식별한다. 테스팅은 약한 비트들(예를 들어, 마진 장애들을 갖는 디바이스들에 대한 비트들)에 대해 마찬가지로 높은 성공률에 대한 예상을 또한 보여준다. 일 실시예에서, 체크 로직(212)은 판독 데이터에서의 에러를 검출하는 것에 응답하여 BIST 로직(218)이 실행할 요청을 생성한다. 일 실시예에서, 체크 로직(212)은 테스트에서 에러가 발생했는지의 표시를 수신할 수 있고, 데이터에서 검출되는 에러가 지속적인지 또는 일시적인지를 결정할 수 있다. 따라서, 일 실시예에서, 체크 로직(212)은 어떤 타입의 에러가 논-제로(non-zero) 신드롬을 초래하였는지, 또는 어떤 타입의 에러가 판독 데이터에서 검출되었는지를 결정한다고 말할 수 있다. 신드롬이란 ECC 구현을 위해 테스트되는 데이터에서의 에러(들)를 표시하는 체크 비트들의 패턴을 지칭한다. ECC는 해밍 코드로서 보통 적용되며, 여기서 패리티 체크 행렬 상의 계산들은 수신되는 데이터에 에러들이 존재하는지 표시하는 신드롬을 생성한다. 패리티 체크 행렬은 데이터의 비트들의 상이한 중첩 조합들에 대해 패리티 체크들의 다양한 레벨들을 표시하는 계수들을 갖는다. 논-제로 신드롬은 적어도 하나의 에러(모든 계수가 제로인 것은 아님)를 표시하는 신드롬이다.
메모리 제어기(210)는 체크 로직(212)을 포함하며, 이는 메모리(220)로부터 판독 데이터 상에 ECC 점검을 수행하는 하드웨어 컴포넌트들을 나타낸다. 일 실시예에서, 체크 로직(212)은 데이터에 대해 저장된 체크 비트들에 대해 판독 데이터를 테스트한다. 체크 로직(212)은 에러들을 검출하고 에러들을 선택적으로 정정하기 위해 대응하는 H 행렬에 XOR(Exclusive OR) 트리를 적용하는 것을 포함할 수 있다(싱글 비트 에러의 경우). 관련분야에서 이해되는 바와 같이, H 행렬은 코드 워드의 디지트들의 선형 조합들이 어떻게 제로와 동등한지 보여주는 해밍 코드 패리티 체크 행렬을 지칭하며, 여기서 코드 워드는 데이터의 에러없는 버전을 나타낸다. 따라서, H 행렬 행들은 컴포넌트 또는 디지트가 코드 워드에 속하기 위해 충족되어야 하는 패리티 체크 방정식들의 계수들을 식별한다. 일 실시예에서, 메모리 제어기(210)는 판독 데이터에서 검출되는 에러들을 정정하는 정정 로직(214)을 포함한다. 일 실시예에서, 체크 로직(212)은 판독 데이터에서의 에러를 검출하기 위해 체크 비트들을 데이터에 적용하는 신드롬 디코더를 포함할 수 있다. 일 실시예에서, 정정 로직(214)은 검출되는 에러의 정정을 위해 에러 정정을 수행하는 신드롬을 수신하거나 또는 생성한다.
일 실시예에서, 메모리 제어기(210)는 ECC에 대한 에러들의 식별된 위치들에 적용하는 소거 로직(216)을 포함한다. 일 실시예에서, 소거 로직(216)은 알려진 에러들의 정정을 허용하는 정정 행렬에서의 소거들을 포함한다. 이러한 소거 ECC는 표준 ECC 정정 대신에 또는 표준 ECC 정정에 대한 보충으로서 사용될 수 있다. 일 실시예에서, 메모리 제어기(220)는 풀 정정 모드 ECC에 대해 정정 로직(214)을 적용하고, 소거 모드 ECC에 대해 소거 로직(216)을 적용한다. 메모리 제어기(210)는 로직들(214 및 216) 양자 모두를 포함할 수 있고, 검출되는 에러 타입에 기초하여 적절한 로직을 적용할 수 있다는 점이 이해될 것이다. 예를 들어, 메모리 제어기(210)는 랜덤 비트들의 일시적 에러들 또는 소프트 에러들에 대해 정정 로직(214)을 적용할 수 있다. 메모리 제어기(210)는 하드 에러들에 대해 소거 로직(216)을 적용할 수 있다.
도 3은 에러 타입에 기초하는 ECC를 동적으로 수행하는 프로세스의 실시예의 흐름도이다. 프로세스(300)는 본 명세서에 설명되는 임의의 실시예에 따라 에러 타입에 기초하는 ECC를 수행하는 프로세스이다. 일반적으로, 메모리 제어기는 ECC 동작들을 제어한다. 일 실시예에서, 메모리 디바이스는 메모리 제어기에 의한 요청에 응답하여 에러 타입 체크를 수행한다.
일 실시예에서, 메모리 제어기는 호스트 처리 컴포넌트에 의한 데이터에 대한 요청을 서비스하기 위해 관련된 메모리에 판독 명령을 생성한다. 일 실시예에서, 메모리 제어기는 에러 검출 또는 ECC 점검을 수행한다(304). 에러 점검의 결과가 제로 신드롬이면, 306 제로 분기, 판독 데이터에 에러가 없고 메모리 제어기는 정상 판독 경로를 통해 데이터를 수신한다(308). 신드롬이 제로가 아니면, 306 논-제로 분기, 일 실시예에서, 메모리 제어기는 에러 타입에 대해 체크할지를 결정한다(310). 신드롬은 메모리 디바이스에 의해 제공되는 ECC 비트들로부터 계산된다. 일 실시예에서, 동일한 ECC 비트들은 정상 모드 ECC 및 소거 모드 ECC 양자 모두를 적용하는데 사용될 수 있다. 따라서, 동일한 ECC 비트들이 어느 타입의 ECC에 적용될 수 있다는 점에서 요구되는 ECC 공간의 효율성이 최대화될 수 있다. 일 실시예에서, 소거 모드 및 에러 타입 검출은 선택적으로 인에이블된다. 따라서, 에러 타입 검출이 인에이블되지 않으면, 310 아니오 분기, 메모리 제어기는 정상 모드에서만 에러 정정을 수행하도록 구성될 수 있다(312).
정상 ECC 정정 모드에서, 메모리 제어기는 검출된 에러가 싱글 비트 에러(또는 아키텍처의 세분성에 의존하여, 싱글 블록 에러, 또는 싱글 바이트 에러)인지를 결정할 수 있다(314). 에러가 SBE가 아니면, 314 아니오 분기, 일 실시예에서, ECC 로직은 DUE(detected uncorrected error)를 표시한다(316). 에러가 SBE이면, 314 예 분기,일 실시예에서, ECC 로직은 데이터를 정정하고(318), 에러를 기록한다(320).
에러 타입 검출이 인에이블되면, 310 예 분기, 메모리 제어기는 에러 타입 검출을 수행한다(322). 일 실시예에서, 에러 타입 검출은 메모리 디바이스(들)에 의해 수행되는 BIST 테스트이다. 일 실시예에서, 에러 타입 검출은 메모리 제어기가 실행할 수 있는 테스팅 프로시저에 기초한다. 일 실시예에서, 검출되는 에러가 (에러 타입 검출에 의해 표시되는 바와 같이) 하드 에러가 아니면, 324 아니오 분기, 메모리 제어기는 정상 모드 ECC 정정을 수행한다(314). 일 실시예에서, 검출되는 에러가 하드 에러이면, 324 예 분기, 메모리 제어기는 에러가 소거에 의해 정정될 수 있는 에러 크기로 제한되는지를 결정한다(326). 따라서, 에러가 소거가능한 에러이면, 326 예 분기, 일 실시예에서, 메모리 제어기는 소거 모드에서 에러를 정정한다(328). 일 실시예에서, 에러가 소거가능 에러가 아니면, 326 아니오 분기, 메모리 제어기는 DUE를 표시할 수 있다(316).
도 4는 에러 타입에 기초하는 동적 ECC가 구현될 수 있는 컴퓨팅 시스템의 실시예의 블록도이다. 시스템(400)은 본 명세서에서 설명되는 임의의 실시예에 따른 컴퓨팅 디바이스를 나타내며, 랩톱 컴퓨터, 데스크톱 컴퓨터, 서버, 게임 또는 엔터테인먼트 제어 시스템, 스캐너, 복사기, 프린터, 라우팅 또는 스위칭 디바이스, 또는 다른 전자 디바이스일 수 있다. 시스템(400)은 프로세서(420)를 포함하며, 이는 시스템(400)에 대한 처리, 운영 관리, 및 명령어들의 실행을 제공한다. 프로세서(420)는 시스템(400)에 대한 처리를 제공하는 임의 타입의 마이크로프로세서, CPU(central processing unit), 처리 코어, 또는 다른 처리 하드웨어를 포함할 수 있다. 프로세서(420)는 시스템(400)의 전체 동작을 제어하며, 하나 이상의 프로그래밍 가능한 범용 또는 특수-목적 마이크로프로세서들, DSP들(digital signal processors), 프로그래밍 가능한 제어기들, ASIC들(application specific integrated circuits), PLD들(programmable logic devices) 등, 또는 이러한 디바이스들의 조합일 수 있거나, 이들을 포함할 수 있다.
메모리 서브시스템(430)은 시스템(400)의 메인 메모리를 나타내고, 프로세서(420)에 의해 실행될 코드 또는 루틴을 실행하는데에 사용될 데이터 값들을 위한 임시 스토리지를 제공한다. 메모리 서브시스템(430)은 ROM(read-only memory), 플래시 메모리, 하나 이상의 다양한 RAM(random access memory), 또는 다른 메모리 디바이스들과 같은 하나 이상의 메모리 디바이스들, 또는 이러한 디바이스들의 조합을 포함할 수 있다. 메모리 서브시스템(430)은, 다른 것들 중에서, 시스템(400)에서의 명령어들의 실행을 위한 소프트웨어 플랫폼을 제공하는 OS(operating system)(436)를 저장하고 호스팅한다. 추가로, 시스템(400)의 처리 및 로직을 제공하는 다른 명령어들(438)이 메모리 서브시스템(430)으로부터 저장 및 실행된다. OS(436) 및 명령어들(438)은 프로세서(420)에 의해 실행된다. 메모리 서브시스템(430)은 그것이 데이터, 명령어들, 프로그램들, 또는 다른 아이템들을 저장하는 메모리 디바이스(432)를 포함한다. 일 실시예에서, 메모리 서브시스템은 메모리 제어기(434)를 포함하며, 이는 명령들을 생성하여 메모리 디바이스(432)에 발행하는 메모리 제어기이다. 메모리 제어기(434)는 프로세서(420)의 물리 부분일 수 있다는 점이 이해될 것이다.
프로세서(420) 및 메모리 서브시스템(430)은 버스/버스 시스템(410)에 연결된다. 버스(410)는 적절한 브리지들, 어댑터들, 및/또는 제어기들에 의해 접속되는, 임의의 하나 이상의 별도의 물리 버스들, 통신 라인들/인터페이스들, 및/또는 포인트-투-포인트 접속들을 나타내는 추상적 개념(abstraction)이다. 따라서, 버스(410)는, 예를 들어, 시스템 버스, PCI(Peripheral Component Interconnect) 버스, HyperTransport 또는 ISA(industry standard architecture) 버스, SCSI(small computer system interface) 버스, USB(universal serial bus), 또는 IEEE(Institute of Electrical and Electronics Engineers) 표준 1394 버스(흔히 "파이어와이어(Firewire)"라고 지칭됨) 중 하나 이상을 포함할 수 있다. 버스(410)의 버스들은 또한 네트워크 인터페이스(450)에서의 인터페이스들에 대응할 수 있다.
시스템(400)은 버스(410)에 연결되는 하나 이상의 I/O(input/output) 인터페이스(들)(440), 네트워크 인터페이스(450), 하나 이상의 내부 대용량 저장 디바이스(들)(460), 및 주변기기 인터페이스(470)를 또한 포함한다. I/O 인터페이스(440)는 그것을 통해 사용자가 시스템(400)과 상호작용하는 하나 이상의 인터페이스 컴포넌트들을 포함할 수 있다(예를 들어, 비디오, 오디오, 및/또는 영숫자 인터페이싱). 네트워크 인터페이스(450)는 시스템(400)에게 하나 이상의 네트워크들을 통해 원격 디바이스들(예를 들어, 서버들, 다른 컴퓨팅 디바이스들)과 통신하는 능력을 제공한다. 네트워크 인터페이스(450)는 이더넷(Ethernet) 어댑터, 무선 인터커넥션 컴포넌트들, USB(universal serial bus), 또는 다른 유선 또는 무선 표준 기반의 또는 독점적 인터페이스들을 포함할 수 있다.
스토리지(460)는, 하나 이상의 자기, 솔리드 스테이트(solid state), 또는 광학 기반 디스크들, 또는 조합과 같은, 비휘발성 방식으로 대량의 데이터를 저장하기 위한 임의의 종래의 매체일 수 있거나, 또는 이를 포함할 수 있다. 스토리지(460)는 코드 또는 명령어들 및 데이터(462)를 지속적인 상태로 유지한다(즉, 시스템(400)의로의 전력의 중단에도 불구하고 값이 유지됨). 메모리(430)가 프로세서(420)에 명령어들을 제공하는 실행 또는 동작 메모리이기는 하지만, 스토리지(460)는 일반적으로 "메모리(memory)"인 것으로 고려될 수 있다. 스토리지(460)는 비휘발성인 반면, 메모리(430)는 휘발성 메모리를 포함할 수 있다(즉, 시스템(400)에 전력이 중단되면 그 데이터의 값 또는 상태는 불확정적임).
주변기기 인터페이스(470)는 위에서 구체적으로 언급되지 않은 임의의 하드웨어 인터페이스를 포함할 수 있다. 주변기기들은 시스템(400)에 의존적으로 접속하는 디바이스들을 일반적으로 지칭한다. 의존적 접속은, 그 상에서 동작이 실행되고, 그것과 사용자가 상호작용하는 소프트웨어 및/또는 하드웨어 플랫폼을 시스템(400)이 제공하는 것이다.
일 실시예에서, 메모리 서브시스템(430)은 ECC(480)를 포함한다. ECC(480)는 별도의 엘리먼트로서 도시되어 있지만, 메모리 제어기(434)에서의 ECC 모드들을 나타내고 또한 메모리 디바이스(432)에서의 에러 테스트를 또한 나타낼 수 있다. ECC(480)는 검출되는 에러 타입에 의존하여 상이한 ECC 로직 경로들을 포함한다. 일 실시예에서, 메모리 제어기(434) 및/또는 메모리 디바이스(432)는 검출되는 에러가 일시적 에러인지 또는 지속적 에러인지를 결정하는 테스트를 수행한다. 일 실시예에서, 일시적 에러들은 풀 정정 모드로 취급되고, 하드 에러들은 소거 모드 정정으로 취급된다.
일 실시예에서, 시스템(400)은 서버 디바이스이다. 서버 디바이스에서의 일 실시예에서, 시스템(400)은 서버 구성에서 함께 조합되는 다수의 시스템들 중 하나일 수 있다. 예를 들어, 서버는 섀시 시스템에서 다른 블레이드 서버들과 조합되는 블레이드 서버로서 구현될 수 있다.
도 5는 에러 타입에 기초하는 동적 ECC가 구현될 수 있는 모바일 디바이스의 실시예의 블록도이다. 디바이스(500)는, 컴퓨팅 태블릿, 모바일 폰 또는 스마트폰, 무선 가능형 이-리더(wireless-enabled e-reader), 웨어러블 컴퓨팅 디바이스, 또는 다른 모바일 디바이스와 같은, 모바일 컴퓨팅 디바이스를 나타낸다. 컴포넌트들 중 일부가 일반적으로 도시되며, 이러한 디바이스의 모든 컴포넌트들이 디바이스(500)에 도시되는 것은 아니라는 점이 이해될 것이다.
디바이스(500)는 프로세서(510)를 포함하며, 이는 디바이스(500)의 주 처리 동작들을 수행한다. 프로세서(510)는, 마이크로프로세서들, 애플리케이션 프로세서들, 마이크로제어기들, 프로그래밍 가능한 로직 디바이스들, 또는 다른 처리 수단과 같은, 하나 이상의 물리 디바이스들을 포함할 수 있다. 프로세서(510)에 의해 수행되는 처리 동작들은 그 상에서 애플리케이션들 및/또는 디바이스 기능들이 실행되는 운영 플랫폼 또는 운영 체제의 실행을 포함한다. 처리 동작들은 인간 사용자 또는 다른 디바이스들과의 I/O(input/output)에 관련된 동작들, 전력 관리에 관련된 동작들, 및/또는 디바이스(500)를 다른 디바이스에 접속하는 것에 관련된 동작들을 포함한다. 처리 동작들은 오디오 I/O 및/또는 디스플레이 I/O에 관련된 동작들을 또한 포함할 수 있다.
일 실시예에서, 디바이스(500)는 오디오 서브시스템(520)을 포함하며, 이는 컴퓨팅 디바이스에 오디오 기능들을 제공하는 것에 관련된 하드웨어(예를 들어, 오디오 하드웨어 및 오디오 회로들) 및 소프트웨어(예를 들어, 드라이버들, 코덱들) 컴포넌트들을 나타낸다. 오디오 기능들은 스피커 및/또는 헤드폰 출력, 뿐만 아니라 마이크로폰 입력을 포함할 수 있다. 이러한 기능들을 위한 디바이스들은 디바이스(500)에 집적되거나, 또는 디바이스(500)에 접속될 수 있다. 일 실시예에서, 사용자는 프로세서(510)에 의해 수신되고 처리되는 오디오 명령들을 제공하는 것에 의해 디바이스(500)와 상호작용한다.
디스플레이 서브시스템(530)은 사용자가 컴퓨팅 디바이스와 상호작용하기 위한 시각적 및/또는 촉각적 디스플레이를 제공하는 하드웨어(예를 들어, 디스플레이 디바이스들) 및 소프트웨어(예를 들어, 드라이버들) 컴포넌트들을 나타낸다. 디스플레이 서브시스템(530)은 디스플레이 인터페이스(532)를 포함하며, 이는 사용자에게 디스플레이를 제공하는데 사용되는 특정 스크린 또는 하드웨어 디바이스를 포함한다. 일 실시예에서, 디스플레이 인터페이스(532)는 디스플레이에 관련된 적어도 일부 처리를 수행하기 위해 프로세서(510)와 별도인 로직을 포함한다. 일 실시예에서, 디스플레이 서브시스템(530)은 사용자에게 출력 및 입력 모두를 제공하는 터치스크린 디바이스를 포함한다. 일 실시예에서, 디스플레이 서브시스템(530)은 사용자에 출력을 제공하는 HD(high definition) 디스플레이를 포함한다. 고 해상도는 대략 100 PPI(pixels per inch) 이상의 픽셀 밀도를 갖는 디스플레이를 지칭할 수 있고, 풀 HD(예를 들어, 1080p), 레티나 디스플레이들, 4K(초 고 해상도 또는 UHD) 등과 같은 포맷들을 포함할 수 있다.
I/O 제어기(540)는 사용자와의 상호작용에 관련된 하드웨어 디바이스들 및 소프트웨어 컴포넌트들을 나타낸다. I/O 제어기(540)는 오디오 서브시스템(520) 및/또는 디스플레이 서브시스템(530)의 일부인 하드웨어를 관리하도록 동작할 수 있다. 추가로, I/O 제어기(540)는 그것을 통해 사용자가 시스템과 상호작용할 수 있는 디바이스(500)에 접속되는 추가의 디바이스들에 대한 접속 포인트를 도시한다. 예를 들어, 디바이스(500)에 부착될 수 있는 디바이스들은, 마이크로폰 디바이스들, 스피커 또는 스테레오 시스템들, 비디오 시스템들 또는 다른 디스플레이 디바이스, 키보드 또는 키패드 디바이스들, 또는 카드 판독기들 또는 다른 디바이스들과 같이 구체적인 애플리케이션들과 함께 사용하기 위한 다른 I/O 디바이스들을 포함할 수 있다.
위에 언급된 바와 같이, I/O 제어기(540)는 오디오 서브시스템(520) 및/또는 디스플레이 서브시스템(530)과 상호작용할 수 있다. 예를 들어, 마이크로폰 또는 다른 오디오 디바이스를 통한 입력은 디바이스(500)의 하나 이상의 애플리케이션들 또는 기능들을 위한 입력 또는 명령들을 제공할 수 있다. 추가적으로, 오디오 출력이 디스플레이 출력 대신에 또는 디스플레이 출력에 추가하여 제공될 수 있다. 다른 예에서, 디스플레이 서브시스템이 터치스크린을 포함하면, 디스플레이 디바이스는 입력 디바이스로서 또한 작용하며, 이는 I/O 제어기(540)에 의해 적어도 부분적으로 관리될 수 있다. I/O 제어기(540)에 의해 관리되는 I/O 기능들을 제공하는 추가적 버튼들 또는 스위치들이 디바이스(500) 상에 또한 존재할 수 있다.
일 실시예에서, I/O 제어기(540)는 디바이스(500)에 포함될 수 있는 가속도계들, 카메라들, 광 센서들 또는 다른 환경 센서들, 자이로스코프들, GPS(global positioning system), 또는 다른 하드웨어와 같은 디바이스들을 관리한다. 입력은 직접적 사용자 상호작용의 부분일 수 있을 뿐만 아니라, 시스템에 환경적 입력을 제공하여 그것의 동작들(예를 들어, 노이즈에 대한 필터링, 밝기 검출에 대한 디스플레이들의 조절, 카메라에 대한 플래시의 적용, 또는 다른 특징들)에 영향을 줄 수 있다. 일 실시예에서, 디바이스(500)는 배터리 전력 사용, 배터리의 충전, 및 절전 동작에 관련된 특징들을 관리하는 전력 관리부(550)를 포함한다.
메모리 서브시스템(560)은 디바이스(500)에 정보를 저장하기 위한 메모리 디바이스(들)(562)을 포함한다. 메모리 서브시스템(560)은 비휘발성(메모리 디바이스로의 전력이 중단되면 상태가 변경되지 않음) 및/또는 휘발성(메모리 디바이스로의 전력이 중단되면 상태가 불확정적임) 메모리 디바이스들을 포함할 수 있다. 메모리(560)는 애플리케이션 데이터, 사용자 데이터, 음악, 사진, 문서들, 또는 다른 데이터, 뿐만 아니라 시스템(500)의 애플리케이션들 및 기능들의 실행에 관련되는 다른 데이터(장기적이거나 또는 일시적임)를 저장할 수 있다. 일 실시예에서, 메모리 서브시스템(560)은 (시스템(500)의 제어의 일부인 것으로도 고려될 수 있고 잠재적으로 프로세서(510)의 일부인 것으로 고려될 수 있는) 메모리 제어기(564)를 포함한다. 메모리 제어기(564)는 명령들을 생성하여 메모리 디바이스(562)에 발행하는 스케줄러를 포함한다.
접속성(570)은 디바이스(500)가 외부 디바이스들과 통신할 수 있게 하는 하드웨어 디바이스들(예를 들어, 무선 및/또는 유선 커넥터들 및 통신 하드웨어) 및 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)을 포함한다. 외부 디바이스는, 다른 컴퓨팅 디바이스들, 무선 액세스 포인트들 또는 기지국들과 같은, 별도의 디바이스들, 뿐만 아니라 헤드셋들, 프린터들 또는 다른 디바이스들과 같은 주변기기들일 수 있다.
접속성(570)은 다수의 상이한 타입들의 접속성을 포함할 수 있다. 일반화하기 위해, 디바이스(500)는 셀룰러 접속성(572) 및 무선 접속성(574)이 있는 것으로 도시된다. 셀룰러 접속성(572)은, GSM(global system for mobile communications) 또는 변형물들 또는 파생물들, CDMA(code division multiple access) 또는 변형물들 또는 파생물들, TDM(time division multiplexing) 또는 변형물들 또는 파생물들, LTE(long term evolution - "4G"라고도 지칭됨), 또는 다른 셀룰러 서비스 표준들을 통해 제공되는 것과 같이, 무선 캐리어들에 의해 제공되는 셀룰러 네트워크 접속성을 일반적으로 지칭한다. 무선 접속성(574)은 셀룰러가 아닌 무선 접속성을 지칭하고, (Bluetooth와 같은) 개인 영역 네트워크들, (WiFi와 같은) 근거리 네트워크들, 및/또는 (WiMax와 같은) 광역 네트워크들, 또는 다른 무선 통신을 포함할 수 있다. 무선 통신은 비-고체 매체를 통한 변조된 전자기 복사의 사용을 통한 데이터의 전달을 지칭한다. 유선 통신은 고체 통신 매체를 통해 발생한다.
주변기기 접속들(580)은 하드웨어 인터페이스들 및 커넥터들 뿐만 아니라, 주변기기 접속들을 이루기 위한 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)을 포함한다. 디바이스(500)는 다른 컴퓨팅 디바이스들로의 주변기기 디바이스("~로(to)"(582)) 뿐만 아니라 그에 접속되는 주변기기 디바이스들("~로부터(from)"(584)) 양자 모두일 수 있다는 점이 이해될 것이다. 디바이스(500)는 디바이스(500) 상의 콘텐츠를 관리(예를 들어, 다운로딩 및/또는 업로딩, 변경, 동기화)하는 것과 같은 목적을 위해 다른 컴퓨팅 디바이스들에 접속하기 위한 "도킹(docking)" 커넥터를 보통 갖는다. 추가적으로, 도킹 커넥터는 디바이스(500)가, 예를 들어, 시청각적 또는 다른 시스템들로의 콘텐츠 출력을 제어하게 하는 특정 주변기기들에 디바이스(500)가 접속하게 할 수 있다.
사유 도킹 커넥터(proprietary docking connector) 또는 다른 사유 접속 하드웨어에 추가적으로, 디바이스(500)는 공통 또는 표준-기반 커넥터들을 통해 주변기기 접속들(580)을 이룰 수 있다. 공통 타입들은 USB(Universal Serial Bus) 커넥터(다수의 상이한 하드웨어 인터페이스들 중 임의의 것을 포함할 수 있음), MDP(MiniDisplayPort)를 포함하는 DisplayPort, HDMI(High Definition Multimedia Interface), Firewire, 또는 다른 타입을 포함할 수 있다.
일 실시예에서, 메모리 서브시스템(560)은 ECC(566)를 포함한다. ECC(566)는 별도의 엘리먼트로서 도시되지만, 메모리 제어기(564)에서의 ECC 모드들을 나타내며 메모리 디바이스(562)에서의 에러 테스트를 또한 나타낼 수 있다. ECC(566)는 검출되는 에러 타입에 의존하여 상이한 ECC 로직 경로들을 포함한다. 일 실시예에서, 메모리 제어기(564) 및/또는 메모리 디바이스(562)는 검출되는 에러가 일시적인 에러인지 또는 지속적 에러인지를 결정하는 테스트를 수행한다. 일 실시예에서, 일시적 에러들은 풀 정정 모드로 취급되고, 하드 에러들은 소거 모드 정정으로 취급된다.
일 양상에서, 메모리 서브시스템에서의 에러 정정을 위한 방법은, 메모리 디바이스의 메모리 어드레스에 대한 액세스 동작 동안 메모리 디바이스로부터의 판독 데이터에서의 에러를 검출하는 단계; 에러를 검출하는 단계에 응답하여, 에러가 메모리 어드레스에서 일시적 에러인지 또는 메모리 어드레스에서 지속적 에러인지를 결정하는 BIST(built in self-test)를 실행하는 단계; 및 에러가 지속적 에러이면, ECC 정정 알고리즘을 적용하기 전에 메모리 어드레스에 대한 소거를 정정하는 것을 포함하여, 소거 모드에서의 ECC(error checking and correction)를 수행하는 단계; 그렇지 않으면, 소거들 없이 ECC 정정 알고리즘을 적용하여 에러를 임의의 비트 에러로서 다루는 것을 포함하여, 풀 ECC 정정을 수행하는 단계를 포함한다.
일 실시예에서, 메모리 디바이스는 휘발성 메모리 디바이스를 포함한다. 일 실시예에서, 메모리 디바이스는 인-패키지(in-package) 메모리 디바이스를 포함한다. 일 실시예에서, 메모리 디바이스는 x4 DIMM(dual inline memory module)을 포함한다. 일 실시예에서, 메모리 디바이스는 x8 DIMM(dual inline memory module)을 포함한다. 일 실시예에서, BIST를 실행하는 단계는 메모리 어드레스에 대한 루프백 기입 테스트를 수행하는 단계를 더 포함한다. 일 실시예에서, BIST를 실행하는 단계는 싱글 패턴 기입 테스트를 수행하는 단계를 더 포함한다. 일 실시예에서, BIST를 실행하는 단계는 논-제로(non-zero) 신드롬을 초래한 데이터의 반전인 패턴의 싱글 기입 테스트를 수행하는 단계를 더 포함한다. 일 실시예에서, ECC 정정 알고리즘을 적용하는 단계는 SDDC(single device data correction) 루틴을 수행하는 단계를 포함한다.
일 양상에서, 메모리 서브시스템에서의 에러 정정을 수행하는 메모리 제어기는, 메모리 디바이스의 메모리 어드레스를 판독하라는 요청에 응답하여 메모리 디바이스로부터 수신되는 데이터에서의 에러를 검출하는 ECC(error checking and correction) 로직; 및 메모리 디바이스로 하여금 에러가 일시적 에러인지 또는 지속적 에러인지를 결정하는 메모리 어드레스의 BIST(built in self-test)를 수행하게 하는 신호를 전송하도록 메모리 디바이스에 연결되는 I/O(input/output) 하드웨어를 포함하는 메모리 제어기; ECC 로직은 에러가 지속적 에러이면, ECC 정정 알고리즘을 적용하기 전에 메모리 어드레스에 대한 소거를 정정하는 것을 포함하여, 소거 모드에서 ECC를 수행하고;
그렇지 않으면, ECC 로직은, 소거들 없이 ECC 정정 알고리즘을 적용하여 에러를 임의의 비트 에러로서 다루는 것을 포함하여, 풀 ECC 정정을 수행하는, 메모리 디바이스.
일 실시예에서, 메모리 디바이스는 칩 상의 시스템에서 메모리 제어기 및 호스트 프로세서와 함께 패키지화되는 인-패키지(in-package) 메모리 디바이스이다. 일 실시예에서, 메모리 디바이스는 x8 DIMM(dual inline memory module)을 포함한다. 일 실시예에서, I/O 하드웨어는 메모리 디바이스로 하여금 메모리 어드레스에 대한 루프백 기입 테스트를 수행하게 하는 명령을 메모리 디바이스에 전송하는 것이다. 일 실시예에서, 루프백 기입 테스트는 싱글 패턴 기입 테스트를 포함한다. 일 실시예에서, 루프백 기입 테스트는 논-제로 신드롬을 초래한 데이터의 반전인 패턴의 싱글 기입 테스트를 포함한다. 일 실시예에서, ECC 로직은 SDDC(single device data correction) 레벨 정정을 수행하는 것이다.
일 양상에서, 메모리 서브시스템을 갖는 전자 디바이스는, 개별적으로 어드레스 지정될 수 있는 메모리 위치들의 메모리 어레이를 각각 포함하는 다수의 DRAM들(dynamic random access memory devices); 메모리 제어기 - 상기 메모리 제어기는, 메모리 디바이스의 메모리 어드레스를 판독하라는 요청에 응답하여 메모리 디바이스로부터 수신되는 데이터에서의 에러를 검출하는 ECC(error checking and correction) 로직; 및 메모리 디바이스로 하여금 에러가 일시적 에러인지 또는 지속적 에러인지를 결정하는 메모리 어드레스의 BIST(built in self-test)를 수행하게 하는 신호를 전송하도록 메모리 디바이스에 연결되는 I/O(input/output) 하드웨어를 포함하고; ECC 로직은 에러가 지속적 에러이면, ECC 정정 알고리즘을 적용하기 전에 메모리 어드레스에 대한 소거를 정정하는 것을 포함하여, 소거 모드에서 ECC를 수행하고; 그렇지 않으면, ECC 로직은 소거들 없이 ECC 정정 알고리즘을 적용하여 에러를 임의의 비트 에러로서 다루는 것을 포함하여, 풀 ECC 정정을 수행함 -; 및 메모리 서브시스템을 블레이드 서버에 연결하는 섀시 시스템을 포함한다.
일 실시예에서, 메모리 디바이스는 x8 DIMM(dual inline memory module)을 포함한다. 일 실시예에서, 메모리 디바이스는 칩 상의 시스템에서 메모리 제어기 및 호스트 프로세서와 함께 패키지화되는 인-패키지(in-package) 메모리 디바이스이다. 일 실시예에서, 메모리 디바이스는 x8 DIMM(dual inline memory module)을 포함한다. 일 실시예에서, 메모리 제어기 I/O 하드웨어는 메모리 디바이스로 하여금 메모리 어드레스에 대한 루프백 기입 테스트를 수행하게 하는 명령을 메모리 디바이스에 전송하는 것이다. 일 실시예에서, 루프백 기입 테스트는 싱글 패턴 기입 테스트를 포함한다. 일 실시예에서, 루프백 기입 테스트는 논-제로 신드롬을 초래한 데이터의 반전인 패턴의 싱글 기입 테스트를 포함한다. 일 실시예에서, ECC 로직은 SDDC(single device data correction) 레벨 정정을 수행하는 것이다.
일 양상에서, 메모리 서브시스템에서의 에러 정정을 위한 장치는, 메모리 디바이스의 메모리 어드레스에 대한 액세스 동작 동안 메모리 디바이스로부터의 판독 데이터에서의 에러를 검출하는 수단; 에러를 검출하는 것에 응답하여, 에러가 메모리 어드레스에서 일시적 에러인지 또는 메모리 어드레스에서 지속적 에러인지를 결정하는 BIST(built in self-test)를 실행하는 수단; 에러가 지속적 에러이면, ECC 정정 알고리즘을 적용하기 전에 메모리 어드레스에 대한 소거를 정정하는 수단을 포함하여, 소거 모드에서 ECC(error checking and correction)를 수행하는 수단; 및, 에러가 영구 에러가 아니면, 소거들 없이 ECC 정정 알고리즘을 적용하여 에러를 임의의 비트 에러로서 다루는 수단을 포함하여, 풀 ECC 정정을 수행하는 수단을 포함한다.
일 실시예에서, 메모리 디바이스는 휘발성 메모리 디바이스를 포함한다. 일 실시예에서, 메모리 디바이스는 인-패키지(in-package) 메모리 디바이스를 포함한다. 일 실시예에서, 메모리 디바이스는 x8 DIMM(dual inline memory module)을 포함한다. 일 실시예에서, BIST를 실행하는 수단은 메모리 어드레스에 대해 루프백 기입 테스트를 수행하는 수단을 더 포함한다. 일 실시예에서, BIST를 실행하는 수단은 싱글 패턴 기입 테스트를 수행하는 수단을 더 포함한다. 일 실시예에서, BIST를 실행하는 수단은 논-제로(non-zero) 신드롬을 초래한 데이터의 반전인 패턴의 싱글 기입 테스트를 수행하는 수단을 더 포함한다. 일 실시예에서, ECC 정정 알고리즘을 적용하는 수단은 SDDC(single device data correction) 루틴을 수행하는 수단을 포함한다.
일 양상에서, 제조 물품은 액세스될 때 머신으로 하여금 동작들을 수행하게 하는 콘텐츠를 저장하고 있는 컴퓨터 판독가능 저장 매체를 포함하고, 이러한 동작들은, 메모리 디바이스의 메모리 어드레스에 대한 액세스 동작 동안 메모리 디바이스로부터의 판독 데이터에서의 에러를 검출하는 단계; 에러를 검출하는 단계에 응답하여, 에러가 메모리 어드레스에서 일시적 에러인지 또는 메모리 어드레스에서 지속적 에러인지를 결정하는 BIST(built in self-test)를 실행하는 단계; 및 에러가 지속적 에러이면, ECC 정정 알고리즘을 적용하기 전에 메모리 어드레스에 대한 소거를 정정하는 것을 포함하여, 소거 모드에서의 ECC(error checking and correction)를 수행하는 단계;
그렇지 않으면, 소거들 없이 ECC 정정 알고리즘을 적용하여 에러를 임의의 비트 에러로서 다루는 것을 포함하여, 풀 ECC 정정을 수행하는 단계를 포함한다.
일 실시예에서, 메모리 디바이스는 휘발성 메모리 디바이스를 포함한다. 일 실시예에서, 메모리 디바이스는 인-패키지(in-package) 메모리 디바이스를 포함한다. 일 실시예에서, 메모리 디바이스는 x8 DIMM(dual inline memory module)을 포함한다. 일 실시예에서, BIST를 실행하기 위한 콘텐츠는 메모리 어드레스에 대해 루프백 기입 테스트를 수행하기 위한 콘텐츠를 더 포함한다. 일 실시예에서, BIST를 실행하기 위한 콘텐츠는 싱글 패턴 기입 테스트를 수행하기 위한 콘텐츠를 더 포함한다. 일 실시예에서, BIST를 실행하기 위한 콘텐츠는 논-제로(non-zero) 신드롬을 초래한 데이터의 반전인 패턴의 싱글 기입 테스트를 수행하기 위한 콘텐츠를 더 포함한다. 일 실시예에서, ECC 정정 알고리즘을 적용하기 위한 콘텐츠는 SDDC(single device data correction) 루틴을 수행하기 위한 콘텐츠를 포함한다.
본 명세서에 도시되는 바와 같은 흐름도들은 다양한 프로세스 액션들의 시퀀스들의 예들을 제공한다. 이러한 흐름도들은 소프트웨어 또는 펌웨어 루틴에 의해 실행될 동작들 뿐만 아니라 물리 동작들을 나타낼 수 있다. 일 실시예에서, 흐름도는 FSM(finite state machine)의 상태를 도시할 수 있으며, 이는 하드웨어 및/또는 소프트웨어로 구현될 수 있다. 특정 시퀀스 또는 순서로 도시되지만, 달리 명시되지 않는 한, 액션들의 순서는 수정될 수 있다. 따라서, 도시된 실시예들은 예로서만 이해되어야 하며, 프로세스는 상이한 순서로 수행될 수 있고, 일부 액션들은 병렬로 수행될 수 있다. 추가적으로, 하나 이상의 액션들이 다양한 실시예들에서 생략될 수 있고; 따라서, 모든 액션들이 모든 실시예에서 요구되는 것은 아니다. 다른 프로세스 흐름들이 가능하다.
다양한 동작들 또는 기능들이 본 명세서에서 설명되는 범위에 대해, 이들은 소프트웨어 코드, 명령어들, 구성, 및/또는 데이터로서 설명되거나 정의될 수 있다. 콘텐츠는 직접 실행가능한("오브젝트(object)" 또는 "실행가능(executable)" 형태), 소스 코드, 또는 차이 코드("델타(delta)" 또는 "패치(patch)" 코드)일 수 있다. 본 명세서에 설명되는 실시예들의 소프트웨어 콘텐츠는 그 상에 콘텐츠가 저장되는 제조 물품을 통해, 또는 통신 인터페이스를 통해 데이터를 전송하는 통신 인터페이스를 동작하는 방법을 통해 제공될 수 있다. 머신 판독가능 스토리지 매체는 머신으로 하여금 설명된 기능들 또는 동작들을 수행하게 할 수 있고, 기록가능한/기록가능하지 않은 매체(예를 들어, ROM(read only memory), RAM(random access memory), 자기 디스크 스토리지 매체, 광학 스토리지 매체, 플래시 메모리 디바이스들 등)와 같이, 머신(예를 들어, 컴퓨팅 디바이스, 전자 시스템 등)에 의해 액세스 가능한 형태로 정보를 저장하는 임의의 메커니즘을 포함한다. 통신 인터페이스는, 메모리 버스 인터페이스, 프로세서 버스 인터페이스, 인터넷 접속, 디스크 제어기 등과 같은, 다른 디바이스에 통신하는 하드와이어링된 매체, 무선 매체, 광학 매체 등 중 임의의 것에 인터페이스하는 임의의 메커니즘을 포함한다. 통신 인터페이스는 소프트웨어 콘텐츠를 설명하는 데이터 신호를 제공하는 통신 인터페이스를 준비하도록 구성 파라미터들을 제공하고 및/또는 신호들을 전송하는 것에 의해 구성될 수 있다. 통신 인터페이스는 통신 인터페이스에 전송되는 하나 이상의 명령들 또는 신호들을 통해 액세스될 수 있다.
본 명세서에 설명되는 다양한 컴포넌트들은 설명된 동작들 또는 기능들을 수행하는 수단일 수 있다. 본 명세서에 설명되는 각각의 컴포넌트는 소프트웨어, 하드웨어,또는 이들의 조합을 포함한다. 이러한 컴포넌트들은 소프트웨어 모듈들, 하드웨어 모듈들, 특수-목적 하드웨어(예를 들어, 주문형 하드웨어, ASIC들(application specific integrated circuits), DSP들(digital signal processors) 등), 임베디드 제어기들, 하드와이어드 회로 등으로서 구현될 수 있다.
본원에 설명되는 것 외에, 본 발명의 개시된 실시예들 및 구현들에 대해 그 범위로부터 벗어나지 않고 다양한 수정들이 이루어질 수 있다. 따라서, 본 명세서에서의 예시들 및 예들은 제한적 의미가 아니라 예시적 의미로 해석되어야 한다. 본 발명의 범위는 후속하는 청구항들을 참조하는 것에 의해서만 측정되어야 한다.

Claims (25)

  1. 메모리 제어기에 의해 수행되는, 메모리 서브시스템에서의 에러 정정을 위한 방법으로서,
    메모리 디바이스의 메모리 어드레스에 대한 액세스 동작 동안 상기 메모리 디바이스로부터의 판독 데이터에서의 에러를 검출하는 단계;
    상기 에러를 검출하는 단계에 응답하여, 상기 에러가 상기 메모리 어드레스에서 일시적 에러인지 또는 상기 메모리 어드레스에서 지속적 에러인지를 결정하는 BIST(built in self-test)를 실행하는 단계; 및
    상기 에러가 지속적 에러이면, ECC 정정 알고리즘을 적용하기 전에 상기 메모리 어드레스에 대한 소거를 정정하는 것을 포함하여, 소거 모드에서의 ECC(error checking and correction)를 수행하는 단계; 그렇지 않으면,
    소거들 없이 ECC 정정 알고리즘을 적용하여 상기 에러를 임의의 비트 에러로서 다루는 것을 포함하여, 풀 ECC 정정(full ECC correction)을 수행하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 메모리 디바이스는 휘발성 메모리 디바이스를 포함하는 방법.
  3. 제1항에 있어서,
    상기 메모리 디바이스는 인-패키지(in-package) 메모리 디바이스를 포함하는 방법.
  4. 제1항에 있어서,
    상기 메모리 디바이스는 x4 DIMM(dual inline memory module)을 포함하는 방법.
  5. 제1항에 있어서,
    상기 메모리 디바이스는 x8 DIMM(dual inline memory module)을 포함하는 방법.
  6. 제1항에 있어서,
    상기 BIST를 실행하는 단계는 상기 메모리 어드레스에 대해 루프백 기입 테스트(loopback write test)를 수행하는 단계를 더 포함하는 방법.
  7. 제6항에 있어서,
    상기 BIST를 실행하는 단계는 싱글 패턴 기입 테스트를 수행하는 단계를 더 포함하는 방법.
  8. 제6항에 있어서,
    상기 BIST를 실행하는 단계는 논-제로(non-zero) 신드롬을 초래한 데이터의 반전인 패턴의 싱글 기입 테스트를 수행하는 단계를 더 포함하는 방법.
  9. 제1항에 있어서,
    상기 ECC 정정 알고리즘을 적용하는 단계는 SDDC(single device data correction) 루틴을 수행하는 단계를 포함하는 방법.
  10. 메모리 서브시스템에서의 에러 정정을 수행하는 메모리 제어기로서,
    메모리 디바이스의 메모리 어드레스를 판독하라는 요청에 응답하여 상기 메모리 디바이스로부터 수신되는 데이터에서의 에러를 검출하는 ECC(error checking and correction) 로직; 및
    상기 메모리 디바이스로 하여금 상기 에러가 일시적 에러인지 또는 지속적 에러인지를 결정하는 메모리 어드레스의 BIST(built in self-test)를 수행하게 하는 신호를 전송하도록 상기 메모리 디바이스에 연결되는 I/O(input/output) 하드웨어
    를 포함하고;
    상기 ECC 로직은 상기 에러가 지속적 에러이면, ECC 정정 알고리즘을 적용하기 전에 상기 메모리 어드레스에 대한 소거를 정정하는 것을 포함하여, 소거 모드에서 ECC를 수행하고; 그렇지 않으면, 상기 ECC 로직은, 소거들 없이 ECC 정정 알고리즘을 적용하여 상기 에러를 임의의 비트 에러로서 다루는 것을 포함하여, 풀 ECC 정정을 수행하는, 메모리 제어기.
  11. 제10항에 있어서,
    상기 메모리 디바이스는 칩 상의 시스템에서 상기 메모리 제어기 및 호스트 프로세서와 함께 패키지화되는 인-패키지(in-package) 메모리 디바이스인 메모리 제어기.
  12. 제10항에 있어서,
    상기 메모리 디바이스는 x8 DIMM(dual inline memory module)을 포함하는 메모리 제어기.
  13. 제10항에 있어서,
    상기 I/O 하드웨어는 상기 메모리 디바이스로 하여금 상기 메모리 어드레스에 대한 루프백 기입 테스트를 수행하게 하는 명령을 상기 메모리 디바이스에 전송하는 것인 메모리 제어기.
  14. 제13항에 있어서,
    상기 루프백 기입 테스트는 싱글 패턴 기입 테스트를 포함하는 메모리 제어기.
  15. 제13항에 있어서,
    상기 루프백 기입 테스트는 논-제로 신드롬을 초래한 데이터의 반전인 패턴의 싱글 기입 테스트를 포함하는 메모리 제어기.
  16. 제10항에 있어서,
    상기 ECC 로직은 SDDC(single device data correction) 레벨 정정을 수행하는 것인 메모리 제어기.
  17. 메모리 서브시스템을 갖는 전자 디바이스로서,
    개별적으로 어드레스 지정될 수 있는 메모리 위치들의 메모리 어레이를 각각 포함하는 다수의 DRAM들(dynamic random access memory devices);
    메모리 제어기 - 상기 메모리 제어기는,
    메모리 디바이스의 메모리 어드레스를 판독하라는 요청에 응답하여 상기 메모리 디바이스로부터 수신되는 데이터에서의 에러를 검출하는 ECC(error checking and correction) 로직; 및
    상기 메모리 디바이스로 하여금 상기 에러가 일시적 에러인지 또는 지속적 에러인지를 결정하는 메모리 어드레스의 BIST(built in self-test)를 수행하게 하는 신호를 전송하도록 상기 메모리 디바이스에 연결되는 I/O(input/output) 하드웨어를 포함하고;
    상기 ECC 로직은 상기 에러가 지속적 에러이면, ECC 정정 알고리즘을 적용하기 전에 상기 메모리 어드레스에 대한 소거를 정정하는 것을 포함하여, 소거 모드에서 ECC를 수행하고; 그렇지 않으면, 상기 ECC 로직은 소거들 없이 ECC 정정 알고리즘을 적용하여 상기 에러를 임의의 비트 에러로서 다루는 것을 포함하여, 풀 ECC 정정을 수행함 -; 및
    상기 메모리 서브시스템을 블레이드 서버(blade server)에 연결하는 새시 시스템(chassis system)
    을 포함하는 전자 디바이스.
  18. 제17항에 있어서,
    상기 메모리 디바이스는 x8 DIMM(dual inline memory module)을 포함하는 전자 디바이스.
  19. 제17항에 있어서,
    상기 메모리 제어기의 I/O 하드웨어는 상기 메모리 디바이스로 하여금 상기 메모리 어드레스에 대한 루프백 기입 테스트를 수행하게 하는 명령을 상기 메모리 디바이스에 전송하는 것인 전자 디바이스.
  20. 제17항에 있어서,
    상기 ECC 로직은 SDDC(single device data correction) 레벨 정정을 수행하는 것인 전자 디바이스.
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