KR20210131391A - 메모리 디바이스 인터페이스 및 방법 - Google Patents

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KR20210131391A
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dram
buffer
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브렌트 키스
오언 페이
찬 에이치. 유
로이 이. 그리프
매튜 비. 레슬리
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마이크론 테크놀로지, 인크.
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    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

메모리 디바이스 및 시스템을 포함하는 장치 및 방법이 개시된다. 예시적 메모리 디바이스, 시스템 및 방법이 호스트 인터페이스 측 상의 고속 데이터 인터랙션을 DRAM 인터페이스 측 상의 더 느리고, 더 넓은 데이터 인터랙션으로 변환하기 위한 버퍼 인터페이스를 포함한다. 더 느리고 더 넓은 DRAM 인터페이스는 더 좁고 더 빠른 호스트 인터페이스의 용량과 실질적으로 일치하도록 구성될 수 있다. 일부 예에서, 버퍼 인터페이스는 메모리 구조 내 하나 이상의 영역에 각각 결합되고 메모리 구조의 일부 부분의 장애의 경우 데이터 복구를 촉진하도록 구성된 복수의 서브-채널 인터페이스를 제공하도록 구성될 수 있다. 선택된 예시적 메모리 디바이스, 시스템 및 방법은 개별 DRAM 다이, 또는 버퍼 다이에 결합된 DRAM 다이의 하나 이상의 스택을 포함한다.

Description

메모리 디바이스 인터페이스 및 방법
우선권 출원
본 출원은 2019년 02월 22일자로 출원된 미국 가특허출원 번호 62/809,281 및 2019년 03월 11일자로 출원된 62/816,731 및 2019년 03월 29일자로 출원된 미국 가특허출원 번호 62/826,422의 우선권의 이익을 주장하고, 이들 모두 그 전체가 본 명세서에 참조로서 포함된다.
본 기재는 일반적으로 하나 이상의 메모리 디바이스와 인터페이싱하기 위한 복수의 각각의 제2 메모리 인터페이스로의 제1 메모리 인터페이스에 대한 예시적 구조 및 방법과 관련되며, 더 구체적으로, 이러한 재할당을 수행하도록 동작하는 버퍼(일부 예에서, 버퍼 다이 또는 버퍼 어셈블리)를 포함하는 메모리 시스템과 관련된다. 일부 예에서, 버퍼는 재할당을 수행하도록 구성되어, 제1 인터페이스보다 제2 메모리 인터페이스가 더 넓어질 수 있고, 더 느린 데이터 속도에서 동작할 수 있다. 기재된 버퍼는 메모리 인터페이스의 복수의 구성에서 사용될 수 있고, 다양한 메모리 구조, 가령, 개별 메모리 디바이스, 적층된 메모리 디바이스의 복수의 구성 중 임의의 것, 또는 복수의 메모리 디바이스의 그 밖의 다른 배열과 함께 사용될 수 있다.
메모리 디바이스는 호스트 시스템(가령, 컴퓨터 또는 또 다른 전자 디바이스)을 위한 데이터의 전자적 저장을 제공하는 반도체 회로이다. 메모리 디바이스는 휘발성 또는 비휘발성일 수 있다. 휘발성 메모리는 데이터를 유지하기 위한 전력을 필요로 하고, 디바이스, 가령, 랜덤-액세스 메모리(RAM: random-access memory), 정적 랜덤-액세스 메모리(SRAM: static random-access memory), 동적 랜덤-액세스 메모리(DRAM: dynamic random-access memory), 또는 동기식 동적 랜덤-액세스 메모리(SDRAM: synchronous dynamic random-access memory) 등을 포함한다. 비휘발성 메모리는 전력이 공급되지 않을 때 저장된 데이터를 유지할 수 있고, 디바이스, 가령, 플래시 메모리, 리드-온리 메모리(ROM: read-only memory), 전기 소거 프로그램 가능 ROM(EEPROM: electrically erasable programmable ROM), 소거 가능 프로그램 ROM(EPROM: erasable programmable ROM), 저항 가변 메모리, 가령, 상 변화 랜덤 액세스 메모리(PCRAM: phase change random access memory), 저항 랜덤-액세스 메모리(RRAM: resistive random-access memory), 또는 자기저항 랜덤 액세스 메모리(MRAM: magnetoresistive random access memory) 등을 포함한다.
호스트 시스템은 일반적으로 호스트 프로세서, 상기 호스트 프로세서를 지원하기 위한 제1 양의 메인 메모리(가령, 종종 휘발성 메모리, 가령, DRAM), 및 메인 메모리에 추가로 또는 이와 별도로 데이터를 유지하기 위한 추가 저장을 제공하는 하나 이상의 저장 시스템(가령, 종종 비휘발성 메모리, 가령, 플래시 메모리)을 포함한다.
저장 시스템, 가령, 솔리드-스테이트 드라이브(SSD)는 메모리 제어기 및 하나 이상의 메모리 디바이스, 가령, 다수의 다이 또는 논리 유닛(LUN)을 포함할 수 있다. 특정 예에서, 각각의 다이는 그 상에 위치하는 다수의 메모리 어레이 및 주변 회로, 가령, 다이 로직 또는 다이 프로세서를 포함할 수 있다. 메모리 제어기는 통신 인터페이스(가령, 양방향 병렬 또는 직렬 통신 인터페이스)를 통해 호스트 디바이스(가령, 호스트 프로세서 또는 인터페이스 회로)와 통신하도록 구성된 인터페이스 회로를 포함할 수 있다. 메모리 제어기는 메모리 동작 또는 명령, 가령, 메모리 디바이스와 호스트 디바이스 간에 데이터(가령, 사용자 데이터 및 연관된 무결성 데이터, 가령, 에러 데이터 또는 어드레스 데이터 등)를 전송하기 위한 읽기 또는 쓰기 동작, 메모리 디바이스로부터 데이터를 소거하기 위한 소거 동작, 드라이브 관리 동작(가령, 데이터 이주, 가비지 수집, 블록 은퇴) 등을 수행하는 것과 연관하여 호스트 시스템으로부터 커맨드 또는 동작을 수신할 수 있다.
개선된 메인 메모리, 가령, DRAM 메모리를 제공하는 것이 바람직하다. 바람직한 개선된 메인 메모리의 특징의 비제한적 예를 들면, 더 높은 용량, 더 높은 속도, 및 낮은 비용이 있다.
반드시 실제 비율로 그려진 것은 아닌 도면에서, 유사한 도면부호가 상이한 도면에서 유사한 구성요소를 기술할 수 있다. 상이한 접미 문자를 갖는 유사한 도면부호가 유사한 구성요소의 상이한 사례를 나타낼 수 있다. 도면은 일반적으로, 비제한적 예를 들어, 본 개시 문서에서 언급되는 다양한 실시예를 도시한다.
도 1a는 일부 실시예에 따르는 메모리 디바이스를 포함하는 시스템을 도시한다.
도 1b는 일부 실시예에 따르는 메모리 디바이스를 포함하는 또 다른 시스템을 도시한다.
도 2는 일부 실시예에 따르는 예시적 메모리 디바이스를 도시한다.
도 3은 일부 실시예에 따르는 블록도 형태에서의 버퍼 다이를 도시한다.
도 4는 일부 실시예에 따르는 또 다른 메모리 디바이스를 도시한다.
도 5a는 일부 실시예에 따르는 또 다른 메모리 디바이스를 도시한다.
도 5b는 일부 실시예에 따르는 또 다른 메모리 디바이스를 도시한다.
도 5c는 일부 실시예에 따르는 또 다른 메모리 디바이스를 도시한다.
도 5d는 일부 실시예에 따르는 또 다른 메모리 디바이스를 도시한다.
도 6은 일부 실시예에 따르는 또 다른 메모리 디바이스를 도시한다.
도 7은 일부 실시예에 따르는 또 다른 메모리 디바이스를 도시한다.
도 8a는 일부 실시예에 따르는 또 다른 메모리 디바이스를 도시한다.
도 8b는 일부 실시예에 따르는 또 다른 메모리 디바이스를 도시한다.
도 9a는 일부 실시예에 따르는 DRAM 다이 구성을 도시한다.
도 9b는 일부 실시예에 따르는 또 다른 DRAM 다이 구성을 도시한다.
도 9c는 일부 실시예에 따르는 또 다른 DRAM 다이 구성을 도시한다.
도 10a는 일부 실시예에 따르는 예시적 방법 흐름도를 도시한다.
도 10b는 일부 실시예에 따르는 또 다른 예시적 방법 흐름도를 도시한다.
도 11a는 메모리 시스템에 대한 대안 구성 및 기능의 실시예를 도시한다.
도 11b는 예시적 장애 상태 하에서의, 도 11a의 메모리 시스템을 도시한다.
도 12는 도 11a의 메모리 시스템의 일부분의 예시적 구성을 도시한다.
도 13은 일부 실시예에 따르는 예시적 방법 흐름도를 도시한다.
도 14는 또 다른 실시예에 따르는 예시적 방법 흐름도를 도시한다.
도 15는 메모리 시스템에 대한 대안 구성 및 기능의 실시예를 도시한다.
도 16은 일부 실시예에 따르는 정보 핸들링 시스템의 예시적 블록도를 도시한다.
이하의 기재 및 도면은 해당 분야의 통상의 기술자가 실시할 수 있도록 특정 실시예를 충분히 예시한다. 그 밖의 다른 실시예는 구조적, 논리적, 전기적, 프로세스 및 그 밖의 다른 변경을 포함할 수 있다. 일부 실시예의 일부분 및 특징은 또 다른 실시예의 일부분 및 특징에 포함되거나 이를 대체될 수 있다. 청구범위에 기재된 실시예는 이러한 청구범위의 모든 이용가능한 등가물을 포함한다.
외부 메모리 인터페이스가 데이터를 제1 속도로 전송하도록 동작하지만 메모리가 내부적으로 제1 데이터 속도보다 느린 제2 데이터 속도로 동작하는 메모리 시스템을 포함하는 다양한 실시예가 이하에서 기재된다. 이하에서 기재된 예에서, 이러한 동작은 (가령, 호스트 인터페이스일 수 있는) 외부 메모리 인터페이스와 통신하는 버퍼 인터페이스의 사용을 통해 얻어질 수 있고, 외부 메모리 인터페이스의 클록 속도보다 느린 클록 속도로 동작하는, 하나 이상의 메모리 디바이스(및/또는 하나 이상의 메모리 뱅크)와 통신하는 더 많은 수의 데이터 연결로 외부 인터페이스의 데이터 연결(DQ)을 재분배한다.
이하에서 기재된 실시예에서, 버퍼 인터페이스는 호스트(또는 그 밖의 다른) 인터페이스와 하나 이상의 메모리 다이 사이에 있는 별도의 다이에 제공될 수 있다. 하나의 실시예에서, 버퍼 다이(또는 그 밖의 다른 형태의 버퍼 인터페이스)는 적어도 하나의 메모리 채널(또는 서브-채널)을 위한 연결, 가령, 커맨드/어드레스 연결 및 데이터 연결을 포함하는 호스트 물리 인터페이스를 포함할 수 있다. 버퍼 인터페이스에서의 제어 로직이 메모리 채널에 대한 연결을 적어도 2개(또는 그 이상)의 메모리 서브-채널로 재할당하도록 구현될 수 있으며, 연결은 각각의 서브-채널에 대한 DRAM 물리 인터페이스로 뻗어 있고, 각각의 서브-채널 물리 인터페이스가 커맨드/어드레스 연결 및 데이터 연결을 포함한다. 그런 다음 각각의 서브-채널에 대한 DRAM 물리 인터페이스가 하나 이상의 메모리 다이와 연결된다.
기재된 메모리 시스템들 중 하나에서 사용될 수 있는 적층된 메모리 구조가 이하에서 기재되며, 여기서, 복수의 메모리 다이가 서로 횡방향으로 오프셋될 수 있고 와이어 본드 연결을 통해 또 다른 메모리 다이, 로직 다이, 또는 또 다른 구조/디바이스와 연결될 수 있다. 이하에서 기재된 바와 같이, 일부 예에서, 메모리 다이 중 하나 이상이 기재된 와이어 본딩을 촉진시키기 위해 다이의 가장자리 주변에 컨택트 패드를 분산시키기 위한 재배선 층(RDL)을 포함할 수 있다.
일부 실시예에서, 앞서 기재된 버퍼 인터페이스가 DQ, 가령, 데이터 연결, 복수의 ECC 연결, 및 복수의 패리티 연결을 포함하는 호스트(또는 또 다른) 인터페이스를 재할당하는 데 사용될 수 있다. 일부 이러한 실시예에서, 이하에서 더 상세히 설명될 바와 같이 버퍼 인터페이스는 각자의 DRAM 물리 인터페이스와 연관된 메모리 어레이 또는 데이터 경로의 일부분 내 장애에 대해 보호하기 위한 방식으로 메모리 디바이스(들) 내에 데이터, ECC, 및 패리티 연결을 할당하도록 구성된 하나 이상의 메모리 디바이스와 함께 사용될 수 있다. 이 장애 보호는 일반적으로 산업에서 Chipkill (IBM의 상표), 또는 SDDC(Single Device Data Correction)(Intel의 상표)으로 알려진 기법과 유사한 방식으로 메모리 시스템의 신뢰도를 개선하기 위한 방식으로 구현될 수 있다. 이러한 장애 보호는, 본 개시 내용의 이익을 갖는 해당 분야의 통상의 기술자에게 자명할, 다중 비트 에러, 예를 들어, 메모리의 영역, 가령, 서브-어레이 또는 서브-어레이 영역(즉, 메모리의 서브-채널)으로의 데이터 및/또는 제어 경로에 영향을 미치는 것으로부터 복구하도록 구현될 수 있다.
도 1a는 기판(102)에 결합된 프로세서(106)를 갖는 전자 시스템(100)을 도시한다. 일부 예에서 기판(102)은 시스템 마더보드일 수 있고, 또 다른 예에서, 기판(102)은 또 다른 기판, 가령, 마더보드에 결합될 수 있다. 전자 시스템(100)은 또한 제1 및 제2 메모리 디바이스(120A, 120B)를 포함한다. 메모리 디바이스(120A, 120B)는 또한 프로세서(106)에 인접한 기판(102)에 의해 지지되는 것으로 도시되지만, 예시적 구성에서, 보조 기판(124)에 결합된 것으로 도시된다. 또 다른 예에서, 메모리 디바이스(120A, 120B)는 프로세서(106)와 동일한 기판(102)에 직접 결합될 수 있다.
메모리 디바이스(120A, 120B) 각각은 보조 기판(124)에 결합된 버퍼 다이(128)의 예시적인 형태에서 버퍼 어셈블리를 포함한다. 용어 "버퍼 다이"가 버퍼 어셈블리를 지칭하기 위해 본 명세서에서 사용되지만, 본 명세서에 기재된 임의의 이러한 "버퍼 다이"는, 가령, 하나 이상의 반도체 다이 또는 또 다른 디바이스 및/또는 또 다른 이산 구성요소(함께 패키징되는지 여부와 무관함)를 포함하는 어셈블리의 형태를 가질 수 있다. 따라서, 특정 용법에서 달리 명시적으로 나타내지 않는 한, 본 명세서에서 사용되는 용어 "버퍼 다이"는 "버퍼 어셈블리" 및/또는 "버퍼 디바이스"를 동일하게 지칭한다. 메모리 디바이스(120A, 120B)는 개별 다이일 수 있거나, 일부 경우에 각각 메모리 디바이스의 각자의 스택, 이 예에서는 DRAM 다이(122)를 포함할 수 있다. 본 기재의 목적을 위해, 메모리 디바이스(120A, 120B)가 적층된 메모리 디바이스의 예시적 구성으로 기재될 것이다. 또한, 메모리 디바이스(120A, 120B)는 디바이스가 보조 기판(124)에 각각 결합되는 동적 랜덤 액세스 메모리(DRAM) 다이(122A, 122B)인 하나의 예시적 구성으로 기재될 것이다. 또 다른 유형의 메모리 디바이스, 가령, FeRAM, 상 변화 메모리(PCM), 3D XPoint™ 메모리, NAND 메모리, 또는 NOR 메모리, 또는 이들의 조합이 DRAM을 대신하여 사용될 수 있다. 일부 경우, 단일 메모리 디바이스는 제1 메모리 기법(가령, DRAM)을 사용하는 하나 이상의 메모리 다이 및 제1 메모리 기법과 상이한 제2 메모리 기법(가령, SRAM, FeRAM 등)을 사용하는 제2 메모리 다이를 포함할 수 있다.
DRAM 다이(122)의 스택은 도 1에서 블록도 형태로 도시되어 있다. 이하의 기재에서의 그 밖의 다른 도면이 다이의 스택 및 다양한 적층 구성을 더 상세히 나타낸다. 도 1a의 예에서, 다수의 와이어 본드(126)가 DRAM 다이(122)의 스택에 결합된 것으로 도시된다. 추가 회로(도시되지 않음)는 보조 기판(124) 상에 또는 그 내부에 포함된다. 추가 회로는 DRAM 다이(122)의 스택 간 연결을 와이어 본드(126)를 통해 버퍼 다이(120)로 완성한다. 선택된 예는, 후속 도면에서 보다 상세하게 설명될 바와 같이, 와이어 본드(126) 대신 TSV(through silicon via)를 포함할 수 있다.
메모리 디바이스(120A)를 프로세서(106)에 결합하는 기판 배선(104)이 도시되어 있다. 도 1b의 예에서, 추가 메모리 디바이스(120B)가 도시되어 있다. 도시된 예에 대해 2개의 메모리 디바이스(120A, 120B)가 도시되어 있지만, 단일 메모리 구조가 사용될 수 있거나 2개보다 많은 메모리 디바이스가 사용될 수 있다. 본 개시에 기재된 메모리 디바이스의 예는 증가된 속도 및 감소된 제조 비용으로 메모리에 가까운 증가된 용량을 제공한다.
도 1b는 기판(152)에 결합된 프로세서(156)를 갖는 전자 시스템(150)을 도시한다. 시스템(150)은 또한 제1 및 제2 메모리 디바이스(160A, 160B)를 포함한다. 도 1a와 대조적으로, 도 1b에서, 제1 및 제2 메모리 디바이스(160A, 160B)는, 임의의 중간 기판 또는 인터포저 없이, 프로세서(156)와 동일한 기판(102)에 직접 연결된다. 이 구성은 도 1a의 예에 비해 추가 속도 및 구성 요소 감소를 제공할 수 있다. 도 1a의 예와 유사하게, 버퍼 어셈블리 또는 버퍼 다이(168)가 DRAM 다이(162)의 스택에 인접한 것이 도시된다. 와이어 본드(166)는 예시적인 인터커넥션 구조로서 도시되지만, 그 밖의 다른 인터커넥션 구조, 가령, TSV가 사용될 수 있다.
도 2는 도 1b의 메모리 디바이스(118A 또는 118B)와 유사한 전자 시스템(200)을 도시한다. 전자 시스템(200)은 기판(204)에 결합된 버퍼 다이(202)를 포함한다. 전자 시스템(200)은 또한 기판(204)에 결합된 DRAM 다이(210)의 스택을 포함한다. 도 2의 예에서, DRAM 다이(210)의 스택 내 개별 다이는 특히 하나 이상의 수직으로 인접한 다이로부터 횡방향으로 오프셋되며, 도시된 예에서, 각각의 다이가 둘 모두 수직으로 인접한 다이로부터 횡방향으로 오프셋된다. 예를 들어, 다이는 적어도 하나의 계단형 구성으로 엇갈릴 수 있다. 도 2의 예는 DRAM 다이(210)의 계단형 스택에서 2개의 상이한 엇갈린 방향을 도시한다. 예시된 이중 계단형 구성에서, 각각의 다이의 노출된 표면 부분(212)은 다수의 와이어 본드 인터커넥션을 위해 사용된다.
복수의 와이어 본드 인터커넥션(214, 216)이 DRAM 다이(210)의 스택 내 다이로부터 기판(204)으로 도시되어 있다. 기판(204) 상의 또는 그 내부의 추가 전도체(도시되지 않음)는 와이어 본드 인터커넥션(214, 216)을 버퍼 다이(202)로 더 결합시킨다. 하나 이상의 솔더 인터커넥션(203), 가령, 솔더 볼 어레이를 이용해 버퍼 다이(202)가 기판(204)으로 결합된 것으로 도시된다. 도 1b에 도시된 바와 같이 버퍼 다이로부터 기판(102)으로 그리고 결국 프로세서(106)로 신호 및 데이터를 추가로 전송하기 위해 다수의 기판 솔더 인터커넥션(206)이 기판(204)의 하부 면 상에 추가로 도시되어 있다.
도 3은 도 2의 버퍼 다이(202)와 유사한 버퍼 다이(300)의 블록도를 도시한다. 호스트 디바이스 인터페이스(312) 및 DRAM 인터페이스(314)가 도시되어 있다. 버퍼 다이(300)의 추가적인 회로 구성요소는 제어기 및 스위칭 로직(316); 신뢰성, 가용성 및 서비스 가능성(RAS: reliability, availability, and serviceability) 로직(317); 및 내장 자체 테스트(BIST: built-in self-test) 로직(318)을 포함한다. 버퍼 다이(300)로부터 DRAM 다이의 스택으로의 통신은 화살표(320)로 지시된다. 버퍼 다이(300)로부터 호스트 디바이스로의 통신은 화살표(322 및 324)로 지시된다. 도 3에서, 화살표(324)는 커맨드/어드레스(CA) 핀으로부터의 통신을 나타내고, 화살표(322)는 데이터(DQ) 핀(322)으로부터의 통신을 나타낸다. 호스트 디바이스 인터페이스는 CA 및 DQ 핀 중 하나 또는 두 가지 모두 실질적으로 더 많거나 더 적은 수를 가질 수 있기 때문에 CA 핀 및 DQ 핀의 예시적인 개수는 예시로서 제공된 것에 불과하다. 요구되는 어느 유형이든 핀의 수는 인터페이스 채널의 폭, 추가 비트(가령 ECC 비트)에 대한 프로비전, 그 밖의 다른 많은 변수에 따라 달라질 수 있다. 많은 예에서 호스트 디바이스 인터페이스는 산업 표준 메모리 인터페이스(표준 설정 기구에 의해 명시적으로 정의된 것 또는 산업에서 채택된 사실상 표준)일 것이다.
하나의 예에서, 모든 CA 핀(324)이 단일 채널로 작동하고 모든 데이터 핀(322)이 단일 채널로 작동한다. 하나의 예에서, 모든 CA 핀은 모든 데이터 핀(322)을 서비스한다. 또 다른 예에서, CA 핀(324)은 다수의 서브-채널로 세분된다. 또 다른 예에서, 데이터 핀(322)은 다수의 서브-채널로 세분된다. 하나의 구성이 CA 핀(324)의 일부가 데이터 핀(322)의 일부를 서비스하는 것을 포함할 수 있다. 하나의 특정 예에서, CA 핀과 데이터(DQ) 핀의 서브-조합으로서, 8개의 CA 핀이 9개의 데이터(DQ) 핀을 서비스한다. 복수의 서브-조합, 가령, 8 CA 핀/9 데이터 핀 예시가 하나의 메모리 디바이스에 포함될 수 있다.
컴퓨팅 디바이스에서 소켓, 가령, 듀얼 인 라인 메모리(DIMM: dual in line memory) 소켓을 이용해 DRAM 메모리를 기판, 가령, 마더보드에 결합되게 하는 것이 일반적이다. 그러나 일부 응용분야의 경우 DIMM 디바이스 상의 DRAM 칩 및 소켓 연결의 물리적 레이아웃이 많은 공간을 차지할 수 있다. DRAM 메모리를 위한 공간을 줄이는 것이 바람직하다. 또한, 소켓 인터페이스를 통한 통신은 솔더 연결을 이용한 마더보드로의 직접 연결보다 느리고 덜 신뢰할 만하다. 소켓 인터페이스의 추가 구성요소는 컴퓨팅 디바이스에 비용을 추가한다.
본 개시의 일부 예시적인 메모리 디바이스의 예를 사용하여, 메모리 디바이스의 물리적 크기가 주어진 DRAM 메모리 용량에 대해 감소될 수 있다. 기판에 직접 연결되기 때문에 속도가 향상되고 소켓 구성요소를 제거함으로써 비용이 절감된다.
동작 시에, 호스트 디바이스로부터의 가능한 데이터 속도는 DRAM 다이로의 인터커넥션 구성요소, 가령, 트레이스 라인, TSV, 와이어 본드가 핸들링할 수 있는 것보다 높을 수 있다. 버퍼 다이(300)(또는 또 다른 형태의 버퍼 어셈블리)의 추가에 의해, 호스트 디바이스로부터의 빠른 데이터 상호대화가 버퍼링될 수 있다. 도 3의 예에서, 호스트 인터페이스(312)는 제1 데이터 속도로 동작하도록 구성된다. 하나의 예에서, 제1 데이터 속도는 호스트 디바이스가 전달할 수 있는 속도와 매칭될 수 있다.
하나의 예에서, DRAM 인터페이스(314)는 제1 데이터 속도보다 느린, 제2 데이터 속도로 동작하도록 구성된다. 하나의 예에서, DRAM 인터페이스(314)는 호스트 인터페이스(312)보다 느리고 더 넓도록 구성된다. 동작 시, 버퍼 다이는 호스트 인터페이스(312) 측에서의 고속 데이터 상호작용을 DRAM 인터페이스(314) 측 상에서의 더 느리고 더 넓은 데이터 상호작용으로 변환할 수 있다. 또한, 이하에서 더 기재될 바와 같이, 적어도 호스트 인터페이스의 데이터 처리량에 근접한 데이터 처리량을 유지하기 위해, 일부 예에서, 버퍼 어셈블리는 호스트 인터페이스의 연결을 각자의 DRAM 인터페이스와 연관된 복수의 메모리 서브-채널로 재할당할 수 있다. 더 느리고 더 넓은 DRAM 인터페이스(314)는 더 좁고 더 빠른 호스트 인터페이스(312)의 용량과 실질적으로 일치하도록 구성될 수 있다. 이러한 방식으로, DRAM 다이로의 더 제한적인 인터커넥션 구성요소, 가령, 트레이스 라인, TSV, 와이어 본드 등이 더 빠른 호스트 디바이스로부터 공급되는 상호작용의 용량을 핸들링할 수 있다. 버퍼 다이(300)로의 하나의 예시적인 호스트 인터페이스(CA 핀 및 DQ 핀 모두 포함)가 도시되어 있지만, 버퍼 다이(300)는 유사한 방식으로 버퍼 다이(300)에 의해 각각 복수의 DRAM 인터페이스로 매핑되는 개별 데이터 경로에 대한 복수의 호스트 인터페이스를 포함할 수 있다.
하나의 예에서, 호스트 디바이스 인터페이스(312)는 제1 개수의 데이터 경로를 포함하고, DRAM 인터페이스(314)는 데이터 경로의 제1 개수보다 큰 제2 개수의 데이터 경로를 포함한다. 하나의 예에서, 버퍼 다이(300) 내 회로는 데이터 및 커맨드를 제1 개수의 데이터 경로에서 제2 개수의 데이터 경로로 매핑한다. 이러한 구성에서, 앞서 기재된 바와 같이, 제2 개수의 데이터 경로가 더 느리고 더 넓은 인터페이스를 제공한다.
하나의 예에서, 호스트 디바이스 인터페이스(312)의 커맨드/어드레스 핀(324)은 제1 개수의 커맨드/어드레스 경로를 포함하고, 버퍼 다이(300)의 대응하는 DRAM 인터페이스(314) 측에서, DRAM 인터페이스(314)는 커맨드/어드레스 경로의 제1 개수보다 큰 제2 개수의 커맨드/어드레스 경로를 포함한다. 하나의 예에서, 커맨드/어드레스 경로의 제2 개수는 커맨드/어드레스 경로의 제1 개수의 2배이다. 하나의 예에서, 커맨드/어드레스 경로의 제2 개수는 커맨드/어드레스 경로의 제1 개수의 2배보다 많다. 하나의 예에서, 커맨드/어드레스 경로의 제2 개수는 커맨드/어드레스 경로의 제1 개수의 4배이다. 하나의 예에서, 커맨드/어드레스 경로의 제2 개수는 커맨드/어드레스 경로의 제1 개수의 8배이다.
하나의 예에서, 버퍼 다이(300)의 DRAM 인터페이스(314) 측 상의 주어진 커맨드/어드레스 경로는 단일 DRAM 다이와만 통신한다. 하나의 예에서, 버퍼 다이(300)의 DRAM 인터페이스(314) 측 상의 주어진 커맨드/어드레스 경로는 복수의 DRAM 다이와 통신한다. 하나의 예에서, 버퍼 다이(300)의 DRAM 인터페이스(314) 측 상의 주어진 커맨드/어드레스 경로는 4개의 DRAM 다이와 통신한다. 하나의 예에서, 버퍼 다이(300)의 DRAM 인터페이스(314) 측 상의 주어진 커맨드/어드레스 경로는 16개의 DRAM 다이와 통신한다.
하나의 예에서, 호스트 디바이스 인터페이스(312)의 데이터 핀(322)은 제1 개수의 데이터 경로를 포함하고, 버퍼 다이(300)의 대응하는 DRAM 인터페이스(314) 측에서, DRAM 인터페이스(314)는 데이터 경로의 제1 개수보다 큰 제2 개수의 데이터 경로를 포함한다. 하나의 예에서, 데이터 경로의 제2 개수는 데이터 경로의 제1 개수의 2배이다. 하나의 예에서, 데이터 경로의 제2 개수는 데이터 경로의 제1 개수의 2배보다 많다. 하나의 예에서, 데이터 경로의 제2 개수는 데이터 경로의 제1 개수의 4배이다. 하나의 예에서, 데이터 경로의 제2 개수는 데이터 경로의 제1 개수의 8배이다.
하나의 예에서, 버퍼 다이(300)의 DRAM 인터페이스(314) 측 상의 데이터 경로는 단일 DRAM 다이와만 통신한다. 하나의 예에서, 버퍼 다이(300)의 DRAM 인터페이스(314) 측 상의 주어진 데이터 경로는 복수의 DRAM 다이와 통신한다. 하나의 예에서, 버퍼 다이(300)의 DRAM 인터페이스(314) 측 상의 주어진 데이터 경로는 4개의 DRAM 다이와 통신한다. 하나의 예에서, 버퍼 다이(300)의 DRAM 인터페이스(314) 측 상의 주어진 데이터 경로는 16개의 DRAM 다이와 통신한다.
하나의 예에서, 호스트 인터페이스(312)는 커맨드/어드레스 핀(324) 및 데이터 핀(322)에 대해 상이한 속도를 포함한다. 하나의 예에서, 호스트 인터페이스의 데이터 핀(322)은 6.4 Gb/s에서 동작하도록 구성된다. 하나의 예에서, 호스트 인터페이스의 커맨드/어드레스 핀(324)은 3.2 Gb/s에서 동작하도록 구성된다.
하나의 예에서, 버퍼 다이(300)의 DRAM 인터페이스(314)는 버퍼 다이(300)의 호스트 인터페이스(312) 측으로부터의 통신을 늦추고 넓힌다. 호스트 인터페이스(312)로부터의 주어진 커맨드/어드레스 경로가 DRAM 인터페이스(314) 상의 2개의 커맨드/어드레스 경로에 매핑되는 하나의 예에서, 호스트 인터페이스에서의 속도가 3.2 Gb/s이고, DRAM 인터페이스(314)에서의 속도가 1.6 Gb/s이다.
호스트 인터페이스(312)로부터의 주어진 데이터 경로가 DRAM 인터페이스(314) 상의 2개의 데이터 경로로 매핑되는 하나의 예에서, 호스트 인터페이스에서의 속도는 6.4 Gb/s이고 DRAM 인터페이스(314)에서의 속도가 3.2 Gb/s이며, 이때, 각각의 데이터 경로가 DRAM 다이의 스택 내 단일 DRAM 다이와 통신한다. 호스트 인터페이스(312)로부터의 주어진 데이터 경로가 DRAM 인터페이스(314) 상의 4개의 데이터 경로로 매핑되는 하나의 예에서, 호스트 인터페이스에서의 속도는 6.4 Gb/s이고 DRAM 인터페이스(314)에서의 속도가 1.6 Gb/s이며, 이때, 각각의 데이터 경로가 DRAM 다이의 스택 내 4개의 DRAM 다이와 통신한다. 호스트 인터페이스(312)로부터의 주어진 데이터 경로가 DRAM 인터페이스(314) 상의 8개의 데이터 경로로 매핑되는 하나의 예에서, 호스트 인터페이스에서의 속도는 6.4 Gb/s이고 DRAM 인터페이스(314)에서의 속도가 0.8 Gb/s이며, 이때, 각각의 데이터 경로가 DRAM 다이의 스택 내 16개의 DRAM 다이와 통신한다.
하나의 예에서, 펄스 진폭 변조(PAM) 프로토콜은 버퍼 다이(300)의 DRAM 인터페이스(314) 측에서 통신하는 데 사용된다. 하나의 예에서, PAM 프로토콜은 PAM-4를 포함하지만, 그 밖의 다른 PAM 프로토콜이 발명의 범위 내에 있다. 하나의 예에서, PAM 프로토콜은 데이터 대역폭을 증가시킨다. 호스트 인터페이스(312)로부터의 주어진 데이터 경로가 DRAM 인터페이스(314) 상의 4개의 데이터 경로로 매핑되는 하나의 예에서, 호스트 인터페이스에서의 속도는 6.4 Gb/s이고, PAM 프로토콜을 이용해 DRAM 인터페이스(314)에서의 속도가 0.8 Gb/s이며, 이때, 각각의 데이터 경로가 DRAM 다이의 스택 내 4개의 DRAM 다이와 통신한다. 호스트 인터페이스(312)로부터의 주어진 데이터 경로가 DRAM 인터페이스(314) 상의 8개의 데이터 경로로 매핑되는 하나의 예에서, 호스트 인터페이스에서의 속도는 6.4 Gb/s이고, PAM 프로토콜을 이용해 DRAM 인터페이스(314)에서의 속도가 0.4 Gb/s이며, 이때, 각각의 데이터 경로가 DRAM 다이의 스택 내 16개의 DRAM 다이와 통신한다.
버퍼 다이(300)와 예시적 16개의 DRAM 다이 간 통신하는 데 필요한 핀의 수가 버퍼 다이(300)의 DRAM 인터페이스(314) 측 상의 커맨드/어드레스 경로의 수에 따라 그리고 각각의 데이터 경로에 결합되는 DRAM 다이의 수에 따라 달라진다. 이하의 표는 핀 카운트 및 대응하는 커맨드/어드레스 경로 구성의 다수의 비제한적 예시를 보여준다.
Figure pct00001
버퍼 다이(300)와 예시적 16개의 DRAM 다이 간 통신하는 데 필요한 핀의 수가 버퍼 다이(300)의 DRAM 인터페이스(314) 측 상의 데이터 경로의 수에 따라 그리고 각각의 데이터 경로에 결합되는 DRAM 다이의 수에 따라 달라진다. 이하의 표는 핀 카운트 및 대응하는 데이터 경로 구성의 다수의 비제한적 예시를 보여준다.
Figure pct00002
이하의 선택된 예시에서 설명된 바와 같이, 여러 상이한 방식으로 상기 표의 수의 핀이 DRAM 다이 스택 내 DRAM 다이에 결합될 수 있다. 하나의 예에서, 와이어 본드는 핀에서부터 다수의 DRAM 다이까지 결합하는 데 사용된다. 하나의 예에서, TSV는 핀에서부터 다수의 DRAM 다이까지 결합하는 데 사용된다. 와이어 본드 및 TSV가 예시로서 사용되지만, 와이어 본드 및 TSV 이외의 다른 통신 경로도 본 개시의 범위 내에 있다.
도 4는 메모리 디바이스(400)의 또 다른 예를 도시한다. 메모리 디바이스(400)는 기판(404)에 결합된 버퍼 다이(402)를 포함한다. 메모리 디바이스(400)는 또한 기판(404)에 결합된 DRAM 다이(410)의 스택을 포함한다. 도 4의 예시에서, DRAM 다이(410)의 스택은 적어도 하나의 계단형 구성으로 엇갈린다. 도 4의 예는 DRAM 다이(410)의 계단형 스택에서 2개의 상이한 엇갈린 방향을 보여준다. 도 2의 구성과 유사하게, 예시된 계단형 구성에서, 노출된 표면 부분(412)은 다수의 와이어 본드 인터커넥션을 위해 사용된다.
복수의 와이어 본드 인터커넥션(414, 416)이 DRAM 다이(410)의 스택 내 다이로부터 기판(404)까지로 도시되어 있다. 기판(404) 상의 또는 그 내부의 추가 전도체(도시되지 않음)는 와이어 본드 인터커넥션(414, 416)을 버퍼 다이(402)로 더 결합시킨다. 하나 이상의 솔더 인터커넥션, 가령, 솔더 볼 어레이를 이용해, 버퍼 다이(402)가 기판(404)에 결합된 것으로 도시된다. 버퍼 다이로부터 마더보드로 그리고 결국은 호스트 디바이스로 신호 및 데이터를 더 전송하기 위해 다수의 기판 솔더 인터커넥션(406)이 기판(404)의 하부 측부 상에 더 나타난다.
도 4의 예에서, 복수의 와이어 본드 인터커넥션(414, 416)이 복수의 적층된 DRAM 다이 위로 직렬로 연결된다. 선택된 예에서, 단일 와이어 본드는 하나보다 많은 DRAM 다이에서 부하를 구동시킬 수 있다. 이러한 하나의 예에서, 와이어 본드 인터커넥션은 도 4에 도시된 바와 같이 직렬로 연결될 수 있다. 하나의 예에서, 단일 와이어 본드는 4개의 DRAM 다이에 직렬로 연결될 수 있다. 하나의 예에서, 단일 와이어 본드는 8개의 DRAM 다이에 직렬로 연결될 수 있다. 하나의 예에서, 단일 와이어 본드는 16개의 DRAM 다이에 직렬로 연결될 수 있다. 그 밖의 다른 개수의 직렬 연결된 DRAM 다이도 본 발명의 범위 내에 있다. 또한, DRAM 인터페이스의 CA 연결이 제1 개수의 DRAM 다이로 이루어질 수 있고, DRAM 인터페이스의 대응하는 DQ 연결이 제1 개수와 상이한 제2 개수의 DRAM 다이로 이루어질 수 있다.
도 5a는 메모리 디바이스(500)의 또 다른 예를 도시한다. 메모리 디바이스(500)는 기판(504)에 결합된 버퍼 다이(502)를 포함한다. 메모리 디바이스(500)는 또한 기판(504)에 결합된 DRAM 다이(510)의 스택을 포함한다. 도 5a의 예시에서, DRAM 다이(510)의 스택은 적어도 하나의 계단형 구성으로 엇갈린다. 도 5의 예는 DRAM 다이(510)의 계단형 스택에서의 2개의 상이한 엇갈린 방향을 보여준다. 예시된 계단형 구성에서, 노출된 표면 부분(512)이 다수의 와이어 본드 인터커넥션을 위해 사용된다.
복수의 와이어 본드 인터커넥션(514, 516)이 DRAM 다이(410)의 스택 내 다이로부터 기판(404)까지로 도시되어 있다. 기판(504) 상의 또는 그 내부의 추가 전도체(도시되지 않음)가 와이어 본드 인터커넥션(514, 451616)을 버퍼 다이(502)로 더 결합시킨다. 하나 이상의 솔더 인터커넥션, 가령, 솔더 볼 어레이를 이용해, 버퍼 다이(502)가 기판(504)에 결합된 것으로 도시된다. 버퍼 다이로부터 마더보드로 그리고 결국은 호스트 디바이스로 신호 및 데이터를 더 전송하기 위해 다수의 기판 솔더 인터커넥션(506)이 기판(504)의 하부 측부 상에 더 나타난다.
도 5a의 예에서, 버퍼 다이(502)는 DRAM 다이(510)의 스택 아래에 적어도 부분적으로 위치된다. 하나의 예에서, 봉지재(503)가 버퍼 다이(502)를 적어도 부분적으로 둘러싼다. 도 5a의 예는 메모리 디바이스(500)의 면적 풋프린트를 더 감소시킨다. 또한, DRAM 다이(510)의 스택과 버퍼 다이(502) 간 인터커넥트 거리가 감소된다.
도 5b는 메모리 디바이스(520)의 또 다른 예를 도시한다. 메모리 디바이스(520)는 기판(524)에 결합된 버퍼 다이(522)를 포함한다. 메모리 디바이스(520)는 또한 기판(524)에 결합된 DRAM 다이(530)의 스택을 더 포함한다. 복수의 와이어 본드 인터커넥션(534, 536)이 DRAM 다이(530)의 스택 내 다이로부터 기판(524)까지로 도시되어 있다. 도 5b의 예에서, 복수의 와이어 본드 인터커넥션(534, 536)이 복수의 적층된 DRAM 다이 위로 직렬로 연결된다. 하나의 예에서, 단일 와이어 본드는 4개의 DRAM 다이에 직렬로 연결될 수 있다. 하나의 예에서, 단일 와이어 본드는 8개의 DRAM 다이에 직렬로 연결될 수 있다. 하나의 예에서, 단일 와이어 본드는 16개의 DRAM 다이에 직렬로 연결될 수 있다. 그 밖의 다른 개수의 직렬 연결된 DRAM 다이도 본 발명의 범위 내에 있다.
도 5c는 메모리 디바이스(500 및 520)와 유사한 메모리 디바이스(540)의 평면도를 도시한다. 도 5c의 예에서, 버퍼 다이(542)는 기판(544)에 결합되고 DRAM 다이(550)의 스택 아래에 완전히 위치하는 것으로 도시된다. 도 5d는 메모리 디바이스(500 및 520)와 유사한 메모리 디바이스(560)의 평면도를 도시한다. 도 5d에서, 버퍼 다이(562)는 기판(564)에 결합되고, DRAM 다이(570)의 제1 스택 및 DRAM 다이(572)의 제2 스택의 일부분 아래 부분적으로 위치된다. 하나의 예에서, DRAM 다이의 스택이 짧을수록 더 짧은 인터커넥션 경로 및 더 높은 제조 수율을 제공한다. 선택된 예에서, 이러한 이유로 DRAM 다이의 복수의 더 짧은 스택을 사용하는 것이 바람직할 수 있다. DRAM 다이의 복수의 더 짧은 스택은 메모리 디바이스(560)의 더 큰 면적 풋프린트와 상충관계를 가진다.
도 6은 메모리 디바이스(600)의 또 다른 예를 도시한다. 메모리 디바이스(600)는 기판(604)에 결합된 버퍼 다이(602)를 포함한다. 메모리 디바이스(600)는 또한 기판(604)에 결합된 DRAM 다이(610)의 스택을 포함한다. 도 6의 실시예에서, DRAM 다이(610)의 스택은 적어도 하나의 계단형 구성으로 엇갈린다. 도 6의 예는 DRAM 다이(610)의 계단형 스택에서의 2개의 상이한 엇갈린 방향에서의 4개의 스태거를 보여준다. 도 6의 DRAM 다이(610) 스택은 16개의 DRAM 다이를 포함하지만, 본 발명이 이에 제한되지는 않는다. 도시된 그 밖의 다른 계단형 구성과 마찬가지로, 도 6에서, 노출된 표면 부분(612)이 다수의 와이어 본드 인터커넥션을 위해 사용된다.
복수의 와이어 본드 인터커넥션(614, 616)이 DRAM 다이(610)의 스택 내 다이로부터 기판(604)까지로 도시되어 있다. 기판(604) 상의 또는 그 내부의 추가 전도체(도시되지 않음)는 와이어 본드 인터커넥션(614, 616)을 버퍼 다이(602)로 더 결합시킨다. 하나 이상의 솔더 인터커넥션, 가령, 솔더 볼 어레이를 이용해, 버퍼 다이(602)가 기판(604)에 결합된 것으로 도시된다. 버퍼 다이로부터 마더보드로 그리고 결국은 호스트 디바이스로 신호 및 데이터를 더 전송하기 위해 다수의 기판 솔더 인터커넥션(606)이 기판(604)의 하부 측부 상에 더 나타난다.
도 7은 메모리 디바이스(700)의 또 다른 예를 도시한다. 메모리 디바이스(700)는 기판(704)에 결합된 버퍼 다이(702)를 포함한다. 메모리 디바이스(700)는 또한 기판(704)에 결합된 DRAM 다이(710)의 스택을 포함한다. 도 7의 실시예에서, DRAM 다이(710)의 스택은 적어도 하나의 계단형 구성으로 엇갈린다. 도 7의 예는 DRAM 다이(710)의 계단형 스택에서의 2개의 상이한 엇갈린 방향에서의 4개의 스태거를 보여준다. 도 7의 DRAM 다이(710) 스택은 16개의 DRAM 다이를 포함하지만, 본 발명이 이에 제한되지는 않는다. 도시된 그 밖의 다른 계단형 구성과 마찬가지로, 도 7에서, 노출된 표면 부분(712)이 다수의 와이어 본드 인터커넥션을 위해 사용된다.
복수의 와이어 본드 인터커넥션(714, 716)이 DRAM 다이(710)의 스택 내 다이로부터 기판(704)까지로 도시되어 있다. 기판(704) 상의 또는 그 내부의 추가 전도체(도시되지 않음)는 와이어 본드 인터커넥션(714, 716)을 버퍼 다이(702)로 더 결합시킨다. 하나 이상의 솔더 인터커넥션, 가령, 솔더 볼 어레이를 이용해, 버퍼 다이(702)가 기판(704)에 결합된 것으로 도시된다. 버퍼 다이로부터 마더보드로 그리고 결국은 호스트 디바이스로 신호 및 데이터를 더 전송하기 위해 다수의 기판 솔더 인터커넥션(706)이 기판(704)의 하부 측부 상에 더 나타난다.
도 7의 예에서, 버퍼 다이(702)는 DRAM 다이(710)의 스택 아래에 적어도 부분적으로 위치된다. 하나의 예에서, 봉지재(703)가 버퍼 다이(702)를 적어도 부분적으로 둘러싼다. 도 7의 예는 메모리 디바이스(700)의 면적 풋프린트를 더 감소시킨다. 또한, DRAM 다이(710)의 스택과 버퍼 다이(702) 간 인터커넥트 거리가 감소된다.
도 8a는 메모리 디바이스(800)의 또 다른 예를 도시한다. 메모리 디바이스(800)는 기판(804)에 결합된 버퍼 다이(802)를 포함한다. 메모리 디바이스(800)는 또한 기판(804)에 결합된 DRAM 다이(810)의 스택을 포함한다. 도 8a의 예시에서, DRAM 다이(810)의 스택은 수직으로 정렬된다. 도 8a의 DRAM 다이(810)의 스택은 8개의 DRAM 다이를 포함하지만, 본 발명이 이에 제한되지는 않는다.
복수의 TSV 인터커넥션(812)이 기판(804)까지로 DRAM 다이(810)의 스택 내 하나 이상의 다이를 통과하고 이들과 통신하는 것으로 나타난다. 기판(804) 상의 또는 그 내부의 추가 전도체(도시되지 않음)가 TSV(812)를 버퍼 다이(802)로 더 결합시킨다. 하나 이상의 솔더 인터커넥션, 가령, 솔더 볼 어레이를 이용해, 버퍼 다이(802)가 기판(804)에 결합된 것으로 도시된다. 버퍼 다이로부터 마더보드로 그리고 결국은 호스트 디바이스로 신호 및 데이터를 더 전송하기 위해 다수의 기판 솔더 인터커넥션(806)이 기판(804)의 하부 측부 상에 더 나타난다.
도 8b는 메모리 디바이스(820)의 또 다른 예를 도시한다. 메모리 디바이스(820)는 기판(824)에 결합된 버퍼 다이(822)를 포함한다. 메모리 디바이스(820)는 또한 기판(824)에 결합된 DRAM 다이(830)의 스택을 포함한다. 도 8b의 예에서, DRAM 다이(830)의 스택은 수직으로 정렬된다. 도 8b의 DRAM 다이(830)의 스택은 16개의 DRAM 다이를 포함하지만, 본 발명이 이에 제한되지는 않는다.
복수의 TSV 인터커넥션(832)이 기판(824)까지로 DRAM 다이(830)의 스택 내 하나 이상의 다이를 통과하고 이들과 통신하는 것으로 나타난다. 기판(824) 상의 또는 그 내부의 추가 전도체(도시되지 않음)가 TSV(832)를 버퍼 다이(822)로 더 결합시킨다. 하나 이상의 솔더 인터커넥션, 가령, 솔더 볼 어레이를 이용해, 버퍼 다이(822)가 기판(824)에 결합된 것으로 도시된다. 버퍼 다이로부터 마더보드로 그리고 결국은 호스트 디바이스로 신호 및 데이터를 더 전송하기 위해 다수의 기판 솔더 인터커넥션(826)이 기판(824)의 하부 측부 상에 더 나타난다.
도 9a는 본 개시내용의 임의의 예에 따른 DRAM 다이의 스택에 포함될 수 있는 단일 DRAM 다이(900)의 블록도를 도시한다. 도 9a에서, DRAM 다이(900)는 메모리 셀의 어레이를 포함하는 저장 영역(902)을 포함한다. 제1 데이터 I/O 스트라이프(904)는 DRAM 다이(900)의 제1 측(901)에서 제2 측(903)으로 통과하는 것으로 도시되어 있다. 하나의 예에서, 컨택트는 제1 데이터 I/O 스트라이프(904)의 하나 또는 둘 모두의 측(901, 903) 상에서 제1 데이터 I/O 스트라이프(904)의 가장자리 상에 형성될 수 있다. 컨택트는 상기의 예에서 기재된 바와 같이 와이어 본드에 연결될 수 있다. 또 다른 예에서, TSV는 측(901, 903)에서, 또는 제1 데이터 I/O 스트라이프(904)를 따른 다른 위치에서 제1 데이터 I/O 스트라이프(904)에 결합될 수 있다.
제2 데이터 I/O 스트라이프(906)가 도 9a에 더 도시되어 있다. 하나의 예에서, 제2 데이터 I/O 스트라이프(906)는 제1 데이터 I/O 스트라이프(904)와 실질적으로 동일하다. 도 9a의 예에서, 각각의 데이터 I/O 스트라이프는 어느 한 측 상의 와이어 본드에 연결되기 위한 36개의 컨택트를 포함한다. 2개의 데이터 I/O 스트라이프 및 각각 2개의 측에 의해, DRAM 다이(900)는 144개의 와이어 본드 또는 TSV를 위한 연결을 포함한다.
커맨드/어드레스 스트라이프(910)가 도 9a에 더 도시되어 있다. 도시된 예에서, 커맨드/어드레스 스트라이프(910)는 와이어 본드 또는 TSV에 대한 연결을 위한 30개의 컨택트를 포함한다. 하나의 예에서, DRAM 다이 중 하나 이상은 (본 명세서에서 앞서 언급된 예시적 와이어 본딩된 스택 구성에 대해 설명된 바와 같이) 데이터 I/O 스트라이프(904, 906, 910) 중 하나 이상의 연결을 와이어 본딩을 위한 제2 위치, 가령, 다이의 가장자리를 따르는 와이어 본드 패드의 하나 이상의 행(row)으로 재배선하는 재배선 층을 포함할 수 있다. 도 9a의 데이터 스트라이프(904 및 906) 내(그리고 또한 도 9b-9c의 예의 데이터 스트라이프 내)에 있는 DQ 컨택트의 예시적 개수, 및 이러한 예에서의 커맨드/어드레스 컨택트의 예시적 개수는 단지 상대적 예에 불과하며, 어느 한 또는 둘 모두의 신호 유형을 위한 컨택트의 상이한 개수가 기재된 임의의 예시에서 사용될 수 있다.
도 9b는 본 개시내용의 임의의 예에 따른 DRAM 다이의 스택에 포함될 수 있는 4개의 DRAM 다이(920)의 스택의 블록도를 도시한다. 도 9b에서, 스택(920) 내 각각의 다이는 메모리 셀의 어레이를 포함하는 저장 영역(922)을 포함한다. 제1 데이터 I/O 스트라이프(924)는 스택(920)의 제1 측(921)에서 제2 측(923)으로 통과하는 것으로 도시되어 있다. 하나의 예에서, 컨택트는 제1 데이터 I/O 스트라이프(924)의 하나 또는 둘 모두의 측(921, 923) 상에서 제1 데이터 I/O 스트라이프(924)의 가장자리 상에 형성될 수 있다. 컨택트는 상기의 예에서 기재된 바와 같이 와이어 본드에 연결될 수 있다. 또 다른 예에서, TSV는 측(921, 923)에서, 또는 제1 데이터 I/O 스트라이프(924)를 따른 다른 위치에서 제1 데이터 I/O 스트라이프(924)에 결합될 수 있다.
제2 데이터 I/O 스트라이프(926)가 도 9b에 더 도시되어 있다. 하나의 예에서, 제2 데이터 I/O 스트라이프(926)는 제1 데이터 I/O 스트라이프(924)와 실질적으로 동일하다. 도 9b의 예에서, 각각의 데이터 I/O 스트라이프는 어느 한 측 상의 와이어 본드에 연결되기 위한 9개의 컨택트를 포함한다. 2개의 데이터 I/O 스트라이프 및 2개의 측에 의해, 스택(920) 내 각각의 DRAM 다이는 36개의 와이어 본드 또는 TSV를 위한 연결을 포함한다. 하나의 예에서, 스택(920) 내 4개의 다이 모두는 앞선 예에서 기재된 바와 같이 단일 데이터 경로에 의해 구동된다.
커맨드/어드레스 스트라이프(930)가 도 9b에 더 도시되어 있다. 도시된 예에서, 커맨드/어드레스 스트라이프(930)는 와이어 본드 또는 TSV에 대한 연결을 위한 30개의 컨택트를 포함한다.
도 9c는 본 개시내용의 임의의 예에 따른 DRAM 다이의 스택에 포함될 수 있는 4개의 DRAM 다이(940)의 스택의 블록도를 도시한다. 도 9c에서, 스택(940) 내 각각의 다이는 메모리 셀의 어레이를 포함하는 저장 영역(942)을 포함한다. 단일 데이터 I/O 스트라이프(944)는 스택(940)의 제1 측(941)에서 제2 측(943)으로 통과하는 것으로 도시되어 있다. 하나의 예에서, 컨택트는 데이터 I/O 스트라이프(944)의 하나 또는 둘 모두의 측(941, 943) 상에서 데이터 I/O 스트라이프(944)의 가장자리 상에 형성될 수 있다. 컨택트는 상기의 예에서 기재된 바와 같이 와이어 본드에 연결될 수 있다. 또 다른 예에서, TSV는 측(941, 943)에서, 또는 제1 데이터 I/O 스트라이프(944)를 따른 다른 위치에서 데이터 I/O 스트라이프(944)에 결합될 수 있다.
도 9c의 예에서, 단일 데이터 I/O 스트라이프(944)는 어느 한 측 상의 와이어 본드에 연결되기 위한 18개의 컨택트를 포함한다. 2개의 측에서, 스택(940) 내 각각의 DRAM 다이는 36개의 와이어 본드 또는 TSV를 위한 연결을 포함한다. 하나의 예에서, 스택(940)의 다이 중 4개 모두는 앞선 예에서 기재된 바와 같이 단일 데이터 경로에 의해 구동된다.
커맨드/어드레스 스트라이프(950)가 도 9b에 더 도시되어 있다. 도시된 예에서, 커맨드/어드레스 스트라이프(950)는 와이어 본드 또는 TSV에 대한 연결을 위한 30개의 컨택트를 포함한다.
도 10a는 본 발명의 하나의 실시예에 따른 하나의 동작의 방법의 블록도를 도시한다. 동작(1002)에서, 데이터는 제1 데이터 속도로 프로세서와 버퍼 다이 사이에서 교환된다. 동작(1004)에서, 제1 속도보다 느린 제2 속도로 버퍼 다이와 DRAM 다이 스택 간에 데이터가 교환된다. 동작(1006)은 버퍼 다이와 DRAM 다이의 스택 간의 데이터 교환이 복수의 와이어본드를 통한 데이터 교환을 포함함을 설명한다. 도 10b는 본 발명의 하나의 실시예에 따른 또 하나의 동작의 방법의 블록도를 도시한다. 동작(1010)에서, 제1 데이터 속도로 프로세서와 버퍼 다이 간에 데이터가 교환된다. 동작(1012)에서, 제1 속도보다 느린 제2 속도로 버퍼 다이와 수직으로 정렬된 DRAM 다이의 스택 간에 데이터가 교환된다. 동작(1014)은 버퍼 다이와 수직으로 정렬된 DRAM 다이의 스택 간에 데이터를 교환하는 것이 수직으로 정렬된 DRAM 다이의 스택 내 복수의 관통 실리콘 비아(TSV)를 통해 데이터를 교환하는 것을 포함함을 설명한다.
도 11a는 예를 들어 버퍼 다이에서 구현될 수 있는 버퍼를 포함하는 예시적인 메모리 시스템(1100)을 도시한다. 실시예의 기재의 편의를 위해, 버퍼는 버퍼 다이(1102)의 예시적인 구성으로 기재될 것이다. 그러나, 기재된 버퍼 기능은 다른 구조, 예를 들어 또 다른 디바이스, 가령, 메모리 디바이스 또는 인터포저의 일부분으로서 구현될 수 있다.
메모리 시스템(1100)은 메모리 구조(1104)의 구성 범위를 포함할 수 있다. 일부 예에서, 메모리 구조(1104)는 단일 메모리 디바이스일 수 있지만, 많은 예에서 복수의 메모리 디바이스를 포함할 것이다. 복수의 메모리 디바이스가 사용되는 경우, 메모리 디바이스는 서로 적층되거나, 및/또는 지지 기판, 일부 경우, 인쇄 회로 기판(PCB)(가령, 시스템 마더보드, 또는 메모리 모듈, 가령, DIMM(dual in-line memory module)) 상에 각각 직접 배치될 수 있다. 일부 예에서, 버퍼 다이(1102) 및 메모리 구조물(1104)의 개별 메모리 디바이스가 메모리 디바이스들 중 하나 이상이 버퍼 다이(1102)(또는 또 다른 버퍼 구조물)에 직접 장착될 수 있도록 구성될 수 있고, 일부 예에서, 메모리 다이의 스택은 버퍼 다이 상에(또는 그 위에) 장착될 수 있다. 하나의 예시적인 구성으로서, 본 기재에 따른 시스템은 예를 들어 32-40개의 개별 DRAM 다이를 갖고 2개의 채널을 형성하는 듀얼 랭크 DDR5 RDIMM으로 구현될 수 있다.
버퍼 다이(1102)는 메모리 어레이의 일부, 또는 어레이의 각자의 부분과 연관된 제어 및/또는 데이터 경로의 장애가 발생한 경우 데이터의 손실을 피하기 위해 메모리 구조(1104)와 협력하여 구성된다. 이 기능을 구현하기 위해, 앞서 설명된 바와 같이, 본 명세서에서의 기재를 위해 "호스트 인터페이스"라고 하는 제1 인터페이스(1106)는 ECC/패리티 비트에 대한 추가 DQ 연결을 포함할 것이다. 예를 들어, 도 3의 버퍼 다이에 대한 호스트 인터페이스는 36개의 DQ, 즉, 데이터를 전달하는 32개의 DQ 및 ECC/패리티 비트를 전달하는 4개의 DQ를 갖는 것으로 묘사되었다. 도 11의 예에서, 이 호스트 인터페이스는 예를 들어 ECC/패리티 비트를 전달하는 4개의 추가 DQ만큼 확장된다.
도 11a는 또한 (본 명세서에서 앞서 논의된 바와 같이, 하나 이상의 칩 선택 "CS" 경로를 포함할 수 있는) CA 인터페이스의 대안적인 실시예를 도시한다. 일부 예시적인 시스템에서, CA 경로는 (일반적으로 이중 클럭된 DQ와 대조적으로) 단일 클럭될 수 있으므로 CA 경로의 개수가 도 3의 예와 비교하여 증가할 수 있다. 예를 들어, 일부 시스템에서, 시스템 호스트는 인터페이스 연결을 구동하고 버퍼링하기 위한 중간 디바이스(가령, 일부 DDR 5 디바이스와 함께 사용되는 등록된 클록 드라이버(RCD: Registered Clock Driver))와 인터페이싱할 수 있다. 선택된 실시예에서, 본 명세서에 기재된 버퍼 다이(1102)는 이러한 중간 버퍼링 디바이스와 메모리 구조 사이에 배치될 수 있지만, 또 다른 예에서 버퍼 다이(1102)는 그러한 중간 구동 및 버퍼링 디바이스(예를 들어, RCD) 대신에 위치하도록 구현될 수 있다.
메모리 물리 인터페이스에 필요한 CA 경로의 개수는 메모리에 대한 어드레싱 방법(예를 들어, 메모리 구조를 동작시킬 때 칩 선택 핀이 있는 경우 이의 사용)에 따라 달라질 수 있다. 따라서, CA 경로(임의의 CS 핀을 포함함)의 예시적인 개수는 단지 예시에 불과하며, 호스트 물리 인터페이스 또는 메모리 물리 인터페이스 상의 CA 경로의 수가 본 명세서에서 식별되는 예시적 개수와 상이할 수 있다. 일부 예시적인 구성에서, (도시된 예에서) DQ 연결이 4개의 DQ에서 16개의 DQ로 매핑되는 것처럼, CA 경로는 증가된 개수의 CA 경로에 매핑될 수 있다. CS, 클록 등을 위한 경로가 있기 때문에 모든 제어/어드레스 경로가 증배될 필요는 없다. 하나의 예에서, 호스트 인터페이스에서의 CA 경로는 (예를 들어) 각각 30개의 CA 경로를 갖는 4개의 DRAM CA PHY 인터페이스로 배열된 30개의 CA 경로로부터 120개의 CA 경로로 매핑될 수 있다. 다시 예시적인 구성에서, 각각의 DRAM CA PHY는 4개의 DRAM 부하를 구동하도록 구성될 수 있고, 따라서 기재된 구성은 16개의 DRAM 다이를 서비스할 수 있을 것이다.
도 11a의 예에서, 버퍼 다이(1102)는 호스트 PHY(1106)의 예시적 40개의 DQ 데이터 경로를 복수의 DRAM DQ PHY로 재할당하도록 구성되며, 각각의 DRAM DQ PHY는 메모리 구조(1104)의 적어도 하나의 각자의 영역과 통신하도록 구성되며, 이때, 각각의 DRAM DQ PHY가 도 3과 관련하여 기재된 것과 유사한 방식으로, 호스트 인터페이스의 대응하는 부분보다 더 넓고 더 느린 데이터 전송 속도로 동작한다. 복수의 DRAM PHY에 대한 기재는 특정 물리 구조를 나타내려 의도하지 않고, 오히려 호스트 인터페이스로부터의 핀의 그룹의 메모리 인터페이스에서의 더 많은 개수의 핀으로의 재할당이다. 호스트 PHY(1106)에서 복수의 핀에 영향을 미치는 에러로부터 복구할 능력을 유지하기 위해, 일부 예에서, 이하에서 도 12에 대해 더 상세히 설명될 바와 같이, 버퍼 다이(1102)를 통해 그리고 메모리 인터페이스까지, 그리고 그런 다음 메모리 구조의 일반적으로 독립적으로 동작 가능한 논리 영역(즉, "슬라이스")까지 일반적으로 개별적인 서브-채널을 유지하는 것이 바람직할 것이다. 따라서, 이러한 서브-채널 각각에 대한 메모리 구조와 데이터 신호(DQ)를 통신하기 위한 핀 연결이 본 명세서에서 DRAM PHY로서 논의된다.
일부 경우, 호스트 PHY(1106)는 메모리 버스의 채널 또는 서브-채널을 나타낼 수 있다. 예를 들어, 일부 실시예에서, 호스트 PHY(1106)는 JEDEC에 의해 공표된 DDR 5 규격에 따라 구성될 수 있고, 단지 예로서, 호스트 PHY(1106)의 예는 그 표준에 따르는 하나의 독립 메모리 채널을 나타낼 수 있다.
도시된 예에서, 버퍼 다이(1102)는 도 3과 관련하여 논의된 바와 같이, 호스트 인터페이스의 40개의 DQ 핀을 복수의 메모리 물리 인터페이스에 재할당할 것이다. 도 11a는 버퍼 다이에 존재하는 다양한 기능을 도시하지 않는다. 그러나, 버퍼 다이(1102)는 제어기 및 스위칭 논리 구조, 신뢰성, 가용성 및 서비스 가능성(RAS: reliability, availability, and serviceability) 구조; 및 내장 자체 테스트(BIST: built-in self-test) 구조; 도 3의 버퍼 다이(300)에 대해 언급된 모든 구조를 포함하는 것으로 이해되어야 한다(그럼에도 본 개시 내용의 혜택을 입는 해당 분야의 통상의 기술자에게 명백할 듯이 구조는 본 발명의 실시예의 상이한 데이터 경로 재할당을 이루도록 적응될 수 있다). 도시된 예에서, 호스트 PHY(1106)는 예를 들어 DQ에서 약 6.4 Gb/s의 데이터 전송 속도로 동작할 수 있고, DRAM DQ PHY는 약 1.6 Gb/s의 데이터 전송 속도로 동작하는 (총) 160개의 핀을 포함할 수 있다. CA 핀에 유사한 전송 속도가 적용될 것이다.
추가적으로, 메모리 물리 인터페이스의 핀이 메모리 구조(1104)의 적어도 10개, 또는 10의 배수에 할당될 것이다. 하나의 예에서, 호스트 물리 인터페이스(1106)의 매 4번째 순차 DQ가, 예를 들어 (화살표(1122 A-J)로 지시되는 바와 같이) (1108)로 식별되는 16개의 DQ에 의해 기능적으로 지시되는 각자의 DRAM DQ PHY로 매핑될 것이고, 이는 복수의 서브-어레이로 확장된다. 다른 예에서, DQ는 4개의 순차적 DQ의 그룹이 아닌 다른 그룹으로 재매핑될 수 있다. 일부 예에서, 대안적인 DQ가 4개의 순차적 DQ를 대신하여 재매핑될 수 있다(즉, 예를 들어, 선택된 수의 "짝수" DQ가 선택된 수의 "홀수" DQ와 별도로 재매핑될 수 있다). 또 다른 예에서, 본 명세서에서 차후 논의될 바와 같이, 메모리 물리 인터페이스의 핀은 상이한 수의 서브-어레이(및/또는 메모리 구조의 상이한 수의 슬라이스)에 할당될 수 있다. 예를 들어, 도 15와 관련하여 논의될 바와 같이, 메모리 물리 인터페이스의 DQ는 메모리 구조의 9개의 서브-어레이(슬라이스)에 할당될 수 있다.
앞서 논의된 바와 같이, 많은 예에서, 각자의 DRAM DQ PHY(및 데이터경로(1108)) 각각은 호스트 물리 인터페이스(1106)보다 느린 데이터 전송 속도로 동작할 것이다. 예를 들어, 각자의 메모리 물리 인터페이스의 각각의 DQ 데이터 경로(1108)는 호스트 물리 인터페이스(1106)의 데이터 전송 속도의 4분의 1(앞서 언급된 예에서, 1.6 Gb/s)에서 동작할 수 있다. 또 다른 예에서, 호스트 물리 인터페이스(1106)의 매 4번째 순차 DQ 데이터 경로가 (도시된 바와 같은 16개가 아닌) 8개의 DQ를 갖는 DRAM DQ PHY로 매핑될 수 있고 (예를 들어) 도 11a의 도시된 예에서와 같이 4분의 1이 아닌 호스트 PHY의 데이터 전송 속도의 2분의 1로 동작할 수 있다. 호스트 인터페이스 핀 재할당의 다양한 잠재적 구현의 예시가 다음을 포함한다(예시적 핀 속도는 예시에 불과하고, 예시 목적으로 제공된 것이며, 다양한 구현예에서 실제 핀 속도가 제공된 예시보다 실질적으로 느리거나 빠를 수 있다):
Figure pct00003
각각의 DRAM DQ PHY는 각자의 데이터경로(1108)를 통해 복수의 서브-어레이(예시로서 (1110A-D, 1112A-D)로 지시됨)에 결합될 것이다. 일반적으로, DRAM 뱅크는 수천 개의 메모리 셀 행을 포함할 수 있으며 복수의 서브-어레이를 포함할 것이다. 각각의 서브-어레이는 뱅크의 행의 일부 서브세트를 포함할 것이고, 행의 서브세트에 대한 행 버퍼, 및 감지 증폭기를 포함할 것이다. 호스트 물리 인터페이스(40) DQ 핀을 적어도 10개의 서브-채널 그룹에 할당하고, 4개의 호스트 물리 인터페이스 DQ의 연속적인 그룹을 개별 서브-채널에 할당하면(화살표(1122A-J)로 표시됨), 본 개시 내용의 수혜를 얻는 해당 분야의 통상의 기술자에게 자명한 방식으로, 호스트 인터페이스에서의 8개의 ECC/패리티 비트의 사용을 통해, 장애를 일으킨 서브-채널 또는 서브-어레이(도 11b에 도시된 바와 같이 서브-어레이(1110 A-1))(또는 이하에서 언급될 바와 같이 메모리 디바이스의 장애를 일으킨 "슬라이스")의 경우에도 데이터의 복구가 가능하다. 이들 데이터 복구 메커니즘은 앞에서 설명한 것처럼 ChipKill 또는 SDDC를 활용하는 시스템에서 흔히 발견된다. 장애 슬라이스(또는 메모리의 다른 영역)으로부터의 이러한 복구는 호스트의 제어 하에 수행될 수 있다. 일부 예에서, 개별 메모리 다이 및/또는 버퍼(1102)는 또한 해당 분야의 통상의 기술자에게 알려진 바와 같이, 로컬 단일 또는 이중 비트 에러로부터 복구하기 위한 내부 ECC 기능을 포함할 수 있다.
각각의 DRAM DQ PHY(1108)는 메모리 디바이스의 복수의 랭크 및/또는 메모리 디바이스의 복수의 뱅크 내(및/또는 복수의 메모리 디바이스 및/또는 메모리 디바이스의 뱅크에 걸쳐 있는) 서브-어레이에 결합될 수 있다. 그 결과, 도 11a를 참조하면, 일반적으로 (1114, 1116, 1118, 1120)으로 지시된 바와 같이 식별된 서브-뱅크 어레이(즉, 서브-어레이)의 도시된 중첩 계층 각각이, 메모리 구조(1104) 내에서, 상이한 메모리 디바이스, 또는 메모리 디바이스의 상이한 랭크 및/또는 뱅크에 위치할 수 있다.
도 12는 도 11a-11b에서의 계층(1114("A" 계층), 1116("B" 계층), 1118("C" 계층), 1120("D" 계층)) 각각으로 묘사된 것과 유사한 서브-어레이의 그룹에 대한 예시적 구조를 나타내는 블록도 표현으로 도시된 예시적 메모리 시스템(1200)을 도시한다. 메모리 시스템(1200)의 도시된 예시적인 구조는 물리적 표현이라기보다는 논리적 표현이다.
본 설명 목적을 위해, "슬라이스(slice)"라는 용어는 각자의 데이터 경로(1108)를 갖는 각자의 DRAM DQ PHY에 결합된 메모리 어레이(본 예에서, 서브-어레이)의 10개(또는 그 밖의 다른 개수)의 논리 영역의 일부를 어레이의 그 일부에 대한 I/O 회로로의 CA 경로 및 읽기/쓰기 데이터 경로(DQ)와 결합하여 지칭하는 데 사용될 것이다. 도 12는 연관된 데이터 경로(1206A-J)와 함께, 1204A-J로 지시된 바와 같이, 메모리 셀의 각자의 그룹, 이 예시의 경우, 서브-어레이로 각각 형성된 10개의 메모리 슬라이스(1202A-J)를 도시한다. 도 3의 실시예와 관련하여 논의된 바와 같이, 도 12에 구체적으로 도시되지는 않았지만, DRAM CA PHY 인터페이스의 적어도 관련 부분이 각각의 서브-어레이에 대한 어드레싱을 제공하기 위해 각각의 서브-어레이에 분산될 것이다. 다양한 실시예에서, 도시된 메모리 슬라이스(1202A-J)는 하나의 메모리 다이 상에 형성될 수 있거나, 복수의 메모리 다이에 걸쳐 분산될 수 있다. 선택된 예에서, 개별 호스트 PHY DQ는 (각자의 서브-어레이 데이터 경로(1108)를 통해) 각자의 슬라이스 내 각각의 메모리 유닛(다이, 랭크, 또는 뱅크)로 분산될 것이다.
각각의 서브-어레이는 슬라이스(1202A) 내에서 예시로서 지시되는 바와 같이 복수의 어레이 매트(1202A-1 내지 1202A-4)를 포함한다. 각각의 어레이 매트 내 메모리 셀의 개수, 및 워드 라인 및 데이터 라인의 관련 개수는 설계 선택의 문제이다. 따라서, 각각의 어레이 매트의 구성은 설계 고려사항, 가령, (특징부 크기에 관한) 공정 노드, 각각의 메모리 셀의 관련 크기 및 구성, 및 어레이 매트 내 로컬 워드 라인에 대한 희망 치수 등에 기반할 수 있다. 많은 예에서, 어레이 매트는 (열 방향으로) 어레이 매트의 대향하는 측부 상의 감지 증폭기의 행들 사이에 뻗어 있을 것이며, (행 방향으로) 어레이 매트의, 둘 모두가 아니라면, 적어도 하나의 나머지 측부 상에 서브-워드 라인 디코더를 가질 것이다. 일부 예에서, 물리적으로 인접한 어레이 매트(일부 경우, 서브-워드 라인 디코더에 의해 분리됨)는 뱅크를 형성할 수 있다.
하나의 예시적인 구성은 단일 메모리 다이 상에 형성된 도시된 10개의 메모리 슬라이스(1202A-J), 및 그 구성에 따라, (복수의 전역 워드 라인 중) 대표적인 전역 워드 라인(1208)이 도시된 슬라이스를 가로질러 그리고 각각의 슬라이스 내 복수의 어레이 매트로 뻗어 있는 것이 도시된다. 본 개시의 수혜를 입는 해당 분야의 통상의 기술자에게 명백할 바와 같이, 전역 워드 라인(1208)은 연관된 서브-어레이 및 매트를 가로지르는 더 높은 차수의 항을 운반할 것이다. 많은 예에서, 서브-워드 라인 디코더는 전역 워드 라인을 따라 각 어레이 매트 또는 어레이 매트 쌍(또는 메모리 셀의 다른 그룹) 내의 로컬 워드 라인을 구동하기 위해 추가 항을 사용할 것이다.
도시된 예에서, 각각의 서브-어레이는 다수의 개별적으로 어드레스가능한 매트를 포함한다. 도시된 바와 같이, 각각의 서브-어레이는 행 방향(즉, 전역 워드 라인(1208)의 방향)을 따른 4개의 매트, 및 (전역 워드 라인(1208)의 방향에 수직인) 열 방향을 따른 16개의 어레이 매트를 포함하는 매트릭스 어레이 매트를 포함한다. 메모리 구조는 각각의 메모리 페이지가 10의 배수 개의 어레이 매트를 포함하도록 구성될 수 있다. 페이지의 어레이 매트는 도 12의 논리적 표현에서와 같이, 물리적으로 서로 정렬될 필요는 없다. 메모리 시스템(1200)의 예는 4 kB 페이지를 제공하도록 구성될 수 있는 40개의 어레이 매트를 포함한다. 이 예시적인 구성에서, 10개의 도시된 서브-어레이(1204A-J) 각각은 4개의 어레이 매트를 포함하며, 각각의 서브-어레이는 80 바이트 프리페치(64 바이트의 데이터, 8 바이트의 패리티 비트, 및 8 바이트의 ECC 비트) 중 각자의 8 바이트를 제공하도록 구성될 수 있다. 각각의 슬라이스가 4개의 계층에 걸쳐 분산되어 있는 도 11b와 관련하여 설명된 것과 같은 예에서 각각의 계층은 프리페치의 4분의 1씩을 제공할 것이다. 예를 들어, 슬라이스 내 각각의 계층이 각자의 메모리 디바이스의 일부를 포함하는 경우, 각각의 메모리 디바이스는 슬라이스 프리페치당 8B 중 2B를 제공할 것이다. 또 다른 예가 상이한 구성을 가질 수 있으며 상이한 수의 바이트(가령, 60 바이트 또는 100 바이트)를 프리페치하도록 적응될 수 있다. 여러 바람직한 예에서, 프리페치의 바이트는 10의 배수일 것이다.
예를 들어 DIMM에서 대략 4 kB의 페이지 크기를 제공하도록 메모리 시스템(1200)을 구성하는 능력은 예를 들어 종래의 DRAM DIMM 구성에서 요구되는 것보다 훨씬 더 작은 전력 엔벨로프를 갖는 것을 용이하게 한다고 여겨진다. 본 기재에 따르면, 4 kB 페이지는 1개, 2개 또는 4개(또는 그 이상)의 메모리 다이에 걸쳐 할당될 수 있다. 종래의 DRAM DIMM 구성에서, 20-40 kB의 페이지 크기가 일반적이며, 기재된 구성에 따라 더 작은 페이지에 액세스하는 데 필요한 것보다 실질적으로 더 많은 전력이 필요로 한다. 현재 믿음은 약 4kB 페이지로 구성된 40 DRAM 다이 DIMM이 20-40 kB 페이지를 사용하는 종래의 구성보다 40-60% 적은 전력을 필요로 할 수 있다는 것이다.
본 명세서에 기재되고 구현된 기법을 구현할 때 한 가지 고려사항은 공유되는 장애 지점을 최소화하기 위해 슬라이스(또는 또 다른 메모리 셀 그룹 및 연관 회로)를 구성하는 것이다. 예를 들어, 종래의 DRAM 메모리 디바이스에서, 서브-워드 라인 드라이버는 한 쌍의 어레이 매트 사이에 뻗어 있고 각각의 인접한 매트 내 로컬 워드 라인을 구동시킬 수 있다. 그러나, 예를 들어 (호스트 물리 인터페이스에서) 32 데이터 비트와 연관된 4 패리티 비트 및 4 ECC/패리티 비트를 포함하는 앞서 기재된 예시적 시스템(1200)은 이러한 4 데이터 비트와 연관된 장애로부터만 복구할 수 있다. 예시적 메모리 시스템에서, 공유되는 서브-워드 라인 드라이버에 의해 물리적으로 인접한 매트들이 구동된 경우, 공유되는 서브-워드 라인 드라이버의 장애가 복수의 어레이 매트에 영향을 미칠 수 있고, 따라서 복구 불가능한 에러를 도출한다. 결과적으로, 이러한 구조에서, 공유 장애 지점을 최소화하기 위해 각각의 어레이 매트에 대해 개별적인 서브-워드 라인 드라이버를 갖는 것이 바람직할 것이다. 마찬가지로, 서브-어레이(또는 유사한 메모리 셀 그룹) 내 공통 제어 회로, 가령, 어드레싱 및 타이밍을 제어하는 회로가 각각의 어레이 매트에 대해 독립적으로 제공될 수 있다. 예를 들어, 서브-어레이 경계를 가로지르는 서브-워드 라인 드라이버가 동일한 문제를 나타내지 않는데, 그 이유는 (즉, 각자의 슬라이스 내) 개별 서브-어레이에 대한 열 디코더 회로가 경계를 가로지르는 인접 어레이 매트로부터의 데이터의 선택을 막을 것이기 때문이다.
또 다른 예에서, 페이지의 슬라이스가 상이한 디바이스 또는 디바이스 내 뱅크에 걸쳐 할당될 수 있다. 그러나 데이터 페이지를 읽거나 쓰기 위해 더 많은 디바이스/뱅크를 활성화해야 하는 경우 일반적으로 복수의 전역 워드 라인의 활성화를 필요로 할 것이며, 따라서 바람직한 레벨을 넘는 전력을 필요로 할 수 있다.
도 13은 메모리 시스템의 예시적인 동작 방법의 흐름도를 도시한다. 방법(1300)에서, 데이터 및 제어/어드레스 신호가 (1302)에 표시된 바와 같이 제1 데이터 속도로 버퍼 구조의 제1 인터페이스에서 수신된다. 일부 예에서, 데이터 핀은 데이터 비트를 운반하도록 결합된 복수의 데이터 핀, ECC/패리티 비트를 운반하도록 결합된 복수의 데이터 핀, 및 ECC 동작에서 사용되기 위한 패리티 비트를 운반하도록 결합된 복수의 데이터 핀을 포함할 것이다. 제1 인터페이스의 데이터 핀은 (1304)로 표시된 바와 같이 제1 인터페이스의 제1 데이터 속도보다 느린 제2 데이터 속도에서 작동 가능한 복수의 메모리 서브-채널 인터페이스에 매핑된다. 버퍼 구조에서의 데이터 핀의 이러한 재할당의 예가 도 11a-11b를 참조하여 기재된다. 일부 바람직한 예에서, 제1 인터페이스는 적어도 10개의 서브-채널 인터페이스에 매핑될 것이다. 추가로, 일부 예에서, 제1 인터페이스의 각각의 데이터 핀은 메모리 서브-채널 인터페이스의 적어도 2개의 데이터 핀에 매핑될 것이다. 다양한 예에서, 적어도 부분적으로, 기계-판독형 저장 디바이스, 가령, 하나 이상의 비휘발성 메모리 디바이스에 저장된 펌웨어가 명령을 포함함으로써, 재할당이 수행될 수 있다.
(1306)으로 지시되는 바와 같이 재할당의 결과로서, (도 11a-11b를 참조하여 언급된 바와도 같이) 신호가 각각의 서브-채널 인터페이스로부터 메모리 디바이스의 각자의 슬라이스로 통신될 수 있다. 일부 예에서, 메모리 디바이스의 각각의 슬라이스는 복수의 어레이 매트를 포함할 수 있다.
도 14는 메모리 시스템의 예시적인 동작 방법(1400)의 흐름도를 도시한다. 방법(1400)에서, (1402)로 지시되는 바와 같이, 커맨드/어드레스(CA) 핀 및 데이터 핀(DQ)을 포함하는 호스트 물리 인터페이스에서 신호가 수신되며, 여기서 DQ는 복수의 ECC/패리티 핀을 포함한다.
(1404)로 지시된 바와 같이, 적어도 호스트 물리 인터페이스의 DQ는 적어도 2개의 서브-채널 메모리 인터페이스에 매핑되며, 각각의 서브-채널 메모리 인터페이스는 CA 핀 및 DQ를 포함하며, DQ는 복수의 ECC 핀 및 복수의 패리티 핀을 포함한다. 방법(1300)과 관련하여 논의된 바와 같이, 재할당의 적어도 일부 부분은 도 3을 참조하여 언급된 바와 같이 제어기 및 스위칭 로직(316)의 일부분을 형성하는 기계 판독형 저장 디바이스에 저장된 명령을 포함하는 펌웨어에 의해 수행될 수 있다.
이어서, (1406)에 지시되는 바와 같이, 신호는 서브-채널 메모리 인터페이스로부터 하나 이상의 메모리 다이에 위치한 각자의 영역으로 통신될 수 있으며, 여기서 신호를 수신하는 것은 10으로 나눌 수 있다. 일부 예에서, 각각의 영역은 메모리 다이의 서브-어레이일 수 있지만, 다수의 영역이 복수의 메모리 다이에 걸쳐 분산될 수 있다. 그리고 일부 예에서 각각의 영역은 복수의 어레이 매트를 포함할 것이다.
도 15는 메모리 시스템(1500)에 대한 대안적인 구성 및 기능을 개시한다. 메모리 시스템(1500)은 예를 들어 도 3의 인터페이스(322) 및 버퍼 다이(300)와 관련하여 기재된 바와 유사하지만, 예를 들어, 본 명세서에 기재된 바와 같은 메모리 인터페이스 구성에서 상이한 호스트 인터페이스 PHY(1502) 및 버퍼 디바이스(1504)의 구현을 포함한다. 메모리 시스템(1500)은 도 11의 메모리 구조(1104)를 참조하여 일반적으로 언급된 일부 특징을 갖는 메모리 구조물(1506)을 더 포함한다. 따라서, 도 15를 참조하여 본 명세서에서 언급된 차이를 제외하고, 도 11-13을 참조하는, 메모리 시스템(1100)의 구조물 및 동작의 논의가 메모리 시스템(1500)에 적용 가능하며, 본 명세서에서 언급되지 않을 것이다.
도 15에서 나타나는 바와 같이, 호스트 PHY(1502)는 (예를 들어) 36개의 DQ 핀을 포함하여 대략 6.4 Gb/s의 데이터 인터페이스를 제공한다. 36개의 DQ 핀은 예를 들어 데이터에 할당된 32개의 DQ 핀, 및 연관된 데이터에 대한 ECC/패리티 비트에 할당된 4개의 DQ 핀을 포함할 수 있다. 따라서, 예시적인 호스트 PHY(1502)는 ECC/패리티 비트에 대해 단 4개의 DQ를 포함한다는 점에서 도 11의 호스트 PHY(1104)와 상이하다(이에 대해 8개의 DQ가 호스트 PHY(1104)에서 할당됨). 이하에서 기재될 바와 같이, 이들 36개의 DQ는 메모리 구조 내에서 9개의(또는 그 이상, 가령, 9의 배수 개의) 슬라이스로 재매핑될 것이다.
또 다른 예에서, 호스트 PHY는 CA 핀 및 데이터 DQ 핀만을 포함할 수 있다(즉, ECC/패리티 DQ가 없음). 예를 들어, 32개의 데이터 DQ는, 예를 들어, 이전에 식별된 JEDEC의 DDR 5 표준에 부합하는 시스템에서 사용될 수 있다. 일부 경우에, 그 32개의 호스트 PHY DQ는 (앞서 상세히 논의된 바와 같이) DRAM DQ PHY에서 복수의 DQ에 각각 재매핑될 수 있으며, 메모리 구조물 내 8개의(또는 그 이상, 가령, 8의 배수 개의) 슬라이스에 적용될 수 있다.
도시된 예에서, 일반적으로 (1508) 및 화살표(1510A-I)로 지시되는 바와 같이 4개의 DQ 비트의 그룹 각각이 DRAM DQ PHY 인터페이스의 16개의 DQ로 재할당되며, 이는 차례로 메모리 구조물(1506)의 각자의 슬라이스(1512 A-I)에 연결된다. 일부 예에서, 각각의 연속적인 4개의 DQ 비트는 각각의 슬라이스에 통신되는 16개의 DQ에 재할당될 것이다. 또 다른 예에서는 또 다른 할당이 가능한데, 예를 들어, 호스트 PHY(1502)에서 일부 개수의 짝수 비트/핀이 메모리 구조의 제1 슬라이스(1510 A-I)에 재할당될 수 있고, 인접한 홀수 비트/핀이 제2 슬라이스에 재할당될 수 있다. 또 다른 예에서, 호스트 PHY(1502)의 더 많거나 더 적은 수의 비트가 각자의 슬라이스(1510 A-I)에 재할당될 수 있다. 도시된 예에서, 데이터 DQ가 8개의 슬라이스(1510 A-I)의 복수의 핀에 재매핑될 수 있고, ECC/패리티 비트 DQ는 9번째 슬라이스에 재매핑될 것이다.
메모리 시스템(1100)에서와 같이, 메모리 시스템(1500)은 하나 또는 복수의 메모리 다이에 걸쳐 할당된 더 작은 페이지 크기, 예를 들어 4K 페이지 크기로 구현될 수 있다. 예를 들어, 도시된 실시예에서, 4K 페이지 크기는 36개의 어레이 매트에 걸쳐 할당될 수 있다. 또한, 메모리 시스템(1100)과 관련하여 논의된 바와 같이, 일부 예에서 각각의 서브-어레이는 페이지의 4개의 어레이 매트를 포함할 수 있어서, 각각의 서브-어레이는 72 바이트 프리페치(64 바이트의 데이터 및 8 바이트의 ECC/패리티 비트) 중 8 바이트씩의 데이터를 제공한다. 그러나, 메모리 시스템(1100)과 관련하여 기재된 바와 같이, 메모리 시스템(1500)과 유사한 메모리 시스템이 그 밖의 다른 페이지 크기 및/또는 프리페치 크기를 구현하도록 구성될 수 있다.
예시적인 시스템에서, 메모리 슬라이스(하나 이상의 메모리 디바이스를 포함하는지 여부와 무관)가 선택된 입도를 가질 수 있다. 예를 들어, 메모리 시스템(1500)의 예시적인 구성은 9개의 슬라이스(1512-1512J)를 포함하고, 각각의 슬라이스는 행 방향(전역 워드 라인(1516)의 방향)으로 4개의 어레이 매트(1514)를 포함하고, 호스트 인터페이스의 4개의 DQ가 각각의 슬라이스에 매핑된다(1대4). 대안으로서, 메모리 시스템은 예를 들어 18개의 슬라이스에 걸쳐 4 kB 페이지 크기를 할당하도록 구성될 수 있으며, 각각의 슬라이스는 2개의 어레이 매트를 갖는 행 방향 치수를 가진다. 이러한 구성에서, 각각의 슬라이스는 (도 11b와 관련하여 논의된 바와 같이 4 서브-뱅크 데이터 어레이에서의) 4B 프리페치에 대해 구성될 수 있으며, 서브-어레이당 1B 프리페치를 포함할 것이다. 하나의 예시적인 구성에서, 도 15에서와 같이 4개의 호스트 인터페이스 DQ가 각각의 슬라이스에 매핑되는 대신, 2개의 호스트 인터페이스 DQ가 각각의 슬라이스에 매핑될 수 있다. 각자의 슬라이스에 매핑된 호스트 DQ의 수와 별개로, 문단 [0098]의 표와 관련하여 논의되는 바와 같이, 어레이 구성 및 희망 로딩에 따라, 각각의 호스트 DQ는 선택된 개수의 메모리 인터페이스 DQ에 매핑될 수 있다.
메모리 시스템(1100)과 마찬가지로, 메모리 시스템(1500)은 다양한 상황에서 하나 이상의 메모리 디바이스를 포함하는 다양한 구성으로 구현될 수 있다. 일부 예에서, 메모리 시스템(1500)은 기판 상에 또는 버퍼(1504) 상에 직접적으로 또는 간접적으로 지지되는 복수의 메모리 디바이스로 구현될 수 있고, 또 다른 예에서 메모리 시스템(1500)은 메모리 모듈, 예를 들어 DIMM 모듈 상에 (개별적으로 또는 스택으로) 배열된 복수의 메모리 디바이스를 갖는 어셈블리로 구현될 수 있다.
일부 예에서, 본 명세서에 기재된 실시예들 중 일부가 선택된 표준에 따라 구현될 수 있다. 예를 들어, 이전에 언급한 바와 같이, 버퍼용 호스트 인터페이스가 솔리드 스테이트 메모리를 위한 JC-42 위원회에서 개발 중인 DDR 5 표준 또는 향후 버전에 따라 구성될 수 있다. 또 다른 예에서, 인터페이스 및 메모리 시스템 기능이 다른 산업 표준에 따라 상호 운용성을 위해 구성될 수 있다.
메모리 시스템(1500)은 도 13의 흐름도를 참조하여 설명된 예시적인 방법(1300)에 따라 동작될 수 있다. 따라서, 그 방법의 설명은 본 명세서에서 반복되지 않는다.
도 16은 앞서 기재된 바와 같은 하나 이상의 메모리 디바이스 및/또는 메모리 시스템을 포함할 수 있는 예시적인 기계(가령, 호스트 시스템)(1600)의 블록도를 도시한다. 앞서 논의된 바와 같이, 기계(1600)는 기재된 메모리 디바이스 및/또는 메모리 시스템 중 하나 이상의 사용으로부터 향상된 메모리 성능으로부터 이익을 얻을 수 있고, 기계(1600)의 향상된 성능을 촉진시킨다(많은 이러한 기계 또는 시스템에 대해, 메모리의 효율적인 읽기 및 쓰기가 이하에서 더 기재되는 바와 같이 해당 기계의 프로세서 또는 그 밖의 다른 구성요소의 향상된 성능을 촉진시킬 수 있다).
대안 실시예에서, 기계(1600)는 독립형 디바이스로서 동작하거나 타 기계에 연결(예를 들어, 네트워킹)될 수 있다. 네트워킹된 배치에서, 기계(1600)는 서버-클라이언트 네트워크 환경에서 서버 기계, 클라이언트 기계, 또는 둘 모두로 동작할 수 있다. 하나의 예에서, 기계(1600)는 피어-투-피어(P2P)(또는 그 밖의 다른 분산) 네트워크 환경에서 피어 기계로서 동작할 수 있다. 기계(1600)는 개인 컴퓨터(PC), 태블릿 PC, 셋-톱 박스(STB), 개인 디지털 어시스턴트(PDA), 모바일 전화기, 웹 가전기기, IoT 디바이스, 자동차 시스템, 또는 기계에 의해 취해질 동작을 특정하는 명령을 (순차적으로 또는 그 밖의 다른 방식으로) 실행할 수 있는 임의의 기계일 수 있다. 또한, 단일 기계만 예시되어 있지만, "기계"라는 용어는 본 명세서에서 논의된 방법 중 임의의 하나 이상을 수행하기 위해 명령의 세트(또는 복수의 세트)를 개별적으로 또는 공동으로 실행하는 임의의 기계 집합, 가령, 클라우트 컴퓨팅, SaaS(software as a service), 그 밖의 다른 컴퓨터 클러스터 구성을 포함하는 것으로 간주되어야 한다.
본 명세서에 기재되는 예시는 로직, 구성요소, 디바이스, 패키지 또는 메커니즘을 포함하거나 이로 동작할 수 있다. 회로망(circuitry)은 하드웨어(가령, 단순 회로, 게이트, 로직 등)를 포함하는 유형의(tangible) 개체로 구현된 회로의 모음(가령, 세트)이다. 회로망 구성원은 시간과 기저 하드웨어 가변성에 따라 유연할 수 있다. 회로망은 동작할 때 단독으로 또는 조합하여 특정 작업을 수행할 수 있는 구성원을 포함한다. 하나의 예에서, 회로망의 하드웨어는 특정 동작을 수행하도록 불변하게 설계(가령, 하드와이어링)될 수 있다. 예를 들어, 회로망의 하드웨어는 특정 동작의 명령을 인코딩하기 위해 물리적으로 수정된(가령, 질량 불변 입자의 자기적, 전기적, 이동 배치 등) 컴퓨터 판독형 매체를 포함하는 가변 연결 물리 구성요소(가령, 실행 유닛, 트랜지스터, 단순 회로 등)를 포함할 수 있다. 물리적 구성요소를 연결할 때, 하드웨어 구성요소의 기본 전기적 속성은 예를 들어 절연체에서 전도체로 또는 그 반대로 변경된다. 명령은 참여 하드웨어(가령, 실행 유닛 또는 로딩 메커니즘)가 작동 중일 때 특정 작업의 일부를 수행하기 위해 가변 연결을 통해 하드웨어에서 회로망의 구성원을 생성할 수 있도록 한다. 따라서, 컴퓨터 판독형 매체는 디바이스가 동작 중일 때 회로망의 타 구성요소에 통신 가능하게 결합된다. 하나의 예에서, 물리적 구성요소 중 임의의 것이 둘 이상의 회로망의 둘 이상의 구성원에서 사용될 수 있다. 예를 들어, 동작 중일 때, 실행 유닛이 한 시점에 제1 회로망의 제1 회로에서 사용되고 제1 회로망의 제2 회로에 의해, 또는 상이한 시점에 제2 회로망의 제3 회로에 의해 재사용될 수 있다.
기계(가령, 컴퓨터 시스템, 호스트 시스템 등)(1600)는 처리 디바이스(1602)(가령, 하드웨어 프로세서, 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU), 하드웨어 프로세서 코어, 또는 이들의 임의의 조합 등), 메인 메모리(1604)(예를 들어, 리드 온리 메모리(ROM: read-only memory), 동적 랜덤 액세스 메모리(DRAM: dynamic random-access memory), 가령, 동기식 DRAM(SDRAM: synchronous DRAM) 또는 램버스 DRAM(RDRAM: Rambus DRAM) 등), 정적 메모리(1606)(가령, 정적 랜덤 액세스 메모리(SRAM) 등), 및 저장 시스템(1618)을 포함할 수 있으며, 이들 중 일부 또는 전부는 통신 인터페이스(가령, 버스)(1630)를 통해 서로 통신할 수 있다. 하나의 예에서, 메인 메모리(1604)는 상기의 예에서 기재된 바와 같은 하나 이상의 메모리 디바이스를 포함한다.
처리 디바이스(1602)는 하나 이상의 범용 처리 디바이스, 가령, 마이크로프로세서, 중앙 처리 장치 등을 나타낼 수 있다. 더 구체적으로, 처리 디바이스는 복잡 명령 세트 컴퓨팅(CISC: complex instruction set computing) 마이크로프로세서, 축소 명령 세트 컴퓨팅(RISC: reduced instruction set computing) 마이크로프로세서, 매우 긴 명령 워드(VLIW: very long instruction word) 마이크로프로세서, 또는 다른 명령 세트를 구현하는 프로세서, 또는 명령 세트의 조합을 구현하는 프로세서일 수 있다. 처리 디바이스(1602)는 또한 하나 이상의 특수 목적 처리 디바이스, 가령, 주문형 집적 회로(ASIC: application specific integrated circuit), 현장 프로그램 가능 게이트 어레이(FPGA: field programmable gate array), 디지털 신호 프로세서(DSP: digital signal processor), 네트워크 프로세서 등일 수 있다. 처리 디바이스(1602)는 본 명세서에서 기재된 동작 및 단계를 수행하기 위한 명령(1626)을 실행하도록 구성될 수 있다. 컴퓨터 시스템(1600)은 네트워크(1620)를 통해 통신하기 위해 네트워크 인터페이스 디바이스(1608)를 더 포함할 수 있다.
저장 시스템(1618)은 본 명세서에 기재된 방법 또는 기능 중 임의의 하나 이상을 구현하는 명령(1626)의 하나 이상의 세트 또는 소프트웨어가 저장되는 기계 판독형 저장 매체(컴퓨터 판독형 매체로도 알려짐)를 포함할 수 있다. 명령(1626)은 컴퓨터 시스템(1600), 메인 메모리(1604) 및 기계 판독형 저장 매체를 또한 구성하는 처리 디바이스(1602)에 의한 실행 동안 메인 메모리(1604) 내 또는 처리 디바이스(1602) 내에 완전히 또는 적어도 부분적으로 위치할 수 있다.
"기계 판독형 저장 매체"라는 용어는 명령의 하나 이상의 세트를 저장하는 단일 매체 또는 복수의 매체, 또는 기계에 의해 실행되기 위한 명령의 세트를 저장 또는 인코딩할 수 있고 기계로 하여금 본 개시 내용의 방법 중 임의의 하나 이상을 수행할 수 있게 하는 임의의 매체를 포함하는 것으로 이해되어야 한다. 따라서 "기계 판독형 저장 매체"라는 용어는 솔리드 스테이트 메모리, 광학 매체 및 자기 매체를 포함하지만 이에 제한되지는 않는다. 하나의 예에서, 질량 기계 판독형 매체(massed machine-readable medium)는 불변(가령, 정지) 질량을 갖는 복수의 입자를 갖는 기계 판독 가능 매체를 포함한다. 따라서 질량 기계 판독형 매체는 일시적으로 전파되는 신호가 아니다. 질량 기계 판독형 매체의 특정 예로는, 비휘발성 메모리, 가령, 반도체 메모리 디바이스(가령, 전기적으로 프로그램 가능한 리드 온리 메모리(EPROM), 전기적으로 소거 프로그램 가능한 리드 온리 메모리(EEPROM)) 및 플래시 메모리 디바이스, 자기 디스크, 가령, 내부 하드 디스크 및 이동식 디스크, 자기-광학 디스크, 및 CD-ROM 및 DVD-ROM 디스크가 있을 수 있다.
기계(1600)는 디스플레이 유닛, 영숫자 입력 디바이스(가령, 키보드), 및 사용자 인터페이스(UI) 네비게이션 디바이스(예를 들어, 마우스)를 더 포함할 수 있다. 하나의 예에서, 디스플레이 유닛, 입력 디바이스, 또는 UI 네비게이션 디바이스 중 하나 이상은 터치 스크린 디스플레이일 수 있다. 기계는 신호 생성 디바이스(가령, 스피커) 또는 하나 이상의 센서, 가령, GPS(Global Positioning System) 센서, 나침반, 가속도계 또는 하나 이상의 그 밖의 다른 센서일 수 있다. 기계(1600)는 하나 이상의 주변 장치(가령, 프린터, 카드 판독기 등)와 통신 또는 이를 제어하기 위한 출력 제어기, 가령, 직렬(예를 들어, USB(Universal Serial Bus), 병렬, 또는 그 밖의 다른 유선 또는 무선(예를 들어, 적외선(IR), 근거리 무선 통신(NFC) 등) 연결을 포함할 수 있다.
명령(1626)(가령, 소프트웨어, 프로그램, 운영 체제(OS) 등) 또는 그 밖의 다른 데이터는 저장 시스템(1618)에 저장되어 처리 디바이스(1602)에 의해 사용되도록 메인 메모리(1604)에 의해 액세스될 수 있다. 메인 메모리(1604)(예를 들어, DRAM)는 일반적으로 빠르지만, 휘발성이며, 따라서 "오프" 상태에 있는 동안을 포함하여, 장기 저장에 적합한 저장 시스템(1618)(가령, SSD)과는 상이한 유형의 저장장치이다. 사용자 또는 기계(1600)에 의해 사용 중인 명령(1626) 또는 데이터는 일반적으로 처리 디바이스(1602)에 의해 사용되기 위해 메인 메모리(1604)에 로드된다. 메인 메모리(1604)가 가득 찰 때, 저장 시스템(1618)으로부터의 가상 공간이 메인 메모리(1604)를보충하기 위해 할당되지만, 저장 시스템(1618) 디바이스가 일반적으로 메인 메모리(1604)보다 느리고, 일반적으로 쓰기 속도가 읽기 속도의 적어도 2배만큼 느리기 때문에, 저장 시스템 레이턴시로 인해 가상 메모리의 사용이 (메인 메모리(1604), 가령, DRAM와 달리) 사용자 경험을 크게 감소시킬 수 있다. 또한, 가상 메모리를 위한 저장 시스템(1618)의 사용이 저장 시스템(1618)의 가용 수명을 크게 감소시킬 수 있다.
명령(1624)이 다수의 전송 프로토콜(가령, 프레임 릴레이, 인터넷 프로토콜(IP), 전송 제어 프로토콜(TCP), 사용자 데이터그램 프로토콜(UDP), 하이퍼텍스트 전송 프로토콜(HTTP) 등) 중 임의의 하나를 이용하는 네트워크 인터페이스 디바이스(1608)를 통해 전송 매체를 이용해 네트워크(1620)를 통해 더 전송 또는 수신될 수 있다. 예시적 통신 네트워크가 로컬 영역 네트워크(LAN), 광역 네트워크(WAN), 패킷 데이터 네트워크(가령, 인터넷), 모바일 전화 네트워크(가령, 셀룰러 네트워크), POTS(Plain Old Telephone) 네트워크, 및 무선 데이터 네트워크(가령, Wi-Fi®로 알려진 표준의 IEEE(Institute of Electrical and Electronics Engineers) 802.15 군, WiMax®로 알려진 표준의 IEEE 802.16 군), 표준의 IEEE 802.15.4 군, 피어-투-피어(P2P) 네트워크 등)를 포함할 수 있다. 예를 들어, 네트워크 인터페이스 디바이스(1608)는 네트워크(1620)에 연결하기 위해 하나 이상의 물리적 잭(가령, 이더넷, 동축, 또는 전화 잭) 또는 하나 이상의 안테나를 포함할 수 있다. 하나의 예에서, 네트워크 인터페이스 디바이스(1608)는 단일-입력 복수-출력(SIMO), 복수-입력 복수-출력(MIMO), 또는 복수-입력 단일-출력(MISO) 기법 중 적어도 하나를 이용해 무선 통신하기 위한 복수의 안테나를 포함할 수 있다. "전송 매체"라는 용어는 기계(1600)에 의해 실행되도록 명령을 저장, 인코딩, 또는 운반할 수 있는 임의의 무형의 매체를 포함하고, 디지털 또는 아날로그 통신 신호 또는 이러한 소프트웨어의 통신을 촉진시키기 위한 그 밖의 다른 무형의 매체를 포함하는 것으로 여겨질 것이다.
상기의 상세한 설명은 상세한 설명의 일부를 형성하는, 첨부된 도면을 참조한다. 도면은, 예시로서, 본 발명이 실시될 수 있는 구체적 실시예를 보여준다. 이들 실시예는 또한 본 명세서에서 "예시"라고 지칭된다. 이러한 예시는 도시되거나 기재된 것에 추가되는 요소를 포함할 수 있다. 그러나 본 발명의 발명자는 나타나거나 기재되는 요소만 제공되는 예시를 고려한다. 또한, 본 발명의 발명자는 특정 예시(또는 이들의 하나 이상의 양태) 또는 본 명세서에 도시되거나 기재된 다른 예시(또는 이들의 하나 이상의 양태)에 대해, 도되거나 기재된 요소들(또는 이들의 하나 이상의 양태)의 임의의 조합 또는 순열을 이용한 예시를 고려한다.
본 명세서에서 언급되는 모든 간행물, 특허, 및 특허 문서는 개별적으로 참조로서 포함되는 것처럼 그 전체가 참조로서 본 명세서에 포함된다. 본 명세서와 참조로서 이렇게 포함되는 이들 문서 간 불일치되는 용법의 경우, 포함되는 참조문헌에서의 용법이 본 명세서에서의 용법을 보충하는 것으로 여겨져야 하며, 양립 불가한 불일치의 경우, 본 명세서에서의 용법이 우선시된다.
본 명세서에서, 용어 "a" 또는 "an"가 특허 문서에서 일반적으로 그렇듯이, 그 밖의 다른 임의의 사례 또는 "적어도 하나" 또는 "하나 이상"의 사용과 무관하게, 하나 또는 하나보다 많은 것을 포함하도록 사용된다. 본 명세서에서, 용어 "또는"은 비배타적 또는을 지칭하도록 사용되는데, 즉, "A 또는 B"는 달리 지칭되지 않는 한, "A 그러나 B는 아님", "B 그러나 A는 아님", 및 "A와 B"를 포함한다. 첨부된 청구항에서, 용어 "포함하는(including)" 및 "여기서(in which)"는 각자 용어 "포함하는(comprising)" 및 "여기서(wherein)" 의 등가의 평문 영어로서 사용된다. 또한, 이하의 청구항에서, 용어 "포함하는(including)" 및 "포함하는(comprising)"은 개방형인데, 즉, 청구항에서 이러한 용어 뒤에 나열되는 요소에 추가로 요소를 포함하는 시스템, 디바이스, 물품, 또는 프로세스가 여전히 청구항의 범위 내에 있는 것으로 추정된다. 또한, 이하의 청구항에서, 용어 "제1", "제2", 및 "제3" 등은 단지 라벨에 불과하며, 각자의 대상에 수치적 요건을 부가하려는 의도가 없다.
다양한 예에서, 본 명세서에 기재된 구성요소, 제어기, 프로세서, 유닛, 엔진, 또는 표가 다른 것들보다도, 물리적 회로망 또는 물리적 디바이스 상에 저장되는 펌웨어를 포함할 수 있다. 본 명세서에서 사용될 때, "프로세서"는 임의의 유형의 계산 회로, 비제한적 예를 들면, 마이크로프로세서, 마이크로제어기, 그래픽 프로세서, 디지털 신호 프로세서(DSP), 또는 그 밖의 다른 임의의 유형의 프로세서 또는 처리 회로, 가령, 프로세서의 그룹 또는 멀티-코어 디바이스를 의미한다.
용어 "수평"은 본 명세서에서 사용될 때, 임의의 시점에서의 기판의 실제 배향과 무관하게, 기판, 가령, 아래 놓인 웨이퍼 또는 다이의 기존 평면 또는 표면에 평행인 평면으로 정의된다. 용어 "수직"은 앞서 정의된 바와 같은 수평에 수직인 방향을 지칭한다. 전치사, 가령, "상에", "위에", 및 "아래에"는, 기판의 배향과 무관하게, 기판의 상부 또는 노출된 표면 상에 있는 기존의 평면 또는 표면에 대해 정의되고, "상에"는 하나의 구조물에 대한 그 "상에" 놓이는 또 다른 구조물의 직접 접촉을 암시하며(반대의 명시적 지시가 없는 경우), 용어 "위에" 및 "아래에"는 구조물들(가령, 층, 특징부 등)의 상대적 위치를 식별하려는 명확한 의도를 가지며, 비제한적 예를 들면, 특정하게 식별되지 않는 한 식별된 구조물들 간 직접 접촉도 포함할 수 있다. 마찬가지로, 이러한 구조물이 기준 구조물에 대해 수평 배향이 아니라 수직으로 뻗어 있는 경우라도, 한 구조물이 일부 시점에서 논의 대상 구조물의 최외부일 때, 기준 구조물 "위에" 있을 수 있기 때문에, 용어 "위에" 및 "아래에"는 수평 배향에 한정되지 않는다.
용어 "웨이퍼"는 본 명세서에서 일반적으로, 집적 회로가 형성되는 임의의 구조물 및 집적 회로 제조의 다양한 스테이지 동안의 이러한 구조물을 지칭하도록 사용된다. 용어 "기판"은 웨이퍼, 또는 그 밖의 다른 구성요소, 가령, 메모리 다이 또는 이의 일부분을 지지하거나 여기에 연결되는 그 밖의 다른 구조물을 지칭하는 데 사용된다. 따라서, 용어 "기판"은 예를 들어, 회로 또는 "PC" 기판, 인터포저, 및 (일부 경우 능동 또는 수동 구성요소를 더 포함할 수 있는) 그 밖의 다른 유기 또는 무기 지지 구조물을 포함한다. 따라서 이하의 상세한 설명은 한정의 의미로 간주되어서는 안 되며, 이러한 청구항에 수반되는 균등예의 전체 범위와 함께, 다양한 실시예의 범위가 첨부된 청구항에 의해서만 정의된다.
한 요소가 또 다른 요소 "상에", "연결된", 또는 "결합된" 것으로 지칭될 때, 또 다른 요소 상에 직접 위치하거나, 이에 연결 또는 결합되거나, 중간 요소가 존재할 수 있음이 이해될 것이다. 이와 달리, 하나의 요소가 또 다른 요소 "상에 직접", "에 직접 연결" 또는 "와 직접 결합"되는 것으로 지칭될 때, 어떠한 중간 요소 또는 층도 존재하지 않는다. 2개의 요소가 도면에서 이들 사이를 연결하는 선으로 나타나는 경우, 달리 지시되지 않는 한, 2개의 요소가 결합되거나, 직접 결합될 수 있다.
본 명세서에 기재되는 방법 예시는 적어도 부분적으로 기계 또는 컴퓨터로 구현될 수 있다. 일부 예시는 앞선 예시에서 기재된 바와 같이 방법을 수행하도록 전자 디바이스를 구성하도록 동작 가능한 명령으로 인코딩되는 컴퓨터-판독형 매체 또는 기계-판독형 매체를 포함할 수 있다. 이러한 방법의 구현은, 코드, 가령, 마이크로코드, 어셈블리 언어 코드, 상위 레벨 언어 코드 등을 포함할 수 있다. 이러한 코드는 다양한 방법을 수행하기 위한 컴퓨터 판독형 명령을 포함할 수 있다. 코드는 컴퓨터 프로그램 프로덕트의 일부분을 형성할 수 있다. 또한, 가령, 실행 동안 또는 그 밖의 다른 시간에서, 코드는 하나 이상의 휘발성 또는 비휘발성 유형의 컴퓨터 판독형 매체 상에 유형으로 저장될 수 있다. 이들 유형의 컴퓨터 판독형 매체의 비제한적 예를 들면, 하드 디스크, 이동식 자기 디스크, 이동식 광학 디스크(가령, 컴팩트 디스크 및 디지털 비디오 디스크), 자기 카세트, 메모리 카드 또는 스틱, 랜덤 액세스 메모리(RAM), 리드 온리 메모리(ROM) 등이 있을 수 있다.
본 명세서에 개시된 방법 및 장치를 더 잘 예시하기 위해, 본 명세서에 실시예의 비제한적 리스트가 제공된다:
예시 1은 메모리 디바이스이며, 기판에 결합된 버퍼 디바이스 - 상기 버퍼 디바이스는 호스트 디바이스 인터페이스, 및 DRAM 인터페이스를 포함함 - , 상기 기판에 의해 지지되는 하나 이상의 DRAM 다이, 상기 버퍼 디바이스의 DRAM 인터페이스와 하나 이상의 DRAM 다이 사이의 복수의 와이어 본드 인터커넥션, 및 제1 데이터 속도에서 호스트 디바이스 인터페이스를 동작시키고, 상기 제1 데이터 속도보다 느린 제2 데이터 속도에서 상기 DRAM 인터페이스를 동작시키도록 구성된 상기 버퍼 디바이스 내 회로망을 포함한다.
예시 2에서, 선택적으로 예시 1의 메모리 디바이스는 8개의 다이를 포함한다.
예시 3에서, 선택적으로 예시 2의 메모리 디바이스는 16개의 다이를 포함한다.
예시 4에서, DRAM 다이의 스택이 계단형 적층된 DRAM 다이를 포함하는, 예시 2-3 중 임의의 하나 이상의 메모리 디바이스.
예시 5에서, DRAM 다이의 스택은 단일 스택 내 둘 이상의 계단 방향을 포함하는, 예시 4의 메모리 디바이스.
예시 6에서, DRAM 다이의 2개의 스택이 기판에 결합되는, 예시 1-5 중 임의의 하나 이상의 메모리 디바이스.
예시 7에서, 버퍼 디바이스는 하나 이상의 DRAM 다이 아래에 적어도 부분적으로 위치하는, 예시 1-6 중 임의의 하나 이상의 메모리 디바이스.
예시 8에서, 버퍼 디바이스는 DRAM 다이의 2개의 스택 각각의 일부분 아래에 적어도 부분적으로 위치하는, 예시 6-7 중 임의의 하나 이상의 메모리 디바이스.
예시 9에서, 선택적으로 예시 1-8 중 임의의 하나 이상의 메모리 디바이스는 기판의 후면 상에 솔더 볼을 포함한다.
예시 10에서, 하나 이상의 DRAM 다이는 단일 버퍼 디바이스 핀에 결합된 DRAM 다이의 스택 내 복수의 DRAM 다이를 포함하는, 예시 1-9 중 임의의 하나 이상의 메모리 디바이스.
예시 11에서, 버퍼 디바이스 내 회로는 호스트 디바이스 인터페이스에서 또는 DRAM 인터페이스에서 또는 둘 모두에서, 펄스 진폭 변조(PAM: pulse amplitude modulation) 프로토콜을 이용해 동작하도록 구성되는, 예시 1-10 중 임의의 하나 이상의 메모리 디바이스.
예시 12는 메모리 디바이스로서, 기판에 결합된 버퍼 디바이스 - 상기 버퍼 디바이스는 호스트 디바이스 인터페이스, 및 DRAM 인터페이스를 포함함 - , 상기 기판에 의해 지지되는 수직으로 정렬된 DRAM 다이의 스택, 수직으로 정렬된 DRAM 다이의 스택 내 복수의 다이를 상기 버퍼 디바이스와 결합하는 복수의 관통 실리콘 비아(TSV: through silicon via) 인터커넥션, 및 제1 데이터 속도에서 상기 호스트 인터페이스를 동작시키고, 상기 제1 데이터 속도보다 느린 제2 데이터 속도에서 DRAM 인터페이스를 동작시키도록 구성된 상기 버퍼 디바이스 내 회로망을 포함한다.
예시 13에서, 선택적으로 예시 12의 메모리 디바이스는 8개의 다이를 포함한다.
예시 14에서, 선택적으로 예시 13의 메모리 디바이스는 16개의 다이를 포함한다.
예시 15에서, 버퍼 디바이스는 수직으로 정렬된 DRAM 다이의 스택 아래에 적어도 부분적으로 위치하는, 예시 13-14 중 임의의 하나 이상의 메모리 디바이스.
예시 16에서, 수직으로 정렬된 DRAM 다이의 2개의 스택이 기판에 결합되는, 예시 13-15 중 임의의 하나 이상의 메모리 디바이스.
예시 17에서, 버퍼 다이는 수직으로 정렬된 DRAM 다이의 2개의 스택 각각의 일부분 아래에 적어도 부분적으로 위치하는, 예시 16의 메모리 디바이스.
예시 18은 시스템으로서, 제1 기판에 결합된 프로세서, 상기 프로세서에 인접한 제1 기판에 결합된 메모리 디바이스를 포함하고, 상기 메모리 디바이스는 제2 기판에 결합된 버퍼 디바이스 - 상기 버퍼 디바이스는 호스트 인터페이스, 및 DRAM 인터페이스를 포함함 - , 제2 기판에 결합된 복수의 DRAM 다이의 스택, 버퍼 디바이스의 DRAM 인터페이스와 DRAM 다이의 스택 간 복수의 와이어 본드 인터커넥션, 및 제1 데이터 속도에서 호스트 인터페이스를 동작시키고 제1 데이터 속도보다 느린 제2 데이터 속도에서 DRAM 인터페이스를 동작시키도록 구성된 버퍼 디바이스 내 회로망을 포함한다.
예시 19에서, 제1 기판은 마더보드이고, 메모리 디바이스 및 프로세서 모두는 볼 그리드 어레이에 의해 마더보드에 솔더링되는, 예시 18의 시스템.
예시 20에서, 메모리 디바이스는 프로세서에 인접한 마더보드에 솔더링된 하나의 복수의 메모리 디바이스인, 예시 19의 시스템.
예시 21에서, 복수의 와이어 본드 인터커넥션은 커맨드/어드레스 인터커넥션과 데이터 인터커넥션 모두를 포함하는, 예시 18-20 중 임의의 하나 이상의 시스템.
예시 22에서, 호스트 인터페이스는 제1 개수의 데이터 경로를 포함하고, DRAM 인터페이스는 제2 개수의 데이터 경로를 포함하며, 제2 개수의 데이터 경로는 제1 개수의 데이터 경로의 적어도 2배인, 예시 18-21 중 임의의 하나 이상의 시스템.
예시 23에서, 호스트 인터페이스는 제3 개수의 커맨드/어드레스 경로를 포함하고, DRAM 인터페이스는 제3 개수의 커맨드/어드레스 경로의 적어도 2배인 제4 개수의 커맨드/어드레스 경로를 포함하는, 예시 18-22 중 임의의 하나 이상의 시스템.
예시 24에서, DRAM 인터페이스의 적어도 일부 데이터 경로는 단일 DRAM 다이와만 통신하는, 예시 22-23 중 임의의 하나 이상의 시스템.
예시 25에서, DRAM 인터페이스의 적어도 일부 데이터 경로가 복수의 적층된 DRAM 다이 중 둘 이상의 DRAM 다이를 통신하는, 예시 22-24 중 임의의 하나 이상의 시스템.
예시 26에서, DRAM 인터페이스의 적어도 일부 커맨드/어드레스 경로가 단일 DRAM 다이의 단일 뱅크와 통신하는 예시 23-25 둥 임의의 하나 이상의 시스템.
예시 27에서, DRAM 인터페이스의 적어도 일부 커맨드/어드레스 경로가 복수의 적층된 DRAM 다이의 복수의 뱅크와 통신하는 예시 23-26 둥 임의의 하나 이상의 시스템.
예시 28에서, 각각의 DRAM 다이는 복수의 IO 데이터 스트라이프를 포함하는, 예시 18-27 중 임의의 하나 이상의 시스템.
예시 29에서, 각각의 데이터 스트라이프는 DRAM 다이의 2개의 대향하는 측부에서 종료되는, 예시 28의 시스템.
예시 30에서, 제2 기판으로부터의 와이어 본드가 2개의 대향하는 측부 모두로부터 복수의 적층된 DRAM 다이에까지 뻗어 있는, 예시 29의 시스템.
예시 31에서, 와이어 본드 중 적어도 일부가 복수의 적층된 DRAM 다이에 직렬로 연결되는, 예시 30의 시스템.
예시 32는 메모리 디바이스를 동작시키는 방법으로서, 제1 데이터 속도로 프로세서와 버퍼 디바이스 사이에 데이터를 교환하는 단계, 제1 데이터 속도보다 느린 제2 데이터 속도로 버퍼 디바이스와 하나 이상의 DRAM 다이 사이에 데이터를 교환하는 단계를 포함하고, 버퍼 디바이스와 하나 이상의 DRAM 다이 사이에서 교환하는 단계는 복수의 와이어본드를 통해 데이터를 교환하는 단계를 포함한다.
예시 33에서, 버퍼 디바이스와 하나 이상의 DRAM 다이 사이에서 데이터를 교환하는 단계는 펄스 진폭 변조(PAM: pulse amplitude modulation) 프로토콜을 이용해 교환하는 단계를 포함하는, 예시 32의 방법.
예시 34에서, 프로세서와 버퍼 디바이스 사이에 데이터를 교환하는 단계는 제1 개수의 데이터 경로를 통해 데이터를 교환하는 단계를 포함하고, 상기 버퍼 디바이스와 하나 이상의 DRAM 다이 사이에 데이터를 교환하는 단계는 데이터 경로의 제1 개수보다 큰 제2 개수의 데이터 경로를 통해 데이터를 교환하는 단계를 포함하는, 예시 32-33 중 임의의 하나 이상의 방법.
예시 35는 메모리 디바이스를 동작시키는 방법으로서, 제1 데이터 속도에서 프로세서와 버퍼 디바이스 사이에 데이터를 교환하는 단계, 제1 속도보다 느린 제2 속도에서 상기 버퍼 디바이스와 수직으로 정렬된 DRAM 다이의 스택 사이에 데이터를 교환하는 단계를 포함하며, 상기 버퍼 디바이스와 수직으로 정렬된 DRAM 다이의 스택 사이에 데이터를 교환하는 단계는 수직으로 정렬된 DRAM 다이의 스택 내 복수의 관통 실리콘 비아(TSV)를 통해 데이터를 교환하는 단계를 포함한다.
예시 36에서, 버퍼 디바이스와 DRAM 다이의 스택 사이에서 데이터를 교환하는 단계는 펄스 진폭 변조(PAM: pulse amplitude modulation) 프로토콜을 이용해 교환하는 단계를 포함하는, 예시 35의 방법.
예시 37에서, 프로세서와 버퍼 디바이스 사이에 데이터를 교환하는 단계는 제1 개수의 데이터 경로를 통해 데이터를 교환하는 단계를 포함하고, 상기 버퍼 디바이스와 수직으로 정렬된 DRAM 다이의 스택 사이에 데이터를 교환하는 단계는 데이터 경로의 제1 개수보다 큰 제2 개수의 데이터 경로를 통해 데이터를 교환하는 단계를 포함하는, 예시 35-36 중 임의의 하나 이상의 방법.
예시 38은 메모리 시스템이며, 기판 위에 서로 상하로 적층된 복수의 메모리 다이; 적어도 하나의 메모리 채널에 대한 연결을 포함하는 호스트 물리 인터페이스 - 메모리 채널에 대한 연결은 커맨드/어드레스 연결 및 데이터 연결을 포함함 - , 적어도 하나의 메모리 채널에 대한 연결을 적어도 2개의 서브-채널에 매핑하는 제어 로직, 및 각각의 서브-채널에 대한 DRAM 물리 인터페이스 - 각각의 서브-채널 물리 인터페이스는 커맨드/어드레스 연결 및 데이터 연결을 포함함 - 를 포함하는 버퍼 어셈블리; 및 각각의 서브-채널에 대한 DRAM 물리 인터페이스와 복수의 DRAM 다이의 하나 이상의 메모리 다이 간 인터커넥션을 포함한다.
예시 39에서, 적층된 복수의 메모리 다이는 각각 적어도 하나의 수직으로 인접한 메모리 다이에 대해 횡방향으로 오프셋되어 있고, 적층된 복수의 메모리 다이의 개별 메모리 다이는 DRAM 물리 인터페이스의 각자의 연결에 와이어 본딩되는, 예시 38의 메모리 시스템.
예시 40은 메모리 시스템을 동작시키는 방법으로서, 제1 메모리 인터페이스에서 제1 메모리 채널에 대한 커맨드/어드레스(CA) 신호 및 대응하는 데이터(DQ) 신호를 수신하는 단계, 수신된 CA 신호 및 대응하는 DQ 신호를 적어도 제1 서브-채널 및 제2 서브-채널에 매핑하는 단계를 포함하며, 각각의 서브-채널 DRAM 인터페이스는 제1 메모리 인터페이스보다 더 많은 수의 DQ 신호를 운반하고, 제1 메모리 인터페이스보다 느린 속도로 DQ 신호를 클록킹하며, 상기 방법은 복수의 메모리 다이의 스택 내 하나 이상의 다이로의 와이어본드 연결을 통해 각각의 서브-채널 DRAM 인터페이스의 CA 신호 및 DQ 신호를 통신하는 단계를 포함한다.
예시 41에서, 매핑하는 단계는 기판에 의해 지지되는 버퍼 어셈블리에 의해 수행되고, 복수의 메모리 다이의 스택이 상기 기판에 의해 지지되는, 예시 40의 방법.
예시 42는 메모리 시스템으로서, 기판 위에 서로 상하로 적층된 복수의 DRAM 메모리 다이 - 수직으로 인접한 메모리 다이는 적어도 하나의 수직으로 인접한 다이로부터 횡방향으로 오프셋됨 - ; 복수의 메모리 채널에 대한 연결을 포함하는 호스트 물리 인터페이스 - 각각의 메모리 채널에 대한 연결은 커맨드/어드레스(CA) 연결 및 데이터(DQ) 연결을 포함함 - , 적어도 하나의 메모리 채널에 대한 연결을 적어도 2개의 서브-채널을 매핑하는 제어 로직, 및 각각의 서브-채널에 대한 DRAM 물리 인터페이스 - 각각의 서브-채널 DRAM 물리 인터페이스는 커맨드/어드레스 연결 및 데이터 연결을 포함하며, 호스트 물리 인터페이스는 메모리 채널에 대한 제1 개수의 DQ 연결을 포함하고, 각자의 서브-채널에 대한 DRAM 물리 인터페이스는 DQ 연결의 제1 개수의 적어도 복수 배인 제2 개수의 DQ 연결을 포함하며, 서브-채널 DRAM 인터페이스의 DQ 연결은 호스트 물리 인터페이스가 데이터를 수신하는 속도보다 느린 속도로 데이터를 클록킹함 - 를 포함하는 버퍼 어셈블리; 및 각각의 서브-채널에 대한 DRAM 물리 인터페이스와 복수의 DRAM 메모리 다이의 하나 이상의 메모리 다이 간 와이어본드 인터커넥션을 포함한다.
예시 43에서, 서브-채널 DRAM 인터페이스의 DQ 연결은 호스트 물리 인터페이스가 데이터를 수신하는 속도의 짝수 분수로 데이터를 클록킹하는, 예시 42의 메모리 시스템.
예시 44에서, 서브-채널 DRAM 인터페이스는 호스트 물리 인터페이스가 데이터를 수신하는 속도의 2분의 1로 데이터를 클록킹하는, 예시 43의 메모리 시스템.
예시 45에서, 서브-채널 DRAM 인터페이스는 호스트 물리 인터페이스가 데이터를 수신하는 속도의 4분의 1로 데이터를 클록킹하는, 예시 43-44 중 임의의 하나 이상의 메모리 시스템.
예시 46에서, 적어도 하나의 서브-채널 DRAM 인터페이스의 CA 연결은 적층된 복수의 DRAM 메모리 다이 내 DRAM 메모리의 복수의 뱅크에 결합되는, 예시 42-45 중 임의의 하나 이상의 메모리 시스템.
예시 47에서, 적어도 하나의 서브-채널 DRAM 인터페이스의 CA 연결이 상이한 DRAM 메모리 다이 내 뱅크에 결합되는, 예시 46의 메모리 시스템.
예시 48에서, DRAM 메모리 다이 중 적어도 하나는 재배선 층(RDL)을 포함하며, 상기 RDL은 와이어본드 패드를 포함하는, 예시 42-47 중 임의의 하나 이상의 메모리 시스템.
예시 49에서, 와이어본드 패드는 적어도 제1 DRAM 메모리 다이의 가장자리에 인접하게 위치하며, 제1 DRAM 메모리 다이의 와이어본드 패드는 제1 DRAM 메모리 다이에 대해 적어도 하나의 수직으로 인접한 DRAM 메모리 다이의 횡방향 오프셋의 결과로서 액세스 가능한, 예시 48의 메모리 시스템.
예시 50은 메모리 시스템으로서, 적어도 하나의 메모리 다이; 메모리 채널에 대한 핀을 포함하는 호스트 물리 인터페이스를 포함하는 적어도 하나의 메모리 다이에 결합된 버퍼 - 상기 핀은 커맨드/어드레스 핀 및 데이터 핀을 포함하기 위한 것이며, 데이터 핀은 복수의 ECC 핀 및 복수의 패리티 핀을 포함하며, 제어 로직은 호스트 물리 인터페이스에서의 적어도 하나의 메모리 채널에 대한 데이터 핀을 적어도 2개의 메모리 물리 인터페이스로 매핑하며, 각각의 메모리 물리 인터페이스는 복수의 데이터 핀을 포함하며, 상기 복수의 데이터 핀은 복수의 ECC 핀 및 복수의 패리티 핀을 포함함 - ; 및 메모리 물리 인터페이스와 적어도 하나의 메모리 다이의 하나 이상의 메모리 다이 간 인터커넥션 - 메모리 물리 인터페이스 데이터 핀은 적어도 하나의 메모리 다이의 복수의 영역들 사이에 매핑되며, 복수의 영역의 개수는 10으로 나눠질 수 있음 - 을 포함한다.
예시 51에서, 호스트 물리 인터페이스 및 메모리 물리 인터페이스 각각은 패리티 비트에 대한 복수의 핀을 포함하는, 예시 50의 메모리 시스템.
예시 52에서, 호스트 물리 인터페이스는 제1 개수의 데이터 핀을 포함하며, 각각의 서브-채널 물리 연결은 데이터 핀의 제1 개수의 적어도 2배인 제2 개수의 데이터 핀을 포함하는, 예시 50-51 중 임의의 하나 이상의 시스템.
예시 53에서, 데이터 핀의 제2 개수는 데이터 핀의 제1 개수를 4배인, 예시 52의 메모리 시스템.
예시 54에서, 각각의 메모리 물리 인터페이스가 호스트 물리 인터페이스보다 많은 수의 커맨드/어드레스 핀인, 예시 50-53 중 임의의 하나 이상의 메모리 시스템.
예시 55에서, 적어도 하나의 메모리 디바이스는 DRAM 메모리 디바이스를 포함하고, 각각의 메모리 물리 인터페이스는 DRAM 물리 인터페이스인, 예시 50-54 중 임의의 하나 이상의 메모리 시스템.
예시 56에서, 적어도 하나의 메모리 디바이스의 영역 각각은 서브-어레이를 포함하는, 예시 50-55 중 임의의 하나 이상의 메모리 시스템.
예시 57에서, 각각의 서브-어레이는 복수의 어레이 매트를 포함하는, 예시 56의 메모리 시스템.
예시 58에서, 선택적으로 영역은 적어도 2개의 메모리 디바이스에 걸쳐 분산되어 있는, 예시 56-57 중 임의의 하나 이상의 메모리 시스템.
예시 59에서, 선택적으로 영역은 메모리 디바이스의 복수의 뱅크에 걸쳐 분산되어 있는, 예시 56-58 중 임의의 하나 이상의 메모리 시스템.
예시 60은 메모리 시스템으로서, 적어도 하나의 메모리 다이; 적어도 하나의 메모리 다이에 결합되는 버퍼 - 상기 버퍼는 제1 데이터 속도에서 동작 가능한 제1 인터페이스의 데이터 핀을 복수의 메모리 인터페이스로 재할당하도록 구성되며, 메모리 인터페이스는 제1 데이터 속도보다 느린 제2 데이터 속도로 동작 가능하고, 상기 버퍼는 제1 인터페이스의 데이터 핀의 그룹을 적어도 하나의 메모리 다이의 적어도 10개의 슬라이스에 재할당하도록 구성됨 - 를 포함한다.
예시 61에서, 버퍼는 제1 인터페이스의 각각의 데이터 핀을 복수의 메모리 인터페이스의 적어도 2개의 데이터 핀에 재할당하도록 더 구성되는, 예시 60의 메모리 시스템.
예시 62에서, 버퍼는 제1 인터페이스의 제어/어드레스 핀을 복수의 메모리 인터페이스로 재할당하도록 더 구성되는, 예시 60-61 중 임의의 하나 이상의 메모리 시스템.
예시 63에서, 버퍼는 제1 인터페이스의 각각의 제어/어드레스 핀을 복수의 메모리 인터페이스 내 복수의 핀으로 재할당하도록 더 구성되며, 제1 인터페이스의 제어/어드레스 핀은 제3 데이터 속도에서 동작 가능하고, 복수의 메모리 인터페이스의 제어/어드레스 핀은 제4 데이터 속도에서 동작 가능한, 예시 62의 메모리 시스템.
예시 64에서, 제1 데이터 속도는 제3 데이터 속도와 동일하고, 제2 데이터 속도는 제4 데이터 속도와 동일한, 예시 63의 메모리 시스템.
예시 65에서, 제1 인터페이스의 복수의 데이터 핀은 데이터를 운반하기 위해 결합된 복수의 데이터 핀, ECC 비트를 운반하기 위해 결합된 복수의 데이터 핀, 및 패리티 비트를 운반하기 위한 복수의 데이터 핀을 포함하는, 예시 60-64 중 임의의 하나 이상의 메모리 시스템.
예시 66에서, 선택적으로 적어도 하나의 메모리 다이는 복수의 어레이 매트를 포함하는, 예시 65의 메모리 시스템.
예시 67에서, 선택적으로 슬라이스가 공통 전역 워드 라인에 결합되는 것을 포함하는, 예시 60-66 중 임의의 하나 이상의 메모리 시스템.
예시 68에서, 선택적으로 슬라이스가 복수의 인접한 어레이 매트 내 워드 라인에 독립적으로 동작 가능한 로컬 워드 라인을 포함하는 것을 포함하는, 예시 66-67 중 임의의 하나 이상의 메모리 시스템.
예시 69에서, 어레이 매트의 로컬 워드 라인이 각자의 전역 워드 라인의 사용을 통해 동작 가능한, 예시 68의 메모리 시스템.
예시 70에서, 선택적으로 서브-채널 인터페이스를 포함하고, 각각의 서브-채널 인터페이스는 적어도 하나의 메모리 다이의 각자의 슬라이스에 결합되는, 예시 62-69 중 임의의 하나 이상의 메모리 시스템.
예시 71에서, 선택적으로 슬라이스는 적어도 2개의 메모리 디바이스에 위치되는 것을 포함하는, 예시 60-70 중 임의의 하나 이상의 메모리 시스템.
예시 72에서, 선택적으로 슬라이스는 메모리 다이의 적어도 2개의 랭크에 위치되는 것을 포함하는, 예시 60-71 중 임의의 하나 이상의 메모리 시스템.
예시 73에서, 선택적으로 슬라이스는 메모리 다이의 복수의 뱅크에 위치되는 것을 포함하는, 예시 60-72 중 임의의 하나 이상의 메모리 시스템.
예시 74에서, 적어도 하나의 메모리 다이는 적어도 2개의 메모리 다이의 스택을 포함하는, 예시 60-73 중 임의의 하나 이상의 메모리 시스템.
예시 75에서, 적어도 하나의 메모리 다이는 DRAM 메모리 다이를 포함하는, 예시 60-74 중 임의의 하나 이상의 메모리 시스템.
예시 76에서, 적어도 하나의 메모리 다이는 복수의 DRAM 메모리 다이를 포함하는, 예시 70-75 중 임의의 하나 이상의 메모리 시스템.
예시 77에서, 각각의 서브-채널 인터페이스는 적어도 하나의 메모리 다이의 적어도 2개의 슬라이스에 결합되는, 예시 70-76 중 임의의 하나 이상의 메모리 시스템.
예시 78에서, 각각의 서브-채널 인터페이스에 결합된 적어도 2개의 슬라이스는 메모리 다이의 상이한 뱅크에 위치하는, 예시 77의 메모리 시스템.
예시 79에서, 버퍼는 제어기 및 제1 인터페이스의 핀을 재할당하도록 동작 가능한 스위칭 로직을 포함하는, 예시 60-78 중 임의의 하나 이상의 메모리 시스템.
예시 80에서, 버퍼는 행 어드레스 선택(RAS) 로직을 더 포함하는, 예시 79의 메모리 시스템.
예시 81에서, 버퍼는 내장 자체 테스트(BIST) 엔진을 더 포함하는, 예시 80의 메모리 시스템.
예시 82는 메모리 시스템을 동작시키는 방법으로서, 버퍼 구조물의 제1 인터페이스에서 제1 데이터 속도로 데이터 및 제어/어드레스 신호를 수신하는 단계, 제1 인터페이스의 데이터 핀을 복수의 메모리 서브-채널 인터페이스로 매핑하는 단계 - 상기 메모리 서브-채널 인터페이스는 제1 데이터 속도보다 느린 제2 데이터 속도로 동작 가능함 - , 및 각각의 서브-채널 인터페이스로부터 메모리 디바이스의 적어도 하나의 슬라이스로 신호를 통신하는 단계를 포함한다.
예시 83에서, 선택적으로 서브-채널 인터페이스를 포함하는, 예시 82의 방법.
예시 84에서, 제1 인터페이스의 데이터 핀을 복수의 메모리 서브-채널 인터페이스로 매핑하는 단계는 제1 인터페이스의 각각의 데이터 핀을 메모리 서브-채널 인터페이스의 적어도 2개의 데이터 핀으로 매핑하는 단계를 포함하는, 예시 82-83 중 임의의 하나 이상의 방법.
예시 85에서, 제1 인터페이스는 데이터를 운반하기 위해 결합된 복수의 데이터 핀, ECC 비트를 운반하기 위해 결합된 복수의 데이터 핀, 및 패리티 비트를 운반하기 위한 복수의 데이터 핀을 포함하는, 예시 82-84 중 임의의 하나 이상의 방법.
예시 86에서, 선택적으로 메모리 시스템의 슬라이스를 포함하고 메모리 시스템의 각각의 슬라이스에서 복수의 어레이 매트를 포함하는, 예시 83-85 중 임의의 하나 이상의 방법.
예시 87에서, 선택적으로 슬라이스가 공통 전역 워드 라인에 결합되는 것을 포함하는, 예시 83-86 중 임의의 하나 이상의 방법.
예시 88에서, 선택적으로 슬라이스가 복수의 인접한 어레이 매트 내 워드 라인에 독립적으로 동작 가능한 로컬 워드 라인을 포함하는 것을 포함하는, 예시 86-87 중 임의의 하나 이상의 방법.
예시 89는 메모리 시스템을 동작시키는 방법으로서, 호스트 물리 인터페이스에서 신호를 수신하는 단계 - 호스트 물리 인터페이스는 커맨드/어드레스 핀 및 데이터 핀(DQ)을 포함하고, DQ는 복수의 ECC 핀 및 복수의 패리티 핀을 포함함 - , 호스트 물리 인터페이스의 DQ를 적어도 2개의 서브-채널 메모리 인터페이스로 매핑하는 단계 - 각각의 서브-채널 메모리 인터페이스는 복수의 ECC 핀 및 복수의 패리티 핀을 포함하는, 커맨드/어드레스 핀 및 DQ를 포함함 - , 및 서브-채널 메모리 인터페이스로부터 하나 이상의 메모리 다이에 위치하는 각자의 영역으로 신호를 통신하는 단계 - 신호를 수신하는 영역의 개수는 10으로 나눠질 수 있음 - 를 포함한다.
예시 90에서, 하나 이상의 메모리 다이에 위치하는 각자의 영역 각각은 메모리 다이의 서브-어레이인, 예시 89의 방법.
예시 91에서, 각각의 서브-어레이는 복수의 어레이 매트를 포함하는, 예시 90의 방법.
예시 92에서, 서브-채널 메모리 인터페이스로부터 각자의 영역으로 신호를 통신하는 단계는 신호를 각각의 서브-어레이 내 복수의 어레이 매트로 통신하는 단계를 포함하고, 신호는 10의 배수인 개수의 어레이 매트로 통신되는, 예시 91의 방법.
예시 93은 메모리 시스템으로서, 적어도 하나의 메모리 다이; 적어도 하나의 메모리 다이에 결합되는 버퍼 - 상기 버퍼는 제1 데이터 속도에서 동작 가능한 제1 인터페이스의 데이터 핀을 복수의 메모리 인터페이스로 재할당하도록 구성되며, 메모리 인터페이스는 제1 데이터 속도보다 느린 제2 데이터 속도로 동작 가능하고, 상기 버퍼는 제1 인터페이스의 데이터 핀의 그룹을 적어도 하나의 메모리 다이의 적어도 9개의 슬라이스에 재할당하도록 구성됨 - 를 포함한다.
예시 94에서, 버퍼는 제1 인터페이스의 각각의 데이터 핀을 복수의 메모리 인터페이스의 적어도 2개의 데이터 핀에 재할당하도록 더 구성되는, 예시 93의 메모리 시스템.
예시 95에서, 버퍼는 제1 인터페이스의 제어/어드레스 핀을 복수의 메모리 인터페이스로 재할당하도록 더 구성되는, 예시 93-94 중 임의의 하나 이상의 메모리 시스템.
예시 96에서, 버퍼는 제1 인터페이스의 각각의 제어/어드레스 핀을 복수의 메모리 인터페이스 내 복수의 핀으로 재할당하도록 더 구성되며, 제1 인터페이스의 제어/어드레스 핀은 제3 데이터 속도에서 동작 가능하고, 복수의 메모리 인터페이스의 제어/어드레스 핀은 제4 데이터 속도에서 동작 가능한, 예시 95의 메모리 시스템.
예시 97에서, 제1 데이터 속도와 제3 데이터 속도는 동일하고, 제2 데이터 속도와 제4 데이터 속도는 동일한, 예시 96의 메모리 시스템.
예시 98에서, 제1 인터페이스의 복수의 데이터 핀은 데이터를 운반하기 위해 결합된 복수의 데이터 핀, ECC 비트를 운반하기 위해 결합된 복수의 데이터 핀, 및 패리티 비트를 운반하기 위한 복수의 데이터 핀을 포함하는, 예시 93-97 중 임의의 하나 이상의 메모리 시스템.
예시 99에서, 적어도 하나의 메모리 다이의 적어도 9개의 슬라이스의 각각의 슬라이스는 복수의 어레이 매트를 포함하는, 예시 98의 메모리 시스템.
예시 100에서, 적어도 9개의 슬라이스의 복수의 어레이 매트는 공통 전역 워드 라인에 결합되는, 예시 98-99 중 임의의 하나 이상의 메모리 시스템.
예시 101에서, 적어도 9개의 슬라이스 내 각각의 어레이 매트는 물리적으로 인접한 어레이 매트 내 워드 라인에 독립적으로 동작 가능한 로컬 워드 라인을 포함하는, 예시 99-100 중 임의의 하나 이상의 메모리 시스템.
예시 102에서, 어레이 매트의 로컬 워드 라인이 각자의 전역 워드 라인의 사용을 통해 동작 가능한, 예시 101의 메모리 시스템.
예시 103에서, 복수의 메모리 인터페이스는 적어도 9개의 서브-채널 인터페이스를 포함하고, 각각의 서브-채널 인터페이스는 적어도 하나의 메모리 다이의 각자의 슬라이스에 결합되는, 예시 95-102 중 임의의 하나 이상의 메모리 시스템.
예시 104에서, 적어도 9개의 슬라이스는 적어도 2개의 메모리 디바이스에 위치되는, 예시 93-103 중 임의의 하나 이상의 메모리 시스템.
예시 105에서, 적어도 9개의 슬라이스는 메모리 디바이스의 적어도 2개의 랭크에 위치되는, 예시 93-104 중 임의의 하나 이상의 메모리 시스템.
예시 106에서, 적어도 9개의 슬라이스는 메모리 디바이스의 적어도 2개의 뱅크에 위치되는, 예시 93-105 중 임의의 하나 이상의 메모리 시스템.
예시 107에서, 적어도 하나의 메모리 다이는 적어도 2개의 메모리 다이의 스택을 포함하는, 예시 93-106 중 임의의 하나 이상의 메모리 시스템.
예시 108에서, 적어도 하나의 메모리 다이는 DRAM 메모리 다이를 포함하는, 예시 93-107 중 임의의 하나 이상의 메모리 시스템.
예시 109에서, 적어도 하나의 메모리 다이는 복수의 DRAM 메모리 다이를 포함하는, 예시 93-108 중 임의의 하나 이상의 메모리 시스템.
예시 110에서, 각각의 서브-채널 인터페이스는 적어도 하나의 메모리 다이의 적어도 2개의 슬라이스에 결합되는, 예시 103-109 중 임의의 하나 이상의 메모리 시스템.
예시 111에서, 각각의 서브-채널 인터페이스에 결합된 적어도 2개의 슬라이스는 메모리 디바이스의 상이한 뱅크에 위치하는, 예시 110의 메모리 시스템.
예시 112에서, 버퍼는 제어기 및 제1 인터페이스의 핀을 재할당하도록 동작 가능한 스위칭 로직을 포함하는, 예시 93-111 중 임의의 하나 이상의 메모리 시스템.
예시 113에서, 버퍼는 행 어드레스 선택(RAS) 로직을 더 포함하는, 예시 112의 메모리 시스템.
예시 114에서, 버퍼는 내장 자체 테스트(BIST) 엔진을 더 포함하는, 예시 112-113 중 임의의 하나 이상의 메모리 시스템.
예시 115는 메모리 시스템을 동작시키는 방법으로서, 버퍼 구조물의 제1 인터페이스에서 제1 데이터 속도로 데이터 및 제어/어드레스 신호를 수신하는 단계, 제1 인터페이스의 데이터 핀을 복수의 메모리 서브-채널 인터페이스로 매핑하는 단계 - 상기 메모리 서브-채널 인터페이스는 제1 데이터 속도보다 느린 제2 데이터 속도로 동작 가능함 - , 및 각각의 서브-채널 인터페이스로부터 메모리 디바이스의 적어도 하나의 슬라이스로 신호를 통신하는 단계를 포함한다.
예시 116에서, 제1 인터페이스의 데이터 핀을 복수의 메모리 서브-채널 인터페이스로 매핑하는 단계는 제1 인터페이스의 데이터 핀의 그룹을 적어도 9개의 서브-채널 인터페이스로 매핑하는 단계를 포함하는, 예시 115의 방법.
예시 117에서, 제1 인터페이스의 데이터 핀을 복수의 메모리 서브-채널 인터페이스로 매핑하는 단계는 제1 인터페이스의 각각의 데이터 핀을 메모리 서브-채널 인터페이스의 적어도 2개의 데이터 핀으로 매핑하는 단계를 포함하는, 예시 115-116 중 임의의 하나 이상의 방법.
예시 118에서, 제1 인터페이스는 데이터를 운반하도록 결합된 복수의 데이터 핀, 및 패리티 비트를 운반하도록 결합된 복수의 데이터 핀을 포함하는, 예시 115-117 중 임의의 하나 이상의 방법.
예시 119에서, 메모리 서브-채널 인터페이스 각각은 메모리 어레이의 적어도 9개의 슬라이스의 각자의 슬라이스까지 뻗어 있고, 메모리 어레이의 각각의 슬라이스는 복수의 어레이 매트를 포함하는, 예시 115-118 중 임의의 하나 이상의 방법.
예시 120에서, 적어도 9개의 슬라이스의 복수의 슬라이스는 공통 전역 워드 라인에 결합되는, 예시 116-119 중 임의의 하나 이상의 방법.
예시 121에서, 적어도 9개의 슬라이스 내 각각의 어레이 매트는 물리적으로 인접한 어레이 매트 내 워드 라인에 독립적으로 동작 가능한 로컬 워드 라인을 포함하는, 예시 119-120 중 임의의 하나 이상의 방법.
예시 122는 메모리 시스템을 동작시키는 방법으로서, 호스트 물리 인터페이스에서 신호를 수신하는 단계 - 호스트 물리 인터페이스는 커맨드/어드레스 핀 및 데이터 핀(DQ)을 포함함 - , 호스트 물리 인터페이스의 DQ를 적어도 2개의 서브-채널 메모리 인터페이스로 매핑하는 단계 - 각각의 서브-채널 메모리 인터페이스는 커맨드/어드레스 핀 및 DQ를 포함함 - , 및 서브-채널 메모리 인터페이스로부터 하나 이상의 메모리 다이에 위치하는 각자의 영역으로 신호를 통신하는 단계 - 신호를 수신하는 복수의 영역의 개수는 9로 나눠질 수 있음 - 를 포함한다.
예시 123에서, 하나 이상의 메모리 다이에 위치하는 각자의 영역 각각은 메모리 다이의 서브-어레이인, 예시 122의 방법.
예시 124에서, 각각의 서브-어레이는 복수의 어레이 매트를 포함하는, 예시 123의 방법.
예시 125에서, 서브-채널 메모리 인터페이스로부터 각자의 영역으로 신호를 통신하는 단계는 신호를 각각의 서브-어레이 내 복수의 어레이 매트로 통신하는 단계를 포함하고, 신호는 9의 배수인 개수의 어레이 매트로 통신되는, 예시 124의 방법.
예시 126는 메모리 시스템으로서, 기판에 의해 지지되는 복수의 메모리 다이, 커맨드/어드레스 연결 및 데이터 연결을 포함하는 호스트 메모리 채널 인터페이스, 적어도 하나의 메모리 채널의 데이터 연결을 메모리 디바이스에 결합된 적어도 2개의 메모리 서브-채널 인터페이스에 매핑하는 제어 로직 - 매핑은 각각의 호스트 데이터 연결을 메모리 서브-채널 인터페이스에서 적어도 2개의 데이터 연결에 매핑하는 것을 포함함 - 을 포함하는 복수의 메모리 다이에 전기적으로 결합된 버퍼 어셈블리를 포함하며, 메모리 서브-채널 데이터 연결은 호스트 메모리 채널 인터페이스의 데이터 연결보다 느린 속도로 데이터를 전송하도록 동작 가능하다.
예시 127에서, 버퍼 어셈블리는 적어도 하나의 메모리 디바이스와 적층되는 버퍼 다이를 포함하는, 예시 126의 시스템.
예시 128에서, 복수의 메모리 디바이스는 버퍼 다이와 적층되는, 예시 127의 시스템.
예시 129에서, 메모리 시스템은 메모리 모듈의 일부분을 형성하는, 예시 126-128 중 임의의 하나 이상의 시스템.
예시 130에서, 메모리 모듈은 듀얼-인라인 메모리 모듈(DIMM)인, 예시 129의 시스템.
예시 131에서, 복수의 메모리 디바이스는 복수의 DRAM 메모리 디바이스를 포함하는, 예시 126-130 중 임의의 하나 이상의 시스템.
예시 132에서, 데이터 연결은 ECC/패리티 연결을 포함하는 예시 126-131 중 임의의 하나 이상의 시스템.
예시 133에서, 예시 1-39 및 93-114 중 임의의 것의 메모리 디바이스 또는 시스템은 이러한 예시의 나머지의 구조 및 기능에 의해 수정될 수 있다.
예시 134에서, 예시 1-39 및 93-114 중 임의의 것의 메모리 디바이스 또는 시스템은 예시 32 - 37, 40 - 41, 82 - 92, 42 - 81, 또는 115 - 125 중 임의의 것의 방법을 수행하도록 구성 또는 적응될 수 있다.
예시 135에서 예시 32-37, 40-41, 82-92, 42-81, 또는 115-125 중 임의의 것의 방법은 이러한 예시의 나머지의 동작을 포함하도록 수정될 수 있다.
예시 136에서, 예시 32-37, 40-41, 82-92, 42-81, 또는 115-125 중 임의의 것의 방법은 예시 1-39 및 93-114 중 임의의 것의 디바이스 중 하나 이상을 통해 구현될 수 있다.
상기 기재는 한정이 아닌 예시로 의도된다. 예를 들어, 앞서 기재된 예시(또는 이의 하나 이상의 양태)는 서로 조합되어 사용될 수 있다. 그 밖의 다른 실시예는, 가령, 상기 기재를 검토한 해당 분야의 통상의 기술자에 의해 사용될 수 있다. 요약은 37 C.F.R.§1.72(b)에 따라, 읽는 이가 기술적 개시 내용의 속성을 빠르게 알아낼 수 있도록 하기 위해 제공된다. 이는 청구항의 범위 또는 의미를 해석 또는 한정하기 위해 사용되지 않을 것이라고 이해되면서 제출된다. 또한 상기의 상세한 설명에서, 다양한 특징이 본 개시 내용을 단순화하도록 함께 그룹지어질 수 있다. 이는 청구항에 기재되지 않은 특징이 임의의 청구항에 필수적이라는 의도로 해석되어서는 안 된다. 오히려, 본 발명의 주제 사항은 특정 개시된 실시예의 모든 특징보다 적은 특징을 가질 수 있다. 따라서, 이하의 청구 범위는 상세한 설명에 포함되며, 각각의 청구 범위는 개별 실시예로서 그 자체로 존재하며, 이러한 실시예는 다양한 조합 또는 순열로 서로 조합될 수 있음이 간주된다. 본 발명의 범위는 이하의 청구항 및 이러한 청구항에 수반되는 모든 범위의 균등예를 참조하여 결정되어야 한다.

Claims (20)

  1. 메모리 시스템으로서,
    적어도 하나의 메모리 다이를 포함하는 메모리 어레이,
    상기 적어도 하나의 메모리 다이에 결합된 버퍼
    를 포함하며, 상기 버퍼는 제1 데이터 속도로 동작 가능한 제1 인터페이스의 데이터 핀을 복수의 메모리 인터페이스로 재할당하도록 구성되며, 상기 메모리 인터페이스는 상기 제1 데이터 속도보다 느린 제2 데이터 속도로 동작 가능하고,
    상기 버퍼는 제1 인터페이스의 데이터 핀의 그룹을 메모리 어레이의 적어도 8개의 영역으로 재할당하도록 더 구성되는, 메모리 시스템.
  2. 제1항에 있어서, 상기 버퍼는 제1 인터페이스의 각각의 데이터 핀을 복수의 메모리 인터페이스의 적어도 2개의 데이터 핀에 재할당하도록 더 구성되는, 메모리 시스템.
  3. 제1항에 있어서, 상기 버퍼는 제1 인터페이스의 데이터 핀의 그룹을 메모리 어레이의 적어도 9개의 영역으로 재할당하도록 구성되는, 메모리 시스템.
  4. 제1항에 있어서, 상기 버퍼는 상기 제1 인터페이스의 데이터 핀의 그룹을 메모리 어레이의 적어도 10개의 영역으로 재할당하도록 구성되는, 메모리 시스템.
  5. 제1항에 있어서, 상기 버퍼는 제1 인터페이스의 제어/어드레스 핀을 복수의 메모리 인터페이스로 재할당하도록 더 구성되는, 메모리 시스템.
  6. 제1항에 있어서, 상기 제1 인터페이스의 복수의 데이터 핀은 데이터를 운반하도록 결합된 복수의 데이터 핀, ECC 비트를 운반하도록 결합된 복수의 데이터 핀, 및 패리티 비트를 운반하도록 결합된 복수의 데이터 핀을 포함하는, 메모리 시스템.
  7. 제1항에 있어서, 제1 인터페이스의 복수의 데이터 핀은 적어도 36개의 데이터 핀을 포함하는, 메모리 시스템.
  8. 제7항에 있어서, 상기 제1 인터페이스의 복수의 데이터 핀은 적어도 40개의 데이터 핀을 포함하는, 메모리 시스템.
  9. 제3항에 있어서, 상기 메모리 어레이의 각각의 영역은 메모리 어레이의 논리 영역이고, 각각의 영역은 메모리 어레이의 복수의 물리 어레이 매트를 포함하는, 메모리 시스템.
  10. 제1항에 있어서, 상기 메모리 어레이는 복수의 DRAM 메모리 다이를 포함하는, 메모리 시스템.
  11. 제1항에 있어서, 상기 버퍼는 제1 인터페이스의 핀을 재할당하도록 동작 가능한 제어기 및 스위칭 로직을 포함하는, 메모리 시스템.
  12. 제11항에 있어서, 상기 버퍼는 행 어드레스 선택(RAS) 로직을 더 포함하는, 메모리 시스템.
  13. 제11항에 있어서, 상기 버퍼는 내장 자체 테스트(BIST) 엔진을 더 포함하는, 메모리 시스템.
  14. 제1항에 있어서, 상기 메모리 어레이는 복수의 메모리 디바이스의 스택을 포함하는, 메모리 시스템.
  15. 메모리 시스템을 동작시키는 방법으로서,
    제1 데이터 속도로 버퍼 구조의 제1 인터페이스에서 데이터 및 제어/어드레스 신호를 수신하는 단계,
    제1 인터페이스의 데이터 핀을 복수의 메모리 서브-채널 인터페이스로 매핑하는 단계 - 메모리 서브-채널 인터페이스는 제1 데이터 속도보다 느린 제2 데이터 속도에서 동작 가능함 - , 및
    각각의 서브-채널 인터페이스로부터의 신호를 메모리 어레이의 복수의 영역의 각자의 영역으로 통신하는 단계를 포함하는, 메모리 시스템을 동작시키는 방법.
  16. 제15항에 있어서, 복수의 영역은 메모리 어레이의 적어도 8개의 영역을 포함하는, 메모리 시스템을 동작시키는 방법.
  17. 제15항에 있어서, 상기 메모리 어레이의 복수의 영역의 각각의 영역은 메모리 어레이의 복수의 메모리 다이의 일부분을 포함하는, 메모리 시스템을 동작시키는 방법.
  18. 제15항에 있어서, 제1 인터페이스의 데이터 핀을 복수의 메모리 서브-채널 인터페이스로 매핑하는 단계는 제1 인터페이스의 각각의 데이터 핀을 메모리 서브-채널 인터페이스의 적어도 2개의 데이터 핀으로 매핑하는 단계를 포함하는, 메모리 시스템을 동작시키는 방법.
  19. 제15항에 있어서, 메모리 어레이의 복수의 영역의 각자의 영역 중 적어도 2개는 공통 전역 워드 라인을 공유하는, 메모리 시스템을 동작시키는 방법.
  20. 제15항에 있어서, 상기 메모리 어레이는 적어도 2개의 메모리 디바이스를 포함하는 적어도 하나의 스택을 포함하는, 메모리 시스템을 동작시키는 방법.
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