CN113728383A - 存储器装置接口及方法 - Google Patents

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Abstract

公开设备及方法，包含存储器装置及系统。实例存储器装置、系统及方法包含缓冲器接口以将主机接口侧上的高速数据交互转换成DRAM接口侧上的更慢、更宽的数据交互。所述更慢且更宽的DRAM接口可经配置以与更窄、更高速的主机接口的容量基本上匹配。在一些实例中，所述缓冲器接口可经配置以提供多个子通道接口，每一子通道接口经耦合到存储器结构内的一或多个区且经配置以在所述存储器结构的某一部分发生故障的情况下促进数据恢复。选定的实例存储器装置、系统及方法包含个别DRAM裸片，或耦合到缓冲器裸片的一或多个DRAM裸片堆叠。

Description

存储器装置接口及方法
优先权申请案
本申请案主张2019年2月22日申请的第62/809,281号美国临时申请案及2019年3月11日申请的第62/816,731号美国临时申请案及2019年3月29日申请的第62/826,422号美国临时申请案的优先权的权益，所述申请案的全文以引用的方式并入本文中。
背景技术
本描述地址大体上涉及用于第一存储器接口到多个相应第二存储器接口以与一或多个存储器装置对接的实例结构及方法；且更特定来说涉及可操作以执行此重新分配、包含缓冲器(在一些实例中，缓冲器裸片或缓冲器组合件)的存储器系统。在一些实例中，缓冲器可经配置以执行重新分配以允许第二存储器接口比第一接口宽且以比第一接口慢的数据速率操作。所描述缓冲器可用在存储器接口的多种配置中，可与多种存储器结构(包含个别存储器装置、堆叠式存储器装置的多个配置中的任一者、或多个存储器装置的其它布置)一起使用。
存储器装置是为主机系统(例如，计算机或其它电子装置)提供电子数据存储的半导体电路。存储器装置可为易失性或非易失性的。易失性存储器需要电力来维持数据，且包含例如随机存取存储器(RAM)、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)或同步动态随机存取存储器(SDRAM)等等的装置。非易失性存储器在不被供电时可保留经存储数据，且包含例如快闪存储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、可擦除可编程ROM(EPROM)、电阻可变存储器(例如相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)或磁阻式随机存取存储器(MRAM))等等的装置。
主机系统通常包含主机处理器、用于支持主机处理器的第一数量的主存储器(例如，通常是易失性存储器，例如DRAM)及除主存储器之外或独立于主存储器的提供额外存储以保留数据的一或多个存储系统(例如，通常是非易失性存储器，例如快闪存储器)。
存储器系统，例如固态驱动器(SSD)可包含存储器控制器及一或多个存储器装置，包含数个裸片或逻辑单元(LUN)。在某些实例中，每一裸片可包含其上的数个存储器阵列及外围电路系统，例如裸片逻辑或裸片处理器。存储器控制器可包含经配置以通过通信接口(例如，双向并行或串行通信接口)与主机装置(例如，主机处理器或接口电路系统)进行通信的接口电路系统。存储器控制器可从主机系统接收与存储器操作或指令(例如用于在存储器装置与主机装置之间传送数据(例如，用户数据及相关联完整性数据，例如错误数据或地址数据等)的读取或写入操作、用于从存储器装置擦除数据的擦除操作)相关联的命令或操作，执行驱动器管理操作(例如，数据迁移、废弃项目收集、块回收)等。
可期望提供改进式主存储器，例如DRAM存储器。所要的改进式主存储器的特征包含但不限于更高容量、更高速度及更低成本。
附图说明
在不一定按比例绘制的附图中，类似数字可在不同视图中描述类似组件。具有不同字母后缀的类似数字可表示类似组件的不同例子。附图以实例而非限制的方式大体上说明本文献中所论述的各种实施例。
图1A说明根据一些实例实施例的包含存储器装置的系统。
图1B说明根据一些实例实施例的包含存储器装置的另一系统。
图2说明根据一些实例实施例的实例存储器装置。
图3说明根据一些实例实施例的呈框图形式的缓冲器裸片。
图4说明根据一些实例实施例的另一存储器装置。
图5A说明根据一些实例实施例的另一存储器装置。
图5B说明根据一些实例实施例的另一存储器装置。
图5C说明根据一些实例实施例的另一存储器装置。
图5D说明根据一些实例实施例的另一存储器装置。
图6说明根据一些实例实施例的另一存储器装置。
图7说明根据一些实例实施例的另一存储器装置。
图8A说明根据一些实例实施例的另一存储器装置。
图8B说明根据一些实例实施例的另一存储器装置。
图9A说明根据一些实例实施例的DRAM裸片配置。
图9B说明根据一些实例实施例的另一DRAM裸片配置。
图9C说明根据一些实例实施例的另一DRAM裸片配置。
图10A说明根据一些实例实施例的实例方法流程图。
图10B说明根据一些实例实施例的另一实例方法流程图。
图11A说明存储器系统的替代配置及功能性的实例实施例。
图11B说明在实例故障条件下的图11A的存储器系统。
图12说明图11A的存储器系统的一部分的实例配置。
图13说明根据一些实例实施例的实例方法流程图。
图14说明根据其它实例实施例的实例方法流程图。
图15描绘存储器系统的替代配置及功能性的实例实施例。
图16说明根据一些实例实施例的信息处置系统的实例框图。
具体实施方式
以下描述及附图充分说明特定实施例以使所属领域的技术人员能够实践它们。其它实施例可并入结构、逻辑、电、过程及其它改变。一些实施例的部分及特征可被包含在其它实施例中或被其它实施例的那些部分及特征替换。权利要求书中所阐述的实施例涵盖那些权利要求的所有可用等效物。
下文描述并入存储器系统的各种实施例，其中外部存储器接口进行操作而以第一速率传送数据，但所述存储器在内部以比第一数据速率慢的第二数据速率操作。在下文所描述的实例中，此操作可通过使用与外部存储器接口(其可例如为主机接口)进行通信的缓冲器接口来实现，且将所述外部接口的数据连接件(DQ)重布到与一或多个存储器装置(及/或一或多个存储体)进行通信的更大数目的数据连接件，所述一或多个存储器装置以比外部存储器接口的时钟速率慢的时钟速率操作。
在如下文所描述的实施例中，缓冲器接口可存在于位于主机(或其它)接口与一或多个存储器裸片之间的单独裸片中。在实例实施例中，缓冲器裸片(或其它形式的缓冲器接口)可包含主机物理接口，所述主机物理接口包含至少一个存储器通道(或子通道)的连接件，包含命令/地址连接件及数据连接件。可实施缓冲器接口中的控制逻辑以将存储器通道的连接件重新分配到至少两个(或更多个)存储器子通道，所述连接件延伸到每一子通道的DRAM物理接口，每一子通道物理接口包含命令/地址连接件及数据连接件。每一子通道的DRAM物理接口接着与一或多个存储器裸片连接。
下文还描述如可用在所描述存储器系统中的一者中的堆叠式存储器结构，其中多个存储器裸片可彼此横向偏移且通过引线接合连接件与另一存储器裸片、逻辑裸片或另一结构连接/装置连接。如下文所描述，在一些实例中，所述存储器裸片中的一或多者可包含重布层(RDL)以靠近所述裸片的边缘分布接触垫以促进所描述引线接合。
在一些实施例中，如上文所描述的缓冲器接口可用于重新分配包含DQ的主机(或其它)接口，包含数据连接件、多个ECC连接件及多个奇偶校验连接件。在一些此类实施例中，缓冲器接口可与一或多个存储器装置组合使用，所述一或多个存储器装置经配置以按预防与相应DRAM物理接口相关联的存储器阵列或数据路径的部分内的故障的方式分配(若干)存储器装置内的数据、ECC及奇偶校验连接件，如下文更详细地论述。这种故障保护可以改进存储器系统的可靠性的方式(与如Chipkill(IBM的商标)或Single Device DataCorrection(SDDC)(Intel的商标)的业界已知的技术大体上类似)实施。可实施此故障保护以从多位错误，例如如影响存储器区(例如子阵列)或到子阵列区(即，存储器的子通道)的数据及/或控制路径的那些错误恢复，如对于受益于本公开的本领域的技术人员将显而易见。
图1A展示具有耦合到衬底102的处理器106的电子系统100。在一些实例中，衬底102可为系统母板，或在其它实例中，衬底102可耦合到另一衬底，例如母板。电子系统100还包含第一及第二存储器装置120A、120B。存储器装置120A、120B也被展示为由邻近于处理器106的衬底102支撑，但在实例配置中被描绘为耦合到次级衬底124。在其它实例中，存储器装置120A、120B可直接耦合到与处理器106相同的衬底102。
存储器装置120A、120B，各自包含缓冲器组合件，在此呈缓冲器裸片128的实例形式，耦合到次级衬底124。尽管术语“缓冲器裸片”在本文中用于指代缓冲器组合件，但本文中所描述的任何此“缓冲器裸片”可呈包含例如提供所描述功能性的一或多个半导体裸片或其它装置及/或其它离散组件(而不管是否封装在一起)的组合件的形式。因此，除非在特定用途中另有明确地指示，否则如本文中所使用的术语“缓冲器裸片”同样指代“缓冲器组合件”及/或“缓冲器装置”。存储器装置120A、120B可为个别裸片，或在一些情况下可各自包含存储器装置(在这个实例中，DRAM裸片122)的相应堆叠。出于本描述的目的，将在堆叠式存储器装置的实例配置中描述存储器装置120A、120B。另外，将在一种实例配置中描述存储器装置120A、120B，其中所述装置是各自耦合到次级衬底124的动态随机存取存储器(DRAM)裸片122A、122B。可使用其它类型的存储器装置来取代DRAM，包含例如FeRAM、相变存储器(PCM)、3D XPointTM存储器、NAND存储器或NOR存储器，或其组合。在一些情况下，单个存储器装置可包含使用第一存储器技术(例如，DRAM)的一或多个存储器裸片及使用与第一存储器技术不同的第二存储器技术(例如，SRAM、FeRAM等)的第二存储器裸片。
在图1中以框图形式展示DRAM裸片堆叠122。以下描述中的其它图展示裸片堆叠及各种堆叠配置的更多细节。在图1A的实例中，数个引线接合126被展示为耦合到DRAM裸片堆叠122。额外电路系统(未展示)被包含在次级衬底124上或内。额外电路系统完成在DRAM裸片堆叠122之间、通过引线接合126、到缓冲器裸片120的连接。选定实例可包含穿硅通路(TSV)而不是引线接合126，如将在后续图中更详细地描述。
衬底布线104被展示为将存储器装置120A耦合到处理器106。在图1B的实例中，展示额外存储器装置120B。尽管对于所描绘实例展示两个存储器装置120A、120B，但可使用单个存储器结构，或可使用大于两个的数目个存储器装置。如本公开中所描述的存储器装置的实例提供接近存储器的增加的容量与增加的速度及降低的制造成本。
图1B展示具有耦合到衬底152的处理器156的电子系统150。系统150还包含第一及第二存储器装置160A、160B。与图1A相比，在图1B中，第一及第二存储器装置160A、160B在没有任何中间衬底或中介层的情况下直接连接到与处理器156相同的衬底102。与图1A的实例相比，这种配置可提供额外速度及组件减少。与图1A的实例类似，缓冲器组合件或缓冲器裸片168被展示为邻近于DRAM裸片堆叠162。引线接合166被展示为实例互连结构，然而也可使用例如TSV的其它互连结构。
图2展示与来自图1B的存储器装置118A或118B类似的电子系统200。电子系统200包含耦合到衬底204的缓冲器裸片202。电子系统200还包含耦合到衬底204的DRAM裸片堆叠210。在图2的实例中，具体来说DRAM裸片堆叠210中的个别裸片从一或多个垂直邻近裸片横向偏移，在所描绘实例中，每一裸片从两个垂直邻近裸片横向偏移。作为实例，所述裸片可以至少一种阶梯配置交错。图2的实例展示DRAM裸片的阶梯型堆叠210中的两个不同交错方向。在所说明的双阶梯配置中，每一裸片的经暴露表面部分212用于数个引线接合互连件。
展示从DRAM裸片堆叠210中的裸片到衬底204的多个引线接合互连件214、216。衬底204上或内的额外导体(未展示)进一步将引线接合互连件214、216耦合到缓冲器裸片202。缓冲器裸片202被展示为使用一或多个焊料互连件203，例如焊球阵列耦合到衬底204。数个衬底焊料互连件206被进一步展示在衬底204的底侧上以进一步将信号及数据从缓冲器裸片传输到衬底102中且最终到处理器106，如图1B中所展示。
图3展示与来自图2的缓冲器裸片202类似的缓冲器裸片300的框图。展示主机装置接口312及DRAM接口314。缓冲器裸片300的额外电路系统组件可包含控制器及切换逻辑316；可靠性、可用性及可服务性(RAS)逻辑317；及内置自测(BIST)逻辑318。从缓冲器裸片300到DRAM裸片堆叠的通信由箭头320指示。从缓冲器裸片300到主机装置的通信由箭头322及324指示。在图3中，箭头324表示来自命令/地址(CA)引脚的通信，且箭头322表示来自数据(DQ)引脚322的通信。CA引脚及DQ引脚的实例数目仅作为实例提供，因为主机装置接口可具有基本上更多或更少的任一或两个CA及DQ引脚。任一所需类型的引脚的数目可取决于接口通道的宽度、额外位(例如ECC位)的提供以及许多其它变量而异。在许多实例中，主机装置接口将是行业标准存储器接口(由标准制定组织明确地定义，或行业采用的事实标准)。
在一个实例中，所有CA引脚324充当单个通道，且所有数据引脚322充当单个通道。在一个实例中，所有CA引脚服务于所有数据引脚322。在另一实例中，CA引脚324被细分为多个子通道。在另一实例中，数据引脚322被细分为多个子通道。一种配置可包含服务于数据引脚322的一部分的CA引脚324的一部分。在一个特定实例中，8个CA引脚服务于作为CA引脚及数据(DQ)引脚的子组合的9个数据(DQ)引脚。例如8CA引脚/9数据引脚实例的多个子组合可被包含在一个存储器装置中。
在计算装置中使用插孔，例如双列直插式存储器(DIMM)插孔将DRAM存储器耦合到衬底(例如，母板)是常见的。然而，对于一些应用程序，DIMM装置上的DRAM芯片及插孔连接件的物理布局可占用大量空间。可期望减少用于DRAM存储器的空间量。另外，通过插孔接口的通信比使用焊料连接件直接连接到母板更慢且更不可靠。插孔接口的额外组件增加计算装置的成本。
使用本公开中的一些实例存储器装置的实例，对于给定DRAM存储器容量可减小存储器装置的物理大小。由于直接连接到衬底，速度得到改进，且通过消除插孔组件来降低成本。
在操作中，来自主机装置的可能数据速度可比到例如迹线、TSV、引线接合等的DRAM裸片的互连组件可处置的速度高。缓冲器裸片300(或其它形式的缓冲器组合件)的添加允许缓冲来自主机装置的快速数据交互。在图3的实例中，主机接口312经配置而以第一数据速度操作。在一个实例中，第一数据速度可与主机装置能够递送的速度匹配。
在一个实例中，DRAM接口314经配置而以比第一数据速度慢的第二数据速度操作。在一个实例中，DRAM接口314经配置以比主机接口312既慢又宽。在操作中，缓冲器裸片可将主机接口312侧上的高速数据交互转换成DRAM接口314侧上的更慢、更宽的数据交互。另外，如下文进一步描述，为了维持至少近似主机接口的数据吞吐量的数据吞吐量，在一些实例中，缓冲器组合件可将主机接口的连接件重新分配到与相应DRAM接口相关联的多个存储器子通道。更慢且更宽的DRAM接口314可经配置以与更窄、更高速的主机接口312的容量基本上匹配。以这种方式，到DRAM裸片的更有限互连组件，例如迹线、TSV、引线接合等能够处置从更快主机装置供应的交互的容量。尽管展示到缓冲器裸片300的一个实例主机接口(具有CA引脚及DQ引脚两者)，但缓冲器裸片300可包含各自由缓冲器裸片300以类似方式映射到多个DRAM接口的单独数据路径的多个主机接口。
在一个实例中，主机装置接口312包含第一数目的数据路径，且DRAM接口314包含比第一数据路径数目大的第二数目的数据路径。在一个实例中，缓冲器裸片300中的电路系统将数据及命令从第一数目的数据路径映射到第二数目的数据路径。在此配置中，第二数目的数据路径提供更慢且更宽的接口，如上文所描述。
在一个实例中，主机装置接口312的命令/地址引脚324包含第一数目的命令/地址路径，且在缓冲器裸片300的对应DRAM接口314侧上，DRAM接口314包含比第一命令/地址路径数目大的第二数目的命令/地址路径。在一个实例中，第二命令/地址路径数目是第一命令/地址路径数目的两倍。在一个实例中，第二命令/地址路径数目是第一命令/地址路径数目的两倍以上。在一个实例中，第二命令/地址路径数目是第一命令/地址路径数目的四倍。在一个实例中，第二命令/地址路径数目是第一命令/地址路径数目的八倍。
在一个实例中，缓冲器裸片300的DRAM接口314侧上的给定命令/地址路径仅与单个DRAM裸片进行通信。在一个实例中，缓冲器裸片300的DRAM接口314侧上的给定命令/地址路径与多个DRAM裸片进行通信。在一个实例中，缓冲器裸片300的DRAM接口314侧上的给定命令/地址路径与4个DRAM裸片进行通信。在一个实例中，缓冲器裸片300的DRAM接口314侧上的给定命令/地址路径与16个DRAM裸片进行通信。
在一个实例中，主机装置接口312的数据引脚322包含第一数目的数据路径，且在缓冲器裸片300的对应DRAM接口314侧上，DRAM接口314包含比第一数据路径数目大的第二数目的数据路径。在一个实例中，第二数据路径数目是第一数据路径数目的两倍。在一个实例中，第二数据路径数目是第一数据路径数目的两倍以上。在一个实例中，第二数据路径数目是第一数据路径数目的四倍。在一个实例中，第二数据路径数目是第一数据路径数目的八倍。
在一个实例中，缓冲器裸片300的DRAM接口314侧上的数据路径仅与单个DRAM裸片进行通信。在一个实例中，缓冲器裸片300的DRAM接口314侧上的给定数据路径与多个DRAM裸片进行通信。在一个实例中，缓冲器裸片300的DRAM接口314侧上的给定数据路径与4个DRAM裸片进行通信。在一个实例中，缓冲器裸片300的DRAM接口314侧上的给定数据路径与16个DRAM裸片进行通信。
在一个实例中，主机接口312包含不同速度的命令/地址引脚324及数据引脚322。在一个实例中，主机接口的数据引脚322经配置而以6.4Gb/s操作。在一个实例中，主机接口的命令/地址引脚324经配置而以3.2Gb/s操作。
在一个实例中，缓冲器裸片300的DRAM接口314减慢且加宽来自缓冲器裸片300的主机接口312侧的通信。在其中来自主机接口312的给定命令/地址路径映射到DRAM接口314上的两个命令/地址路径的一个实例中，主机接口处的速度是3.2Gb/s，且DRAM接口314处的速度是1.6Gb/s。
在其中来自主机接口312的给定数据路径经映射到DRAM接口314上的两个数据路径的一个实例中，主机接口处的速度是6.4Gb/s，且DRAM接口314处的速度是3.2Gb/s，其中每一数据路径与DRAM裸片堆叠中的单个DRAM裸片进行通信。在其中来自主机接口312的给定数据路径经映射到DRAM接口314上的四个数据路径的一个实例中，主机接口处的速度是6.4Gb/s，且DRAM接口314处的速度是1.6Gb/s，其中每一数据路径与DRAM裸片堆叠中的四个DRAM裸片进行通信。在其中来自主机接口312的给定数据路径经映射到DRAM接口314上的八个数据路径的一个实例中，主机接口处的速度是6.4Gb/s，且DRAM接口314处的速度是0.8Gb/s，其中每一数据路径与DRAM裸片堆叠中的16个DRAM裸片进行通信。
在一个实例中，脉冲幅度调制(PAM)协议用于在缓冲器裸片300的DRAM接口314侧上进行通信。在一个实例中，PAM协议包含PAM-4，尽管其它PAM协议在本发明的范围内。在一个实例中，PAM协议增加数据带宽。在其中来自主机接口312的给定数据路径经映射到DRAM接口314上的四个数据路径的一个实例中，使用PAM协议，主机接口处的速度是6.4Gb/s，且DRAM接口314处的速度是0.8Gb/s，其中每一数据路径与DRAM裸片堆叠中的四个DRAM裸片进行通信。在其中来自主机接口312的给定数据路径经映射到DRAM接口314上的八个数据路径的一个实例中，使用PAM协议，主机接口处的速度是6.4Gb/s，且DRAM接口314处的速度是0.4Gb/s，其中每一数据路径与DRAM裸片堆叠中的16个DRAM裸片进行通信。
在缓冲器裸片300与实例16个DRAM裸片之间进行通信所需的引脚的数目取决于缓冲器裸片300的DRAM接口314侧上的命令/地址路径的数目及耦合到每一数据路径的DRAM裸片的数目而异。下表展示引脚计数及对应命令/地址路径配置的数个非限制性实例。
Figure BDA0003313819530000081
Figure BDA0003313819530000091
在缓冲器裸片300与实例16个DRAM裸片之间进行通信所需的引脚的数目取决于缓冲器裸片300的DRAM接口314侧上的数据路径的数目及耦合到每一数据路径的DRAM裸片的数目而异。下表展示引脚计数及对应数据路径配置的数个非限制性实例。
Figure BDA0003313819530000092
如下文在选定实例中所说明，上表中的引脚的数目可以数种不同方式耦合到DRAM裸片堆叠中的DRAM裸片。在一个实例中，引线接合用于从引脚耦合到数个DRAM裸片。在一个实例中，TSV用于从引脚耦合到数个DRAM裸片。尽管使用引线接合及TSV作为实例，但除引线接合及TSV之外的其它通信通路也在本公开的范围内。
图4展示存储器装置400的另一实例。存储器装置400包含耦合到衬底404的缓冲器裸片402。存储器装置400还包含耦合到衬底404的DRAM裸片堆叠410。在图4的实例中，DRAM裸片堆叠410以至少一种阶梯配置交错。图4的实例展示DRAM裸片的阶梯型堆叠410中的两个不同交错方向。与图2的配置类似，在所说明的阶梯配置中，经暴露表面部分412用于数个引线接合互连件。
展示从DRAM裸片堆叠410中的裸片到衬底404的多个引线接合互连件414、416。衬底404上或内的额外导体(未展示)进一步将引线接合互连件414、416耦合到缓冲器裸片402。缓冲器裸片402被展示为使用一或多个焊料互连件，例如焊球阵列耦合到衬底404。数个衬底焊料互连件406被进一步展示在衬底404的底侧上以进一步将信号及数据从缓冲器裸片传输到母板中且最终到主机装置。
在图4的实例中，多个引线接合互连件414、416串联连接在多个堆叠式DRAM裸片上。在选定实例中，单个引线接合可驱动多于一个DRAM裸片中的负载。在此实例中，引线接合互连件可如图4中所展示那样串联连接。在一个实例中，单个引线接合可串联连接到四个DRAM裸片。在一个实例中，单个引线接合可串联连接到八个DRAM裸片。在一个实例中，单个引线接合可串联连接到十六个DRAM裸片。其它数目的串联连接DRAM裸片也在本发明的范围内。另外，DRAM接口可CA连接到第一数目的DRAM裸片，而DRAM接口可对应DQ连接到与第一数目不同的第二数目的DRAM裸片。
图5A展示存储器装置500的另一实例。存储器装置500包含耦合到衬底504的缓冲器裸片502。存储器装置500还包含耦合到衬底504的DRAM裸片堆叠510。在图5A的实例中，DRAM裸片堆叠510以至少一种阶梯配置交错。图5的实例展示DRAM裸片阶梯型堆叠510中的两个不同交错方向。在所说明的阶梯配置中，经暴露表面部分512用于数个引线接合互连件。
展示从DRAM裸片堆叠410中的裸片到衬底404的多个引线接合互连件514、516。衬底504上或内的额外导体(未展示)进一步将引线接合互连件514、451616耦合到缓冲器裸片502。缓冲器裸片502被展示为使用一或多个焊料互连件，例如焊球阵列耦合到衬底504。数个衬底焊料互连件506被进一步展示在衬底504的底侧上以进一步将信号及数据从缓冲器裸片传输到母板中且最终到主机装置。
在图5A的实例中，缓冲器裸片502至少部分地位于DRAM裸片堆叠510下面。在一个实例中，囊封剂503至少部分地环绕缓冲器裸片502。图5A的实例进一步减小存储器装置500的面积覆盖区。此外，减小DRAM裸片堆叠510与缓冲器裸片502之间的互连距离。
图5B展示存储器装置520的另一实例。存储器装置520包含耦合到衬底524的缓冲器裸片522。存储器装置520还包含耦合到衬底524的DRAM裸片堆叠530。展示从DRAM裸片堆叠530中的裸片到衬底524的多个引线接合互连件534、536。在图5B的实例中，多个引线接合互连件534、536串联连接在多个堆叠式DRAM裸片上。在一个实例中，单个引线接合可串联连接到四个DRAM裸片。在一个实例中，单个引线接合可串联连接到八个DRAM裸片。在一个实例中，单个引线接合可串联连接到十六个DRAM裸片。其它数目的串联DRAM裸片也在本发明的范围内。
图5C展示与存储器装置500及520类似的存储器装置540的俯视图。在图5C的实例中，缓冲器裸片542被展示为耦合到衬底544，且完全位于DRAM裸片堆叠550下面。图5D展示与存储器装置500及520类似的存储器装置560的俯视图。在图5D中，缓冲器裸片562经耦合到衬底564，且部分地位于第一DRAM裸片堆叠570及第二DRAM裸片堆叠572的一部分下面。在一个实例中，更短的DRAM裸片堆叠提供更短互连路径及更高制造产量。在选定实例中，出于这些原因，可期望使用多个更短的DRAM裸片堆叠。多个更短的DRAM裸片堆叠的一个折衷是存储器装置560的更大面积覆盖区。
图6展示存储器装置600的另一实例。存储器装置600包含耦合到衬底604的缓冲器裸片602。存储器装置600还包含耦合到衬底604的DRAM裸片堆叠610。在图6的实例中，DRAM裸片堆叠610以至少一种阶梯配置交错。图6的实例展示在DRAM裸片阶梯型堆叠610中的两个不同交错方向上的四个交错。图6中的DRAM裸片堆叠610包含16个DRAM裸片，尽管本发明不限于此。与所展示的其它阶梯配置类似，在图6中，经暴露表面部分612用于数个引线接合互连件。
展示从DRAM裸片堆叠610中的裸片到衬底604的多个引线接合互连件614、616。衬底604上或内的额外导体(未展示)进一步将引线接合互连件614、616耦合到缓冲器裸片602。缓冲器裸片602被展示为使用一或多个焊料互连件，例如焊球阵列耦合到衬底604。数个衬底焊料互连件606被进一步展示在衬底604的底侧上以进一步将信号及数据从缓冲器裸片传输到母板中且最终到主机装置。
图7展示存储器装置700的另一实例。存储器装置700包含耦合到衬底704的缓冲器裸片702。存储器装置700还包含耦合到衬底704的DRAM裸片堆叠710。在图7的实例中，DRAM裸片堆叠710以至少一种阶梯配置交错。图7的实例展示在DRAM裸片阶梯型堆叠710中的两个不同交错方向上的四个交错。图7中的DRAM裸片堆叠710包含16个DRAM裸片，尽管本发明不限于此。与所展示的其它阶梯配置类似，在图7中，经暴露表面部分712用于数个引线接合互连件。
展示从DRAM裸片堆叠710中的裸片到衬底704的多个引线接合互连件714、716。衬底704上或内的额外导体(未展示)进一步将引线接合互连件714、716耦合到缓冲器裸片702。缓冲器裸片702被展示为使用一或多个焊料互连件，例如焊球阵列耦合到衬底704。数个衬底焊料互连件706被进一步展示在衬底704的底侧上以进一步将信号及数据从缓冲器裸片传输到母板中且最终到主机装置。
在图7的实例中，缓冲器裸片702至少部分地位于DRAM裸片堆叠710下面。在一个实例中，囊封剂703至少部分地环绕缓冲器裸片702。图7的实例进一步减小存储器装置700的面积覆盖区。另外，减小DRAM裸片堆叠710与缓冲器裸片702之间的互连距离。
图8A展示存储器装置800的另一实例。存储器装置800包含耦合到衬底804的缓冲器裸片802。存储器装置800还包含耦合到衬底804的DRAM裸片堆叠810。在图8A的实例中，DRAM裸片堆叠810是垂直对准的。图8A中的DRAM裸片堆叠810包含8个DRAM裸片，尽管本发明不限于此。
多个TSV互连件812被展示为穿过DRAM裸片堆叠810中的一或多个裸片到衬底804且与所述一或多个裸片进行通信。衬底804上或内的额外导体(未展示)进一步将TSV 812耦合到缓冲器裸片802。缓冲器裸片802被展示为使用一或多个焊料互连件，例如焊球阵列耦合到衬底804。数个衬底焊料互连件806被进一步展示在衬底804的底侧上以进一步将信号及数据从缓冲器裸片传输到母板中且最终到主机装置。
图8B展示存储器装置820的另一实例。存储器装置820包含耦合到衬底824的缓冲器裸片822。存储器装置820还包含耦合到衬底824的DRAM裸片堆叠830。在图8B的实例中，DRAM裸片堆叠830是垂直对准的。图8B中的DRAM裸片堆叠830包含16个DRAM裸片，尽管本发明不限于此。
多个TSV互连件832被展示为穿过DRAM裸片堆叠830中的一或多个裸片到衬底824且与所述一或多个裸片进行通信。衬底824上或内的额外导体(未展示)进一步将TSV 832耦合到缓冲器裸片822。缓冲器裸片822被展示为使用一或多个焊料互连件，例如焊球阵列耦合到衬底824。数个衬底焊料互连件826被进一步展示在衬底824的底侧上以进一步将信号及数据从缓冲器裸片传输到母板中且最终到主机装置。
图9A展示根据本公开中的实例中的任一者的可被包含在DRAM裸片堆叠中的单个DRAM裸片900的框图。在图9A中，DRAM裸片900包含含有存储器单元阵列的存储区902。第一数据I/O条带904被展示为从DRAM裸片900的第一侧901传递到第二侧903。在一个实例中，触点可经形成在第一数据I/O条带904的一或两侧901、903上的第一数据I/O条带904的边缘。触点可经连接到如以上实例中所描述的引线接合。在其它实例中，TSV可在侧901、903或沿着第一数据I/O条带904的其它位置处耦合到第一数据I/O条带904。
图9A中进一步展示第二数据I/O条带906。在一个实例中，第二数据I/O条带906与第一数据I/O条带904基本上相同。在图9A的实例中，每一数据I/O条带包含用于连接到任一侧上的引线接合的36个触点。在两个数据I/O条带且各具有两侧的情况下，DRAM裸片900包含用于144个引线接合或TSV的连接件。
图9A中进一步展示命令/地址条带910。在所展示实例中，命令/地址条带910包含用于连接到引线接合或TSV的30个触点。在一个实例中，DRAM裸片中的一或多者可包含重布层，所述重布层将数据I/O条带904、906、910中的一或多者的连接件重布到用于引线接合的第二位置，例如到沿着裸片的边缘的引线接合垫的一或多个行(如关于本文中较早所论述的实例引线接合式堆叠配置所描绘)。在图9A的数据条带904及906中(以及在图9B至9C的实例的数据条带中)的DQ触点的实例数目以及此类实例中的命令/地址触点的实例数目仅是相对实例，且任一或两种信号类型的不同数目的触点可用于所描述实例中的任一者。
图9B展示根据本公开中的实例中的任一者的可被包含在DRAM裸片堆叠中的四个DRAM裸片的堆叠920的框图。在图9B中，堆叠920中的每一裸片包含含有存储器单元阵列的存储区922。第一数据I/O条带924被展示为从堆叠920的第一侧921传递到第二侧923。在一个实例中，触点可经形成在第一数据I/O条带924的一或两侧921、923上的第一数据I/O条带924的边缘上。触点可经连接到如以上实例中所描述的引线接合。在其它实例中，TSV可在侧921、923或沿着第一数据I/O条带924的其它位置处耦合到第一数据I/O条带924。
图9B中进一步展示第二数据I/O条带926。在一个实例中，第二数据I/O条带926与第一数据I/O条带924基本上相同。在图9B的实例中，每一数据I/O条带包含用于连接到任一侧上的引线接合的9个触点。在两个数据I/O条带及两侧的情况下，堆叠920中的每一DRAM裸片包含用于36个引线接合或TSV的连接件。在一个实例中，堆叠920中的所有四个裸片由如以上实例中所描述的单个数据路径驱动。
图9B中进一步展示命令/地址条带930。在所展示实例中，命令/地址条带930包含用于连接到引线接合或TSV的30个触点。
图9C展示根据本公开中的实例中的任一者的可被包含在DRAM裸片堆叠中的四个DRAM裸片的堆叠940的框图。在图9C中，堆叠940中的每一裸片包含含有存储器单元阵列的存储区942。单个数据I/O条带944被展示为从堆叠940的第一侧941传递到第二侧943。在一个实例中，触点可经形成在数据I/O条带944的一或两侧941、943上的数据I/O条带944的边缘上。触点可经连接到如以上实例中所描述的引线接合。在其它实例中，TSV可在侧941、943或沿着第一数据I/O条带944的其它位置处耦合到数据I/O条带944。
在图9C的实例中，单个数据I/O条带944包含用于连接到任一侧上的引线接合的18个触点。在两侧的情况下，堆叠940中的每一DRAM裸片包含用于36个引线接合或TSV的连接件。在一个实例中，堆叠940中的所有四个裸片由如以上实例中所描述的单个数据路径驱动。
图9B中进一步展示命令/地址条带950。在所展示实例中，命令/地址条带950包含用于连接到引线接合或TSV的30个触点。
图10A展示根据本发明的实施例的一种操作方法的框图。在操作1002中，在处理器与缓冲器裸片之间以第一数据速度交换数据。在操作1004中，在缓冲器裸片与DRAM裸片堆叠之间以比第一速度慢的第二速度交换数据。操作1006解释在缓冲器裸片与DRAM裸片堆叠之间交换数据包含通过多个引线接合交换数据。图10B展示根据本发明的实施例的另一操作方法的框图。在操作1010中，在处理器与缓冲器裸片之间以第一数据速度交换数据。在操作1012中，在缓冲器裸片与垂直对准DRAM裸片堆叠之间以比第一速度慢的第二速度交换数据。操作1014解释在缓冲器裸片与垂直对准DRAM裸片堆叠之间交换数据包含通过垂直对准DRAM裸片堆叠中的多个穿硅通路(TSV)交换数据。
图11A描绘包含如可在例如缓冲器裸片中实施的缓冲器的实例存储器系统1100。为了便于描述实例实施例，将在缓冲器裸片1102的实例配置中描述缓冲器。然而，所描述缓冲器功能性可在另一结构中实施，例如作为另一装置，例如存储器装置或中介层的一部分。
存储器系统1100可包含存储器结构1104的一系列配置。在一些实例中，存储器结构1104可为单个存储器装置；但在许多实例中将包含多个存储器装置。在使用多个存储器装置的情况下，存储器装置可彼此堆叠在一起，及/或可各自直接放置在支撑衬底，在一些情况下印刷电路系统板(PCB)(例如举例来说，系统母板或存储器模块，例如双列直插式存储器模块(DIMM))上。在一些实例中，缓冲器裸片1102及存储器结构1104的个别存储器装置可经配置使得所述存储器装置中的一或多者可直接安装到缓冲器裸片1102(或其它缓冲器结构)；且在一些实例中，存储器裸片堆叠可经安装在缓冲器裸片上(或上方)。作为一种实例配置，根据本描述的系统可被实施为具有例如32-40个个别DRAM裸片、形成两个通道的双列DDR5 RDIMM。
缓冲器裸片1102与存储器结构1104协同配置以避免在存储器阵列的一部分或与所述阵列的相应部分相关联的控制及/或数据路径发生故障的情况下丢失数据。为了实施这个功能性，第一接口1106，在本描述中被称为“主机接口”，如上文所描述，将包含用于ECC/奇偶校验位的额外DQ连接件。例如，图3的缓冲器裸片的主机接口被描绘为具有36个DQ：携载数据的32个DQ及携载ECC/奇偶校验位的4个DQ。在图11的实例中，这个主机接口扩展，例如达携载ECC/奇偶校验位的4个额外DQ。
图11A还描绘如CA接口的替代实施例(其如本文中较早所论述，可包含一或多个芯片选择“CS”路径)。在一些实例系统中，CA路径可为单时钟控制(与DQ相比，其通常是双时钟控制)，且因此与图3的实例相比，CA路径的数目可增加。例如，在一些系统中，系统主机可与中间装置对接以驱动及缓冲接口连接件(例如举例来说，与一些DDR 5装置一起使用的注册时钟驱动器(RCD))。在选定实施例中，如本文中所描述的缓冲器裸片1102可经放置在此中间缓冲器装置与存储器结构之间；但在其它实例中，可实施缓冲器裸片1102以代替此中间驱动及缓冲装置(例如举例来说RCD)。
存储器物理接口所需的CA路径的数目可取决于存储器的寻址方法(及例如，在操作存储器结构时芯片选择引脚的使用(如果有的话))而异。因此，CA路径(包含任何CS引脚)的实例数目仅是说明性的，且主机物理接口或存储器物理接口上的CA路径的数目可与本文中所识别的实例数目不同。在一些实例配置中，正如DQ连接件从四个DQ映射到16个DQ(在所描绘实例中)，CA路径可经映射到增加数目的CA路径。由于存在CS、时钟等的路径，并非所有控制/地址路径均需要倍增。在一个实例中，主机接口处的CA路径可经映射到(仅举例来说)从30个CA路径到120个CA路径，所述120个CA路径经布置成各自具有30个CA路径的4个DRAMCA PHY接口。而且在实例配置中，每一DRAM CA PHY可经配置以驱动四个DRAM负载；使得所描述配置因此将能够服务于16个DRAM裸片。
在图11A的实例中，缓冲器裸片1102经配置以将主机PHY 1106的实例40个DQ数据路径重新分配到多个DRAM DQ PHY，每一DRAM DQ PHY经配置以与存储器结构1104的至少一个相应区进行通信，其中每一DRAM DQ PHY比主机接口的对应部分宽，且依与关于图3所描述的方式类似的方式以比主机接口的对应部分慢的数据传送速度操作。多个DRAM PHY的描述并非意在来表示特定物理结构，而是引脚群组从主机接口到存储器接口处的更大数目的引脚的重新分配。为了维持从影响主机PHY 1106处的多个引脚的错误恢复的能力，在一些实例中，将期望维持通过缓冲器裸片1102并到存储器接口，且接着到存储器结构的大体上独立的可操作逻辑区(或“切片”)的大体上单独的子通道，如下文关于图12更详细地论述。因此，用于与每一此子通道的存储器结构传达数据信号(DQ)的引脚连接件在本文中被论述为DRAM PHY。
在一些情况下，主机PHY 1106可表示存储器总线的通道或子通道。例如，在一些实施例中，主机PHY 1106可根据由JEDEC颁布的DDR5规范进行配置；且仅举例来说，主机PHY1106的实例可表示根据那个标准的一个独立存储器通道。
在所描绘实例中，缓冲器裸片1102将主机接口的40个DQ引脚重新分配到多个存储器物理接口，如关于图3所论述。图11A未描绘缓冲器裸片中存在的各种功能性。然而，缓冲器裸片1102应被理解为包含控制器及切换逻辑结构；可靠性、可用性及可服务性(RAS)结构；及内置自测(BIST)结构；全部如关于图3的缓冲器裸片300所论述那样(尽管对于受益于本公开的本领域的技术人员来说将显而易见的是，所述结构可经调适以完成本描绘实施例的不同数据路径重新分配)。在所描绘实例中，主机PHY 1106可例如在DQ处以近似6.4Gb/s的数据传送速率操作；而DRAM DQ PHY可包含(共同)以近似1.6Gb/s的数据传送速率操作的160个引脚。类似传送速率将适用于CA引脚。
另外，存储器物理接口的引脚将经分配到存储器结构1104的至少10个或10的倍数个子阵列。在一个实例中，主机物理接口1106的每4个循序DQ将经映射到在功能上由16个DQ指示、以1108通过实例识别(如由箭头1122A-J所指示)的相应DRAM DQ PHY，所述相应DRAMDQ PHY延伸到多个子阵列。在其它实例中，除四个循序DQ的群组之外，还可重新映射DQ。在一些实例中，可重新映射替代DQ来取代四个循序DQ(即，例如，可从选定数目的“奇数”DQ单独地重新映射选定数目的“偶数”DQ)。在其它实例中，如本文稍后所论述，存储器物理接口的引脚可经分配到不同数目的子阵列(及/或不同数目的存储器结构切片)。例如，如将关于图15所论述，存储器物理接口的DQ可经分配到存储器结构的九个子阵列(切片)。
如先前所论述，在许多实例中，每一相应DRAM DQ PHY(及数据路径1108)将以比主机物理接口1106的数据传送速率慢的数据传送速率操作。例如，相应存储器物理接口的每一DQ数据路径1108可以主机物理接口1106的数据传送速率的四分之一(在上文所论述的实例中，1.6Gb/s)操作。在其它实例中，主机物理接口1106的每4个循序DQ数据路径可经映射到具有8个DQ(而非16个，如所描绘)且以(例如)主机PHY的数据传送速率的二分之一而非四分之一操作的DRAM DQ PHY，如在图11A的所描绘实例中。主机接口引脚重新分配的各种潜在实施方案的实例包含以下内容(实例引脚速率仅是说明性，且出于说明目的而作为实例提供；因为各种实施方案中的实际引脚速率可能比所提供实例基本上更慢或快)：
Figure BDA0003313819530000161
Figure BDA0003313819530000171
每一DRAM DQ PHY将通过相应数据路径1108耦合到多个子阵列(如以1110A-D、1112A-D通过实例指示)。一般来说，DRAM存储体可包含存储器单元的数千个行，且将包含多个子阵列。每一子阵列将包含存储体行的某一子集；且将包含行子集的行缓冲器及感测放大器。跨至少10个子通道的群组的主机物理接口40个DQ引脚的分配，及4个主机物理接口DQ的每一循序群组到单独子通道(如由箭头1122A-J所指示)的分配，即使在出故障的子通道或子阵列(如图11B中所描绘，在子阵列1110A-1处)(或存储器装置的出故障的“切片”，如下文所论述)的情况下，也允许可通过使用主机接口处的八个ECC/奇偶校验位、以对受益于本公开的本领域的技术人员来说显而易见的方式恢复数据。这些数据恢复机制常见于利用ChipKill或SDDC的系统中，如本文中较早所论述。从出故障的切片(或其它存储器区)的此恢复可在主机的控制下执行。在一些实例中，个别存储器裸片及/或缓冲器1102还可以包含内部ECC功能性以从局部单位或双位错误恢复，如所属领域的技术人员已知。
每一DRAM DQ PHY 1108可经耦合到多个存储器装置列及/或多个存储器装置存储体中的子阵列(及/或跨越多个存储器装置及/或存储器装置存储体)。因此，参考图11A，如以1114、1116、1118、1120大体上指示，经识别子存储体阵列(即，子阵列)的所描绘重叠层级中的每一者可位于不同存储器装置中，或位于存储器结构1104内的不同存储器装置列及/或存储体中。
图12描绘实例存储器系统1200，其以框图表示描绘，展示与图11A-11B中的层级1114(“A”层级)、1116(“B”层级)、1118(“C”层级)、1120(“D”层级)中的每一者所描绘类似的子阵列群组的实例结构。存储器系统1200的所描绘实例结构是逻辑表示而非物理表示。
出于本描述的目的，术语“切片”将用于指代耦合到具有相应数据路径1108的相应DRAM DQ PHY、组合CA路径及读取/写入数据路径(DQ)耦合到所述阵列的那个部分的I/O电路的存储器阵列(在本实例中，子阵列)的十个(或其它数目)逻辑区的部分。图12描绘10个存储器切片1202A-J，每一存储器切片由如以1204A-J指示、具有相关联数据路径1206A-J的相应存储器单元群组(在这个实例中，子阵列)形成。如关于图3的实施例所论述，尽管未在图12中具体地描绘，但DRAM CA PHY接口的至少相关部分将经分配到每一子阵列以提供对子阵列中的每一者的寻址。在各种实施例中，所描绘存储器切片1202A-J可经形成在一个存储器裸片上，或可跨多个存储器裸片分布。在选定实例中，个别主机PHY DQ将经分布(通过相应子阵列数据路径1108)到相应切片内的每一存储器单元(裸片、列或存储体)。
每一子阵列包含多个阵列垫，如在切片1202A中以1202A-1到1202A-4通过实例指示。每一阵列垫中的存储器单元的数目，及字线及数据线的相关数目是设计选择的问题。因此，每一阵列垫的配置可基于设计考虑，例如举例来说过程节点(关于特征大小)、每一存储器单元的相关大小及配置，以及所述阵列垫内的局部字线的所要尺寸等。在许多实例中，阵列垫将在阵列垫的相对侧上(在列方向上)的感测放大器行之间延伸且将在阵列垫的至少一个(如果不是两个)剩余侧上(在行方向上)具有子字线解码器。在一些实例中，物理邻近阵列垫(在一些情况下通过子字线解码器而分开)可形成存储体。
一种实例配置包含形成在单个存储器裸片上的所描绘10个存储器切片1202A-J；且根据那个配置，(多个全局字线的)代表性全局字线1208被描绘为跨所描绘切片延伸且到每一切片内的多个阵列垫。受益于本公开的本领域的技术人员来说将显而易见的是，全局字线1208将跨相关联子阵列及垫携载更高阶项。在许多实例中，子字线解码器将使用额外项来沿着全局字线驱动每一阵列垫或阵列垫对(或其它存储器单元分组)内的局部字线。
在所描绘实例中，每一子阵列包含大数目的可单独寻址垫。如所描绘，每一子阵列包含矩阵阵列垫，包含沿着行方向(即，在全局字线1208的方向上)的四个垫，及沿着列方向(垂直于全局字线1208的方向)的16个阵列垫。存储器结构可经配置使得每一存储器页面包含10的倍数的阵列垫。页面的阵列垫不一定彼此物理对准，如在图12的逻辑表示中。存储器系统1200的实例包含40个阵列垫，所述40个阵列垫可经配置以提供4kB页面。在这个实例配置中，10个所描绘子阵列1204A-J中的每一者包含4个阵列垫，所述4个阵列垫经配置使得每一子阵列可经配置以提供相应8字节的80字节预取(64字节的数据、8字节的奇偶校验位及8个字节的ECC位)。在例如关于图11B所描述的实例的实例中(其中每一切片跨四个层级分布)，每一层级将提供所述预取的四分之一。例如，在切片中的每一层级包括相应存储器装置的一部分的情况下，每一存储器装置将每切片预取提供8B中的2B。其它实例可具有不同配置，且经调适以预取不同数目的字节(实例60字节或100字节)。在许多期望实例中，预取的字节将是10的倍数。
配置存储器系统1200以例如在DIMM中提供近似4kB的页面大小的能力被认为促进具有比例如常规DRAM DIMM配置所需的功率包络显著更小的功率包络。根据本描述，可跨一个、两个或四个(或更多个)存储器裸片分配4kB页面。在常规DRAM DIMM配置中，20-40kB的页面大小将是常见的，这需要比根据所描述配置存取更小页面所需的功率基本上更多的功率。目前的看法是，配置有近似4kB页面的40DRAM裸片DIMM可能比使用20-40kB页面的常规配置少40％到60％的功率。
实施本文中所描述及实施的技术的一个考虑是配置切片(或其它存储器单元分组及相关联电路系统)以最小化共享故障点。例如，在常规DRAM存储器装置中，子字线驱动器可在一对阵列垫之间延伸且驱动每一邻近垫内的局部字线。然而，在如上文所描述的实例系统1200中，包含与32个数据位(在主机物理接口处)相关联的4个奇偶校验位及4个ECC/奇偶校验位，仅可从与4个此类数据位相关联的故障恢复。在实例存储器系统中，如果物理邻近垫由共享子字线驱动器驱动，那么共享子字线驱动器的故障可能影响多个阵列垫，且因此导致不可恢复的错误。因此，在此结构中，对于每一阵列垫具有单独子字线驱动器将是有利的，以便最小化共享故障点。类似地，可为每一阵列垫独立地提供子阵列(或类似存储器单元分组)内的共同控制电路，例如控制寻址及定时的那些控制电路。举例来说，跨子阵列边界的子字线驱动器不存在相同问题，因为用于单独子阵列(即，在相应切片中)的列解码器电路将防止跨那些边界从邻近阵列垫选择数据。
在其它实例中，可跨不同装置或装置内的存储体分配页面的切片。然而，需要激活更多装置/存储体以读取或写入数据页面，通常将需要激活多个全局字线，且因此可能需要超出所要电平的功率。
图13说明存储器系统的实例操作方法的流程图。在方法1300中，在缓冲器结构的第一接口处以第一数据速率接收数据及控制/地址信号，如在1302处所指示。在一些实例中，数据引脚将包含经耦合以携载数据位的多个数据引脚、经耦合以携载ECC/奇偶校验位的多个数据引脚及经耦合以携载奇偶校验位以用在ECC操作中的多个数据引脚。第一接口的数据引脚经映射到多个存储器子通道接口，所述多个存储器子通道接口可以第二数据速率操作，所述第二数据速率比第一接口的第一数据速率慢，如在1304处所指示。参考图11A-11B论述缓冲器结构中的数据引脚的此重新分配的实例。在一些期望实例中，第一接口将经映射到至少10个子通道接口。另外，在一些实例中，第一接口的每一数据引脚将经映射到存储器子通道接口的至少两个数据引脚。在各种实例中，重新分配可至少部分地由包含存储在机器可读存储装置(例如一或多个非易失性存储器装置)中的指令的固件来执行。
作为重新分配的结果，如在1306处所指示，接着可将信号从每一子通道接口传达到存储器装置的相应切片(也如参考图11A-11B所论述)。在一些实例中，存储器装置的每一切片可包含多个阵列垫。
图14说明存储器系统的替代实例操作方法1400的流程图。在方法1400中，如在1402处所指示，在包含命令/地址(CA)引脚及数据引脚(DQ)的主机物理接口处接收信号，其中DQ包含多个ECC/奇偶校验引脚。
如在1404处所指示，将主机物理接口的至少DQ映射到至少两个子通道存储器接口，其中每一子通道存储器接口包含CA引脚及DQ，所述DQ包含多个ECC引脚及多个奇偶校验引脚。如关于方法1300所论述，重新分配的至少某一部分可由固件来执行，包含存储在形成控制器及切换逻辑316的一部分的机器可读存储装置中的指令，如参考图3所论述。
随后，如在1406处所指示，可将信号从子通道存储器接口传达到位于一或多个存储器裸片中的相应区，其中所述接收信号可被10整除。在一些实例中，每一区可为存储器裸片的子阵列(尽管所述数目的区可跨多个存储器裸片分布)。且在一些实例中，每一区将包含多个阵列垫。
图15公开存储器系统1500的替代配置及功能性。作为实例，存储器系统1500包含与关于图3的接口322及缓冲器裸片300所描述类似的主机接口PHY 1502及缓冲器装置1504的实施方案，但例如不同之处在于存储器接口配置，如本文中所描述。存储器系统1500进一步并入具有大体上参考图11的存储器结构1104所论述的一些特征的存储器结构1506。因此，除在此参考图15所论述的差异以外，参考图11-13的存储器系统1100的结构及操作的论述适用于存储器系统1500，且在此将不再重复。
如在图15中可看出，主机PHY 1502包含(作为实例)36个DQ引脚，从而提供近似6.4Gb/s的数据接口。36个DQ引脚可包含例如分配到数据的32个DQ引脚及分配到用于相关联数据的ECC/奇偶校验位的四个DQ引脚。因此，实例主机PHY 1502与图11的主机PHY 1104的不同之处在于仅包含用于ECC/奇偶校验位的四个DQ(在主机PHY 1104中为其分配八个DQ)。如下文所描述，这36个DQ将经重新映射到存储器结构内的九个切片(或更个多，例如九的倍数)。
在其它实例中，主机PHY可仅包含CA引脚及数据DQ引脚(即，无ECC/奇偶校验DQ)。例如，例如在与先前识别的JEDEC的DDR5标准一致的系统中可使用32个数据DQ。在一些情况下，那32个主机PHY DQ接着可各自重新映射到DRAM DQ PHY处的多个DQ(如上文详细地论述)，且应用于存储器结构内的八个切片(或更多个，例如八的倍数)。
在所描绘实例中，四个DQ位的每一群组经重新分配到DRAM DQ PHY接口处的16个DQ，所述16个DQ大体上以1508且由箭头1510A-I指示；其又连接到存储器结构1506的相应切片1512A-I。在一些实例中，每一连续的四个DQ位将经重新分配到传达到相应切片的16个DQ。在其它实例中，其它分配也是可能的；例如，主机PHY 1502处的某一数目的偶数位/引脚可经重新分配到存储器结构的第一切片1510A-I，而邻近的奇数位/引脚可经重新分配到第二切片。在其它实例中，主机PHY 1502的更多或更少数目的位可经重新分配到相应切片1510A-I。在所描绘实例中，数据DQ将经重新映射到八个切片(1510A-I)中的多个引脚，而ECC/奇偶校验位DQ将经重新映射到第九切片。
正如存储器系统1100，存储器系统1500可以较小页面大小，例如4K页面大小实施，跨一或多个存储器裸片分配。例如，在所描绘实施例中，4K页面大小可跨36个阵列垫分配。另外，如关于存储器系统1100所论述，在一些实例中，每一子阵列可包含页面的四个阵列垫，使得每一子阵列提供72字节预取(64字节的数据及8字节的ECC/奇偶校验位)的8字节的数据。然而，如关于存储器系统1100所描述，与存储器系统1500类似的存储器系统可经配置以实施其它页面大小及/或预取大小。
在实例系统中，存储器切片(无论是否含有一或多个存储器装置)可具有选定粒度。例如，存储器系统1500的实例配置包含九个切片1512-1512J，其中每一切片包含在行方向(全局字线1516的方向)上的四个阵列垫1514；且主机接口的4个DQ经映射(1到4)到每一切片。作为替代方案，存储器系统可经配置以跨例如18个切片分配4kB页面大小，其中每一切片具有带有两个阵列垫的行方向尺寸。在此配置中，每一切片可经配置用于4B预取(其在四子存储体数据阵列中，如关于图11B所论述)，每子阵列将包含1B预取。在一种实例配置中，代替如图15中那样将4个主机接口DQ映射到每一切片的是，可将2个主机接口DQ映射到每一切片。与映射到相应切片的数目的主机DQ不同；每一主机DQ可取决于阵列配置及所要负载映射到选定数目的存储器接口DQ，如关于段落[0098]的表所论述。
正如存储器系统1100，存储器系统1500可在各种配置中实施，包含在各种背景下使用一或多个存储器装置。在一些实例中，存储器系统1500可使用直接或间接支撑在衬底上或缓冲器1504上的多个存储器装置来实施；而在其它实例中，存储器系统1500可在具有布置(个别地或堆叠地)在存储器模块，例如DIMM模块上的多个存储器装置的组合件中实施。
在一些实例中，本文中所描述的实施例中的任一者可根据选定标准来实施。例如，如先前所提出，缓冲器的主机接口可根据JC-42固态存储器委员会开发的DDR 5标准或其未来迭代来配置。在其它实例中，接口及存储器系统功能性可根据其它行业标准来配置以用于互操作性。
存储器系统1500可根据参考图13的流程图所论述的实例方法1300来操作。因此，在此不重复对那种方法的描述。
图16说明可包含如上文所描述的一或多个存储器装置及/或存储器系统的实例机器(例如，主机系统)1600的框图。如上文所论述，机器1600可受益于使用所描述存储器装置及/或存储器系统所致的增强型存储器性能，从而促进机器1600的改进式性能(关于许多此类机器或系统，存储器的有效读取及写入可促进机器的处理器或其它组件的改进式性能，如下文进一步描述。
在替代实施例中，机器1600可作为独立装置操作或可经连接(例如，经联网)到其它机器。在联网部署中，机器1600可在服务器-客户端网络环境中以服务器机器、客户端机器或两者的身份进行操作。在实例中，机器1600可在对等(P2P)(或其它分布式)网络环境中充当对等机器。机器1600可为个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助理(PDA)、移动电话、网络设施、IoT装置、汽车系统或能够执行指令(循序或以其它方式)的任何机器，所述指令指定待由那个机器采取的动作。此外，虽然仅说明单个机器，但术语“机器”也应被理解为包含个别地或共同地执行一组(或多组)指令以执行本文所论述的方法，例如云计算、软件即服务(SaaS)、其它计算机集群配置中的任何一或多者的机器的任何集合。
如本文中所描述，实例可包含逻辑、组件、装置、封装或机构，或可通过其来操作。电路系统是在包含硬件(例如，简单电路、门、逻辑等)的有形实体中实施的电路的集合(例如，组)。电路系统成员资格可能随时间推移及基础硬件可变性而变得灵活。电路系统包含可在操作时独自地或组合地执行特定任务的成员。在实例中，电路系统的硬件可不变地设计成实行特定操作(例如，硬连线)。在实例中，电路系统的硬件可包含可变地连接的物理组件(例如，执行单元、晶体管、简单电路等)，包含物理地修改的计算机可读媒体(例如，磁性地、电地、可移动地放置不变质量的粒子等)以对特定操作的指令进行编码。在连接物理组件时，硬件组成的基础电性质例如从绝缘体变为导体或反之亦然。指令使参与的硬件(例如，执行单元或加载机构)能够经由可变连接件在硬件中创建电路系统的成员以在操作中时实行特定任务的部分。因此，当装置正在操作时，计算机可读媒体通信地耦合到电路系统的其它组件。在实例中，物理组件中的任一者可用于多于一个电路系统的多于一个成员中。例如，在操作下，执行单元可在一个时间点用在第一电路系统的第一电路中且可在不同时间被第一电路系统中的第二电路或被第二电路系统中的第三电路重用。
机器(例如，计算机系统、主机系统等)1600可包含处理装置1602(例如，硬件处理器、中央处理单元(CPU)、图形处理单元(GPU)、硬件处理器核或其任何组合等)、主存储器1604(例如，只读存储器(ROM)、动态随机存取存储器(DRAM)，例如同步DRAM(SDRAM)或Rambus DRAM(RDRAM)等)、静态存储器1606(例如，静态随机存取存储器(SRAM)等)及存储系统1618，一些或全部可经由通信接口(例如，总线)1630彼此通信。在一个实例中，主存储器1604包含如以上实例中所描述的一或多个存储器装置。
处理装置1602可表示一或多个通用处理装置，例如微处理器、中央处理单元等。更特定来说，所述处理装置可为复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器，或实施其它指令集的处理器，或实施指令集的组合的处理器。处理装置1602还可为一或多个专用处理装置，例如专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器等。处理装置1602可经配置以执行指令1626以执行本文中所论述的操作及步骤。计算机系统1600可进一步包含用于通过网络1620通信的网络接口装置1608。
存储系统1618可包含在其上存储体现本文中所描述的方法或功能中的任何一或多者的一或多组指令1626或软件的机器可读存储媒体(也被称为计算机可读媒体)。指令1626还可在由计算机系统1600执行期间完全地或至少部分地驻留在主存储器1604内或处理装置1602内，主存储器1604及处理装置1602也构成机器可读存储媒体。
术语“机器可读存储媒体”应被理解为包含存储一或多组指令的单个媒体或多个媒体，或能够存储或编码一组指令以供机器执行且引起机器执行本发明的方法中的任何一或多者的任何媒体。因此，术语“机器可读存储媒体”应被理解为包含但不限于固态存储器、光学媒体及磁性媒体。在实例中，聚集式机器可读媒体包括带有具有不变(例如，静止)质量的多个粒子的机器可读媒体。因此，聚集式机器可读媒体不是暂时性传播信号。聚集式机器可读媒体的特定实例可包含：非易失性存储器，例如半导体存储器装置(例如，电可编程只读存储器(EPROM)、电擦除可编程只读存储器(EEPROM))及快闪存储器装置；磁盘，例如内部硬盘及可卸除磁盘；磁光盘；及CD-ROM及DVD-ROM磁盘。
机器1600可进一步包含显示单元、字母数字输入装置(例如，键盘)及用户接口(UI)导航装置(例如，鼠标)。在实例中，显示单元、输入装置或UI导航装置中的一或多者可为触摸屏显示器。所述机器信号生成装置(例如，扬声器)或一或多个传感器，例如全球定位系统(GPS)传感器、指南针、加速度计或一或多个其它传感器。机器1600可包含输出控制器，例如用于与一或多个外围装置(例如，打印机、读卡器等)进行通信或控制所述一或多个外围装置的串行(例如，通用串行总线(USB)、并行或其它有线或无线(例如，红外(IR)、近场通信(NFC)等)连接。
指令1626(例如，软件、程序、操作系统(OS)等)或存储在存储系统1618上的其它数据可由主存储器1604存取以供处理装置1602使用。主存储器1604(例如，DRAM)通常是快速的但易失性的，且因此与存储系统1618(例如，SSD)的存储类型不同，所述存储系统适合长期存储，包含处于“关”状态时。用户或机器1600使用中的指令1626或数据通常加载在主存储器1604中以供处理装置1602使用。当主存储器1604已满时，可分配来自存储系统1618的虚拟空间以补充主存储器1604；然而，因为存储系统1618装置通常比主存储器1604慢，且写入速度通常是读取速度的至少1/2，所以虚拟存储器的使用由于存储器系统延时而大大地降低用户体验(与主存储器1604，例如DRAM相比)。此外，将存储系统1618用于虚拟存储器可大大地减少存储系统1618的使用寿命。
指令1624可进一步利用数种传送协议(例如，帧中继、因特网协议(IP)、传输控制协议(TCP)、用户数据报协议(UDP)、超文本传送协议(HTTP)等))中的任一者来经由网络接口装置1608使用传输媒体在网络1620上传输或接收。实例通信网络可包含局域网(LAN)、广域网(WAN)、分组数据网络(例如，因特网)、移动电话网络(例如，蜂窝网络)、普通老式电话(POTS)网络及无线数据网络(例如，电气及电子工程师协会(IEEE)802.15系列标准，被称为
Figure BDA0003313819530000241
IEEE 802.16系列标准，被称为
Figure BDA0003313819530000242
)；IEEE 802.15.4系列标准、对等(P2P)网络等等。在实例中，网络接口装置1608可包含用于连接到网络1620的一或多个物理插孔(例如，以太网、同轴或电话插孔)或一或多个天线。在实例中，网络接口装置1608可包含用于使用单输入多输出(SIMO)、多输入多输出(MIMO)或多输入单输出(MISO)技术中的至少一者进行无线通信的多个天线。术语“传输媒体”应被理解为包含能够存储、编码或携载由机器1600执行的指令的任何无形媒体，且包含用于促进此软件的通信的数字或模拟通信信号或其它无形媒体。
以上详细描述包含对附图的参考，所述附图形成所述详细描述的一部分。附图以说明方式展示其中可实践本发明的特定实施例。这些实施例在本文中也被称为“实例”。此类实例可包含除所展示或描述的那些元件之外的元件。然而，本发明人还考虑其中仅提供所展示或描述的那些元件的实例。此外，本发明人还考虑使用关于特定实例(或其一或多个方面)或关于本文中所展示或描述的其它实例(或其一或多个方面)所展示或描述的那些元件(或其一或多个方面)的任何组合或排列的实例。
本文献中所提及的所有公开案、专利及专利文献的全文如同个别地以引用的方式并入那样以引用的方式并入本文中。在本文献与以引用方式并入的那些文献之间的用法不一致的情况下，(若干)所并入参考文献中的用法应被视为对本文献的用法的补充；对于不可调和的不一致性，以本文献中的用法为准。
在本文献中，如专利文献中常见，独立于“至少一个”或“一或多个”的任何其它例子或用法，术语“一”或“一个”用于包含一个或多于一个。在本文献中，除非另有指示，否则术语“或”用于指代非排他性或，使得“A或B”包含“A但没有B”、“B但没有A”及“A及B”。在所附权利要求书中，术语“包含”及“其中(in which)”用作相应术语“包括”及“其中(wherein)”的简明英语等效词。而且，在所附权利要求书中，术语“包含”及“包括”是开放式的。即，包含除在权利要求中在系统、装置、对象或过程之后列出的那些元件之外的元件的此术语仍被视为落在那个权利要求的范围内。此外，在所附权利要求书中，术语“第一”、“第二”及“第三”等仅用作标签，且并不意在对它们的对象施加数字要求。
在各种实例中，本文中所描述的组件、控制器、处理器、单元、引擎或表可尤其包含存储在物理装置上的物理电路系统或固件。如本文中所使用，“处理器”意指任何类型的计算电路，例如但不限于微处理器、微控制器、图形处理器、数字信号处理器(DSP)或任何其它类型的处理器或处理电路，包含处理器或多核心装置的群组。
如本文献中所使用的术语“水平”被定义为平行于衬底的常规平面或表面的平面，例如下伏于晶片或裸片的那个平面，而不管衬底在任何时间点的实际定向如何。术语“垂直”指代垂直于如上文所定义的水平的方向。介词，例如“在…上”、“在…上方”及“在…下方”是相对于常规平面或表面在衬底的顶部或经暴露表面上而定义，而不管衬底的定向如何；而“在…上”意在暗示一个结构相对于所述结构“位于其上”的另一结构的直接接触(在缺少明确的相反指示的情况下)；术语“在…上方”及“在…下方”明确地意在识别结构(或层、特征等)的相对放置，其明确地包含(但不限于)经识别结构之间的直接接触，除非如此具体地指示。类似地，术语“在…上方”及“在…下方”不限于水平定向，因为如果结构在某一时间点是所论述构造的最外部分，那么所述结构可能“在所参考结构上方”，即使此结构相对于所参考结构垂直延伸，而非在水平定向上延伸。
术语“晶片”在本文中用于大体上指代在其上形成集成电路的任何结构，且还指代在集成电路制造的各个阶段期间的此类结构。术语“衬底”用于指代晶片或支持或连接到其它组件，例如存储器裸片或其部分的其它结构。因此，术语“衬底”涵盖例如电路或“PC”板、中介层及其它有机或非有机支撑结构(其在一些情况下还可含有主动或被动组件)。因此，以下详细描述不应被视为限制意义，且各种实施例的范围仅由所附权利要求书连同此权利要求书所享有的等效物的全范围界定。
将理解，当一元件被称为“在另一元件上”、“连接到另一元件”或“耦合到另一元件”时，其可直接在另一元件上、与另一元件连接或耦合或可存在中介元件。相反，当一元件被称为“直接在另一元件上”、“直接连接到另一元件”或“直接与另一元件耦合”时，不存在中介元件或层。如果两个元件在附图中被展示为用线连接它们，那么所述两个元件可为耦合的，或直接耦合的，除非另有指示。
本文中所描述的方法实例可至少部分为机器或计算机实施的。一些实例可包含编码有指令的可操作以配置电子装置来执行如以上实例中所描述的方法的计算机可读媒体或机器可读媒体。此类方法的实施方案可包含代码，例如微代码、汇编语言代码、高级语言代码等。此代码可包含用于执行各种方法的计算机可读指令。代码可形成计算机程序产品的部分。此外，代码可例如在执行期间或在其它时间有形地存储在一或多个易失性或非易失性有形计算机可读媒体上。这些有形计算机可读媒体的实例可包含但不限于硬盘、可卸除磁盘、可卸除光盘(例如，光盘及数字视频光盘)、磁带盒、存储卡或棒、随机存取存储器(RAM)、只读存储器(ROM)等。
为了更好地说明本文中所公开的方法及设备，在此提供实施例的非限制性列表：
实例1是一种存储器装置，其包括：缓冲器装置，其经耦合到衬底，所述缓冲器装置包含主机装置接口及DRAM接口；一或多个DRAM裸片，其由所述衬底支撑；多个引线接合互连件，其在所述缓冲器装置的DRAM接口与所述一或多个DRAM裸片之间；及所述缓冲器装置中的电路系统，其经配置而以第一数据速度操作所述主机装置接口，且以比所述第一数据速度慢的第二数据速度操作所述DRAM接口。
在实例2中，根据实例1所述的存储器装置任选地包含8个裸片。
在实例3中，根据实例2所述的存储器装置任选地包含16个裸片。
在实例4中，根据实例2-3中任何一或多个实例所述的存储器装置，其中DRAM裸片堆叠包含阶梯型堆叠式DRAM裸片。
在实例5中，根据实例4所述的存储器装置，其中所述DRAM裸片堆叠包含单个堆叠内的多于一个步进方向。
在实例6中，根据实例1-5中任何一或多个实例所述的存储器装置，其中两个DRAM裸片堆叠经耦合到所述衬底。
在实例7中，根据实例1-6中任何一或多个实例所述的存储器装置，其中所述缓冲器装置至少部分地位于所述一或多个DRAM裸片下面。
在实例8中，根据实例6-7中任何一或多个实例所述的存储器装置，其中所述缓冲器装置至少部分地位于所述两个DRAM裸片堆叠中的每一者的一部分下面。
在实例9中，根据实例1-8中任何一或多个实例所述的存储器装置任选地包含所述衬底的背侧上的焊球。
在实例10中，根据实例1-9中任何一或多个实例所述的存储器装置，其中所述一或多个DRAM裸片包括耦合到单个缓冲器装置引脚的DRAM裸片堆叠中的多个DRAM裸片。
在实例11中，根据实例1-10中任何一或多个实例所述的存储器装置，其中所述缓冲器装置中的所述电路系统经配置以在所述主机装置接口或所述DRAM接口或两者处使用脉冲幅度调制(PAM)协议来操作。
实例12是一种存储器装置，其包括：缓冲器装置，其经耦合到衬底，所述缓冲器装置包含主机接口及DRAM接口；垂直对准DRAM裸片堆叠，其由所述衬底支撑；多个穿硅通路(TSV)互连件，其将所述垂直对准DRAM裸片堆叠中的多个裸片与所述缓冲器装置耦合；及所述缓冲器装置中的电路系统，其经配置而以第一数据速度操作所述主机接口，且以比所述第一数据速度慢的第二数据速度操作所述DRAM接口。
在实例13中，根据实例12所述的存储器装置任选地包含8个裸片。
在实例14中，根据实例13所述的存储器装置任选地包含16个裸片。
在实例15中，根据实例13-14中任何一或多个实例所述的存储器装置，其中所述缓冲器装置至少部分地位于所述垂直对准DRAM裸片堆叠下面。
在实例16中，根据实例13-15中任何一或多个实例所述的存储器装置，其中两个垂直对准DRAM裸片堆叠经耦合到所述衬底。
在实例17中，根据实例16所述的存储器装置，其中所述缓冲器裸片至少部分地位于所述两个垂直对准DRAM裸片堆叠中的每一者的一部分下面。
实例18是一种系统，其包括：处理器，其经耦合到第一衬底；存储器装置，其邻近于所述处理器耦合到所述第一衬底，所述存储器装置包含：缓冲器装置，其经耦合到第二衬底，所述缓冲器装置包含主机接口及DRAM接口；多个DRAM裸片的堆叠，其经耦合到所述第二衬底；多个引线接合互连件，其在所述缓冲器装置的DRAM接口与所述DRAM裸片堆叠之间；及所述缓冲器装置中的电路系统，其经配置而以第一数据速度操作所述主机接口，且以比所述第一数据速度慢的第二数据速度操作所述DRAM接口。
在实例19中，根据实例18所述的系统，其中所述第一衬底是母板，且所述存储器装置及所述处理器两者通过球栅阵列焊接到所述母板。
在实例20中，根据实例19所述的系统，其中所述存储器装置是邻近于所述处理器焊接到所述母板的一或多个存储器装置。
在实例21中，根据实例18-20中任何一或多个实例所述的系统，其中所述多个引线接合互连件包含命令/地址互连件及数据互连件两者。
在实例22中，根据实例18-21中任何一或多个实例所述的系统，其中所述主机接口包含第一数目的数据路径，且其中所述DRAM接口包含第二数目的数据路径；且其中所述第二数据路径数目是所述第一数据路径数目的至少两倍。
在实例23中，根据实例18-22中任何一或多个实例所述的系统，其中所述主机接口包含第三数目的命令/地址路径；且其中所述DRAM接口包含是所述第三命令/地址路径数目的至少两倍的第四数目的命令/地址路径。
在实例24中，根据实例22-23中任何一或多个实例所述的系统，其中所述DRAM接口的至少一些数据路径仅与单个DRAM裸片进行通信。
在实例25中，根据实例22-24中任何一或多个实例所述的系统，其中所述DRAM接口的至少一些数据路径与所述多个堆叠式DRAM裸片中的多于一个DRAM裸片进行通信。
在实例26中，根据实例23-25中任何一或多个实例所述的系统，其中所述DRAM接口的至少一些命令/地址路径与单个DRAM裸片的单个存储体进行通信。
在实例27中，根据实例23-26中任何一或多个实例所述的系统，其中所述DRAM接口的至少一些命令/地址路径与所述多个堆叠式DRAM裸片的多个存储体进行通信。
在实例28中，根据实例18-27中任何一或多个实例所述的系统，其中每一DRAM裸片包含多个IO数据条带。
在实例29中，根据实例28所述的系统，其中每一数据条带终止于DRAM裸片的两个相对侧。
在实例30中，根据实例29所述的系统，其中来自所述第二衬底的引线接合从所述两个相对侧两者延伸到所述多个堆叠式DRAM裸片。
在实例31中，根据实例30所述的系统，其中至少一些所述引线接合串联连接在所述多个堆叠式DRAM裸片上。
实例32是一种操作存储器装置的方法，其包括：在处理器与缓冲器装置之间以第一数据速度交换数据；在所述缓冲器装置与一或多个DRAM裸片之间以比所述第一数据速度慢的第二数据速度交换数据；其中在所述缓冲器装置与所述一或多个DRAM裸片之间交换数据包含通过多个引线接合交换数据。
在实例33中，根据实例32所述的方法，其中在所述缓冲器装置与所述一或多个DRAM裸片之间交换数据包含使用脉冲幅度调制(PAM)协议来交换。
在实例34中，根据实例32-33中任何一或多个实例所述的方法，其中在处理器与缓冲器装置之间交换数据包含通过第一数目的数据路径交换数据；且其中在所述缓冲器装置与所述一或多个DRAM裸片之间交换数据包含通过比所述第一数据路径数目大的第二数目的数据路径交换数据。
实例35是一种操作存储器装置的方法，其包括：在处理器与缓冲器装置之间以第一数据速度交换数据；在所述缓冲器装置与垂直对准DRAM裸片堆叠之间以比所述第一速度慢的第二速度交换数据；其中在所述缓冲器装置与所述垂直对准DRAM裸片堆叠之间交换数据包含通过所述垂直对准DRAM裸片堆叠中的多个穿硅通路(TSV)交换数据。
在实例36中，根据实例35所述的方法，其中在所述缓冲器装置与DRAM裸片堆叠之间交换数据包含使用脉冲幅度调制(PAM)协议来交换。
在实例37中，根据实例35-36中任何一或多个实例所述的方法，其中在处理器与缓冲器装置之间交换数据包含通过第一数目的数据路径交换数据；且其中在所述缓冲器装置与垂直对准DRAM裸片堆叠之间交换数据包含通过比所述第一数据路径数目大的第二数目的数据路径交换数据。
实例38是一种存储器系统，其包括：多个存储器裸片，其彼此堆叠在衬底上方；缓冲器组合件，其包含：主机物理接口，所述主机物理接口包含至少一个存储器通道的连接件，所述存储器通道的连接件包含命令/地址连接件及数据连接件；控制逻辑，所述控制逻辑将所述至少一个存储器通道的所述连接件映射到至少两个子通道；及每一子通道的DRAM物理接口，每一子通道物理接口包含命令/地址连接件及数据连接件；以及互连件，其在每一子通道的DRAM物理接口与所述多个DRAM裸片的一或多个存储器裸片之间。
在实例39中，根据实例38所述的存储器系统，其中所述堆叠式多个存储器裸片各自相对于至少一个垂直邻近存储器裸片横向偏移；且其中所述堆叠式多个存储器裸片中的个别存储器裸片经引线接合到所述DRAM物理接口的相应连接件。
实例40是一种操作存储器系统的方法，其包括：在第一存储器接口处接收用于第一存储器通道的命令/地址(CA)信号及对应数据(DQ)信号；将所述经接收CA信号及所述对应DQ信号映射到至少第一及第二子通道；其中每一子通道DRAM接口携载比所述第一存储器接口大的数目的DQ信号，且以比所述第一存储器接口慢的速度对所述DQ信号进行计时；及通过引线接合连接件将每一子通道DRAM接口的所述CA信号及DQ信号传达到多个存储器裸片的堆叠中的一或多个裸片。
在实例41中，根据实例40所述的方法，其中所述映射由衬底支撑的缓冲器组合件来执行，且其中所述多个存储器裸片的堆叠由所述衬底支撑。
实例42是一种存储器系统，其包括：多个DRAM存储器裸片，其彼此堆叠在衬底上方，其中垂直邻近存储器裸片从至少一个垂直邻近裸片横向偏移；缓冲器组合件，其包含：主机物理接口，所述主机物理接口包含多个存储器通道的连接件，每一存储器通道的连接件包含命令/地址(CA)连接件及数据(DQ)连接件；控制逻辑，所述控制逻辑将所述至少一个存储器通道的所述连接件映射到至少两个子通道；及每一子通道的DRAM物理接口，每一子通道DRAM物理接口包含命令/地址连接件及数据连接件，其中所述主机物理接口包含所述存储器通道的第一数目的DQ连接件，且其中所述相应子通道的所述DRAM物理接口包含至少是所述第一DQ连接件数目的倍数的第二数目的DQ连接件，且其中所述子通道DRAM的所述DQ连接件以比所述主机物理接口接收数据的速度小的速度对数据进行计时；以及引线接合互连件，其在每一子通道的所述DRAM物理接口与所述多个DRAM存储器裸片中的一或多个存储器裸片之间。
在实例43中，根据实例42所述的存储器系统，其中所述子通道DRAM接口的所述DQ连接件以所述主机物理接口接收数据的所述速度的偶数分数对数据进行计时。
在实例44中，根据实例43所述的存储器系统，其中所述子通道DRAM接口以所述主机物理接口接收数据的所述速度的二分之一对数据进行计时。
在实例45中，根据实例43-44中任何一或多个实例所述的存储器系统，其中所述子通道DRAM接口以所述主机物理接口接收数据的所述速度的四分之一对数据进行计时。
在实例46中，根据实例42-45中任何一或多个实例所述的存储器系统，其中至少一个子通道DRAM接口的所述CA连接件经耦合到所述堆叠式多个DRAM存储器裸片中的DRAM存储器的多个存储体。
在实例47中，根据实例46所述的存储器系统，其中所述至少一个子通道DRAM接口的所述CA连接件经耦合到不同DRAM存储器裸片中的存储体。
在实例48中，根据实例42-47中任何一或多个实例所述的存储器系统，其中所述DRAM存储器裸片中的至少一者包含重布层(RDL)，所述RDL包括引线接合衬垫。
在实例49中，根据实例48所述的存储器系统，其中所述引线接合衬垫定位成邻近所述至少第一DRAM存储器裸片的边缘，且其中由于至少一个垂直邻近DRAM存储器裸片相对于所述第一DRAM存储器裸片横向偏移，所述第一DRAM存储器裸片的所述引线接合衬垫是可接取的。
实例50是一种存储器系统，其包括：至少一个存储器裸片；缓冲器，其经耦合到至少一个存储器裸片，所述缓冲器包含主机物理接口，所述主机物理接口包含用于存储器通道的引脚，所述引脚包含命令/地址引脚及数据引脚，且其中所述数据引脚包含多个ECC引脚及多个奇偶校验引脚；控制逻辑，其将所述主机物理接口处的所述至少一个存储器通道的所述数据引脚映射到至少两个存储器物理接口，每一存储器物理接口包含多个数据引脚，包含多个ECC引脚及多个奇偶校验引脚；及互连件，其在所述存储器物理接口与所述至少一个存储器裸片中的一或多个存储器裸片之间，其中所述存储器物理接口数据引脚经映射在所述至少一个存储器裸片的多个区之间，且其中所述多个区的数目可被10整除。
在实例51中，根据实例50所述的存储器系统，其中所述主机物理接口及所述存储器物理接口各自包含用于奇偶校验位的多个引脚。
在实例52中，根据实例50-51中任何一或多个实例所述的存储器系统，其中所述主机物理接口包含第一数目的数据引脚；且其中每一子通道物理连接件包含是所述第一数据引脚数目的至少两倍的第二数目的数据引脚。
在实例53中，根据实例52所述的存储器系统，其中所述第二数据引脚数目是所述第一数据引脚数目的四倍。
在实例54中，根据实例50-53中任何一或多个实例所述的存储器系统，其中每一存储器物理接口是比所述主机物理接口大的数目的命令/地址引脚。
在实例55中，根据实例50-54中任何一或多个实例所述的存储器系统，其中所述至少一个存储器装置包括DRAM存储器装置；且其中每一存储器物理接口是DRAM物理接口。
在实例56中，根据实例50-55中任何一或多个实例所述的存储器系统任选地包含所述至少一个存储器装置的各自包括子阵列的区。
在实例57中，根据实例56所述的存储器系统，其中每一子阵列包括多个阵列垫。
在实例58中，根据实例56-57中任何一或多个实例所述的存储器系统任选地包含跨至少两个存储器装置分布的区。
在实例59中，根据实例56-58中任何一或多个实例所述的存储器系统任选地包含跨存储器装置的多个存储体分布的区。
实例60是一种存储器系统，其包括：至少一个存储器裸片；缓冲器，其经耦合到所述至少一个存储器裸片，所述缓冲器经配置以将可以第一数据速率操作的第一接口的数据引脚重新分配到多个存储器接口，所述存储器接口可以比所述第一数据速率慢的第二数据速率操作，所述缓冲器进一步经配置以将所述第一接口的所述数据引脚的群组重新分配到所述至少一个存储器裸片的至少10个切片。
在实例61中，根据实例60所述的存储器系统，其中所述缓冲器进一步经配置以将所述第一接口的每一数据引脚重新分配到所述多个存储器接口的至少两个数据引脚。
在实例62中，根据实例60-61中任何一或多个实例所述的存储器系统，其中所述缓冲器进一步经配置以将所述第一接口的控制/地址引脚重新分配到所述多个存储器接口。
在实例63中，根据实例62所述的存储器系统，其中所述缓冲器进一步经配置以将所述第一接口的每一控制/地址引脚重新分配到所述多个存储器接口中的多个引脚；且其中所述第一接口的所述控制/地址引脚可以第三数据速率操作，且所述多个存储器接口的所述控制/地址引脚可以第四数据速率操作。
在实例64中，根据实例63所述的存储器系统，其中所述第一数据速率与所述第三数据速率相同；且其中所述第二数据速率与所述第四数据速率相同。
在实例65中，根据实例60-64中任何一或多个实例所述的存储器系统，其中所述第一接口的所述多个数据引脚包括经耦合以携载数据的多个数据引脚、经耦合以携载ECC位的多个数据引脚及经耦合以携载奇偶校验位的多个数据引脚。
在实例66中，根据实例65所述的存储器系统任选地包含所述至少一个存储器裸片的包括多个阵列垫的切片。
在实例67中，根据实例60-66中任何一或多个实例所述的存储器系统任选地包含耦合到共同全局字线的切片。
在实例68中，根据实例66-67中任何一或多个实例所述的存储器系统任选地包含内含可独立于物理邻近阵列垫中的字线操作的局部字线的切片。
在实例69中，根据实例68所述的存储器系统，其中所述阵列垫的所述局部字线可通过使用相应全局字线来操作。
在实例70中，根据实例62-69中任何一或多个实例所述的存储器系统任选地包含子通道接口，且其中每一子通道接口经连接到所述至少一个存储器裸片的相应切片。
在实例71中，根据实例60-70中任何一或多个实例所述的存储器系统任选地包含位于至少两个存储器装置中的切片。
在实例72中，根据实例60-71中任何一或多个实例所述的存储器系统任选地包含位于存储器裸片的至少两个列中的切片。
在实例73中，根据实例60-72中任何一或多个实例所述的存储器系统任选地包含位于存储器裸片的多个存储体的切片中。
在实例74中，根据实例60-73中任何一或多个实例所述的存储器系统，其中所述至少一个存储器裸片包括至少两个存储器裸片的堆叠。
在实例75中，根据实例60-74中任何一或多个实例所述的存储器系统，其中所述至少一个存储器裸片包括DRAM存储器裸片。
在实例76中，根据实例70-75中任何一或多个实例所述的存储器系统，其中所述至少一个存储器裸片包括多个DRAM存储器裸片。
在实例77中，根据实例70-76中任何一或多个实例所述的存储器系统，其中每一子通道接口经耦合到所述至少一个存储器裸片的至少两个切片。
在实例78中，根据实例77所述的存储器系统，其中耦合到每一子通道接口的所述至少两个切片位于存储器裸片的不同存储体中。
在实例79中，根据实例60-78中任何一或多个实例所述的存储器系统，其中所述缓冲器包括可操作以重新分配所述第一接口的所述引脚的控制器及切换逻辑。
在实例80中，根据实例79所述的存储器系统，其中所述缓冲器进一步包括行地址选择(RAS)逻辑。
在实例81中，根据实例80所述的存储器系统，其中所述缓冲器进一步包括内置自测(BIST)引擎。
实例82是一种操作存储器系统的方法，其包括:在缓冲器结构的第一接口处且以第一数据速率接收数据及控制/地址信号；将所述第一接口的数据引脚映射到多个存储器子通道接口，所述存储器子通道接口可以比所述第一数据速率慢的第二数据速率操作；及将信号从每一子通道接口传达到存储器装置的至少一个切片。
在实例83中，根据实例82所述的方法任选地包含子通道接口。
在实例84中，根据实例82-83中任何一或多个实例所述的方法，其中将所述第一接口的数据引脚映射到多个存储器子通道接口包括将所述第一接口的每一数据引脚映射到存储器子通道接口的至少两个数据引脚。
在实例85中，根据实例82-84中任何一或多个实例所述的方法，其中所述第一接口包括经耦合以携载数据的多个数据引脚、经耦合以携载ECC位的多个数据引脚及经耦合以携载奇偶校验位的多个数据引脚。
在实例86中，根据实例83-85中任何一或多个实例所述的方法任选地包含存储器系统的切片且在所述存储器系统的每一切片中包括多个阵列垫。
在实例87中，根据实例83-86中任何一或多个实例所述的方法任选地包含将切片耦合到共同全局字线。
在实例88中，根据实例86-87中任何一或多个实例所述的方法任选地包含内含可独立于物理邻近阵列垫中的字线操作的局部字线的切片。
实例89是一种操作存储器系统的方法，其包括：在主机物理接口处接收信号，所述主机物理接口包含命令/地址引脚及数据引脚(DQ)，且其中所述DQ包含多个ECC引脚及多个奇偶校验引脚；将所述主机物理接口的所述DQ映射到至少两个子通道存储器接口，每一子通道存储器接口包含命令/地址引脚及DQ，包含多个ECC引脚及多个奇偶校验引脚；及将信号从所述子通道存储器接口传达到位于一或多个存储器裸片中的相应区，其中接收所述信号的所述区的数目可被10整除。
在实例90中，根据实例89所述的方法，其中位于一或多个存储器裸片中的所述相应区中的每一者是存储器裸片的子阵列。
在实例91中，根据实例90所述的方法，其中每一子阵列包含多个阵列垫。
在实例92中，根据实例91所述的方法，其中将信号从所述子通道存储器接口传达到相应区包括将信号传达到每一子阵列内的多个阵列垫，且其中将所述信号传达到是10的倍数的数目个阵列垫。
实例93是一种存储器系统，其包括：至少一个存储器裸片；缓冲器，其经耦合到所述至少一个存储器裸片，所述缓冲器经配置以将可以第一数据速率操作的第一接口的数据引脚重新分配到多个存储器接口，所述存储器接口可以比所述第一数据速率慢的第二数据速率操作，所述缓冲器进一步经配置以将所述第一接口的所述数据引脚的群组重新分配到所述至少一个存储器裸片的至少九个切片。
在实例94中，根据实例93所述的存储器系统，其中所述缓冲器进一步经配置以将所述第一接口的每一数据引脚重新分配到所述多个存储器接口的至少两个数据引脚。
在实例95中，根据实例93-94中任何一或多个实例所述的存储器系统，其中所述缓冲器进一步经配置以将所述第一接口的控制/地址引脚重新分配到所述多个存储器接口。
在实例96中，根据实例95所述的存储器系统，其中所述缓冲器进一步经配置以将所述第一接口的每一控制/地址引脚重新分配到所述多个存储器接口中的多个引脚；且其中所述第一接口的所述控制/地址引脚可以第三数据速率操作，且所述多个存储器接口的所述控制/地址引脚可以第四数据速率操作。
在实例97中，根据实例96所述的存储器系统，其中所述第一数据速率及所述第三数据速率是相同的；且其中所述第二数据速率及所述第四数据速率是相同的。
在实例98中，根据实例93-97中任何一或多个实例所述的存储器系统，其中所述第一接口的所述多个数据引脚包括经耦合以携载数据的多个数据引脚、经耦合以携载ECC位的多个数据引脚及经耦合以携载奇偶校验位的多个数据引脚。
在实例99中，根据实例98所述的存储器系统，其中所述至少一个存储器裸片的所述至少九个切片中的每一切片包括多个阵列垫。
在实例100中，根据实例98-99中任何一或多个实例所述的存储器系统，其中所述至少九个切片的多个阵列垫经耦合到共同全局字线。
在实例101中，根据实例99-100中任何一或多个实例所述的存储器系统，其中所述至少九个切片内的每一阵列垫包含可独立于物理邻近阵列垫中的字线操作的局部字线。
在实例102中，根据实例101所述的存储器系统，其中所述阵列垫的所述局部字线可通过使用相应全局字线来操作。
在实例103中，根据实例95-102中任何一或多个实例所述的存储器系统，其中所述多个存储器接口包括至少九个子通道接口，且其中每一子通道接口经连接到所述至少一个存储器裸片的相应切片。
在实例104中，根据实例93-103中任何一或多个实例所述的存储器系统，其中所述至少九个切片位于至少两个存储器装置中。
在实例105中，根据实例93-104中任何一或多个实例所述的存储器系统，其中所述至少九个切片位于存储器装置的至少两个列中。
在实例106中，根据实例93-105中任何一或多个实例所述的存储器系统，其中所述至少九个切片位于存储器装置的至少两个存储体中。
在实例107中，根据实例93-106中任何一或多个实例所述的存储器系统，其中所述至少一个存储器裸片包括至少两个存储器裸片的堆叠。
在实例108中，根据实例93-107中任何一或多个实例所述的存储器系统，其中所述至少一个存储器裸片包括DRAM存储器裸片。
在实例109中，根据实例93-108中任何一或多个实例所述的存储器系统，其中所述至少一个存储器裸片包括多个DRAM存储器裸片。
在实例110中，根据实例103-109中任何一或多个实例所述的存储器系统，其中每一子通道接口经耦合到所述至少一个存储器裸片的至少两个切片。
在实例111中，根据实例110所述的存储器系统，其中耦合到每一子通道接口的所述至少两个切片位于存储器装置的不同存储体中。
在实例112中，根据实例93-111中任何一或多个实例所述的存储器系统，其中所述缓冲器包括可操作以重新分配所述第一接口的所述引脚的控制器及切换逻辑。
在实例113中，根据实例112所述的存储器系统，其中所述缓冲器进一步包括行地址选择(RAS)逻辑。
在实例114中，根据实例112-113中任何一或多个实例所述的存储器系统，其中所述缓冲器进一步包括内置自测(BIST)引擎。
实例115是一种操作存储器系统的方法，其包括：在缓冲器结构的第一接口处且以第一数据速率接收数据及控制/地址信号；将所述第一接口的数据引脚映射到多个存储器子通道接口，所述存储器子通道接口可以比所述第一数据速率慢的第二数据速率操作；及将信号从每一子通道接口传达到存储器装置的至少一个切片。
在实例116中，根据实例115所述的方法，其中将所述第一接口的数据引脚映射到多个存储器子通道接口包括将所述第一接口的所述数据引脚的群组映射到至少九个子通道接口。
在实例117中，根据实例115-116中任何一或多个实例所述的方法，其中将所述第一接口的数据引脚映射到多个存储器子通道接口包括将所述第一接口的每一数据引脚映射到存储器子通道接口的至少两个数据引脚。
在实例118中，根据实例115-117中任何一或多个实例所述的方法，其中所述第一接口包括经耦合以携载数据的多个数据引脚及经耦合以携载奇偶校验位的多个数据引脚。
在实例119中，根据实例115-118中任何一或多个实例所述的方法，其中所述存储器子通道接口中的每一者延伸到存储器阵列的至少九个切片中的相应切片，且其中所述存储器阵列的每一切片包括多个阵列垫。
在实例120中，根据实例116-119中任何一或多个实例所述的方法，其中所述至少九个切片中的多个切片经耦合到共同全局字线。
在实例121中，根据实例119-120中任何一或多个实例所述的方法，其中所述至少九个切片内的每一阵列垫包含可独立于物理邻近阵列垫中的字线操作的局部字线。
实例122是一种操作存储器系统的方法，其包括：在主机物理接口处接收信号，所述主机物理接口包含命令/地址引脚及数据引脚(DQ)；将所述主机物理接口的所述DQ映射到至少两个子通道存储器接口，每一子通道存储器接口包含命令/地址引脚及DQ；及将信号从所述子通道存储器接口传达到位于一或多个存储器裸片中的相应区，其中接收所述信号的所述多个区的数目可被九整除。
在实例123中，根据实例122所述的方法，其中位于一或多个存储器裸片中的所述相应区中的每一者是存储器裸片的子阵列。
在实例124中，根据实例123所述的方法，其中每一子阵列包含多个阵列垫。
在实例125中，根据实例124所述的方法，其中将信号从所述子通道存储器接口传达到相应区包括将信号传达到每一子阵列内的多个阵列垫，且其中将所述信号传达到是九的倍数的数目个阵列垫。
实例126是一种存储器系统，其包括：多个存储器裸片，其由衬底支撑；缓冲器组合件，其电耦合到所述多个存储器裸片，所述多个存储器裸片包含：主机存储器通道接口，其包含命令/地址连接件及数据连接件；控制逻辑，其将所述至少一个存储器通道的所述数据连接件映射到耦合到所述存储器装置的至少两个存储器子通道接口，包含将每一主机数据连接件映射到存储器子通道接口处的至少两个数据连接件；其中所述存储器子通道数据连接件可操作而以比所述主机存储器通道接口的数据连接件慢的速率传送数据。
在实例127中，根据实例126所述的系统，其中所述缓冲器组合件包括与至少一个存储器装置堆叠在一起的缓冲器裸片。
在实例128中，根据实例127所述的系统中，其中多个存储器装置与所述缓冲器裸片堆叠在一起。
在实例129中，根据实例126-128中任何一或多个实例所述的系统，其中所述存储器系统形成存储器模块的一部分。
在实例130中，根据实例129所述的系统，其中所述存储器模块是双列直插式存储器模块(DIMM)。
在实例131中，根据实例126-130中任何一或多个实例所述的系统，其中所述多个存储器装置包括多个DRAM存储器装置。
在实例132中，根据实例126-131中任何一或多个实例所述的系统，其中所述数据连接件包含ECC/奇偶校验连接件。
在实例133中，根据实例1-39及93-114中任一实例所述的存储器装置或系统可用此类实例中的其它者的结构及功能性来修改。
在实例134中，根据实例1-39及93-114中任一实例所述的存储器装置或系统可经配置或经调适以执行根据实例32-37、40-41、82-92、42-81或115-125中任一实例所述的方法。
在实例135中，根据实例32-37、40-41、82-92、42-81或115-125中任一实例所述的方法可经修改以包含此类实例中的其它者的操作。
在实例136中，根据实例32-37、40-41、82-92、42-81或115-125中任一实例所述的方法可通过根据实例1-39及93-114中任一实例所述的装置中的一或多者来实施。
以上描述意在是说明性的且非限制性的。例如，上述实例(或其一或多个方面)可彼此组合使用。在审阅以上描述之后，例如所属领域的一般技术人员可使用其它实施例。提供摘要以符合37C.F.R.§1.72(b)，以允许读者快速地确认技术公开的性质。提交时应理解其将不用于解释或限制权利要求书的范围或含义。而且，在以上具体实施方式中，各种特征可被分组在一起以简化本公开。这不应被解释为未主张的揭示特征意在对于任何权利要求均是必不可少的。而是，发明标的物可在于少于特定揭示实施例的所有特征。因此，所附权利要求书由此并入到具体实施方式中，其中每一权利要求独立地作为单独实施例，且考虑此类实施例可以各种组合或排列彼此组合。本发明的范围应参考所附权利要求书连同此权利要求书所赋予的等效物的全范围来确定。

Claims (20)

1.一种存储器装置，其包括：
缓冲器裸片，其经耦合到衬底，所述缓冲器裸片包含主机装置接口及DRAM接口；
一或多个DRAM裸片，其由所述衬底支撑；
多个引线接合互连件，其在所述缓冲器裸片的所述DRAM接口与所述一或多个DRAM裸片之间；及
所述缓冲器裸片中的电路系统，其经配置而以第一数据速度操作所述主机接口，且以比所述第一数据速度慢的第二数据速度操作所述DRAM接口。
2.根据权利要求1所述的存储器装置，其中DRAM裸片堆叠包含阶梯型堆叠式DRAM裸片。
3.根据权利要求2所述的存储器装置，其中所述DRAM裸片堆叠包含单个堆叠内的多于一个步进方向。
4.根据权利要求1所述的存储器装置，其中两个DRAM裸片堆叠经耦合到所述衬底。
5.根据权利要求1所述的存储器装置，其中所述缓冲器裸片至少部分地位于所述一或多个DRAM裸片下面。
6.根据权利要求5所述的存储器装置，其中所述缓冲器裸片至少部分地位于两个不同DRAM裸片堆叠的一部分下面。
7.根据权利要求1所述的存储器装置，其进一步包含所述衬底的背侧上的焊球。
8.根据权利要求7所述的存储器装置，其进一步包含耦合到所述衬底的所述背侧上的所述焊球的母板，及耦合到所述母板的处理器，其中所述处理器与所述主机装置接口进行通信。
9.根据权利要求1所述的存储器装置，其中所述缓冲器裸片中的所述电路系统经配置以在所述主机接口或所述DRAM接口或两者处使用脉冲幅度调制(PAM)协议来操作。
10.一种存储器装置，其包括：
缓冲器裸片，其经耦合到衬底，所述缓冲器裸片包含主机装置接口及DRAM接口；
垂直对准DRAM裸片堆叠，其由所述衬底支撑；
多个穿硅通路(TSV)互连件，其将所述垂直对准DRAM裸片堆叠中的多个裸片与所述缓冲器裸片耦合；及
所述缓冲器裸片中的电路系统，其经配置而以第一数据速度操作所述主机接口，且以比所述第一数据速度慢的第二数据速度操作所述DRAM接口。
11.根据权利要求10所述的存储器装置，其中所述缓冲器裸片至少部分地位于所述垂直对准DRAM裸片堆叠下面。
12.根据权利要求10所述的存储器装置，其中两个垂直对准DRAM裸片堆叠经耦合到所述衬底。
13.一种操作存储器系统的方法，其包括：
在第一存储器接口处接收用于第一存储器通道的命令/地址(CA)信号及对应数据(DQ)信号；
将所述经接收CA信号及所述对应DQ信号重新分配到至少第一及第二子通道；其中每一子通道DRAM接口携载比所述第一存储器接口大的数目的DQ信号，且以比所述第一存储器接口慢的速度对所述DQ信号进行计时；及
通过引线接合连接件将每一子通道DRAM接口的所述CA信号及DQ信号传达到多个存储器裸片的堆叠中的一或多个裸片。
14.根据权利要求13所述的方法，其中所述重新分配通过由衬底支撑的缓冲器组合件来执行，且其中所述多个存储器裸片的堆叠由所述衬底支撑。
15.根据权利要求13所述的方法，其中传达所述CA信号及DQ信号包含使用脉冲幅度调制(PAM)协议来传达。
16.根据权利要求13所述的方法，其中传达所述CA信号及DQ信号包含通过引线接合连接件传达到阶梯型堆叠式DRAM裸片。
17.一种操作存储器装置的方法，其包括：
在处理器与缓冲器裸片之间以第一数据速度交换数据；
在所述缓冲器裸片与垂直对准DRAM裸片堆叠之间以比所述第一速度慢的第二速度交换数据；
其中在所述缓冲器裸片与所述垂直对准DRAM裸片堆叠之间交换数据包含通过所述垂直对准DRAM裸片堆叠中的多个穿硅通路(TSV)交换数据。
18.根据权利要求17所述的方法，其中在所述缓冲器裸片与DRAM裸片堆叠之间交换数据包含使用脉冲幅度调制(PAM)协议来交换。
19.根据权利要求17所述的方法，其中在处理器与缓冲器裸片之间交换数据包含通过第一数目的数据路径交换数据；且
其中在所述缓冲器裸片与垂直对准DRAM裸片堆叠之间交换数据包含通过比所述第一数据路径数目大的第二数目的数据路径交换数据。
20.根据权利要求17所述的方法，其中在所述缓冲器裸片与所述垂直对准DRAM裸片堆叠之间交换数据包含从至少部分地位于所述垂直对准DRAM裸片下面的缓冲器裸片交换数据。
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