KR102589968B1 - 3 차원 적층 구조를 갖는 뉴로모픽 회로 및 이를 포함하는 반도체 장치 - Google Patents

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Abstract

3 차원 적층 구조를 갖는 뉴로모픽 회로 및 이를 포함하는 반도체 장치가 개시된다. 본 개시의 기술적 사상의 일측면에 따른 반도체 장치는, 하나 이상의 시냅틱 코어들을 포함하고, 각각의 시냅틱 코어는 뉴로모픽 연산을 수행하기 위해 배치되는 뉴런 회로들을 포함하는 제1 반도체 레이어와, 상기 제1 반도체 레이어 상에 적층되고, 시냅틱 코어들 사이의 물리적인 전달 경로를 형성하는 인터커넥트를 포함하는 제2 반도체 레이어와, 상기 제2 반도체 레이어 상에 적층되고, 하나 이상의 시냅틱 코어들을 포함하는 제3 반도체 레이어 및 상기 제1 반도체 레이어 내지 상기 제3 반도체 레이어 사이의 정보 전달을 위한 하나 이상의 관통 전극을 구비하고, 상기 제1 반도체 레이어 내의 제1 시냅틱 코어로부터의 정보는 상기 관통 전극 및 상기 제2 반도체 레이어의 인터커넥트를 통해 상기 제3 반도체 레이어 내의 제2 시냅틱 코어로 전달되는 것을 특징으로 한다.

Description

3 차원 적층 구조를 갖는 뉴로모픽 회로 및 이를 포함하는 반도체 장치{Neuromorphic circuit having 3D stacked structure and Semiconductor device having the same}
본 개시의 기술적 사상은 반도체 장치에 관한 것으로서, 상세하게는 3 차원 적층 구조를 갖는 뉴로모픽 회로 및 이를 포함하는 반도체 장치에 관한 것이다.
인간의 신경계에 존재하는 뉴런(neuron)과 시냅스(synapse)에 각각 대응되는 뉴런 회로와 시냅스 회로를 설계하여 인간의 뇌를 모사하는 뉴로모픽 회로(neuromorphic circuit)를 구현하는 연구가 진행되고 있다. 뉴로모픽 회로를 포함하는 반도체 장치(예컨대, 뉴로모픽 칩)을 구현하기 위해서는, 뉴런 집합체(neuron group)를 포함하는 시냅틱 코어(synaptic core)와 함께, 시냅틱 코어들 사이의 다중 입출력 연결을 위한 라우터(router)가 반도체 장치 내에 구비될 필요가 있다. 이 때, 복잡하게 서로 연결된 인간의 신경계를 모사하기 위해서는 다중 입출력 연결 및 정보 송수신이 원할히 수행될 수 있도록 회로가 구현될 필요가 있다.
본 발명의 기술적 사상이 해결하려는 과제는, 원할한 다중 입출력 연결을 제공함으로써 고성능 신경계 모사가 가능한 3 차원 적층 구조를 갖는 뉴로모픽 회로 및 이를 포함하는 반도체 장치를 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 반도체 장치는, 하나 이상의 시냅틱 코어들을 포함하고, 각각의 시냅틱 코어는 뉴로모픽 연산을 수행하기 위해 배치되는 뉴런 회로들을 포함하는 제1 반도체 레이어와, 상기 제1 반도체 레이어 상에 적층되고, 시냅틱 코어들 사이의 물리적인 전달 경로를 형성하는 인터커넥트를 포함하는 제2 반도체 레이어와, 상기 제2 반도체 레이어 상에 적층되고, 하나 이상의 시냅틱 코어들을 포함하는 제3 반도체 레이어 및 상기 제1 반도체 레이어 내지 상기 제3 반도체 레이어 사이의 정보 전달을 위한 하나 이상의 관통 전극을 구비하고, 상기 제1 반도체 레이어 내의 제1 시냅틱 코어로부터의 정보는 상기 관통 전극 및 상기 제2 반도체 레이어의 인터커넥트를 통해 상기 제3 반도체 레이어 내의 제2 시냅틱 코어로 전달되는 것을 특징으로 한다.
한편, 본 개시의 기술적 사상의 일측면에 따른 뉴로모픽 회로는, 다수의 시냅틱 코어들을 포함하고, 각각의 시냅틱 코어는 다수의 뉴런 회로들과 시냅스 정보 저장을 위한 메모리 어레이를 포함하는 시냅틱 코어 레이어와, 상기 다수의 시냅틱 코어들에 대응하여 배치되고, 상기 시냅틱 코어들 사이의 정보 전달 경로를 결정하는 글로벌 라우터들 및 상기 글로벌 라우터들 사이의 물리적 전달 경로를 형성하는 글로벌 인터커넥트 레이어를 구비하고, 상기 시냅틱 코어 레이어와 상기 글로벌 인터커넥트 레이어는 적층 구조로 배치되고, 상기 시냅틱 코어 레이어의 시냅틱 코어로부터의 정보는 하나 이상의 관통 전극들을 통해 상기 글로벌 인터커넥트 레이어로 전달되는 것을 특징으로 한다.
한편, 본 개시의 기술적 사상의 일측면에 따른반도체 장치의 동작방법에 있어서, 상기 반도체 장치는 스루 실리콘 비아(TSV)를 통해 서로 통신하는 다수의 반도체 레이어들을 구비하고, 제1 반도체 레이어에 형성되는 다수의 뉴런 회로들을 포함하는 제1 시냅틱 코어로부터의 제1 정보를 상기 제1 시냅틱 코어에 대응되게 배치되는 제1 라우터로 전달하는 단계와, 상기 제1 반도체 레이어에 적층된 상기 제2 반도체 레이어에 형성되는 인터커넥트를 통해 상기 제1 정보를 제2 라우터로 전달하는 단계 및 상기 제2 반도체 레이어의 상부에 적층된 제3 반도체 레이어에 형성되고, 상기 제2 라우터에 대응되게 배치되는 제2 시냅틱 코어로 상기 제1 정보를 전달하는 단계를 구비하는 것을 특징으로 한다.
본 발명의 기술적 사상의 3 차원 적층 구조를 갖는 뉴로모픽 회로 및 이를 포함하는 반도체 장치에 따르면, 3 차원 집적 기술을 이용함과 함께 TSV를 이용한 뉴런 집합체들 사이의 다중 입출력 연결이 가능토록 함으로써 고성능 신경계 모사가 가능한 회로를 구현할 수 있는 효과가 있다.
도 1은 본 발명의 예시적인 실시예에 따른 데이터 처리 시스템을 나타내는 블록도이다.
도 2는 뉴로모픽 칩 기능을 구현하기 위한 구성들의 일 예를 나타내는 블록도이다.
도 3은 도 1의 반도체 장치의 일 구현 예를 나타내는 구조도이다.
도 4는 본 발명의 예시적인 실시예에 따른 반도체 장치의 동작방법을 나타내는 플로우차트이다.
도 5a,b는 본 발명의 다른 예시적인 실시예에 따른 반도체 장치를 나타내는 구조도이다.
도 6은 시냅틱 코어들 사이의 정보 전달의 일 예를 나타내는 도면이다.
도 7은 라우터의 배치 위치에 따른 반도체 레이어들의 구현 예를 나타내는 블록도이다.
도 8a,b는 본 발명의 실시예들에 따른 반도체 장치에 포함되는 TSV의 구현 예를 나타내는 블록도이다.
도 9는 본 발명의 예시적인 실시예들에 따른 반도체 장치가 뉴로모픽 연산을 수행하는 일 예를 나타내는 블록도이다.
도 10a,b,c은 본 발명의 변형 가능한 실시예에 따른 반도체 장치의 일 예를 나타내는 블록도이다.
도 11a,b은 본 발명의 다른 변형 가능한 실시예에 따른 반도체 장치의 일 예를 나타내는 블록도이다.
도 12a,b는 본 발명의 다른 변형 가능한 실시예에 따른 반도체 장치를 나타내는 블록도이다.
도 13은 뉴로모픽 회로의 일 구현 예를 나타내는 회로도이다.
도 14는 본 발명의 실시예들에 따른 반도체 장치가 HBM(high bandwidth memory)으로 구현되는 일 예를 나타내는 블록도이다.
도 15는 본 발명의 예시적인 실시예에 따른 뉴로모픽 칩을 포함하는 모바일 장치의 일 구현 예를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.
도 1은 본 발명의 예시적인 실시예에 따른 데이터 처리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 데이터 처리 시스템(10)은 프로세싱 유닛(Processing Unit, 100) 및 반도체 장치(200)를 포함할 수 있다. 프로세싱 유닛(100)은 다양한 종류의 연산 처리 장치일 수 있으며, 일 예로서 프로세싱 유닛(100)은 중앙 처리 유닛(Central Processing Unit)일 수 있다. 이외에도, 프로세싱 유닛(100)은 다른 다양한 종류의 연산 처리 장치일 수 있으며, 일 예로서 프로세싱 유닛(100)은 FPGA(Field-programmable gate array), MPPA(Massively parallel processor array), GPU(Graphics processing unit), ASIC(Application-Specific Integrated Circuit), NPU(Neural processing unit), TPU(Tensor Processing Unit) 및 MPSoC(Multi-Processor System-on-Chip) 등의 하드웨어 가속기를 포함할 수 있다.
데이터 처리 시스템(10)은 다양한 종류의 데이터를 처리하는 시스템일 수 있으며, 일 실시예에 따라 뉴로모픽(neuromorphic) 연산을 수행하거나 뉴럴 네트워크 연산 등 인공 지능 연산을 수행하는 시스템일 수 있다. 일 예로서, 뉴로모픽 연산의 적어도 일부가 반도체 장치(200)에서 수행되고, 뉴로모픽 연산의 중간 결과나 최종 결과가 반도체 장치(200) 내의 메모리에 기록되거나 반도체 장치(200)로부터 독출될 수 있다. 또한, 반도체 장치(200)가 뉴로모픽 연산 또는 뉴럴 네트워크 연산 과정에서 정보 저장을 위해 메모리 어레이를 포함하는 경우, 프로세싱 유닛(100)은 메모리 어레이에 대한 기록/독출 동작을 제어하기 위한 메모리 컨트롤러(미도시)를 포함할 수 있다.
일 예로서, 데이터 처리 시스템(10)은 PC(personal computer), 데이터 서버, 클라우드 시스템, 인공 지능 서버, 네트워크-결합 스토리지(network-attached storage, NAS), IoT(Internet of Things) 장치, 또는 휴대용 전자 기기로 구현될 수 있다. 또한, 데이터 처리 시스템(10)이 휴대용 전자 기기인 경우, 데이터 처리 시스템(10)은 랩탑 컴퓨터, 이동 전화기, 스마트폰, 태블릿 PC, PDA(personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라, 디지털 비디오 카메라, 오디오 장치, PMP(portable multimedia player), PND(personal navigation device), MP3 플레이어, 휴대용 게임 콘솔(handheld game console), e-북(e-book), 웨어러블 기기 등일 수 있다.
일 실시예에 따라, 데이터 처리 시스템(10)이 뉴로모픽 연산을 수행하는 경우, 반도체 장치(200)는 인간의 신경계에 존재하는 뉴런(neuron)과 시냅스(synapse)에 각각 대응되는 뉴런 회로와 시냅스 회로를 하드웨어적인 구성으로서 포함할 수 있다. 또한, 반도체 장치(200)가 뉴로모픽 연산을 수행함에 따라, 반도체 장치(200)는 뉴로모픽 장치 또는 뉴로모픽 칩(neuromorphic chip)으로 지칭될 수 있다. 뉴로모픽 칩은 실제 뉴런의 수학적 모델링을 통한 다양한 회로 구성들을 포함하며, 일 예로서 시냅스 정보의 저장이나 가중치 곱셈(weight multiplication)을 위한 메모리 어레이나, 가중치가 반영된 다중 입력의 합산(accumulation) 연산이나 활성 함수(activation function) 연산을 위한 연산기를 포함할 수 있다. 뉴로모픽 칩은 데이터 분류, 패턴 인식 등 다양한 분야에서 활용될 수 있다.
본 발명의 예시적인 실시예에 따라, 상기와 같은 뉴로모픽 연산 기능을 구현하기 위해 반도체 장치(200)는 3 차원 적층되는 다수의 반도체 레이어들을 포함할 수 있다. 일 예로서, 반도체 장치(200)는 제1 내지 제N 반도체 레이어들(Layer 1 ~ Layer N)을 포함할 수 있으며, 제1 내지 제N 반도체 레이어들(Layer 1 ~ Layer N)은 뉴로모픽 연산을 수행하는 시냅틱 코어들과, 연산 입력이나 연산 결과 등의 정보의 전달을 제어하기 위해(또는, 정보 전달 경로를 결정하기 위해) 각각의 시냅틱 코어에 대응하여 배치되는 하나 이상의 라우터들과, 라우터들 사이에 배치되어 물리적인 전달 경로를 형성하는 인터커넥트들을 포함할 수 있다.
반도체 장치(200)는 상기 제1 내지 제N 반도체 레이어들(Layer 1 ~ Layer N)이 적층된 반도체 칩 또는 반도체 패키지로 구현될 수 있으며, 또한 상기 제1 내지 제N 반도체 레이어들(Layer 1 ~ Layer N)은 관통 전극 등의 도전 라인을 통해 서로 정보를 송수신할 수 있다. 일 예로서 도 1에는 도시되지 않았으나 관통 전극으로서 스루 실리콘 비아(through silicon via, TSV)가 반도체 장치(200)에 더 구비될 수 있다.
일 예로서, 제1 내지 제N 반도체 레이어들(Layer 1 ~ Layer N) 중 일부의 반도체 레이어들에는 시냅틱 코어들이 배치될 수 있으며, 이 때 반도체 레이어는 시냅틱 코어 레이어로 지칭될 수 있다. 또한, 제1 내지 제N 반도체 레이어들(Layer 1 ~ Layer N) 중 다른 일부의 반도체 레이어들에는 인터커넥트들이 배치될 수 있으며, 이 때 반도체 레이어는 인터커넥트 레이어로 지칭될 수 있다. 이와 함께, 상기 라우터들은 시냅틱 코어들과 동일한 반도체 레이어에 배치될 수도 있으며, 또는 상기 라우터들은 인터커넥트들과 동일한 반도체 레이어에 배치될 수도 있다.
각각의 시냅틱 코어 레이어는 다수의 시냅틱 코어들을 포함할 수 있으며, 각각의 시냅틱 코어에는 다수의 뉴런 회로들과 시냅스 회로들이 구현될 수 있다. 일 구현 예로서, 각각의 시냅틱 코어는 뉴런 회로들 사이의 가중치 연산을 위해 시냅스 정보를 저장하는 메모리 회로(201)와 뉴로모픽 연산을 위한 다양한 연산기들을 갖는 연산 회로(202)를 포함할 수 있다. 일 예로서, 메모리 회로(201)는 재구성 가능한 메모리 어레이(reconfigurable memory array)를 포함할 수 있으며, 연산 회로(202)는 뉴로모픽 연산에 관련된 데이터 곱 로직, 데이터 합 로직 및 활성 함수 로직 등의 연산 기능을 수행할 수 있다.
한편, 도 1에는 도시되지 않았으나, 각각의 시냅틱 코어는 뉴런 회로들 간의 정보 전달을 제어하기 위한 라우터들(예컨대, 로컬 라우터들)과, 로컬 라우터들 사이의 물리적인 전달 경로를 형성하기 위한 인터커넥트(예컨대, 로컬 인터커넥트)를 더 포함할 수 있다. 이 때, 전술한 시냅틱 코어들 사이의 정보 전달을 위한 라우터는 글로벌 라우터로 지칭될 수 있으며, 글로벌 라우터들 사이의 정보 전달 경로는 글로벌 인터커넥트로 지칭될 수 있다.
제1 내지 제N 반도체 레이어들(Layer 1 ~ Layer N)을 구현함에 있어서, 전술한 시냅틱 코어 레이어와 인터커넥트 레이어가 교번하게 적층될 수 있다. 일 예로서, 제1, 제3,...제(N-1) 반도체 레이어(Layer 1, Layer 3,...Layer(N-1))는 시냅틱 코어 레이어에 해당하고, 제2, 제4,...제N 반도체 레이어(Layer 2, Layer 4,...Layer N)는 인터커넥트 레이어에 해당할 수 있다.
일 동작 예로서, 제1 반도체 레이어(Layer 1)는 시냅틱 코어 레이어에 해당하고, 프로세싱 유닛(100) 또는 다른 반도체 레이어로부터 입력 정보가 제1 반도체 레이어(Layer 1) 내의 시냅틱 코어(예컨대, 제1 시냅틱 코어)로 제공될 수 있다. 제1 시냅틱 코어는 입력 정보 및 가중치를 이용한 뉴로모픽 연산을 수행하고, 연산 결과를 인터커넥트 레이어에 해당하는 제2 반도체 레이어(Layer 2)로 제공할 수 있다. 상기 연산 결과는 제2 반도체 레이어(Layer 2)의 인터커넥트를 통해 전달될 수 있으며, 전달 경로 제어를 통해 상기 연산 결과가 제1 반도체 레이어(Layer 1)의 다른 제2 시냅틱 코어로 제공되거나, 또는 상기 연산 결과가 제3 반도체 레이어(Layer 3)의 제3 시냅틱 코어로 제공될 수 있다.
본 발명의 예시적인 실시예에 따른 반도체 장치(200)는, 상기와 같은 구조를 통해 정보가 다수의 반도체 레이어들 사이에서 다양하게 전달될 수 있다. 예컨대, 어느 하나의 시냅틱 코어 레이어 내의 시냅틱 코어는, 나머지 임의의 시냅틱 코어 레이어로부터 입력 정보를 수신할 수 있으며, 또한 연산 결과를 나머지 임의의 시냅틱 코어 레이어로 제공할 수 있을 것이다.
상기와 같은 본 발명의 예시적인 실시예에 따르면, 시냅틱 코어, 라우터 및 인터커넥트가 3 차원 적층 형태로 반도체 레이어에 구현됨에 따라, 고용량의 뇌 구조를 구현하기 용이하며, 또한 다중 입출력 구현이 보다 용이해질 수 있다. 또한, 칩 단위의 용량이 커지기 때문에 실제 뉴로모픽 연산에 필요로 되는 반도체 칩의 개수가 감소될 수 있으며, 이에 따라 칩-칩(chip to chip) 연결이 감소될 수 있으므로 시스템 사이즈 축소 및 저전력 구현이 가능할 수 있다.
한편, 전술한 바와 같이 제1 내지 제N 반도체 레이어들(Layer 1 ~ Layer N) 사이의 정보 전송은 스루 실리콘 비아(TSV) 등의 구성을 통해 수행될 수 있다. 일 예로서, 서로 인접한 반도체 레이어들 사이를 관통하는 형태로 스루 실리콘 비아(TSV)가 형성되거나, 또는 제1 내지 제N 반도체 레이어들(Layer 1 ~ Layer N) 전체를 관통하는 형태로 스루 실리콘 비아(TSV)가 형성될 수도 있을 것이다.
한편, 전술한 실시예에서는 본 발명의 반도체 장치(200)가 뉴로모픽 연산을 수행하는 경우가 예시되었으나 본 발명의 실시예는 이에 국한될 필요가 없다. 예컨대, 반도체 장치(200)의 적어도 일부의 반도체 레이어에는 프로세싱 유닛(100)의 제어에 기반하여 소정의 뉴럴 네트워크 모델에 따른 뉴럴 네트워크 연산을 수행하는 연산기가 구비될 수 있다. 뉴럴 네트워크 모델들은 Convolutional Neural Networks(CNN), Recurrent Neural Networks(RNN), Deep Belief Networks, Restricted Boltzman Machines 등 다양한 종류의 모델들을 포함할 수 있으나 이에 제한되지 않는다. 일 예로서, 뉴럴 네트워크 연산의 일부는 프로세싱 유닛(100)에서 수행되고, 다른 연산의 일부는 반도체 장치(200)에서 수행될 수 있으며, 반도체 장치(200)가 뉴럴 네트워크 연산을 수행할 때, 반도체 장치(200)는 프로세싱 유닛(100)으로부터 수신되는 입력 데이터를 기초로 뉴럴 네트워크 연산을 수행하고, 연산 결과를 프로세싱 유닛(100)으로 제공하거나, 연산 결과를 기초로 정보 신호를 생성하고 이를 프로세싱 유닛(100)으로 제공할 수 있다.
도 2는 뉴로모픽 칩 기능을 구현하기 위한 구성들의 일 예를 나타내는 블록도이다. 도 2에서는 도시의 편의상 평면 형태로 구성들이 도시되나, 본 발명의 예시적인 실시예들에 따르면 도 2에 도시된 구성들은 3 차원 형태로 배치될 수 있을 것이다.
뉴로모픽 칩은 다수의 시냅틱 코어들, 상기 시냅틱 코어들에 대응하는 다수의 라우터들 및 라우터들 사이에서 정보를 전달하는 인터커넥트들을 포함할 수 있다. 일 예로, 각각의 시냅틱 코어에 대응하여 하나 이상의 라우터들이 배치될 수 있다. 전술한 바와 같이 시냅틱 코어들 사이에서의 라우터 및 인터커넥트는 글로벌 라우터 및 글로벌 인터커넥트로 지칭될 수 있다. 또한, 라우터는 시냅틱 코어 간 신호 연결의 창구 역할을 수행하는 재구성 가능한 라우터(reconfigurable router)일 수 있다. 또한, 인터커넥트는 라우터들간 물리적 연결을 수행하기 위해 배치될 수 있다.
시냅틱 코어는 다수의 뉴런 집합체에 해당할 수 있으며, 시냅스 정보 저장을 위한 메모리 어레이를 포함할 수 있다. 또한, 도 2에는 도시되지 않았으나, 시냅틱 코어는 다수의 뉴런 회로들 사이에서의 정보 전달을 위한 로컬 라우터들 및 로컬 인터커넥트들을 포함할 수 있다.
각각의 시냅틱 코어는 라우터를 통해 입력 정보를 수신하고, 입력 정보를 이용한 연산 결과를 라우터를 통해 전송할 수 있다. 일 예로서, 각각의 시냅틱 코어는 연산 결과를 제공함과 함께, 연산 결과를 수신할 시냅틱 코어를 나타내는 경로 정보를 라우터를 통해 출력할 수 있으며, 라우터들 사이의 인터커넥트를 통해 연산 결과가 다른 하나 이상의 시냅틱 코어로 제공될 수 있다. 본 발명의 실시예들에 따른 3 차원 구조의 뉴로모픽 칩에서, 각각의 시냅틱 코어는 다수의 반도체 레이어들간 정보 전송을 위해 연산 결과가 제공될 시냅틱 코어가 위치하는 반도체 레이어를 나타내는 정보를 라우터를 통해 더 출력할 수 있다.
한편, 라우터를 통한 정보 전달 경로를 제어하기 위해 라우팅 정보가 시냅틱 코어에 저장될 수 있으며, 라우팅 정보의 저장을 위한 메모리 어레이는 시냅틱 코어 내의 뉴런 회로 구현을 위한 메모리 어레이 내부에 구현될 수 있다. 또는, 변형 가능한 실시예로서, 라우팅 정보의 저장을 위한 메모리 어레이는 시냅틱 코어 내의 뉴런 회로 구현을 위한 메모리 어레이 외부의 별도의 영역에 구현될 수도 있을 것이다.
한편, 전술한 글로벌 인터커넥트 및 로컬 인터커넥트는 전기적 전도도를 갖는 다양한 종류의 물질로 구현될 수 있으며, 또는 광학(optical) 물질로 구현될 수도 있을 것이다.
도 3은 도 1의 반도체 장치의 일 구현 예를 나타내는 구조도이다.
도 3을 참조하면, 반도체 장치(200)는 TSV를 통해 서로 통신하는 다수의 반도체 레이어들을 포함할 수 있으며, 도 3에서는 6 개의 반도체 레이어들이 도시되나 상기 반도체 레이어들의 개수는 다양하게 변경될 수 있다. 일 예로서, 하나 이상의 시냅틱 코어들이 배치되는 반도체 레이어는 시냅틱 코어 레이어로 지칭될 수 있으며, 라우터 및 인터커넥트가 배치되는 반도체 레이어는 라우터/인터커넥트 레이어로 지칭될 수 있다. 이 때, 하나의 시냅틱 코어 레이어와 하나의 라우터/인터커넥트 레이어는 하나의 레이어 세트를 구성하는 것으로 가정한다.
반도체 장치(200)는 제1 내지 제3 레이어 세트들(210~230)를 포함할 수 있으며, 제1 레이어 세트(210)는 제1 시냅틱 코어 레이어(211) 및 제1 라우터/인터커넥트 레이어(212)를 포함할 수 있다. 제1 라우터/인터커넥트 레이어(212)는 제1 시냅틱 코어 레이어(211) 상에 적층되고, TSV를 통해 제1 시냅틱 코어 레이어(211)와 통신할 수 있다. 또한, 제2 레이어 세트(220)는 제1 레이어 세트(210) 상에 TSV를 통해 적층되고, 제2 시냅틱 코어 레이어(221) 및 제2 라우터/인터커넥트 레이어(222)를 포함할 수 있다. 또한, 제2 라우터/인터커넥트 레이어(222)는 제2 시냅틱 코어 레이어(221) 상에 적층되고, TSV를 통해 제2 시냅틱 코어 레이어(221)와 통신할 수 있다. 제3 레이어 세트(230) 또한 제3 시냅틱 코어 레이어(231) 및 제3 라우터/인터커넥트 레이어(232)를 포함할 수 있다.
각각의 시냅틱 코어에 대응하여 하나 이상의 라우터들이 배치될 수 있으며, 일 예로서 어느 하나의 시냅틱 코어와 이에 대응하는 하나의 라우터가 서로 다른 위치의 반도체 레이어에 배치될 수 있다. 또는, 어느 하나의 시냅틱 코어에 대응하여 두 개 이상의 라우터들이 배치될 수 있으며, 일 예로서 어느 하나의 반도체 레이어에 배치되는 하나의 시냅틱 코어에 대해, 이에 대응하는 라우터들이 상부 및 하부에 위치하는 다른 반도체 레이어들에 배치될 수도 있다.
도 3에 도시된 반도체 장치(200)의 경우, 뉴로모픽 칩을 구현하기 위해 구비되는 시냅틱 코어, 라우터 및 인터커넥트와 관련하여, 메모리 어레이를 포함하는 시냅틱 코어가 구현되는 반도체 레이어(예컨대, 시냅틱 코어 레이어)와 상기 라우터 및 인터커넥트가 구현되는 반도체 레이어(예컨대, 라우터/인터커넥트 레이어)가 서로 분리되고, 시냅틱 코어 레이어와 라우터/인터커넥트 레이어는 TSV 기술을 통해 상호 연결될 수 있다.
일 동작 예로서, 제1 시냅틱 코어 레이어(211)에는 다수 개의 시냅틱 코어들이 배치되고, 어느 하나의 시냅틱 코어로부터의 정보는 TSV를 통해 제1 라우터/인터커넥트 레이어(212)로 제공될 수 있다. 제1 라우터/인터커넥트 레이어(212)로 제공된 정보는 그 상부에 형성되는 TSV를 통해 제2 레이어 세트(220)의 제2 시냅틱 코어 레이어(221) 또는 제3 레이어 세트(230)의 제3 시냅틱 코어 레이어(231)로 제공될 수 있다. 또는, 제1 라우터/인터커넥트 레이어(212)로 제공된 정보는 그 하부에 형성되는 TSV를 통해 제1 시냅틱 코어 레이어(211) 내의 다른 시냅틱 코어로 제공될 수 있다.
이와 유사하게, 제2 시냅틱 코어 레이어(221) 내의 시냅틱 코어로부터의 정보는 그 상부의 TSV나 그 하부의 TSV를 통해 전달될 수 있다. 예컨대, 제2 시냅틱 코어 레이어(221) 내의 시냅틱 코어로부터의 정보는 그 상부의 TSV 및 제2 라우터/인터커넥트 레이어(222)를 통해 제3 시냅틱 코어 레이어(231) 내의 시냅틱 코어로 제공될 수 있다. 또는, 제2 시냅틱 코어 레이어(221) 내의 시냅틱 코어로부터의 정보는 그 하부의 TSV 및 제1 라우터/인터커넥트 레이어(212)를 통해 제1 시냅틱 코어 레이어(211) 내의 시냅틱 코어로 제공될 수 있다. 또는, 제2 시냅틱 코어 레이어(221) 내의 시냅틱 코어로부터의 정보는 그 상부의 TSV 또는 그 하부의 TSV를 통해 제2 시냅틱 코어 레이어(221) 내의 다른 시냅틱 코어로 제공될 수도 있다.
도 4는 본 발명의 예시적인 실시예에 따른 반도체 장치의 동작방법을 나타내는 플로우차트이다. 반도체 장치가 뉴로모픽 연산을 수행하는 것으로 가정함에 따라, 도 4의 동작방법은 뉴로모픽 연산 방법에 상응할 수 있다.
도 4를 참조하면, 반도체 장치는 3 차원으로 적층된 다수 개의 반도체 레이어들을 포함할 수 있으며, 일 예로서 제1 내지 제3 반도체 레이어들이 순차적으로 적층될 수 있다. 또한, 제1 내지 제3 반도체 레이어들은 TSV 등의 관통 전극을 통해 서로 통신하며, 제1 및 제3 반도체 레이어들 각각에는 전술한 시냅틱 코어가 배치되고, 제2 반도체 레이어에는 인터커넥트(예컨대, 글로벌 인터커넥트)가 배치될 수 있다.
먼저, 제1 반도체 레이어 내의 제1 시냅틱 코어는 입력 정보를 기반으로 뉴로모픽 연산을 수행하고, 제1 시냅틱 코어로부터 연산 결과가 생성될 수 있다(S11). 상기 연산 결과는 제1 시냅틱 코어에 대응하여 배치되는 제1 라우터로 전달될 수 있다(S12). 일 실시예에 따라, 제1 라우터는 인터커넥트와 함께 제2 반도체 레이어에 배치될 수 있다. 제1 라우터는 상기 연산 결과와 함께 정보 전달에 관련된 라우팅 정보를 수신하고 이를 판단할 수 있으며(S13), 라우팅 정보에 기반하여 상기 연산 결과가 제공될 반도체 레이어의 위치를 판단할 수 있다. 일 예로서, 상기 연산 결과가 다른 반도체 레이어로 제공될 것인지가 판단될 수 있다(S14).
상기 판단 결과에 따라, 연산 결과가 제1 반도체 레이어 또는 다른 반도체 레이어에 위치하는 시냅틱 코어로 제공될 수 있다. 예컨대, 연산 결과가 제1 반도체 레이어의 상부에 위치하는 제3 반도체 레이어로 제공되는 경우, 상기 연산 결과는 제2 반도체 레이어의 인터커넥트를 통해 제2 라우터로 제공되고(S15), 제2 라우터에 대응하는 제3 반도체 레이어의 제2 시탭틱 코어로 연산 결과가 제공될 수 있다(S16). 반면에, 연산 결과가 제1 반도체 레이어의 다른 시냅틱 코어로 제공되는 경우, 상기 연산 결과는 제2 반도체 레이어의 인터커넥트를 통해 제3 라우터로 제공되고(S17), 제3 라우터에 대응하는 제1 반도체 레이어의 제3 시탭틱 코어로 연산 결과가 제공될 수 있다(S18).
도 5a,b는 본 발명의 다른 예시적인 실시예에 따른 반도체 장치를 나타내는 구조도이다. 도 5a는 시냅틱 코어가 배치되는 하나의 반도체 레이어와 인터커넥트가 배치되는 하나의 반도체 레이어를 포함하는 레이어 세트를 나타내고, 도 5b는 다수의 레이어 세트들이 적층된 경우를 나타낸다.
도 5a,b를 참조하면, 반도체 장치(300)는 다수 개의 레이어 세트들을 포함할 수 있으며, 일 예로서 제1 내지 제3 레이어 세트들(310~330)를 포함할 수 있다. 일 예로서 제1 레이어 세트(310)는 하나 이상의 시냅틱 코어들(311_1) 및 라우터들(311_2)이 배치되는 제1 시냅틱 코어 레이어(311)와, 인터커넥트가 배치되는 제1 인터커넥트 레이어(312)를 포함할 수 있으며, 또한 제1 시냅틱 코어 레이어(311)와 제1 인터커넥트 레이어(312)는 TSV를 통해 서로 통신할 수 있다. 제2 및 제3 레이어 세트들(320, 330) 또한 제1 레이어 세트(310)와 동일하게 구성되어 그 상부에 적층될 수 있으며, 제1 내지 제3 레이어 세트들(310~330)들 사이에 TSV가 형성됨에 따라 레이어 세트들 사이에서 정보가 TSV를 통해 전송될 수 있다.
제1 레이어 세트(310)를 예로 들면, 제1 시냅틱 코어 레이어(311) 내의 시냅틱 코어들로부터의 정보(예컨대, 연산 결과)는 동일한 반도체 레이어에 구현되는 라우터들로 제공될 수 있으며, 라우터 및 TSV를 통해 제1 인터커넥트 레이어(312)로 제공될 수 있다. 예컨대, 제1 시냅틱 코어 레이어(311) 내의 제1 시냅틱 코어로부터의 정보는 제1 인터커넥트 레이어(312)에 형성된 인터커넥트를 통해 전달되고, 제2 시냅틱 코어 레이어(321)에 형성된 라우터를 통해 제2 시냅틱 코어 레이어(321) 내의 제2 시냅틱 코어로 제공될 수 있다. 또는, 제1 시냅틱 코어 레이어(311) 내의 제1 시냅틱 코어로부터의 정보는 제1 인터커넥트 레이어(312)에 형성된 인터커넥트를 통해 전달되고, 제1 시냅틱 코어 레이어(311)에 형성된 라우터를 통해 제1 시냅틱 코어 레이어(311) 내의 제3 시냅틱 코어로 제공될 수 있다.
도 6은 시냅틱 코어들 사이의 정보 전달의 일 예를 나타내는 도면이다.
도 6을 참조하면, 반도체 장치는 다수의 레이어 세트들을 포함하고, 일 예로 제1 내지 제3 레이어 세트들(Layer Set 0 ~ Layer Set 2)이 예시된다. 또한, 각각의 레이어 세트는 하나의 시냅틱 코어 레이어와 하나의 라우터/인터커넥트 레이어를 포함할 수 있다. 시작 시탭틱 코어(Starting Synaptic Core)로부터의 정보는 하나 이상의 라우터 및 시냅틱 코어를 통해 최종 시냅틱 코어(End Synaptic Core)로 제공될 수 있다. 일 예로서, 도 6에서는 제1 레이어 세트(Layer Set 0)내의 제1 시냅틱 코어(SC1)로부터의 정보가 제3 레이어 세트(Layer Set 2)내의 제3 시냅틱 코어(SC3)로 제공되는 예가 도시된다.
제1 시냅틱 코어(SC1)는 연산 결과 등의 정보와 함께, 상기 연산 결과를 전달할 시냅틱 코어(예컨대, 제2 시냅틱 코어(SC2))로의 경로 정보(또는, 연결 정보)를 더 생성할 수 있다. 일 예로서, 상기 경로 정보는 연산 결과가 제공될 라우터 또는 시냅틱 코어를 나타내는 정보를 포함할 수 있다. 일 실시예에 따라, 상기 경로 정보는 레이어 정보(L), 라우터 정보(R) 및 인터커넥트 정보(I)를 포함할 수 있다.
일 예로서, 제1 시냅틱 코어(SC1)로부터의 정보는 제1 레이어 세트(Layer Set 0) 내에 위치하는 대응하는 라우터(R1)로 제공되고, 라우터(R1)는 제1 시냅틱 코어(SC1)로부터의 경로 정보를 디코딩할 수 있다. 또한, 디코딩 결과에 기반하여 연산 결과의 전달 경로가 제어될 수 있으며, 일 예로 경로 정보에 포함되는 레이어 정보(L) 및 인터커넥트 정보(I)를 통해 제2 레이어 세트(Layer Set 1)내의 Rj 위치에 해당하는 제2 라우터(R2)로 연산 결과가 제공될 수 있다. 또한, 상기 연산 결과는 제2 라우터(R2)에 대응하는 제2 시냅틱 코어(SC2)로 제공되고, 시냅틱 코어(SC2)는 수신된 정보를 기반으로 연산 결과를 생성하며, 이와 함께 상기 연산 결과가 전달될 경로를 제어하기 위한 경로 정보(L, R, I)를 생성할 수 있다.
상기와 같은 과정에 따라, 연산 결과는 제3 레이어 세트(Layer Set 2) 내의 라우터들(R4, R5)를 통해 전달되고, 또한 상기 연산 결과는 제5 라우터(R5)에 대응하는 제3 시냅틱 코어(SC3)로 제공될 수 있다.
도 7은 라우터의 배치 위치에 따른 반도체 레이어들의 구현 예를 나타내는 블록도이다. 도 7의 (a)에서는 라우터가 인터커넥트와 동일한 레이어에 배치되는 예가 도시되고, 도 7의 (b)에서는 라우터가 시냅틱 코어와 동일한 레이어에 배치되는 예가 도시된다.
도 7의 (a)를 참조하면, 라우터가 인터커넥트와 동일한 레이어에 배치되고, 라우터는 정보가 전달될 시냅틱 코어로의 방향을 지정하기 위한 CMOS 회로 영역을 포함할 수 있다. 또한, 인터커넥트는 정보의 전달 경로를 형성하는 물리적 배선 영역을 포함할 수 있다. 이와 함께, 시냅틱 코어는 시냅스 정보 등의 저장을 위한 메모리 영역과 연산 처리를 수행하기 위한 CMOS 회로 영역을 포함할 수 있다.
한편, 도 7의 (b)를 참조하면, 라우터가 시냅틱 코어와 동일한 레이어에 배치됨에 따라, 인터커넥트 레이어에는 정보의 전달 경로를 형성하는 물리적 배선 영역 만이 형성될 수 있다. 한편, 라우터 및 시냅틱 코어가 배치되는 라우터/시냅틱 코어 레이어에는 라우터의 기능을 수행함과 함께 뉴로모픽 연산을 위한 CMOS 회로 영역과 함께, 전술한 메모리 영역이 형성될 수 있다.
도 7의 (a)에 도시된 실시예에 따라, 시냅틱 코어 레이어에 상대적으로 많은 수의 시냅틱 코어들이 배치될 수 있으며, 또한 정보의 전달 경로는 라우터/인터커넥트 레이어에 의해 형성되므로 정보의 용이하고 효율적인 전달이 가능하다. 또한, 도 7의 (b)에 도시된 실시예에 따라, 인터커넥트 레이어에는 물리적 배선 영역 만이 형성될 수 있으므로 인터커넥트 레이어가 용이하게 구현될 수 있으며 제조 비용이 절감될 수 있다.
도 8a,b은 본 발명의 실시예들에 따른 반도체 장치에 포함되는 TSV의 구현 예를 나타내는 블록도이다.
도 8a,b를 참조하면, 반도체 장치는 다수의 반도체 레이어들 및 이들 사이의 통신을 위한 TSV를 포함하며, 다수의 반도체 레이어들은 교번하게 위치하는 시냅틱 코어 레이어 및 라우터/인터커넥트 레이어를 포함할 수 있다. 도 8a에서는 다수의 반도체 레이어들이 배치된 후 TSV가 전체 반도체 레이어들을 관통하여 형성되는 예가 도시되며, 도 8b에서는 전술한 실시예들에 도시된 바와 같이 TSV가 인접하게 위치하는 두 개의 반도체 레이어들 사이에 형성되는 예가 도시된다. 또한, 도 6a,b에는 정보 전달 경로를 제어하기 위한 라우터들이 인터커넥트 레이어에 배치되는 예가 도시되었으나, 상기 라우터들은 시냅틱 코어 레이어에 배치될 수도 있을 것이다.
도 8a에 도시된 실시예에 따르면, 제1 반도체 레이어(411) 내의 시냅틱 코어로부터 출력된 정보가 이에 인접한 라우터/인터커넥트 레이어 내부의 인터커넥트를 통함이 없이, 인접하지 않은 다른 라우터/인터커넥트 레이어로 직접 전달될 수 있다. 예컨대, 제1 반도체 레이어(411) 내의 시냅틱 코어로부터 출력된 정보는 라우터/인터커넥트 레이어에 해당하는 제4 반도체 레이어(422)로 제공될 수 있으며, 제4 반도체 레이어(422)의 인터커넥트를 통해 상기 정보가 제3 반도체 레이어(421) 또는 제5 반도체 레이어(431)로 제공될 수 있다.
도 9는 본 발명의 예시적인 실시예들에 따른 반도체 장치가 뉴로모픽 연산을 수행하는 일 예를 나타내는 블록도이다.
뉴로모픽 연산 또는 뉴럴 네트워크 연산은 도 9에 도시된 바와 같이 다수의 노드들에서 수행될 수 있으며, 어느 하나의 계층의 노드들로부터 수행된 연산 결과는 다음 계층의 다른 노드들로 제공될 수 있다. 일 예로서, 다수의 노드들은 그 계층에 따라 입력 레이어(Input Layer), 하나 이상의 히든 레이어들(Hidden Layer) 및 출력 레이어(Output Layer)를 구성할 수 있다.
한편, 전술한 실시예에서와 같이, 반도체 장치(500)는 다수 개의 반도체 레이어들을 포함하고, 상기 다수 개의 반도체 레이어들은 서로 교번하게 위치하는 시냅틱 코어 레이어 및 라우터/인터커넥트 레이어를 포함할 수 있다.
일 실시예에 따라, 뉴로모픽 연산을 수행하는 노드들은 시냅틱 코어 내에 구비되는 뉴런 회로 및 시냅스 회로로 구현될 수 있으며, 노드들 사이의 정보 전달은 라우터/인터커넥트 레이어에 의해 수행될 수 있다. 즉, 어느 하나의 노드에서 입력 정보 및 가중치를 이용한 연산 결과가 다른 노드로 제공되는 과정은, 반도체 장치(500)의 어느 하나의 시냅틱 코어로부터의 정보가 라우터/인터커넥트 레이어를 통해 다른 반도체 레이어의 시냅틱 코어로 제공되는 과정을 포함할 수 있다.
일 실시예에 따라, 반도체 장치(500)의 일부의 반도체 레이어들은 전술한 입력 레이어(510)를 구성하고, 다른 일부의 반도체 레이어들은 하나 이상의 히든 레이어(520)를 구성하며, 나머지 반도체 레이어들은 출력 레이어(530)를 구성할 수 있다. 일 예로서, 도 9에는 하부에 위치하는 하나의 시냅틱 코어 레이어 및 하나의 라우터/인터커넥트 레이어가 입력 레이어(510)에 포함되고, 그 상부에 위치하는 다수의 시냅틱 코어 레이어들 및 다수의 라우터/인터커넥트 레이어들이 히든 레이어(520)에 포함되며, 상부에 위치하는 하나의 시냅틱 코어 레이어 및 하나의 라우터/인터커넥트 레이어가 출력 레이어(530)에 포함되는 예가 도시된다. 그러나, 본 발명의 실시예는 이에 국한될 필요가 없으며, 반도체 장치(500)에 구비되는 다수의 반도체 레이어들 중 임의의 위치의 반도체 레이어들이 전술한 입력 레이어(510), 히든 레이어(520) 및 출력 레이어(530)를 구성하여도 무방할 것이다.
입력 레이어(510)로부터의 연산 결과는 TSV를 통해 히든 레이어(520) 내의 시냅틱 코어 레이어로 제공될 수 있다. 또한, 히든 레이어(520)의 어느 하나의 시냅틱 코어 레이어로부터의 연산 결과는 히든 레이어(520)의 다른 시냅틱 코어 레이어로 제공되거나, 또는 출력 레이어(530) 내의 시냅틱 코어 레이어로 제공될 수 있다. 또한, 출력 레이어(530)로부터의 최종 연산 결과는 반도체 장치(500) 내부에 저장되거나 외부로 제공될 수 있다.
도 9에 도시된 실시예에 따르면, 뉴로모픽 연산이 다수의 계층적인 연산을 포함하는 것으로 가정할 때, 동일한 계층의 노드들에서의 연산이 반도체 장치(500)의 동일 위치의 반도체 레이어에서 수행될 수 있으며, 그 연산 결과가 TSV를 통해 다른 계층의 노드들에 해당하는 반도체 레이어로 용이하게 전달될 수 있다. 즉, 인터커넥트의 구성이 시냅틱 코어들이 형성되는 반도체 레이어와 다른 위치의 반도체 레이어에 구현되므로, 인터커넥트의 구현 용이성이 향상될 뿐 아니라 정보의 전달 효율성이 향상될 수 있다.
도 10a,b,c은 본 발명의 변형 가능한 실시예에 따른 반도체 장치의 일 예를 나타내는 블록도이다.
도 10a를 참조하면, 전술한 시냅틱 코어는 다수의 뉴런 회로들을 포함할 수 있으며, 일부의 뉴런 회로들은 외부로부터 입력 정보들을 수신하고 소정의 뉴로모픽 연산을 수행한 결과를 동일한 시냅틱 코어 내의 하나 이상의 다른 뉴런 회로들로 제공할 수 있다. 또한, 상기 시냅틱 코어의 다른 일부의 뉴런 회로들은 상기 시냅틱 코어 내부에서 생성된 연산 결과를 입력 정보로서 수신하고, 연산 결과를 상기 시냅틱 코어 내의 다른 뉴런 회로들로 제공할 수 있다. 또한, 상기 시냅틱 코어의 또 다른 일부의 뉴런 회로들은 뉴로모픽 연산 결과를 다른 외부의 시냅틱 코어로 제공할 수 있다.
본 발명의 예시적인 실시예에 따라, 하나의 시냅틱 코어는 도 10b,c에 도시된 바와 같이 다수의 반도체 레이어들에 의해 구현될 수 있다. 일 예로서, 도 10a에 도시된 시냅틱 코어를 제1 시냅틱 코어로 정의할 때, 도 10b에 도시된 바와 같이 제1 시냅틱 코어의 뉴런 회로들은 다수의 반도체 레이어들에 분산되어 배치될 수 있으며, 또한 라우터/인터커텍트가 뉴런 회로들과 서로 다른 반도체 레이어들에 배치될 수 있다. 일 예로서, 제1 반도체 레이어(611A)에 일부의 뉴런 회로들이 배치되고, 제3 반도체 레이어(613A)에 다른 일부의 뉴런 회로들이 배치되며, 제1 반도체 레이어(611A)와 제3 반도체 레이어(613A) 사이에 라우터/인터커넥트가 형성된 제2 반도체 레이어(612A)가 배치될 수 있다. 또한, 상기 라우터/인터커넥트는 로컬 라우터 및 로컬 인터커넥트에 해당할 수 있다.
한편, 도 10c를 참조하면, 반도체 장치(600B)에서 일부의 반도체 레이어들에는 뉴런 회로들 및 라우터가 배치되고, 다른 일부의 반도체 레이어들에는 인터커넥트가 배치될 수 있다. 일 예로서, 제1 반도체 레이어(611B)에 일부의 뉴런 회로들 및 라우터가 배치되고, 제3 반도체 레이어(613B)에 다른 일부의 뉴런 회로들 및 라우터가 배치되며, 제1 반도체 레이어(611B)와 제3 반도체 레이어(613B) 사이에 인터커넥트가 배치된 제2 반도체 레이어(612B)가 위치할 수 있다.
도 10a,b,c에 도시된 실시예에 따르면, 하나의 시냅틱 코어를 구현함에 있어서 적어도 두 개의 반도체 레이어들을 이용한 3차원 적층 형태로 구현될 수 있다. 즉, 하나의 시냅틱 코어에 구비되는 다수의 뉴런 회로들 및 이들 사이의 연결을 위한 로컬 라우터 및 로컬 인터커넥트가 전술한 실시예들에 따라 다수의 반도체 레이어들에 형성되므로, 시냅틱 코어의 구현 용이성과 함께 정보 전달 효율성이 증가될 수 있다.
도 11a,b는 본 발명의 다른 변형 가능한 실시예에 따른 반도체 장치의 일 예를 나타내는 블록도이다. 도 11a,b에서는 각각의 시냅틱 코어가 3 차원 적층 형태로 구현됨과 함께, 다수의 시냅틱 코어들 사이의 연결이 3 차원 적층 형태로 구현되는 예가 도시된다.
도 11a를 참조하면, 반도체 장치(700A)는 다수의 반도체 레이어들을 포함하고, 다수의 반도체 레이어들은 다수의 시냅틱 코어들 및 이들 사이의 글로벌 라우터/인터커넥트 레이어를 포함할 수 있다. 일 예로서, 도 11a에는 반도체 장치(700A)가 제1 시냅틱 코어(710A)를 구성하는 다수의 반도체 레이어들과 제2 시냅틱 코어(720A)를 구성하는 다수의 반도체 레이어들 및 이들 사이의 글로벌 라우터/인터커넥트 레이어(730A)를 포함하는 예가 도시된다. 그러나, 본 발명의 실시예는 이에 국한될 필요가 없이, 반도체 장치(700A)는 더 많은 수의 시냅틱 코어들 및 글로벌 라우터/인터커넥트 레이어들을 포함하여도 무방하다.
제1 시냅틱 코어(710A)를 참조하면, 어느 하나의 시냅틱 코어의 일부의 뉴런 회로들과 다른 일부의 뉴런 회로들은 서로 다른 반도체 레이어에 형성될 수 있으며, 또한 상기 일부의 뉴런 회로들과 다른 일부의 뉴런 회로들은 별도의 반도체 레이어에 형성되는 로컬 라우터/인터커넥트 레이어를 통해 정보를 송수신할 수 있다. 또한, 제1 시냅틱 코어(710A)와 제2 시냅틱 코어(720A)는 글로벌 라우터/인터커넥트 레이어(730A)를 통해 서로 정보를 송수신할 수 있다.
한편, 도 11b를 참조하면, 반도체 장치(700B)에서 제1 시냅틱 코어(710B)의 일부의 뉴런 회로들 및 로컬 라우터가 배치된 제1 반도체 레이어(711B)와 다른 일부의 뉴런 회로들 및 로컬 라우터가 배치된 제3 반도체 레이어(713B)가 3차원 적층 구조를 가질 수 있으며, 제1 반도체 레이어(711B)와 제3 반도체 레이어(713B) 사이에 로컬 인터커넥트가 형성된 제2 반도체 레이어(712B)가 배치될 수 있다. 또한, 제1 내지 제3 반도체 레이어들(711B ~ 713B)은 TSV를 통해 서로 정보를 송수신할 수 있다. 또한, 제1 시냅틱 코어(710B)와 제2 시냅틱 코어(720B)는 TSV 및 글로벌 인터커넥트 레이어(730B)를 통해 서로 정보를 송수신할 수 있다.
일 실시예에 따라, 전술한 로컬 라우터와 글로벌 라우터는 시냅틱 코어(또는 뉴런 회로들)와 동일한 반도체 레이어에 형성되고, 로컬 인터커넥트 및 글로벌 인터커넥트는 시냅틱 코어와 서로 다른 반도체 레이어에 형성될 수 있다.
제1 시냅틱 코어(710B)의 일부의 뉴런 회로들로부터의 정보는 로컬 라우터 및 로컬 인터커넥트를 통해 제1 시냅틱 코어(710B) 내의 다른 뉴런 회로들로 제공될 수 있으며, 제1 시냅틱 코어(710B)의 다른 일부의 뉴런 회로들로부터의 정보는 글로벌 라우터 및 글로벌 인터커넥트를 통해 제2 시냅틱 코어(720B)의 뉴런 회로들로 제공될 수 있다.
도 11a,b에 도시된 실시예들에 따르면, 전술한 시냅틱 코어 단위의 회로들이 3 차원 적층 구조로 형성됨과 함께, 다수의 시냅틱 코어 단위의 회로들 또한 3 차원 적층 구조로 형성될 수 있다. 이 때, 로컬 인터커넥트 및 글로벌 인터커넥트를 다수의 반도체 레이어들의 적절한 위치에 형성함으로써 정보 전달 효율성을 향상할 수 있다.
한편, 도 11b에서는 로컬 라우터 및 글로벌 라우터가 모두 시냅틱 코어(또는, 뉴런 회로들)와 동일한 반도체 레이어에 형성되는 예가 도시되었으나, 본 발명의 실시예는 이에 국한될 필요가 없다. 일 예로서, 로컬 라우터는 뉴런 회로들과 동일한 반도체 레이어에 형성되는 반면에, 글로벌 라우터는 글로벌 인터커넥트 레이어(730B)에 형성될 수도 있을 것이다. 또는, 글로벌 라우터는 뉴런 회로들과 동일한 반도체 레이어에 형성되는 반면에, 로컬 라우터는 로컬 인터커넥트와 동일한 반도체 레이어에 형성될 수도 있을 것이다.
도 12a,b는 본 발명의 다른 변형 가능한 실시예에 따른 반도체 장치를 나타내는 블록도이다.
도 12a에 도시된 바와 같이, 뉴로모픽 연산의 일 예로서, 다수의 뉴런들로부터의 정보에 대해 시냅스 가중치가 곱해지고(ω0x0, ω1x1, ω2x2), 시냅스 가중치가 곱해진 값들에 대한 덧셈 연산(Σ)이 수행됨과 함께, 덧셈 연산 결과에 대해 특성 함수(b) 및 활성 함수(f)가 수행되고, 이를 통해 연산 결과가 제공될 수 있다. 도 12b는 다수의 반도체 레이어들을 포함하는 반도체 장치(800)를 나타내며, 다수의 반도체 레이어들은 외부로부터의 정보를 수신하는 입력 레이어(810), 뉴로모픽 연산을 위한 가중치 정보가 저장되는 가중치 레이어(820), 가중치를 이용한 곱셈 연산을 수행하는 곱셈 레이어(Multiplication layer, 830), 곱셈 결과들을 합산하는 합산 레이어(Accumulation layer, 840), 활성 함수를 수행하는 활성 레이어(Activation layer, 850) 및 연산 결과를 출력하는 출력 레이어(860)를 포함할 수 있다. 상기 활성 함수는 다양한 종류의 연산에 해당할 수 있으며, 일 예로서 sigmoid, ReLU, hyper-tangent 및 threshold 등의 연산을 포함할 수 있다.
반도체 장치(800)에 구비되는 각각의 반도체 레이어들은 대응하는 연산 처리를 수행하기 위한 회로들을 포함할 수 있으며, 일 예로 반도체 장치(800)의 반도체 레이어들에는 아날로그 연산 또는 디지털 연산을 수행하기 위한 연산 회로가 포함될 수 있다. 또한, 도 12b에 도시된 실시예에 따르면, 어느 하나의 뉴런 회로에서 대응하여 수행되는 다양한 기능들이 두 개 이상의 반도체 레이어들에 분산되어 수행될 수 있으며, 입력 레이어(810)는 전술한 실시예들에 따른 라우터 및 인터커넥트가 형성되는 반도체 레이어(미도시)를 통해 다수의 입력들을 수신할 수 있으며, 또한 출력 레이어(860)는 연산 결과를 전술한 실시예들에 따른 라우터 및 인터커넥트가 형성되는 반도체 레이어(미도시)를 통해 출력할 수 있다.
도 13은 뉴로모픽 회로의 일 구현 예를 나타내는 회로도이다. 도 13에 도시된 뉴로모픽 회로는 전술한 실시예에서의 시냅틱 코어에 구비되는 구성일 수 있다.
도 13을 참조하면, 뉴로모픽 회로(900)는 다수의 뉴런 회로들(910. 920) 및 뉴런 회로들 사이의 연결을 제공하는 다수의 시냅스 회로들(930)을 포함할 수 있다. 다수의 뉴런 회로들(910. 920)은 프리 시냅틱 뉴런 회로들(910)과 포스트 시냅틱 뉴런 회로들(920)을 포함할 수 있으며, 프리 시냅틱 뉴런 회로들(910)과 포스트 시냅틱 뉴런 회로들(920)이 교차하는 영역에 시냅스 회로들(930)이 배치될 수 있다. 도 13에는 4 개의 프리 시냅틱 뉴런 회로들(910) 및 4 개의 포스트 시냅틱 뉴런 회로들(920)의 매트릭스 구조의 뉴로모픽 회로(900)가 예시되었으나, 상기 뉴로모픽 회로(900)는 다양한 개수의 뉴런 회로들을 포함할 수 있다.
한편, 시냅스 회로들(930)은 다양한 종류의 메모리들을 포함할 수 있으며, 일 예로서 멤리스터(memrister) 기반 설계를 통해 가중치들이 저장되고 교차점에서 곱셈 연산이 수행될 수 있다. 이외에도, 뉴로모픽 회로(900)의 구현을 위하여 다른 다양한 종류의 메모리들이 적용될 수 있으며, 일 예로서 CMOS transistor 기술을 사용한 DRAM 및 SRAM, 저항성 메모리(resistive memory) 기술을 이용한 PRAM(Phase change RAM), PCM(phase-change memory), ReRAM(Resistive RAM), MRAM(Magnetic RAM), STT-MRAM(Spin transfer torque Magnetic RAM) 등이 뉴로모픽 회로(900)의 구현을 위해 이용될 수 있다.
일 동작 예로서, 프리 시냅틱 뉴런 회로들(910)은 입력 데이터를 시냅스 회로들(930)로 출력하고, 시냅스 회로들(930)은 소정의 임계치 전압에 기반하여 멤리스터의 컨덕턴스를 가변시킬 수 있으며, 컨덕턴스 가변 결과에 따라 프리 시냅틱 뉴런 회로들(910)과 포스트 시냅틱 뉴런 회로들(920)의 연결 강도가 변화될 수 있다. 일 예로서, 멤리스터의 컨덕턴스가 증가되면 대응하는 프리 시냅틱 뉴런 회로와 포스트 시냅틱 뉴런 회로의 연결 강도가 증가하는 반면에, 멤리스터의 컨덕턴스가 감소되면 대응하는 프리 시냅틱 뉴런 회로와 포스트 시냅틱 뉴런 회로의 연결 강도가 감소될 수 있다. 시냅스 회로들(930)의 멤리스터의 컨덕턴스에 따라 포스트 시냅틱 뉴런 회로들(920)로 제공되는 신호들에 가중치를 적용할 수 있으며, 일 예로서 각 입력 데이터에 가중치가 반영된(또는, 가중치가 곱해진) 결과가 포스트 시냅틱 뉴런 회로들(920)로 제공될 수 있다. 도 13에는 도시되지 않았으나, 뉴럴 네트워크 연산과 관련하여 다른 기능(예컨대, 활성 함수 연산 등)을 위한 구성이 뉴로모픽 회로(900)에 더 구비될 수 있을 것이다.
도 14는 본 발명의 실시예들에 따른 반도체 장치가 HBM(high bandwidth memory)으로 구현되는 일 예를 나타내는 블록도이다.
도 14를 참조하면, HBM(1000)는 메모리 동작 및 뉴로모픽 연산의 제어를 위한 컨트롤 로직(1014)을 포함하는 로직 다이(또는, 버퍼 다이(1010))와, 메모리 셀 어레이를 포함하는 하나 이상의 코어 다이들(1020)을 포함할 수 있으며, 뉴로모픽 연산을 위한 시냅틱 코어(1021)는 코어 다이들(1020) 각각에 배치될 수 있다. HBM(1000)는 서로 독립된 인터페이스를 갖는 다수의 채널들을 포함함으로써 증가된 대역폭(Bandwidth)을 가질 수 있으며, 도 14에는 일 예로서 HBM(1000)가 4 개의 코어 다이들(1020)을 포함하고, 코어 다이들(1020) 각각의 두 개의 채널들을 포함하는 예가 도시된다. 그러나, HBM(1000)에 구비되는 코어 다이들(1020)의 개수 및 채널들(CH1~CH8)의 개수는 다양하게 변경될 수 있다.
로직 다이(1010)는 TSV 영역(1011), 물리(PHY) 영역(1012) 및 다이렉트 억세스 영역(1013)을 더 포함할 수 있다. 컨트롤 로직(1014)은 HBM(1000) 내의 전반적인 동작을 제어하며, 일 예로서 외부의 컨트롤러로부터의 커맨드에 응답하여 내부 제어 동작을 수행할 수 있다.
한편, TSV 영역(1011)은 코어 다이들(1020)과의 통신을 위한 TSV가 형성되는 영역에 해당한다. 또한, 물리(PHY) 영역(1012)은 외부의 컨트롤러와의 통신을 위해 다수의 입출력 회로를 포함할 수 있으며, 다이렉트 억세스 영역(1013)은 HBM(1000)에 대한 테스트 모드에서 HBM(1000)의 외면에 배치되는 도전 수단을 통해 외부의 테스터와 직접 통신할 수 있다. 테스터로부터 제공되는 각종 신호들은 다이렉트 억세스 영역(1013) 및 TSV 영역(1011)을 통해 코어 다이들(1020)로 제공될 수 있다. 또는, 변형 가능한 실시예로서, 테스터로부터 제공되는 각종 신호들은 다이렉트 억세스 영역(1013), 물리(PHY) 영역(1012) 및 TSV 영역(1011)을 통해 코어 다이들(1020)로 제공될 수도 있다.
본 발명의 예시적인 실시예에 따라, 코어 다이들(1020) 각각은 다수 개의 시냅틱 코어(1021)들을 포함하고, 어느 하나의 코어 다이의 시냅틱 코어로부터의 정보(또는, 연산 결과)는 다른 코어 다이의 시냅틱 코어로 제공될 수 있다. 또한, 코어 다이들(1020) 각각의 상부에는 전술한 실시예에 따른 라우터 및 인터커넥트가 배치되는 반도체 레이어가 형성될 수 있다.
제1 코어 다이(Core Die 1)와 제2 코어 다이(Core Die 2)를 예로 들면, 제1 코어 다이(Core Die 1)의 제1 시냅틱 코어로부터의 정보는 TSV 영역(1011)의 TSV 및 별도의 라우터/인터커텍트 레이어를 통해 제2 코어 다이(Core Die 2)로 제공될 수 있다. 일 예로서, 제1 시냅틱 코어로부터의 정보는 TSV 영역(1011)의 TSV를 통해 동일 코어 다이의 시냅틱 코어로 제공되거나, 다른 코어 다이들 중 어느 하나의 시냅틱 코어로 제공될 수 있을 것이다.
도 14에 도시된 실시예에 따르면, 뉴로모픽 연산을 수행함에 있어서 증가된 대역폭(Bandwidth)을 갖는 HBM(1000)이 이용되므로, 대용량의 연산에서 상기 채널들의 대역폭이 효율적으로 이용되고 데이터 레이턴시가 감소될 수 있다.
도 15는 본 발명의 예시적인 실시예에 따른 뉴로모픽 칩을 포함하는 모바일 장치의 일 구현 예를 나타내는 블록도이다.
모바일 장치(1100)은 데이터 처리 시스템에 해당하고, 어플리케이션 프로세서(Application Processor, 1110)와 뉴로모픽 칩(1020)을 포함할 수 있다. 어플리케이션 프로세서(1110)는 시스템 온 칩(System on Chip, SoC)으로 구현될 수 있다. 시스템 온 칩(SoC)은 소정의 표준 버스 규격을 갖는 프로토콜이 적용된 시스템 버스(미도시)를 포함할 수 있으며, 상기 시스템 버스에 연결되는 각종 IP(Intellectual Property)들을 포함할 수 있다. 시스템 버스의 표준 규격으로서, ARM(Advanced RISC Machine) 사의 AMBA(Advanced Microcontroller Bus Architecture) 프로토콜이 적용될 수 있다. AMBA 프로토콜의 버스 타입에는 AHB(Advanced High-Performance Bus), APB(Advanced Peripheral Bus), AXI(Advanced eXtensible Interface), AXI4, ACE(AXI Coherency Extensions) 등이 포함될 수 있다. 이외에도, 소닉사(SONICs Inc.)의 uNetwork 이나 IBM의 CoreConnect, OCP-IP의 오픈 코어 프로토콜(Open Core Protocol) 등 다른 타입의 프로토콜이 적용되어도 무방하다.
어플리케이션 프로세서(1110)는 중앙 처리 장치(1111)와 뉴로모픽 연산 또는 뉴럴 네트워크 연산에 관련된 하드웨어 가속기(1114)를 포함할 수 있다. 도 15에는 하나의 하드웨어 가속기(1114)가 예시되어 있으나, 어플리케이션 프로세서(1110)는 두 개 이상의 다양한 종류의 하드웨어 가속기들을 포함할 수도 있다. 또한, 어플리케이션 프로세서(1110)는 모바일 장치(1100)의 전반적인 동작을 제어하기 위한 명령어들을 저장하는 메모리(1112)를 더 포함할 수 있다. 또한, 어플리케이션 프로세서(1110)는 모뎀 통신 기능을 제어하는 구성으로서 모뎀 프로세서(1113)를 더 구비할 수도 있으며, 이 때 상기 어플리케이션 프로세서(1110)는 ModAP으로 지칭될 수도 있다.
뉴로모픽 칩(1120)은 전술한 실시예들에 따른 반도체 장치로 구현될 수 있다. 일 예로서, 뉴로모픽 칩(1120)은 다수의 반도체 레이어들의 적층 구조를 갖는 반도체 패키지 또는 반도체 칩일 수 있다. 일 예로서, 뉴로모픽 칩(1120)은 전술한 실시예들에 따라 시냅틱 코어들이 형성되는 하나 이상의 시냅틱 코어 레이어와, 상기 시냅틱 코어 레이어에 대응하여 배치되는 라우터/인터커넥트 레이어를 포함할 수 있다. 전술한 실시예에 따라, 시냅틱 코어들과 라우터가 동일한 반도체 레이어에 형성되고, 인터커넥트가 별도의 반도체 레이어에 형성되도록 뉴로모픽 칩(1120)이 구현될 수도 있을 것이다.
전술한 실시예들에 따라, 뉴로모픽 칩(1120)에 구비되는 다수의 반도체 레이어들은 TSV 등의 관통 전극들을 통해 통신할 수 있으며, 본 발명의 실시예에 따라 어느 하나의 반도체 레이어의 시냅틱 코어로부터의 정보는 TSV 및 라우터/인터커넥트 레이어를 통해 다른 반도체 레이어의 시냅틱 코어로 제공될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (21)

  1. 하나 이상의 시냅틱 코어들을 포함하고, 각각의 시냅틱 코어는 뉴로모픽(neuromorphic) 연산을 수행하기 위해 배치되는 뉴런 회로들을 포함하는 제1 반도체 레이어;
    상기 제1 반도체 레이어 상에 적층되고, 시냅틱 코어들 사이의 물리적인 전달 경로를 형성하는 인터커넥트를 포함하는 제2 반도체 레이어;
    상기 제2 반도체 레이어 상에 적층되고, 하나 이상의 시냅틱 코어들을 포함하는 제3 반도체 레이어; 및
    상기 제1 반도체 레이어 내지 상기 제3 반도체 레이어 사이의 정보 전달을 위한 하나 이상의 관통 전극을 구비하고,
    상기 제2 반도체 레이어에서의 라우팅 동작에 기초하여, 상기 제1 반도체 레이어 내의 제1 시냅틱 코어로부터의 정보가 상기 관통 전극 및 상기 제2 반도체 레이어의 인터커넥트를 통해 상기 제3 반도체 레이어 내의 제2 시냅틱 코어로 전달되거나, 상기 관통 전극 및 상기 제2 반도체 레이어의 인터커넥트를 통해 상기 제1 반도체 레이어 내의 제3 시냅틱 코어로 전달되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 관통 전극은 스루 실리콘 비아(through silicon via, TSV)인 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제2 반도체 레이어는 시냅틱 코어들 사이에서의 정보 전달 경로를 결정하기 위한 라우터를 더 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 반도체 레이어 및 상기 제3 반도체 레이어 각각은, 시냅틱 코어들 사이에서의 정보 전달 경로를 결정하기 위한 라우터를 더 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 시냅틱 코어는, 상기 뉴런 회로들 사이의 정보 전달 경로를 결정하는 로컬 라우터 및 상기 시냅틱 코어 내에서의 물리적인 정보 전달 경로를 형성하는 로컬 인터커넥트를 더 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 시냅틱 코어는, 시냅스 정보를 저장하고 이를 이용한 가중치 연산을 수행하는 멤리스터(memrister)들을 더 포함하는 것을 특징으로 하는 반도체 장치.
  7. 삭제
  8. 삭제
  9. 제1항에 있어서,
    상기 반도체 장치는 상기 제1 내지 제3 반도체 레이어들을 포함하는 N 개의 반도체 레이어들을 구비하고(단, N은 3보다 큰 정수),
    상기 N 개의 반도체 레이어들은, 상기 시냅틱 코어를 포함하는 반도체 레이어와 상기 인터커넥트를 포함하는 반도체 레이어가 교번하게 적층되도록 구현되는 것을 특징으로 하는 반도체 장치.
  10. 다수의 시냅틱 코어들을 포함하고, 각각의 시냅틱 코어는 다수의 뉴런 회로들과, 상기 뉴런 회로들에 연결되고 상기 뉴런 회로들로부터의 정보에 대한 가중치 연산에 관련된 시냅스 정보를 저장하는 메모리 어레이를 포함하는 시냅틱 코어 레이어;
    상기 다수의 시냅틱 코어들에 대응하여 배치되고, 상기 시냅틱 코어들 사이의 정보 전달 경로를 결정하는 글로벌 라우터들; 및
    상기 글로벌 라우터들 사이의 물리적 전달 경로를 형성하는 글로벌 인터커넥트 레이어를 구비하고,
    상기 시냅틱 코어 레이어와 상기 글로벌 인터커넥트 레이어는 적층 구조로 배치되고, 상기 시냅틱 코어 레이어의 시냅틱 코어로부터의 정보는 하나 이상의 관통 전극들을 통해 상기 글로벌 인터커넥트 레이어로 전달되며,
    상기 글로벌 라우터들의 라우팅 동작에 기초하여, 상기 시냅틱 코어 레이어 내의 제1 시냅틱 코어로부터의 정보가 상기 글로벌 인터커넥트 레이어를 통해 다른 시냅틱 코어 레이어 내의 제2 시냅틱 코어로 전달되거나, 상기 글로벌 인터커넥트 레이어를 통해 상기 시냅틱 코어 레이어 내의 제3 시냅틱 코어로 전달되는 것을 특징으로 하는 뉴로모픽 회로(neuromorphic circuit).
  11. 제10항에 있어서,
    상기 관통 전극은 스루 실리콘 비아(through silicon via, TSV)인 것을 특징으로 하는 뉴로모픽 회로.
  12. 제10항에 있어서,
    상기 글로벌 라우터들은 상기 시냅틱 코어 레이어에 상기 시냅틱 코어들과 함께 집적되는 것을 특징으로 하는 뉴로모픽 회로.
  13. 제10항에 있어서,
    상기 글로벌 라우터들은 상기 글로벌 인터커넥트 레이어에 상기 글로벌 인터커넥트와 함께 집적되는 것을 특징으로 하는 뉴로모픽 회로.
  14. 제13항에 있어서,
    상기 뉴로모픽 회로는 제1 내지 제N 반도체 레이어들을 포함하고(단, N은 2 보다 큰 정수), 상기 제1 반도체 레이어는 상기 시냅틱 코어 레이어이고, 상기 제2 반도체 레이어는 상기 글로벌 인터커넥트 레이어이며,
    상기 제1 내지 제N 반도체 레이어들은, 상기 시냅틱 코어 레이어와 상기 글로벌 인터커넥트 레이어가 교번하게 적층되도록 구현되는 것을 특징으로 하는 뉴로모픽 회로.
  15. 제10항에 있어서,
    상기 시냅틱 코어들 각각은, 상기 뉴런 회로들 사이의 정보 전달 경로를 결정하는 로컬 라우터 및 상기 시냅틱 코어 내에서의 물리적인 정보 전달 경로를 형성하는 로컬 인터커넥트를 포함하는 것을 특징으로 하는 뉴로모픽 회로.
  16. 제15항에 있어서,
    상기 시냅틱 코어 레이어는 적층 구조를 가지며 관통 전극들을 통해 서로 통신하는 제1 내지 제3 반도체 레이어를 포함하고,
    어느 하나의 시냅틱 코어의 다수의 뉴런 회로들 중 일부는 상기 제1 반도체 레이어에 형성되고, 상기 로컬 인터커넥트는 상기 제1 반도체 레이어의 상부에 적층되는 상기 제2 반도체 레이어에 형성되며, 상기 다수의 뉴런 회로들 중 다른 일부는 상기 제3 반도체 레이어에 형성되는 것을 특징으로 하는 뉴로모픽 회로.
  17. 제16항에 있어서,
    상기 로컬 라우터는, 상기 로컬 인터커넥트와 함께 상기 제2 반도체 레이어에 형성되는 것을 특징으로 하는 뉴로모픽 회로.
  18. 제16항에 있어서,
    상기 로컬 라우터는, 상기 뉴런 회로들과 함께 상기 제1 반도체 레이어 및 상기 제3 반도체 레이어에 형성되는 것을 특징으로 하는 뉴로모픽 회로.
  19. 반도체 장치의 동작방법에 있어서,
    상기 반도체 장치는 스루 실리콘 비아(through silicon via, TSV)를 통해 서로 통신하는 다수의 반도체 레이어들을 구비하고,
    제1 반도체 레이어에 형성되는 다수의 뉴런 회로들을 포함하는 제1 시냅틱 코어로부터의 제1 정보를 상기 제1 시냅틱 코어에 대응되게 배치되는 제1 라우터로 전달하는 단계;
    상기 제1 반도체 레이어에 적층된 상기 제2 반도체 레이어에 형성되는 인터커넥트를 통해 상기 제1 정보를 제2 라우터로 전달하는 단계; 및
    상기 제2 반도체 레이어의 상부에 적층된 제3 반도체 레이어에 형성되고, 상기 제2 라우터에 대응되게 배치되는 제2 시냅틱 코어로 상기 제1 정보를 전달하는 단계를 구비하고,
    다수의 시냅틱 코어들과 관련하여, 하나의 시냅틱 코어가 하나의 라우터에 대응되도록 다수의 라우터들이 배치되고, 상기 다수의 라우터들 각각은 상기 다수의 시냅틱 코어들 사이의 정보 전달 경로를 판단하는 것을 특징으로 하는 반도체 장치의 동작방법.
  20. 제19항에 있어서,
    상기 제1 시냅틱 코어로부터의 제2 정보를 상기 제2 반도체 레이어의 인터커넥트를 통해 제3 라우터로 전달하는 단계; 및
    상기 제1 반도체 레이어에 형성되고 상기 제3 라우터에 대응되게 배치되는 제3 시냅틱 코어로 상기 제2 정보를 전달하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 동작방법.
  21. 하나 이상의 시냅틱 코어들을 포함하고, 각각의 시냅틱 코어는 뉴로모픽(neuromorphic) 연산을 수행하기 위해 배치되는 뉴런 회로들을 포함하는 제1 반도체 레이어;
    상기 제1 반도체 레이어 상에 적층되고, 시냅틱 코어들 사이의 물리적인 전달 경로를 형성하는 인터커넥트를 포함하는 제2 반도체 레이어;
    상기 제2 반도체 레이어 상에 적층되고, 하나 이상의 시냅틱 코어들을 포함하는 제3 반도체 레이어; 및
    상기 제1 반도체 레이어 내지 상기 제3 반도체 레이어 사이의 정보 전달을 위한 하나 이상의 관통 전극을 구비하고,
    상기 제1 반도체 레이어 내의 제1 시냅틱 코어로부터의 정보가 상기 관통 전극 및 상기 제2 반도체 레이어의 인터커넥트를 통해 상기 제3 반도체 레이어 내의 제2 시냅틱 코어로 전달되고,
    상기 뉴로모픽 연산은 다수의 계층 구조를 갖는 노드들의 연산을 포함하고, 상기 노드들 중 제1 계층에 속하는 일부의 제1 노드들의 연산 결과는 상기 제1 계층과 다른 제2 계층에 속하는 다른 일부의 제2 노드들로 제공되며,
    상기 제1 노드들은 상기 제1 반도체 레이어의 제1 시냅틱 코어에 포함되고, 상기 제2 노드들은 상기 제3 반도체 레이어의 제2 시냅틱 코어에 포함되는 것을 특징으로 하는 반도체 장치.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11604971B2 (en) * 2018-05-16 2023-03-14 Samsung Electronics Co., Ltd. Neuromorphic apparatus having 3D stacked synaptic structure and memory device having the same
KR102607860B1 (ko) * 2018-05-16 2023-11-29 삼성전자주식회사 3차원 적층 시냅스 구조를 갖는 뉴로모픽 장치 및 이를 포함하는 메모리 장치
KR20210131392A (ko) 2019-02-22 2021-11-02 마이크론 테크놀로지, 인크. 메모리 디바이스 인터페이스 및 방법
WO2021133826A1 (en) * 2019-12-27 2021-07-01 Micron Technology, Inc. Neuromorphic memory device and method
US11635910B2 (en) 2019-12-30 2023-04-25 Micron Technology, Inc. Memory device interface and method
WO2021138408A1 (en) 2019-12-31 2021-07-08 Micron Technology, Inc. Memory module mutiple port buffer techniques
KR20220166279A (ko) 2020-04-09 2022-12-16 재팬 사이언스 앤드 테크놀로지 에이전시 3차원 어레이 장치
US11874897B2 (en) 2020-04-09 2024-01-16 Micron Technology, Inc. Integrated circuit device with deep learning accelerator and random access memory
US11461651B2 (en) * 2020-04-09 2022-10-04 Micron Technology, Inc. System on a chip with deep learning accelerator and random access memory
US11355175B2 (en) 2020-04-09 2022-06-07 Micron Technology, Inc. Deep learning accelerator and random access memory with a camera interface
US11887647B2 (en) 2020-04-09 2024-01-30 Micron Technology, Inc. Deep learning accelerator and random access memory with separate memory access connections
US11397885B2 (en) 2020-04-29 2022-07-26 Sandisk Technologies Llc Vertical mapping and computing for deep neural networks in non-volatile memory
WO2022172609A1 (ja) * 2021-02-10 2022-08-18 パナソニックＩｐマネジメント株式会社 Ａｉモジュール
KR102507461B1 (ko) * 2021-02-16 2023-03-07 고려대학교 산학협력단 레이어-단위 양자화 신경망을 위한 인-메모리 가속기 및 이의 동작 방법
KR102554519B1 (ko) 2021-06-24 2023-07-12 한양대학교 산학협력단 3차원 뉴로모픽 시스템 및 그 동작 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170154257A1 (en) * 2015-11-30 2017-06-01 International Business Machines Corporation Three-dimensional integration of neurosynaptic chips

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112008003510T5 (de) * 2007-12-05 2010-11-04 Hewlett-Packard Development Company, L.P., Houston Im Mikro- und/oder Nanobereich liegende Neuromorphe integrierte Hybridschaltung
US8510244B2 (en) 2009-03-20 2013-08-13 ISC8 Inc. Apparatus comprising artificial neuronal assembly
FR2968808A1 (fr) 2010-12-08 2012-06-15 Commissariat Energie Atomique Circuit électronique a architecture neuromorphique
FR2978271B1 (fr) 2011-07-21 2014-03-14 Commissariat Energie Atomique Dispositif et procede de traitement de donnees
KR101589843B1 (ko) 2011-09-30 2016-01-28 인텔 코포레이션 3d 집적 회로 적층을 위한 층간 통신들
WO2013081634A1 (en) 2011-12-02 2013-06-06 Intel Corporation Stacked memory with interface providing offset interconnects
US8996430B2 (en) 2012-01-27 2015-03-31 International Business Machines Corporation Hierarchical scalable neuromorphic synaptronic system for synaptic and structural plasticity
US8977578B1 (en) 2012-06-27 2015-03-10 Hrl Laboratories, Llc Synaptic time multiplexing neuromorphic network that forms subsets of connections during different time slots
US9501739B2 (en) 2013-10-31 2016-11-22 Kabushiki Kaisha Toshiba Neuron learning type integrated circuit device using a plurality of synapses, a soma, transistors, a zener diode, and condensers
US10482372B2 (en) 2015-12-23 2019-11-19 Intel Corporation Interconnection scheme for reconfigurable neuromorphic hardware
US10199472B2 (en) * 2015-12-30 2019-02-05 SK Hynix Inc. Neuromorphic device including gating lines with different widths
CN105789139B (zh) 2016-03-31 2018-08-28 上海新储集成电路有限公司 一种神经网络芯片的制备方法
US10423877B2 (en) * 2016-08-15 2019-09-24 International Business Machines Corporation High memory bandwidth neuromorphic computing system

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170154257A1 (en) * 2015-11-30 2017-06-01 International Business Machines Corporation Three-dimensional integration of neurosynaptic chips

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Publication number Publication date
SG10201900011WA (en) 2019-11-28
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