KR20220166279A - 3차원 어레이 장치 - Google Patents

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circuit
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마사하루 코바야시
토시로 히라모토
지수안 우
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재팬 사이언스 앤드 테크놀로지 에이전시
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Abstract

3차원 어레이 장치는, 높이 방향으로 복수의 층을 갖는 3차원 어레이 장치로서, 제 1 층에 위치하는 제 1의 2차원 어레이 회로, 및 상기 제 1 층에 인접하는 제 2 층에 위치하고 상기 제 1의 2차원 어레이 회로와, 평면에서 볼 때, 중첩하는 제 2의 2차원 어레이 회로를 구비하되, 상기 제 1의 2차원 어레이 회로 및 상기 제 2의 2차원 어레이 회로는, 각각, 제 1 배선군, 상기 제 1 배선군에 신호를 입력하는 입력부, 상기 제 1 배선군과 교차하는 제 2 배선군, 및 상기 제 2 배선군으로부터 신호를 출력하는 출력부를 갖고, 상기 제 1의 2차원 어레이 회로에서의 상기 출력부는 상기 제 2의 2차원 어레이 회로에서의 입력부와, 평면에서 볼 때, 중첩함과 동시에 신호를 전달할 수 있게 접속된다.

Description

3차원 어레이 장치
본 발명의 일 실시형태는 3차원 어레이 장치에 관한 것이다. 특히, 메모리셀 어레이 회로를 적층한 3차원 어레이 장치에 관한 것이다.
최근, 컴퓨터 성능의 비약적 향상 및 딥 러닝의 발전을 배경으로 하여, 뉴럴 네트워크를 다층화한 딥 뉴럴 네트워크의 연구가 진행되고 있다. 도 30은 일반적인 뉴럴 네트워크의 구성을 나타내는 도면이다. 도 30에서, 뉴런은 N개의 입력 Xi(x라고 총칭함)와 가중값 Wi(w라고 총칭함)의 적화(積和) 연산 Σ(Xi＊Wi)에 대한 활성화 함수 f(k)(k = 1, 2, …, f라고 총칭함)의 비선형 연산을 행한다. 딥 뉴럴 네트워크에서는 입력층(Input Layer)의 뉴런에 의해 입력 x가 적화 연산되어 중간 출력 1로 변환된다. 중간 출력 1은 은폐층(Hidden Layer 1)의 뉴런에 의해 적화 연산되어 중간 출력 2로 변환된다. 마찬가지의 반복 후에, 출력층(Output Layer)의 뉴런에 의해 최종 출력 y로 변환된다.
상기한 바와 같이, 딥 뉴럴 네트워크에서, 다량의 적화 연산을 행하여 오차를 평가하고, 가중값을 갱신하는 공정을 반복함으로써 학습한다. 이때문에, 종래의 노이만형 아키텍처의 반도체 칩을 사용하면, 메모리와 CPU 또는 GPU 사이의 통신에 의한 소비 전력이 크다고 하는 문제가 있다. 따라서, 뉴로모픽 컴퓨팅 또는 인메모리 컴퓨팅이라 불리는 비노이만형 아키텍처를 채용한 비휘발성 메모리 칩이 주목받고 있다. 워드선과 비트선의 교점에 비휘발성 메모리 소자를 배치한 크로스바 구성의 2차원 어레이 회로에서는, 각 비휘발성 메모리에 저장되어 있는 데이터에 대하여 비트선 방향의 적화 연산 결과를 출력으로서 판독할 수 있다. 이와 같은 인메모리 컴퓨팅 방법은 1980년대부터 뉴럴 네트워크의 아날로그 회로 실장에서 채용되고 있었다(비특허 문헌 1). 예를 들어, ReRAM(Resistive Random Access Memory)을 기반으로 하는 비휘발성 메모리 칩을 이용한 뉴럴 네트워크는 디바이스 레벨에서 시스템 레벨에 이르기까지 광범위하게 연구되고 있다. ReRAM은 소자에 흐르는 전하량을 저장하여 저항값이 변화하는 멤리스터(memristor)라 불리는 소자의 기능을 갖기 때문에, 뉴럴 네트워크의 가중값 Wi를 0 또는 1의 이진수가 아닌 아날로그 값으로 제어하는 것도 가능하다.
딥 뉴럴 네트워크는, AI(Articial Intelligence) 애플리케이션을 지원하는 핵심 기술로서, 다양한 디바이스에 통합되는 것이 상정되어 있다. 따라서, 디지털 하드웨어에의 실장이 용이한 바이너리 뉴럴 네트워크가 제안되어 있다. 비휘발성 메모리로는 ReRAM, MRAM 또는 PCRAM 등을 사용할 수 있다. 특히, ReRAM을 기반으로 하는 바이너리 뉴럴 네트워크는 전술한 아날로그 값의 가중값을 사용할 수 있는 것 외에도 안정성이 양호하고, 노이즈 마진이 넓으며, 테스트가 용이하다는 등의 장점이 있다. 바이너리 뉴럴 네트워크에서의 가중합 계산(weighted sum calculation)을 위한 XNOR 연산은 ReRAM 셀을 이용한 인메모리 컴퓨팅으로 간단하게 실현될 수 있다.
바이너리 뉴럴 네트워크는 가중값과 활성화값을 2값화하고 있기 때문에 표현 능력이 낮다고 하는 단점이 있다. 그 때문에, 바이너리 뉴럴 네트워크는 네트워크 크기를 크게 함으로써 연산 정밀도를 높이는 것이 일반적이다. 그러나, 대규모 병렬 입출력을 행하는 경우, 2차원의 바이너리 뉴럴 네트워크에서는 풋프린트의 증가를 초래한다고 하는 문제가 있다. 그 때문에, 현재는 2차원 뉴럴 네트워크를 적층한 3차원 뉴럴 네트워크의 연구도 행해지고 있다. 예를 들어, 시냅틱 코어층과 상호 접속층을 교대로 적층하여, 층간을 실리콘 관통 전극(TSV)으로 접속한 3D 적층 구조의 소자가 제안되어 있다(특허 문헌 1). 이와 같이, 뉴럴 네트워크를 3D 적층 구조의 소자로 실현함으로써, 면적 효율이 향상됨과 동시에, 인메모리 컴퓨팅을 가능하게 함으로써 저소비 전력화가 가능해진다.
특허 문헌 1: 미국 특허 출원 공개 제2019-0318230호 명세서
비특허 문헌 1: 모리에 다카시, 「뉴로모픽 시스템과 물리 디바이스」, 응용 물리, 사단법인 응용 물리 학회, 2019년, 제88권, 제7호, p.481－485
종래 기술의 3차원 뉴럴 네트워크는, 2차원 뉴럴 네트워크를 구성하는 층간을 접속하기 위해, 상호 접속층을 통한 TSV나 와이어본딩 등의 수법을 이용하여 전기적으로 연결할 필요가 있고, 수직 방향의 집적화가 곤란하였다. 또한, 인메모리 컴퓨팅용의 비휘발성 메모리 칩을 3차원 방향으로 적층하는 경우, 하층의 뉴럴 네트워크의 출력 단자와 상층의 뉴럴 네트워크의 입력 단자를 접속하는 상호 접속층이나 와이어본딩의 배선이 길어지면, 그만큼 신호 지연이나 소비 전력의 증가를 초래하는 결과로 되어 있었다.
본 발명의 과제 중 하나는 저레이턴시이고 에너지 손실이 낮은 뉴럴 네트워크를 실현하는 3차원 어레이 장치를 제공하는 것에 있다.
본 발명의 일 실시형태에서의 3차원 어레이 장치는, 높이 방향으로 복수의 층을 구비하는 3차원 어레이 장치로서, 제 1 층에 위치하는 제 1의 2차원 어레이 회로, 및 상기 제 1 층에 인접하는 제 2 층에 위치하고, 상기 제 1의 2차원 어레이 회로와, 평면에서 볼 때, 중첩하는 제 2의 2차원 어레이 회로를 구비하되, 상기 제 1의 2차원 어레이 회로 및 상기 제 2의 2차원 어레이 회로는, 각각, 제 1 배선군, 상기 제 1 배선군에 신호를 입력하는 입력부, 상기 제 1 배선군과 교차하는 제 2 배선군, 및 상기 제 2 배선군으로부터 신호를 출력하는 출력부를 포함하고, 상기 제 1의 2차원 어레이 회로에서의 상기 출력부는 상기 제 2의 2차원 어레이 회로에서의 입력부와, 평면에서 볼 때, 중첩함과 동시에 신호를 전달할 수 있게 접속된다.
본 발명의 일 실시형태에 따른 3차원 어레이 장치는, 높이 방향으로 복수의 층을 구비하는 3차원 어레이 장치로서, 제 1 층에 위치하는 제 1의 2차원 어레이 회로, 및 상기 제 1 층에 인접하는 제 2 층에 위치하고, 상기 제 1의 2차원 어레이 회로와, 평면에서 볼 때, 중첩하는 제 2의 2차원 어레이 회로를 구비하되, 상기 제 1의 2차원 어레이 회로 및 상기 제 2의 2차원 어레이 회로는, 각각, 제 1 배선군, 상기 제 1 배선군에 신호를 입력하는 입력부, 상기 제 1 배선군과 교차하는 제 2 배선군 및 상기 제 2 배선군으로부터 신호를 출력하는 출력부를 포함하고, 상기 제 1의 2차원 어레이 회로에서의 상기 출력부는 상기 제 2의 2차원 어레이 회로에서의 상기 출력부보다 상기 제 2의 2차원 어레이 회로에서의 상기 입력부에 더 가깝게 위치함과 동시에, 상기 제 2의 2차원 어레이 회로에서의 상기 입력부와 신호를 전달할 수 있게 접속되고, 상기 제 1의 2차원 어레이 회로에서의 상기 제 2 배선군이 연장되는 방향은 상기 제 2의 2차원 어레이 회로에서의 상기 제 1 배선군이 연장되는 방향과 대략 평행하다.
상기 제 1의 2차원 어레이 회로에서의 상기 입력부는 상기 제 2의 2차원 어레이 회로에서의 상기 출력부와, 평면에서 볼 때, 중첩되지 않아도 좋다.
상기 제 1의 2차원 어레이 회로에서의 상기 출력부는 상기 제 2의 2차원 어레이 회로에서의 상기 입력부와 비아를 통해 전기적으로 접속되어도 좋다.
상기 제 1의 2차원 어레이 회로 및 상기 제 2의 2차원 어레이 회로는 메모리셀 어레이 회로이더라도 좋다. 이 경우, 상기 제 1 배선군은 워드선으로 구성되는 배선군이더라도 좋다. 상기 제 2 배선군은 비트선으로 구성되는 배선군이더라도 좋다.
상기 메모리셀 어레이 회로는, 각 메모리셀에, 적어도 하나의 저항 변화형 메모리 및 적어도 하나의 선택 트랜지스터를 포함하여도 좋다. 이때, 상기 저항 변화형 메모리는 산화하프늄을 포함하는 유전체층을 구비하고 있어도 좋다. 상기 선택 트랜지스터는 IGZO를 포함하는 산화물 반도체로 구성되는 채널을 갖고 있어도 좋다.
[도 1] 본 발명의 제 1 실시형태의 3차원 어레이 장치의 구성을 나타내는 도면이다.
[도 2] 제 1 실시형태의 2차원 어레이 회로의 구성을 나타내는 도면이다.
[도 3] 2차원 어레이 회로에서의 입력부 및 출력부의 위치 변화를 나타내는 모식도이다.
[도 4] 제 1 실시형태의 3차원 어레이 장치에서의 메모리셀의 구성을 나타내는 단면도이다.
[도 5] 제 1 실시형태의 3차원 어레이 장치의 구성을 나타내는 확대 단면도이다.
[도 6] 도 3(a)에 나타낸 2차원 어레이 회로의 메모리셀에서의 레이아웃을 나타내는 도면 대용 사진이다.
[도 7] 도 6에 나타낸 메모리셀에서의 레이아웃을 모식적으로 나타내는 평면도이다.
[도 8] 도 6에 나타낸 FET1의 채널 근방의 단면 구조를 나타내는 도면 대용 사진이다.
[도 9] 도 6에 나타내는 ReRAM1의 단면 구조를 나타내는 도면 대용 사진이다.
[도 10] 도 3(b)에 나타낸 2차원 어레이 회로의 메모리셀에서의 레이아웃을 나타내는 도면 대용 사진이다.
[도 11] 도 3(c)에 나타낸 2차원 어레이 회로의 메모리셀에서의 레이아웃을 나타내는 도면 대용 사진이다.
[도 12] 제 1 실시형태의 3차원 어레이 장치에서의 선택 트랜지스터의 Id-Vg 특성을 나타내는 도면이다.
[도 13] 제 1 실시형태의 3차원 어레이 장치에서의 선택 트랜지스터의 Id-Vd 특성을 나타내는 도면이다.
[도 14] 선택 트랜지스터와 ReRAM으로 구성된 메모리셀인 「1T1R」 셀의 I-V 특성과 ReRAM만으로 구성된 메모리셀인 「1R」 셀의 I-V 특성을 비교한 도면이다.
[도 15] 도 14에 나타내는 I-V 특성으로부터 측정한 「1T1R」 셀 및 「1R」 셀의 세트/리셋 전압의 누적 확률을 나타내는 도면이다.
[도 16] 도 14에 나타낸 I-V 특성으로부터 「1T1R」 셀의 I-V 특성을 추출한 도면이다.
[도 17] 도 16에 나타내는 I-V 특성으로부터 측정한 「1T1R」 셀의 저저항 상태 및 고저항 상태에서의 저항값의 누적 확률을 나타내는 도면이다.
[도 18] 2차원 어레이 회로에서의 「1T1R」 셀의 I-V 특성을 나타내는 도면이다.
[도 19] 도 18에 나타내는 2차원 어레이 회로의 I-V 특성으로부터 측정한 저저항 상태 및 고저항 상태에서의 저항값의 누적 확률을 나타내는 도면이다.
[도 20] 실온에서의 2차원 어레이 회로의 각 ReRAM에서의 재기록 내구 특성을 나타내는 도면이다.
[도 21] 실온에서의 2차원 어레이 회로의 각 ReRAM에서의 유지 특성을 나타내는 도면이다.
[도 22] 2개의 「1T1R」 셀을 이용한 XNOR 회로의 구성을 나타내는 회로도이다.
[도 23] 제 1 실시형태의 메모리셀에서 시제품화된 메모리셀 어레이의 구성을 나타내는 사진이다.
[도 24] 시제품화된 XNOR 회로의 측정에 사용된 외부 주변 회로의 구성을 나타내는 사진이다.
[도 25] 시제품화된 XNOR 회로의 측정 결과를 나타내는 도면이다.
[도 26] 제 1 실시형태의 변형예에서의 3차원 어레이 장치의 구성을 나타내는 확대 단면도이다.
[도 27] 디지털 방식으로 연산 처리를 실행하는 메모리셀 어레이 회로의 구성을 나타내는 회로도이다.
[도 28] 아날로그 방식으로 연산 처리를 실행하는 메모리셀 어레이 회로의 구성을 나타내는 회로도이다.
[도 29] 본 발명의 제 3 실시형태의 3차원 어레이 장치의 구성을 나타내는 도면이다.
[도 30] 일반적인 뉴럴 네트워크의 구성을 나타내는 도면이다.
이하, 본 발명의 실시형태에 대하여, 도면 등을 참조하여 설명한다. 단, 본 발명은 그 요지를 벗어나지 않는 범위에서 다양한 양태로 실시할 수 있으며, 이하에 예시하는 실시형태의 기재 내용으로 한정하여 해석되는 것은 아니다. 도면은, 설명을 보다 명확하게 하기 위해, 실제의 양태에 비해, 각 부분의 폭, 두께, 형상 등에 대하여 모식적으로 나타내는 경우가 있지만, 어디까지나 일례이며, 본 발명의 해석을 한정하는 것은 아니다. 본 명세서 및 각 도면에서, 기출의 도면에 대해 설명한 것과 마찬가지의 기능을 구비한 요소에는, 동일한 부호를 부여하여, 중복하는 설명을 생략할 수 있다.
본 명세서에서, 어느 하나의 박막에 대하여 에칭 등의 가공 처리를 행함으로써 형성된 복수의 요소(element)는 각각 상이한 기능 또는 역할을 갖는 경우가 있다. 이들 복수의 요소는 동일한 층 구조 및 동일한 재료의 박막으로 구성된다. 본 명세서 및 특허 청구 범위에서는, 동일한 층 구조 및 동일한 재료의 박막으로 형성되는 복수의 요소를 「동일층의 요소」라고 칭한다.
본 명세서에서, 「2개의 2차원 어레이 회로가, 평면에서 볼 때, 중첩한다」란, 해당 2차원 어레이 회로에서, 제 1 배선군의 양단의 배선과 제 2 배선군의 양단의 배선에 의해 구성되는 사변형이, 평면에서 볼 때, 중첩되어 있는 것을 의미한다. 중첩 면적은 어느 한쪽의 사변형의 면적을 기준으로 하여 50% 이상이 바람직하고, 75% 이상이 보다 바람직하며, 95% 이상이 가장 바람직하다.
본 명세서에서, 「입력부와 출력부가, 평면에서 볼 때, 중첩한다」란, 해당 입력부에 포함되는 모든 입력 단자를 포함하는 최소 면적의 사변형과 해당 출력부에 포함되는 모든 출력 단자를 포함하는 최소 면적의 사변형이, 평면에서 볼 때, 중첩되어 있는 것을 의미한다. 중첩 면적은 어느 한쪽의 사변형의 면적을 기준으로 하여 50% 이상이 바람직하고, 75% 이상이 보다 바람직하며, 95% 이상이 가장 바람직하다. 입력 단자와 출력 단자가 수직으로 접속되는 경우, 예를 들면, 실리콘 관통 전극에 의한 비아 접속의 경우에는, 100%가, 평면에서 볼 때, 중첩하는 것으로 된다.
본 명세서에서, 도면에 나타낸 요소를 설명할 때에는, 그 요소에 붙인 부호를 이용하여 설명한다. 이때, 마찬가지의 기능을 구비한 복수의 요소에 대해서는, 동일한 부호에 알파벳 등의 기호(예컨대, 「a」, 「b」등)를 붙여 구별하는 경우가 있다. 그러나, 각 요소를 구별하여 설명할 필요가 없는 경우에는, 그 요소를 나타내는 부호만을 이용하여 설명하는 경우가 있다.
이하에 설명하는 각 실시형태에서, 측정 또는 시뮬레이션의 온도 조건은 모두 실온이다.
(제 1 실시형태)
[3차원 어레이 장치의 구조]
도 1은 본 발명의 제 1 실시형태의 3차원 어레이 장치(10)의 구성을 나타내는 도면이다. 도 1에 나타내는 바와 같이, 3차원 어레이 장치(10)는 하층으로부터 순서대로 제어 회로(100) 및 2차원 어레이 회로(200a~200e)를 포함한다. 제어 회로(100)는 2차원 어레이 회로(200a~200e)의 각 동작(예컨대, 신호의 입출력)을 제어한다. 도 1에서는, 5층의 2차원 어레이 회로를 수직 방향으로 중첩한 예를 나타냈지만, 이 예로 한정되는 것은 아니고, 2층 이상의 층 구조로 할 수도 있다. 여기서, 「수직 방향」이란, 2차원 어레이 회로를 구성하는 평면에 수직인 방향을 지칭한다. 3차원 어레이 장치(10)는 복수의 2차원 어레이 회로(200a~200e)를 순차 적층한 구조체이기 때문에, 「수직 방향」은 「높이 방향」또는 「상하 방향」이라고도 말할 수 있다. 이하의 설명에서, 각각의 2차원 어레이 회로(200a~200e)를 구별할 필요가 없는 경우에는 2차원 어레이 회로(200)라고 총칭한다.
각각의 2차원 어레이 회로(200)는 ReRAM(Resistive Random Access Memory)을 기반으로 한 메모리셀 어레이 회로이다. 구체적으로는, 2차원 어레이 회로(200)는 어레이 형상으로 배치된 복수의 메모리셀을 가지며, 각 메모리셀에 ReRAM을 포함한다. 다만, 메모리셀에 배치되는 메모리는 ReRAM으로 한정되지 않고, MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory), PCRAM(Phase Change Random Access Memory) 등과 같은 다른 비휘발성 메모리이더라도 좋다. 또한, 2차원 어레이 회로(200)는 메모리셀 어레이 회로로 한정되지 않고, CMOS 센서 어레이 회로 등과 같은 다른 어레이형 회로이더라도 좋다.
본 실시형태에서는, 3차원 어레이 장치(10)를 이용하여 인메모리 컴퓨팅을 실현한다. 구체적으로는, 각각의 2차원 어레이 회로(200)에 의해 바이너리 뉴럴 네트워크(양자화된 뉴럴 네트워크)를 구성하고, 복수의 바이너리 뉴럴 네트워크를 적층하여 딥 뉴럴 네트워크를 구성한다. 예를 들면, 3차원 어레이 장치(10)는 2차원 어레이 회로(200a), 2차원 어레이 회로(200b~200d) 및 2차원 어레이 회로(200e)를, 각각, 입력층(Input Layer), 은폐층(Hidden Layer) 및 출력층(Output Layer)으로 한 딥 뉴럴 네트워크를 구성하여도 좋다.
도 1에 나타내는 바와 같이, 각각의 2차원 어레이 회로(200)는 제 1 배선군(210), 제 1 배선군(210)에 신호를 입력하는 입력부(215), 제 1 배선군(210)과 교차하는 제 2 배선군(220), 및 제 2 배선군(220)으로부터 신호를 출력하는 출력부(225)를 구비한다. 본 실시형태에서, 제 1 배선군(210)은 복수의 워드선으로 구성된다. 제 2 배선군(220)은 복수의 비트선으로 구성된다. 메모리셀은 워드선과 비트선이 교차하는 교점에 마련된다. 즉, 도시는 생략하지만, 제 1 배선군(210)과 제 2 배선군(220)이 교차하는 교차부에는, 메모리셀로서, 적어도 하나의 저항 변화형 메모리(ReRAM)와 적어도 하나의 선택 트랜지스터가 배치된다. 제 1 배선군(210)은 서로 평행한 배선으로 이루어지는 배선군인 것이 바람직하다. 제 2 배선군(220)은 서로 평행한 배선으로 이루어지는 배선군인 것이 바람직하고, 제 1 배선군(210)과는 서로 직교하는 배선군인 것이 바람직하다.
입력부(215)는 외부 회로(다른 2차원 어레이 회로(200)를 포함함)로부터 전달된 정보를 2차원 어레이 회로(200)에 입력하는 부분이다. 구체적으로는, 입력부(215)로부터 입력된 정보는 제 1 배선군(210)을 구성하는 각 워드선을 구동한다. 본 실시형태에서, 입력부(215)는 각 워드선에 전기적으로 접속된 입력 단자의 집합체이다. 출력부(225)는 2차원 어레이 회로(200)로부터 외부 회로(다른 2차원 어레이 회로(200)를 포함함)로 정보를 출력하는 부분이다. 구체적으로는, 제 2 배선군(220)을 통해 전달된 정보가 출력부(225)를 경유하여 출력된다. 본 실시형태에서, 출력부(225)는 각 비트선에 전기적으로 접속된 출력 단자의 집합체이다.
도 2는 제 1 실시형태의 2차원 어레이 회로(200)의 구성을 나타내는 도면이다. 도 2에 나타내는 바와 같이, 복수의 워드선(WL)과 복수의 비트선(BL)의 교차부에는 메모리셀(230)이 배치된다. 본 실시형태에서, 각 메모리셀(230)은 선택 트랜지스터(232)와 저항 변화형 메모리(234)로 구성된다. 저항 변화형 메모리(234)는 비트선(BL)과 선택 트랜지스터(232) 사이에 마련된다. 선택 트랜지스터(232)는 저항 변화형 메모리(234)와 소스선(SL) 사이에 마련된다. 워드선(WL)은 선택 트랜지스터(232)의 게이트에 접속된다. 다만, 메모리셀(230)의 구성은 이 예로 한정되는 것은 아니다. 예를 들면, 저항 변화형 메모리(234)는 선택 트랜지스터(232)와 소스선(SL) 사이에 배치되어도 좋다.
도 2에서는 도시를 생략하지만, 2차원 어레이 회로(200)는 각 메모리셀(230)에 저장된 정보를 판독하거나, 각 메모리셀(230)에 정보를 기입하기 위한 주변 회로를 구비하고 있다. 주변 회로는 워드선(WL)을 구동하기 위한 주변 회로와 비트선(BL)을 구동하기 위한 주변 회로를 포함하여도 좋다. 즉, 도 1에 나타내는 입력부(215)는 워드선(WL)을 구동하기 위한 주변 회로를 포함하여도 좋다. 또한, 출력부(225)는 비트선(BL)을 구동하기 위한 주변 회로를 포함하여도 좋다. 이들의 주변 회로는 래치 회로, 버퍼 회로, 기입 회로, 프리차지 회로 및 증폭 회로로부터 선택된 적어도 하나의 회로를 포함하여도 좋다. 해당 주변 회로는, 예를 들면, n형 IGZO만으로 이루어지는 회로나, n형 IGZO와 p형 SnO로 이루어지는 CMOS 회로로 형성할 수 있다. 또한, 주변 회로는 제어 회로(100) 상에 Si-CMOS로 형성하여도 좋다.
저항 변화형 메모리(234)는 전계 유도 거대 저항 변화를 나타내는 CER층(이하, 「저항 변화층」이라고도 함)의 저항값을 변화시킴으로써, 1비트의 정보를 저장할 수 있다. 예를 들어, 저항값이 상대적으로 낮은 저저항 상태(Low Resistance State: LRS)일 때의 정보를 「0」으로 하고, 저항값이 상대적으로 높은 고저항 상태(High Resistance State: HRS)일 때의 정보를 「1」로 한다. 다만, 저항값과 「0」 또는 「1」의 정보의 대응 관계는 반대이더라도 좋다.
각 메모리셀(230)은 선택 트랜지스터(232)의 온/오프 제어에 의해 개별적으로 선택된다. 선택된 메모리셀(230)은, 비트선(BL) 및 소스선(SL)에 인가된 전압에 따라, 정보의 기입 동작 또는 판독 동작을 수행한다. 본 실시형태에서는, 2차원 어레이 회로(200)의 입력부(215)에 입력된 신호에 기초하여 워드선(WL)이 구동되고, 비트선(BL)을 통해 메모리셀(230)로부터 판독된 신호에 기초하여 출력부(225)로부터 출력되는 신호가 결정된다.
도 1로 설명을 되돌린다. 2차원 어레이 회로(200a)는 입력부(215a)에 접속된 제 1 배선군(210a) 및 출력부(225a)에 접속된 제 2 배선군(220a)을 구비한다. 2차원 어레이 회로(200b)는 입력부(215b)에 접속된 제 1 배선군(210b) 및 출력부(225b)에 접속된 제 2 배선군(220b)을 구비한다. 2차원 어레이 회로(200c)는 입력부(215c)에 접속된 제 1 배선군(210c) 및 출력부(225c)에 접속된 제 2 배선군(220c)을 구비한다. 2차원 어레이 회로(200d)는 입력부(215d)에 접속된 제 1 배선군(210d) 및 출력부(225d)에 접속된 제 2 배선군(220d)을 구비한다. 2차원 어레이 회로(200e)는 입력부(215e)에 접속된 제 1 배선군(210e) 및 출력부(225e)에 접속된 제 2 배선군(220e)을 구비한다.
본 실시형태의 3차원 어레이 장치(10)는 하층으로부터 상층을 향하여 90도씩 회전하면서 2차원 어레이 회로(200a~200e)를 중첩시킨 구조를 포함한다. 구체적으로는, 3차원 어레이 장치(10)는, 평면에서 볼 때, 좌회전 방향으로 90도씩 입력부(215) 및 출력부(225)의 위치가 변화한다. 이때문에, 본 실시형태의 3차원 어레이 장치(10)는 상층 쪽의 2차원 어레이 회로(200)의 입력부(215)와 하층 쪽의 2차원 어레이 회로(200)의 출력부(225)가 평면에서 볼 때 중첩된다.
도 3은 2차원 어레이 회로(200)에서의 입력부(215) 및 출력부(225)의 위치 변화를 나타내는 모식도이다. 구체적으로, 도 3(a), 도 3(b) 및 도 3(c)는 각각 2차원 어레이 회로(200a), 2차원 어레이 회로(200b) 및 2차원 어레이 회로(200c)의 구성을 나타내는 평면도이다.
도 1, 도 3(a) 및 도 3(b)에 나타내는 바와 같이, 2차원 어레이 회로(200b)는, 평면에서 볼 때, 2차원 어레이 회로(200a)를 좌회전 방향으로 90도 회전시킨 위치에 있다. 이 경우, 2차원 어레이 회로(200a)의 출력부(225a)는 2차원 어레이 회로(200b)의 입력부(215b)와 중첩된다. 또한, 도 1, 도 3(b) 및 도 3(c)에 나타내는 바와 같이, 2차원 어레이 회로(200c)는, 평면에서 볼 때, 2차원 어레이 회로(200b)를 좌회전 방향으로 90도 회전시킨 위치에 있다. 이 경우, 2차원 어레이 회로(200b)의 출력부(225b)는 2차원 어레이 회로(200c)의 입력부(215c)와 중첩된다. 도시는 생략하지만, 2차원 어레이 회로(200c)와 2차원 어레이 회로(200d)의 관계, 및 2차원 어레이 회로(200d)와 2차원 어레이 회로(200e)의 관계도 마찬가지이다.
상기한 바와 같이, 본 실시형태의 3차원 어레이 장치(10)는 하층으로부터 상층을 향하여 입력부(215) 및 출력부(225)의 위치가 나선형으로 변화한다. 구체적으로는, 3차원 어레이 장치(10)는 하층으로부터 상층을 향하여 하층 쪽의 2차원 어레이 회로를 좌회전 방향으로 90도 회전시킨 위치에 상층 쪽의 2차원 어레이 회로를 배치한 구조를 포함한다. 이 경우, 3차원 어레이 장치(10)에 입력된 신호는 하층에서 상층을 향해 진행하면서 연산된다. 그러나, 3차원 어레이 장치(10)의 구조는 이 예로 한정되는 것은 아니다. 예를 들면, 3차원 어레이 장치(10)는 상층으로부터 하층을 향하여 상층 쪽의 2차원 어레이 회로를 우회전 방향으로 90도 회전시킨 위치에 하층 쪽의 2차원 어레이 회로를 배치한 구조를 포함하고 있어도 좋다. 즉, 상층 쪽의 2차원 어레이 회로(200)의 출력부(225)는 하층 쪽의 2차원 어레이 회로(200)의 입력부(215)와 전기적으로 접속되어 있다. 이 경우, 3차원 어레이 장치(10)에 입력된 신호는 상층에서 하층을 향하여 진행하면서 연산된다.
또한, 도 1에 화살표로 나타내는 바와 같이, 하층 쪽의 2차원 어레이 회로(200)의 출력은 상층 쪽의 2차원 어레이 회로(200)의 입력으로 된다. 즉, 하층 쪽의 2차원 어레이 회로(200)의 출력부(225)는 상층 쪽의 2차원 어레이 회로(200)의 입력부(215)와 전기적으로 접속되어 있다. 이때, 상층 쪽의 2차원 어레이 회로(200)의 입력부(215)와 하층 쪽의 2차원 어레이 회로(200)의 출력부(225) 사이의 전기적인 접속은 어떠한 방법을 이용하여도 좋다. 예를 들면, 전기적인 접속 방법으로서, 전(前)공정의 배선층 사이를 접속하는 비아에 의한 접속이나, TSV에 의한 접속 등을 이용하여도 좋다. 또한, 입력부(215)와 출력부(225)가 전기적으로 접속되는 것은 입력부(215)에 포함되는 주변 회로(워드선(WL)을 구동하기 위한 주변 회로 등)와 출력부(225)에 포함되는 주변 회로(비트선(BL)을 구동하기 위한 주변 회로 등)가 전기적으로 접속되는 것을 포함한다. 또, 여기서는 하층 쪽의 2차원 어레이 회로(200)의 출력부(225)와 상층 쪽의 2차원 어레이 회로(200)의 입력부(215)를 전공정의 배선층 사이의 비아에 의한 전기적 접속이나 TSV에 의한 전기적인 접속의 예를 나타냈지만, 이 예로 한정되는 것은 아니다. 예를 들면, 하층 쪽의 2차원 어레이 회로(200)의 출력부(225)에 면 발광 레이저를 마련하고, 상층 쪽의 2차원 어레이 회로(200)의 입력부(215)에 수광 소자를 마련함으로써, 출력부(225)와 입력부(215)를 실리콘 관통 광 인터커넥션(TSFV)에 의해 광학적으로 접속하는 것도 가능하다. 혹은, 하층과 상층에 인덕터를 마련하여 전계 또는 자계 결합에 의한 무선 전파 접속에 의한 방법도 가능하다.
본 실시형태에서는, 하층 쪽의 2차원 어레이 회로(200)의 출력부(225)와 상층 쪽의 2차원 어레이 회로(200)의 입력부(215)가 수직 방향으로 중첩되기 때문에, 출력부(225)와 입력부(215) 사이의 배선 길이를 최소한으로 억제할 수 있다. 즉, 이 구조에 의해, 종래 기술에 비해, 배선 길이에 기인하는 신호 지연이나 소비 전력의 증가를 억제할 수 있어, 레이턴시가 짧고 에너지 손실이 적은 뉴럴 네트워크를 실현하는 3차원 어레이 장치(10)를 제공할 수 있다.
[메모리셀의 구성]
도 4는 제 1 실시형태의 3차원 어레이 장치(10)에서의 메모리셀(230)의 구성을 나타내는 단면도이다. 전술한 바와 같이, 본 실시형태에서, 메모리셀(230)은 선택 트랜지스터(232) 및 저항 변화형 메모리(234)를 포함한다. 다만, 도 4에 나타내는 구성은 일례이며, 이 예로 한정되는 것은 아니다.
도 4에서, 기판(21)은 선택 트랜지스터(232) 및 저항 변화형 메모리(234)를 지지하는 베이스로서 기능한다. 본 실시형태에서는, 기판(21)으로서 실리콘 기판을 사용하지만, 유리 기판, 수지 기판, 금속 기판, 세라믹 기판 등의 다른 기판을 사용하여도 좋다. 또한, 기판(21)이 실리콘 기판인 경우, 실리콘 CMOS에 의한 집적 회로가 형성되어 있어도 좋다. 절연층(22)은 하지층으로서 기능한다. 본 실시형태에서는 절연층(22)으로서 산화실리콘층을 사용하지만, 이 예로 한정되는 것은 아니다.
절연층(22) 상에는 게이트 전극(23)이 마련된다. 게이트 전극(23)은 선택 트랜지스터(232)의 바닥 게이트로서 기능함과 동시에, 도 2에 나타낸 워드선(WL)으로서 기능한다. 게이트 전극(23)은 티타늄(Ti)으로 구성되는 제 1 금속층(23-1)과 질화티타늄(TiN)으로 구성되는 제 2 금속층(23-2)의 적층 구조를 포함한다. 본 실시형태에서는, 제 1 금속층(23-1)의 막 두께를 5㎚로 하고, 제 2 금속층(23-2)의 막 두께를 20㎚로 하지만, 이 예로 한정되는 것은 아니다. 또한, 게이트 전극(23)은 단층 구조이더라도 좋고, 다른 금속층을 사용하여 구성하여도 좋다. 예를 들면, 게이트 전극(23)의 재료로는, 텅스텐, 탄탈, 몰리브덴, 알루미늄, 구리 등을 포함하는 금속 재료, 또는 이들의 금속 재료를 포함하는 화합물 재료를 사용하여도 좋다. 게이트 전극(23)은, 예를 들면, 스퍼터링법에 의해 형성될 수 있다.
게이트 절연층(24)은 산화하프늄을 사용한다. 다만, 이것으로 한정되지 않고, 게이트 절연층(24)으로서, 실리콘, 알루미늄 등의 산화물 또는 질화물을 포함하는 유전체층을 사용하여도 좋다. 게이트 절연층(24)은, 예를 들면, 250℃의 온도 하에서의 ALD(Atomic Layer Deposition)법을 이용하여 형성할 수 있다. 본 실시형태에서는 게이트 절연층(24)의 막 두께를 8㎚로 하고 있지만, 이 예로 한정되는 것은 아니다.
채널층(25)은 선택 트랜지스터(232)의 채널로서 기능한다. 본 실시형태에서는, 채널층(25)을 구성하는 재료로서, IGZO라고 불리는 금속 산화물을 사용한다. IGZO는 반도체 특성을 나타내는 금속 산화물이며, 인듐, 갈륨, 아연 및 산소로 구성되는 화합물 재료이다. 구체적으로, IGZO는 In, Ga 및 Zn을 포함하는 산화물 또는 이와 같은 산화물의 혼합물이다. IGZO의 조성은, 바람직하게는, In2 -xGaxO3(ZnO)m(0<x<2, m은 0 또는 6 미만의 자연수), 보다 바람직하게는, InGaO3(ZnO)m(m은 0 또는 6 미만의 자연수), 가장 바람직하게는, InGaO3(ZnO)이다. 본 실시형태에서는, 채널층(25)으로서 8nm의 막 두께를 갖는 IGZO 막을 사용한다. IGZO 막은 실온 하의 스퍼터법에 의해 형성할 수 있다. IGZO 대신, 다른 산화물 반도체, 예를 들어, In을 포함하는 산화물, Zn을 포함하는 산화물, Sn을 포함하는 산화물, In과 Zn을 포함하는 산화물, In과 Sn을 포함하는 산화물, Sn과 Zn을 포함하는 산화물, In, Sn 및 Zn을 포함하는 산화물, 또는 그 외의 원소로 이루어지는 산화물을, 채널층을 구성하는 재료로서, 사용할 수도 있다.
본 실시형태에서, 게이트 절연층(24)은 유전체층으로 구성되고, 채널층(25)은 IGZO 막으로 구성된다. 그 때문에, 게이트 절연층(24)과 채널층(25)의 계면에서 유전율이 낮은 계면층의 형성이 억제되어, 트랜지스터 특성의 열화를 억제할 수 있다. 이와 같은 유전율이 낮은 계면층은 채널층이 실리콘인 경우에 게이트 절연층(24)과 채널층(25) 사이에 형성되는 경우가 있다.
소스 전극(26) 및 드레인 전극(27)은, 각각, 채널층(25)과의 전기적 접속을 얻기 위한 접속 단자로서 기능한다. 본 실시형태에서는, 소스 전극(26) 및 드레인 전극(27)으로서, 20㎚ 막 두께의 질화티타늄층을 사용한다. 질화티타늄층은, 예를 들면, 스퍼터법에 의해 형성할 수 있다. 그러나, 이 예에 한정되는 것은 아니고, 소스 전극(26) 및 드레인 전극(27)은 다른 금속 재료를 사용하여 구성되어도 좋다. 소스 전극(26) 및 드레인 전극(27)은 각각에 인가되는 전압에 따라 기능이 역으로 되는 경우도 있다. 즉, 소스 전극(26)이 드레인 전극으로서 기능하고, 드레인 전극(27)이 소스 전극으로서 기능하는 경우가 있다. 또, 드레인 전극(27)은, 후술하는 바와 같이, 저항 변화형 메모리(234)의 하부 전극으로서 기능한다.
선택 트랜지스터(232)는 절연층(28)으로 덮여 있다. 본 실시형태에서, 절연층(28)은 200nm의 막 두께를 갖는 산화실리콘층이다. 절연층(28)은, 예를 들면, 플라즈마 CVD법 또는 스퍼터링법에 의해 형성할 수 있다. 후술하는 바와 같이, 본 실시형태의 3차원 어레이 장치(10)는 복수의 메모리셀 어레이 회로가 적층된 구조를 포함한다. 그 때문에, 절연층(28)은 하층 쪽의 메모리셀 어레이 회로와 상층 쪽의 메모리셀 어레이 회로를 절연 분리하는 기능을 포함한다. 또한, 절연층(28)은 선택 트랜지스터(232)의 채널층(25)을 수분 등으로부터 보호하는 패시베이션층으로도 기능한다. 더욱이, 절연층(28)은 선택 트랜지스터(232)에 기인하는 기복을 평탄화하는 평탄화층으로도 기능한다. 다만, 절연층(28)을 구성하는 재료는, 산화실리콘으로 한정되는 것은 아니고, 다른 절연 재료(예컨대, 질화실리콘 등의 무기 재료, 또는 폴리이미드나 아크릴 등의 수지 재료)를 사용할 수 있다.
절연층(28)은 개구부(29)를 갖는다. 개구부(29)는 드레인 전극(27) 상에 마련되고, 드레인 전극(27)의 표면을 노출시킨다. 개구부(29)는, 예를 들면, 포토리소그래피에 의해 형성될 수 있다. 본 실시형태에서는, 개구부(29)의 직경을 3㎛로 하고 있지만, 이 예로 한정되는 것은 아니다.
개구부(29)의 측벽 및 바닥부에는 저항 변화층(30)이 마련된다. 저항 변화층(30)은 하프늄 산화물을 포함하는 유전체층으로 구성되며, 저항 변화형 메모리(234)의 CER층으로서 기능한다. 본 실시형태에서는, 저항 변화층(30)으로서 유전체층을 패터닝하지 않은 채로 사용하고 있지만, 개구부(29)를 덮는 패턴으로 가공하여 사용하여도 좋다.
저항 변화층(30) 상에는 개구부(29)를 덮도록 상부 전극(31)이 마련된다. 상부 전극(31)은 저항 변화형 메모리(234)의 전극으로서 기능함과 동시에, 도 2에 나타낸 비트선(BL)으로서 기능한다. 본 실시형태에서, 상부 전극(31)은 상층 쪽의 메모리셀 어레이 회로에서의 선택 트랜지스터(232)의 게이트 전극(23)과 동일층의 금속층으로 구성된다. 즉, 상부 전극(31)은 티타늄(Ti)으로 구성되는 제 1 금속층(31-1)과 질화티타늄(TiN)으로 구성되는 제 2 금속층(31-2)의 적층 구조를 포함한다. 이 경우에도, 게이트 전극(23)과 마찬가지로, 예를 들면, 스퍼터링법에 의해 형성할 수 있다.
상술한 바와 같이, 절연층(28)에 마련된 개구부(29)의 내측에는 하부 전극(드레인 전극(27)의 일부), 저항 변화층(30) 및 상부 전극(31)으로 구성되는 저항 변화형 메모리(234)가 형성된다. 저항 변화형 메모리(234)는 드레인 전극(27)을 통해 선택 트랜지스터(232)에 접속된다. 이상 설명한 메모리셀(230)은, 도 2에 나타내는 바와 같이, 워드선(WL)을 게이트로 하는 선택 트랜지스터(232)와, 선택 트랜지스터(232)와 비트선(BL) 사이에 배치된 저항 변화형 메모리(234)를 포함한다.
본 실시형태의 3차원 어레이 장치(10)는 상술한 메모리셀(230)을 어레이 형상으로 배치한 메모리셀 어레이 회로(2차원 어레이 회로(200))를 적층함으로써 구성되어 있다. 구체적으로, 3차원 어레이 장치(10)는 도 4에 나타낸 메모리셀(230)을 수직 방향으로 적층한 디바이스 구조를 포함한다.
도 5는 제 1 실시형태의 3차원 어레이 장치(10)의 구성을 나타내는 확대 단면도이다. 구체적으로는, 기판(21) 상에 2차원 어레이 회로(200a~200c)까지를 형성한 상태를 나타내고 있다. 도 5에 나타내는 바와 같이, 2차원 어레이 회로(200a~200c)는 박막 형성 공정을 사용하여 기판(21) 상에 적층된다. 이때, 각각의 2차원 어레이 회로(200a~200c)의 선택 트랜지스터(232a~232c)는 각각 절연층(28a~28c)을 통해 분리된다.
또한, 도 5에 나타내는 바와 같이, 2차원 어레이 회로(200a)의 저항 변화형 메모리(234a)에서의 상부 전극(31a)은 2차원 어레이 회로(200b)의 선택 트랜지스터(232b)에서의 게이트 전극(23b)과 동일층의 금속층으로 구성된다. 즉, 상부 전극(31a)과 게이트 전극(23b)은 동일 구조 및 동일 재료의 금속층으로 구성된다. 마찬가지로, 2차원 어레이 회로(200b)의 저항 변화형 메모리(234b)에서의 상부 전극(31b)은 2차원 어레이 회로(200c)의 선택 트랜지스터(232c)에서의 게이트 전극(23c)과 동일층의 금속층으로 구성된다. 환언하면, 본 실시형태에서는 하층 쪽의 2차원 어레이 회로(200)의 비트선(BL)(제 2 배선군(220))과 상층 쪽의 2차원 어레이 회로(200)의 워드선(WL)(제 1 배선군(210))이 동일층의 금속층으로 구성된다.
도 6은 도 3(a)에 나타낸 2차원 어레이 회로(200a)의 메모리셀(230a)에서의 레이아웃을 나타내는 도면 대용 사진이다. 도 7은 도 6에 나타낸 메모리셀(230a)에서의 레이아웃을 모식적으로 나타내는 평면도이다.
도 6 및 도 7에서, 워드선(WL1)은 도 5의 게이트 전극(23a)에 대응하고, 비트선(BL1)은 도 5의 상부 전극(31a)에 대응한다. 메모리셀(230a)은 워드선(WL1)과 비트선(BL1)의 교차부에 FET1 및 ReRAM1을 구비한다. 도 5를 사용하여 설명한 바와 같이, ReRAM1은 절연층(28a)에 마련된 개구부(29a)의 내측에 위치한다. 도 6에서, 화살표로 나타내는 원형 부분은 개구부(29a)에 대응한다. 다만, 이 예로 한정되는 것은 아니고, 개구부(29a)의 형상은 다각형이어도 좋다.
소스선(SL1)은 워드선(WL1)과 평행하게 연장된다. 도 7에 나타내는 바와 같이, 소스선(SL1)은 FET1(도 5의 선택 트랜지스터(232a))의 소스 전극(26a)과 일체로 형성된다. 또한, ReRAM1(도 5의 저항 변화형 메모리(234a))의 하부 전극은 FET1(도 5의 선택 트랜지스터(232a))의 드레인 전극(27a)과 일체로 형성된다. 워드선(WL2)은 비트선(BL1)과 동일층에 형성된 배선이며, 도 5에서의 선택 트랜지스터(232b)의 게이트 전극(23b)에 대응한다.
도 8은 도 6에 나타내는 FET1의 채널 근방의 단면 구조를 나타내는 도면 대용 사진이다. 구체적으로, 도 8은 도 5에 도시된 선택 트랜지스터(232a)에서의 채널 근방의 단면 구조를 나타내고 있다. 도 8에 나타내는 바와 같이, 하층으로부터 순서대로, 게이트 전극(23a)을 구성하는 질화티타늄층, 게이트 절연층(24a)을 구성하는 산화하프늄을 포함하는 유전체층, 채널층(25a)을 구성하는 IGZO층, 및 절연층(28a)을 구성하는 산화실리콘층이 균일하게 형성되어 있다.
도 9는 도 6에 나타내는 ReRAM1의 단면 구조를 나타내는 도면 대용 사진이다. 구체적으로, 도 9는 도 5에 나타낸 저항 변화형 메모리(234a)의 단면 구조를 나타내고 있다. 도 9에 나타내는 바와 같이, 하층으로부터 순서대로, 드레인 전극(27a)을 구성하는 질화티타늄층, 저항 변화층(30a)을 구성하는 산화하프늄을 포함하는 유전체층, 및 상부 전극(31a)을 구성하는 티타늄층 및 질화티타늄층이 균일하게 형성되어 있다. 후술하는 바와 같이, 본 실시형태에서는, 티타늄층과 산화하프늄을 포함하는 유전체층이 접하는 구조로 함으로써, 유전체층의 내부에 산소 구멍에 의한 필라멘트를 형성한다.
도 10은 도 3(b)에 나타낸 2차원 어레이 회로(200b)의 메모리셀(230b)에서의 레이아웃을 나타내는 도면 대용 사진이다. 도 11은 도 3(c)에 나타낸 2차원 어레이 회로(200c)의 메모리셀(230c)에서의 레이아웃을 나타내는 도면 대용 사진이다. 도 10에 나타내는 메모리셀(230b)의 하층에는 도 6에 나타낸 메모리셀(230a)이 배치되어 있다. 도 11에 나타내는 메모리셀(230c)의 하층에는, 하층으로부터 순서대로, 도 6에 나타낸 메모리셀(230a)과, 도 10에 나타낸 메모리셀(230b)이 배치되어 있다. 도 6, 도 10 및 도 11에 나타내는 레이아웃은, 각각, 도 3(a), 도 3(b) 및 도 3(c)에 대응하고 있고, 평면에서 볼 때, 좌회전 방향으로 90도씩 회전한 위치 관계로 되어 있다.
이상 설명한 바와 같이, 본 실시형태의 3차원 어레이 장치(10)는 통상의 박막 형성 공정을 이용하여 복수의 2차원 어레이 회로(200)(복수의 메모리셀 회로)를 적층함으로써 구성된다. 본 실시형태에서는, 선택 트랜지스터(232)의 채널층(25)으로서 실온에서 형성 가능한 IGZO층을 사용하기 때문에, 400도 이하의 저온 공정으로 3차원 어레이 장치(10)를 형성할 수 있다. 또한, IGZO층을 채널층(25)으로 이용한 선택 트랜지스터(232)는 메모리셀(230)을 구동하기에 충분한 이동도를 갖는다. 따라서, 본 실시형태에 따르면, 딥 뉴럴 네트워크를 이용한 AI 애플리케이션에서의 인메모리 컴퓨팅을 실현하는 3차원 어레이 장치(10)를 제공할 수 있다.
[3차원 어레이 장치의 특성]
본 실시형태의 3차원 어레이 장치(10)를 구성하는 선택 트랜지스터(232) 또는 저항 변화형 메모리(234)의 특성에 대하여 이하에 나타낸다.
도 12는 제 1 실시형태의 3차원 어레이 장치(10)에서의 선택 트랜지스터(232a~232c)의 Id-Vg 특성을 나타내는 도면이다. 「1번」은 도 6에 나타낸 제 1의 2차원 어레이 회로(200a)에서의 선택 트랜지스터(232a)의 특성을 나타낸다. 「2번」은 도 10에 나타낸 제 2의 2차원 어레이 회로(200b)에서의 선택 트랜지스터(232b)의 특성을 나타낸다. 「3번」은 도 11에 나타낸 제 3의 2차원 어레이 회로(200c)에서의 선택 트랜지스터(232c)의 특성을 나타낸다. 소스 - 드레인 사이의 전압(Vd)은 50mV 또는 2V로 설정되었다. 또한, 채널 폭 및 채널 길이는 각각 100㎛ 및 10㎛로 설정되었다. 도 12에는 Id-Vg 특성으로부터 구한 하위 임계값 계수(SS)도 나타낸다.
도 13은 제 1 실시형태의 3차원 어레이 장치(10)에서의 선택 트랜지스터(232a~232c)의 Id-Vd 특성을 나타내는 도면이다. 「1번」, 「2번」 및 「3번」의 의미는 도 12와 마찬가지이다. 채널 폭 및 채널 길이는 각각 100㎛ 및 10㎛로 설정되었다. 게이트 전압(Vg)은 0.5V, 1V, 1.5V 또는 2V로 설정하였다.
도 12 및 도 13에 나타내는 바와 같이, 선택 트랜지스터(232a~232c)는 모두 거의 동일한 전달 특성 및 출력 특성을 나타내며, 3차원 집적화 공정에 의한 열화는 보이지 않는다. 선택 트랜지스터(232a~232c)는 모두 200μA 이상의 구동 전류가 얻어졌다. 이와 같이, 본 실시형태에서는, 선택 트랜지스터(232a~232c)로서, 오프 전류가 작고, 온오프비가 크고, 또한 전류 구동력이 충분히 큰 트랜지스터(구체적으로는, IGZO층을 채널층으로 하는 트랜지스터)를 사용함으로써, 스위칭 특성이 우수한 메모리셀을 구성할 수 있다.
도 14는 선택 트랜지스터(232)와 ReRAM(234)으로 구성된 메모리셀(이하, 「1T1R」 셀이라고 기재함)의 I-V 특성과 ReRAM(234)만으로 구성된 메모리셀(이하, 「1R」 셀이라고 기재함)의 I-V 특성을 비교한 도면이다. 「1T1R」 셀 및 「1R」 셀 중 어느 하나의 I-V 특성도, 복수회의 측정 결과를 거듭 표시한 것으로, 측정 사이클 간의 편차를 나타내고 있다. 여기서, 전압은 소스 전극(26)을 접지하여 상부 전극(31)에 인가되고, 1R 셀의 세트/리셋 전압의 스윕 범위는 1V/-1.5V로 하고, 1T1R 셀의 세트/리셋 전압의 스윕 범위는 1.5V/-1.8V로 하였다. 도 14에서, ReRAM(234)의 크기는 어떤 메모리셀에 대해서도 3㎛×3㎛로 하였다. 또한, 1T1R 셀의 선택 트랜지스터(232)에서, 세트/리셋 동작 시의 게이트 전압은 2.5/1.5V로 하였다.
도 14에 나타내는 바와 같이, 「1T1R」 셀의 온 전류는 「1R」 셀의 온 전류보다 작다. 「1T1R」 셀은 ReRAM(234)에 접속된 선택 트랜지스터(232)가 직렬 저항으로 동작한다. 따라서, 「1T1R」 셀의 온 전류가 상대적으로 작게 측정된 이유는 선택 트랜지스터(232)에 기인하는 직렬 저항의 영향인 것으로 생각된다.
도 15는 도 14에 나타내는 I-V 특성으로부터 측정한 「1T1R」 셀 및 「1R」 셀의 세트/리셋 전압의 누적 확률을 나타내는 도면이다. 도 15는 「1T1R」 셀 및 「1R」 셀의 세트/리셋 전압의 측정 사이클 간의 편차를 나타내고 있다. 도 15에 나타내는 바와 같이, 세트 전압에 관해서는, 「1T1R」 셀과 「1R」 셀에서 거의 차이가 없었다. 그러나, 리셋 전압에 관해서는, 「1R」 셀보다 「1T1R」 셀의 쪽이 절대값이 큰 리셋 전압을 나타내었다. 그 이유는, 세트 시에는 ReRAM(234)이 고저항 상태이기 때문에, 선택 트랜지스터(232)에 기인하는 전압 저하를 무시할 수 있지만, 리셋 시에는 ReRAM(234)이 저저항 상태이기 때문에, 선택 트랜지스터(232)에 기인하는 직렬 저항을 ReRAM(234)의 저항에 대해 무시할 수 없게 되기 때문이다. 따라서, 「1T1R」 셀의 저전압 동작 및 소면적화를 위해서는, 선택 트랜지스터(232)의 이동도를 높여 직렬 저항의 값을 낮추는 것이 바람직하다고 말할 수 있다.
도 16은 도 14에 나타낸 I-V 특성으로부터 「1T1R」 셀의 I-V 특성을 추출한 도면이다. 도 16에 나타내는 바와 같이, 「1T1R」 셀은 「LRS」로 나타내는 영역에서 저저항 상태이고, 「HRS」로 나타내는 영역에서는 고저항 상태이다. 도 17은 도 16에 나타내는 I-V 특성으로부터 측정한 「1T1R」 셀의 저저항 상태 및 고저항 상태에서의 저항값의 누적 확률을 나타내는 도면이다. 도 17은 「1T1R」 셀의 저항값의 측정 사이클 간의 편차를 나타내고 있다. 판독 전압은 0.1V로 설정하였다.
도 16 및 도 17로부터 명백한 바와 같이, 「1T1R」 셀의 I-V 특성은 고저항 상태에서 측정 사이클 사이의 편차를 볼 수 있다. 이것에 대하여, 저저항 상태에서의 저항값은 거의 균일한 분포를 나타내고 있다. 이 현상은 고저항 상태에서의 필라멘트의 해리의 편차에 기인하는 것이라고 생각된다.
도 18은 2차원 어레이 회로(200a~200c)에서의 「1T1R」 셀의 I-V 특성을 나타내는 도면이다. 도 18에서, 「제 1 층」, 「제 2 층」및 「제 3 층」은 각각 2차원 어레이 회로(200a~200c)를 의미한다. 도 18에 나타내는 각 I-V 특성은 단일 디바이스당 복수 회 측정한 결과의 평균값을 11개의 디바이스에 대하여 플로팅한 그래프이다. 즉, 도 18에 나타내는 I-V 특성의 편차는 디바이스 간의 편차를 나타내고 있다. 도 18에서, 세트/리셋 동작 시의 게이트 전압은 2.5/1.5V로 하였다. 도 18에 나타내는 바와 같이, 2차원 어레이 회로(200a~200c) 사이에서는, 특히, I-V 특성의 큰 차이는 발견되지 않았다.
도 19는 도 18에 나타내는 2차원 어레이 회로(200a~200c)의 I-V 특성으로부터 측정한 저저항 상태 및 고저항 상태에서의 저항값의 누적 확률을 나타내는 도면이다. 도 19는 각 층에서의 「1T1R」 셀의 저항값의 디바이스간 편차를 나타내고 있다. 판독 전압은 0.1V로 설정하였다. 도 19에 나타내는 결과로부터, 2차원 어레이 회로(200a~200c)에서, LRS 상태의 저항과 HRS 상태의 저항의 비가 10보다 큰 범위는 거의 동일한 분포를 나타내고 있다. 이것에 의해, 3차원 적층 공정에 의한 메모리 특성의 열화가 발견되지 않았다.
도 20은 실온에서의 2차원 어레이 회로(200a~200c)의 각 ReRAM에서의 재기록 내구 특성을 나타내는 도면이다. 도 20에 나타내는 내구 특성은 펄스 폭이 1μs, 세트/리셋 전압이 1V/-1.5V인 사이클 시험으로 측정하였다. 도 20에 나타내는 바와 같이, 각 층의 ReRAM에서, 105회의 세트/리셋 사이클 후의 열화는 관찰되지 않았다. 또한, 3개의 층에서 재기록 내구 특성의 차이는 발견되지 않았다. 도 21은 실온에서의 2차원 어레이 회로(200a~200c)의 각 ReRAM에서의 유지 특성을 나타내는 도면이며, 각 층의 ReRAM에서 12시간 후의 열화는 관찰되지 않았다. 또한, 3개의 층에서 유지 특성의 차이는 발견되지 않았다. 도 20 및 도 21에 나타내는 바와 같이, 2차원 어레이 회로(200a~200c)의 사이에 큰 차이는 발견되지 않았고, 3차원적으로 집적화된 것에 의한 신뢰성의 저하는 발견되지 않았다.
본 발명자들은 도 4에 나타내는 구조를 갖는 메모리셀(230)(「1T1R」 셀)을 사용한 XNOR 회로를 실제로 시제품화하였다.
도 22는 2개의 「1T1R」 셀을 이용한 XNOR 회로의 구성을 나타내는 회로도이다. 도 23은 제 1 실시형태의 메모리셀(230)에서 시제품화된 메모리셀 어레이의 구성을 나타내는 사진이다. 도 24는 시제품화된 XNOR 회로의 측정에 사용된 외부 주변 회로의 구성을 나타내는 사진이다. 도 25는 시제품화된 XNOR 회로의 측정 결과를 나타내는 도면이다. 구체적으로는, 도 25(a)는, 도 22에 나타내는 회로도에서, (R, R') = (High, Low)인 경우의 결과이며, 도 25(b)는, 도 22에 나타내는 회로도에서, (R, R') = (Low, High)인 경우의 결과이다. 측정 시, 프리차지 전압(VPC) = 0.3V, 기준 전압(VREF) = 0.1V, 워드선 전압(VWL) = 1.5V로 하였다. 외부 주변 회로의 전원 전압은 3.3V로 하였다.
도 22에 나타내는 XNOR 회로에서, 가중값 비트(W)는 상보적으로 2개의 ReRAM에 기입된다. 입력 비트(x)는 상보적으로 2개의 워드선(WL)에 인가된다. 또한, 비트선(BL) 상의 커패시터(VBL)는 프리차지 스위치(PC)를 통해 프리차징된다. 프리차징된 커패시터는 주어진 가중값 비트(W) 및 입력 비트(x)에 따라 저속 또는 고속으로 방전된다. 일정 시간 후, 비트선(BL)의 전압이 비교기(comp.)에 의해 기준 전압(VREF)과 비교되어 이진화되고, 최종적인 출력 비트(y)가 얻어진다.
이와 같이, XNOR 회로에서는, 2개의 「1T1R」 셀에 상보적으로 기입된 2개의 저항값(R, R')의 차와 워드선의 전압의 조합에 따라 커패시터의 방전 속도가 다른 것을 이용하여 이진 데이터를 출력하는 동작이 실행된다. 예를 들어, W = 0인 경우, R은 저저항 상태(LRS)로 세팅되고, R'는 고저항 상태(HRS)로 리셋된다. 이때, x = 0인 경우, 고저항 상태로 리셋된 ReRAM이 선택되기 때문에, 커패시터의 방전 속도는 느려지게 된다. 반대로, x = 1인 경우, 저저항 상태로 세팅된 ReRAM이 선택되기 때문에 커패시터의 방전 속도가 빨라지게 된다. 이때문에, 방전 시간과 기준 전압을 적절히 설정함으로써, 비트선(BL)의 전압을 검출하여 비교기로부터 기준 전압과의 비교 결과를 출력할 수 있다.
도 25에 나타내는 바와 같이, 입력 비트(x)와 가중값 비트(W)가 동일한 경우(x = W = 0인 경우, 또는 x = W = 1인 경우), 방전 속도가 느려지게 되고, 방전 개시로부터 일정 시간 경과 후의 비트선(BL)의 전압은 기준 전압(VREF)보다 높게 남아 있다. 그 결과, 비교기로부터는 「1」이 출력된다. 또한, 입력 비트(x)와 가중값 비트(W)가 다른 경우(x = 0, W = 1인 경우, 또는 x = 1, W = 0인 경우), 방전 속도는 빨라지고, 해당 일정 시간 경과 후의 비트선(BL)의 전압은 기준 전압(VREF)보다 낮아진다. 그 결과, 비교기로부터는 「0」이 출력된다. 이와 같은 동작에 의해, 도 22에 나타내는 진리값표로 나타내는 XNOR 연산이 행해진다.
상기한 바와 같이, 본 실시형태의 메모리셀(230)을 사용하여 시제품화된 XNOR 회로에서 정상적인 XNOR 동작이 확인되었다.
(제 1 실시형태의 변형예)
도 4 및 도 5에서는, 선택 트랜지스터(232)로서 바닥 게이트형 트랜지스터를 사용한 예를 나타내었지만, 이 예로 한정되는 것은 아니고, 톱 게이트형 트랜지스터를 사용하여도 좋다. 또한, 도 5에서는, 하층의 저항 변화형 메모리(234)의 상부 전극(31)이 그 하층에 인접하는 상층의 선택 트랜지스터(232)의 게이트 전극(23)과 동일층의 요소인 예를 나타내었지만, 이들이 다른 층으로부터 형성되어 절연층을 통해 분리된 요소이더라도 좋다.
도 26은 제 1 실시형태의 변형예에서의 3차원 어레이 장치(10)의 구성을 나타내는 확대 단면도이다. 구체적으로는, 기판(41) 상에 탑 게이트 구조의 선택 트랜지스터(232)를 갖는 2차원 어레이 회로(200a~200c)까지를 형성한 상태를 나타내고 있다. 도 26에 나타내는 바와 같이, 2차원 어레이 회로(200a~200c)는 박막 형성 공정을 사용하여 기판(41) 상에 적층된다. 이때, 2차원 어레이 회로(200a~200c)는 각각 절연층(43, 44)을 통해 분리된다. 본 변형예에서는, 절연층(43, 44)을 구성하는 재료로서 산화실리콘을 사용하지만, 이 예로 한정되는 것은 아니고, 다른 절연 재료(예컨대, 질화실리콘 등의 무기 재료, 또는 폴리이미드, 아크릴 등의 수지 재료)를 사용할 수 있다.
도 26에서, 기판(41)은 실리콘 기판이고, 절연층(42)은 산화실리콘층이다. 기판(41) 및 절연층(42)으로는, 도 4에 나타낸 기판(21) 및 절연층(22)과 마찬가지의 재료를 사용할 수 있다. 기판(41)이 실리콘 기판인 경우에는, 실리콘 CMOS에 의한 집적 회로가 형성되어 있어도 좋다. 도 26에서는, 설명을 간단하게 하기 위해, 기판(41) 및 절연층(42) 위에 2차원 어레이 회로(200a~200c)를 적층한 예를 나타내지만, 실제로는 2차원 어레이 회로(200c) 위에 2차원 어레이 회로(200d, 200e)가 적층된다. 각각의 2차원 어레이 회로(200a~200c)는 마찬가지의 구조를 구비하기 때문에, 이하의 설명에서는 2차원 어레이 회로(200a)의 구체적인 구조에 대하여 설명한다.
도 26에 나타내는 바와 같이, 절연층(42) 상에는 채널층(51a), 게이트 절연층(52a), 게이트 전극(53a) 및 측벽(54a)이 마련된다. 본 변형예에서는, 채널층(51a), 게이트 절연층(52a), 게이트 전극(53a) 및 측벽(54a)을 구성하는 재료로서, 각각, IGZO, 산화하프늄, 탄탈 및 산화실리콘을 사용한다. 다만, 이 예로 한정되는 것은 아니고, 채널층(51a), 게이트 절연층(52a) 및 게이트 전극(53a)을 구성하는 재료로는, 도 4에 나타낸 채널층(25), 게이트 절연층(24) 및 게이트 전극(23)과 마찬가지의 재료를 사용할 수 있다. 또한, 측벽(54a)을 구성하는 재료로는 산화실리콘 이외의 절연층을 사용하여도 좋다. 게이트 전극(53a)은 선택 트랜지스터(232)의 탑 게이트로서 기능하고, 또한 워드선(WL)으로서 기능한다.
채널층(51a), 게이트 절연층(52a), 게이트 전극(53a) 및 측벽(54a)을 덮는 절연층(55a) 상에는 소스 전극(56a)이 마련된다. 소스 전극(56a)은 절연층(55a)에 형성된 콘택트 홀을 통해 채널층(51a)에 접속된다. 본 변형예에서는 절연층(55a) 및 소스 전극(56a)을 구성하는 재료로서, 각각 산화실리콘 및 질화탄탈을 사용하지만, 이 예로 한정되는 것은 아니다. 도시는 생략하지만, 소스 전극(56a)은 소스선(SL)에 접속된다. 또, 게이트 전극과 소스/드레인 전극은 자기 정렬되어 있는 것이 바람직하다.
소스 전극(56a) 상에는 절연층(57a)이 마련된다. 절연층(55a) 및 절연층(57a)에는 양자를 관통하는 비아 홀이 형성되고, 그 내측에는 비아(58a)가 마련된다. 본 변형예에서는, 비아(58a)를 구성하는 재료로서 질화탄탈을 사용하지만, 이 예로 한정되는 것은 아니다. 절연층(57a) 및 비아(58a)의 상면은, 예를 들면, CMP(Chemical Mechanical Polishing)를 사용하여 평탄화되어 있다.
절연층(57a) 상에는 저항 변화형 메모리(234a)가 마련될 수 있다. 본 변형예에서, 저항 변화형 메모리(234a)는 하부 전극(59a), 저항 변화층(60a), 제 1 금속층(61-1a) 및 제 2 금속층(61-2a)으로 구성된다. 제 1 금속층(61-1a)과 제 2 금속층(61-2a)으로 구성되는 적층 전극은 저항 변화형 메모리(234a)의 상부 전극(61a)으로서 기능한다. 본 변형예에서, 하부 전극(59a), 저항 변화층(60a), 제 1 금속층(61-1a) 및 제 2 금속층(61-2a)을 구성하는 재료는 각각 질화티타늄, 산화하프늄, 티타늄 및 질화티타늄이다. 그러나, 이 예로 한정되는 것은 아니고, 하부 전극(59a) 및 상부 전극(61a)은 다른 금속 재료로 구성되어도 좋고, 저항 변화층(60a)은 다른 절연 재료로 구성되어도 좋다.
본 변형예에서, 저항 변화형 메모리(234a)는 필러형이라고 불리는 구조를 구비한다. 이와 같은 필러형의 저항 변화형 메모리(234a)는, 예를 들면, 하층으로부터 순서대로, 질화티타늄층, 산화하프늄층, 티타늄층 및 질화티타늄층을 적층한 후, 일괄 에칭함으로써 형성될 수 있다.
또한, 본 변형예에서, 저항 변화형 메모리(234a)는 측면이 절연층(62a)으로 덮여 있다. 이와 같은 구조는, 상술한 방법으로 형성한 저항 변화형 메모리(234a)를 절연층(62a)으로 덮은 후, 제 2 금속층(61-2a)의 상면이 노출될 때까지 CMP 등에 의해 절연층(62a)의 막 두께를 감소시키면 좋다. 그러나, 이 예로 한정되는 것은 아니고, 저항 변화형 메모리(234a)는 어떠한 방법으로 형성하여도 좋다.
절연층(62a) 상에는 배선(63a)이 마련된다. 배선(63a)은 비트선(BL)으로서 기능한다. 본 변형예에서는 배선(63a)을 구성하는 재료로서 텅스텐을 사용하지만, 이 예로 한정되는 것은 아니다. 배선(63a)을 구성하는 재료로는, 게이트 전극(53a)과 마찬가지의 재료를 사용할 수 있다.
이상 설명한 구조를 갖는 2차원 어레이 회로(200a) 상에는, 절연층(43)을 통해 2차원 어레이 회로(200b)가 마련된다. 2차원 어레이 회로(200b)의 구조는 2차원 어레이 회로(200a)와 마찬가지이며, 동일 숫자가 부여된 요소는 동일 기능을 포함한다. 도 3을 사용하여 설명한 바와 같이, 2차원 어레이 회로(200a)와 2차원 어레이 회로(200b)는 서로 90도 회전한 위치 관계를 포함한다. 따라서, 도 26에 나타내는 바와 같이, 2차원 어레이 회로(200a)의 워드선(WL)(게이트 전극(53a))은 2차원 어레이 회로(200b)의 워드선(WL)(게이트 전극(53b))과 대략 직교한다. 마찬가지로, 2차원 어레이 회로(200a)의 비트선(BL)(배선(63a))은 2차원 어레이 회로(200b)의 비트선(BL)(배선(3b))과 대략 직교한다.
상술한 2차원 어레이 회로(200a)와 2차원 어레이 회로(200b)의 관계는 2차원 어레이 회로(200b)와 2차원 어레이 회로(200a) 사이에서도 마찬가지이기 때문에, 구체적인 설명은 생략한다.
이상과 같이, 2차원 어레이 회로(200a~200c) 사이에는 절연층(43, 44)이 개재되어 있다. 따라서, 예를 들면, 2차원 어레이 회로(200a)의 출력부는 2차원 어레이 회로(200b)의 입력부와 절연층(43)에 마련된 비아(도시하지 않음)를 통해 전기적으로 접속된다. 마찬가지로, 2차원 어레이 회로(200b)의 출력부는 2차원 어레이 회로(200c)의 입력부와 절연층(44)에 마련된 비아(도시하지 않음)를 통해 전기적으로 접속된다. 이와 같이, 본 변형예에서는, 하층 쪽의 2차원 어레이 회로의 출력부와 상층 쪽의 2차원 어레이 회로의 입력부가 양자 사이의 절연층에 마련된 비아를 통해 전기적으로 연결된다. 그 때문에, 하층 쪽의 2차원 어레이 회로의 출력부와 상층 쪽의 2차원 어레이 회로의 입력부의 배선 거리를 짧게 할 수 있어, 배선 지연과 에너지 손실의 영향을 억제할 수 있다.
(제 2 실시형태)
제 1 실시형태에서는, 2차원 어레이 회로(200)에 의해 바이너리 뉴럴 네트워크를 구성하는 것을 상정하고 있다. 이 때문에, 각각의 2차원 어레이 회로(200)의 입력 및 출력은 디지털 신호(이진 데이터)를 이용한 디지털 방식으로 처리된다.
도 27은 디지털 방식으로 연산 처리를 실행하는 메모리셀 어레이 회로의 구성을 나타내는 회로도이다. 도 27에 나타내는 메모리셀 어레이 회로에서는 비트선(BL)의 출력단에 비교기(240)가 배치된다. 비교기(240)는 비트선(BL)의 출력 데이터 및 참조 데이터(VREF)를 비교한 결과를 출력하는 회로이다. 도 27에 나타내는 예에서는, 비교기(240)에 입력된 비트선(BL)의 출력 데이터에 따라, 1비트의 디지털 신호를 출력한다.
한편, 2차원 어레이 회로(200)는, 디지털 방식으로 한정되지 않고, 아날로그 신호로 입력 및 출력을 행하고, 아날로그 방식으로 연산 처리를 실행하는 것도 가능하다.
도 28은 아날로그 방식으로 연산 처리를 실행하는 메모리셀 어레이 회로의 구성을 나타내는 회로도이다. 구체적으로, 도 28에 나타내는 예는 아날로그 방식으로 적화 연산을 실행하는 구성을 나타내고 있다. 도 28에 나타내는 메모리셀 어레이 회로에서는, 비트선(BL)의 출력단에 아날로그 증폭 회로(250)가 배치된다. 아날로그 증폭 회로(250)는 비트선(BL)의 출력 신호를 아날로그 신호로서 출력함으로써 적화 연산의 결과를 출력한다. 또, 아날로그 증폭 회로(250)에서, 입력 단자와 출력 단자 사이에 접속된 임피던스는 저항(R)이더라도 좋고, 커패시터(C)이더라도 좋다.
도 28에 나타내는 아날로그 방식의 연산 회로를 실장한 2차원 어레이 회로(200)를 이용하여 3차원 어레이 장치(10)를 구성한 경우, 출력부(225)로부터 출력된 아날로그 신호는 상층의 2차원 어레이 회로(200)의 입력부(215)에 입력된다. 입력부(215)는 입력된 아날로그 신호를 그대로 워드선(WL)에 입력할 수도 있지만, A/D 변환하여 펄스 폭 변조한 변조 신호로 하고, 워드선(WL)에 입력할 수도 있다. 이와 같이, 워드선(WL)에 입력된 아날로그 입력 신호 또는 변조 신호의 입력 펄스 시간과 메모리셀(230)의 저항값에 따라 비트선에 신호를 출력하고, 아날로그 방식으로 적화 연산을 행할 수 있다.
이상과 같이, 제 1 실시형태에서 설명한 3차원 어레이 장치(10)는 디지털 방식 및 아날로그 방식 중 어느 하나의 방법으로 연산 처리를 실행할 수 있다.
(제 3 실시형태)
제 3 실시형태에서는 제 1 실시형태와는 다른 구조의 3차원 어레이 장치(10a)에 대하여 설명한다. 또, 도면을 이용한 설명에서, 제 1 실시형태와 공통하는 부분에 대해서는, 제 1 실시형태와 동일한 부호를 부여함으로써 상세한 설명을 생략하는 경우가 있다.
도 29는 본 발명의 제 3 실시형태의 3차원 어레이 장치(10a)의 구성을 나타내는 도면이다. 도 29에 나타내는 바와 같이, 3차원 어레이 장치(10a)는 하층으로부터 순서대로 제어 회로(100) 및 2차원 어레이 회로(300a~300e)를 포함한다. 제어 회로(100)는 2차원 어레이 회로(300a~300e)의 각 동작을 제어한다. 도 29에서는, 5층의 2차원 어레이 회로를 중첩한 예를 나타냈지만, 이 예로 한정되는 것은 아니고, 2층 이상의 층 구조로 할 수도 있다. 이하의 설명에서, 각각의 2차원 어레이 회로(300a~300e)를 구별할 필요가 없는 경우에는 2차원 어레이 회로(300)라고 총칭한다.
각각의 2차원 어레이 회로(300)는, 제 1 실시형태와 마찬가지로, ReRAM을 베이스로 한 메모리셀 어레이 회로이다. 각각의 2차원 어레이 회로(300)는 제 1 배선군(310), 제 1 배선군(310)에 신호를 입력하는 입력부(315), 제 1 배선군(310)과 교차하는 제 2 배선군(320), 및 제 2 배선군(320)으로부터 신호를 출력하는 출력부(325)를 포함한다. 본 실시형태에서, 제 1 배선군(310)은 복수의 워드선으로 구성된다. 제 2 배선군(320)은 복수의 비트선으로 구성된다. 메모리셀은 워드선과 비트선이 교차하는 교점에 마련된다. 즉, 도시는 생략하지만, 제 1 배선군(310)과 제 2 배선군(320)이 교차하는 교차부에는, 메모리셀로서, 적어도 하나의 저항 변화형 메모리(ReRAM)와 적어도 하나의 선택 트랜지스터가 배치된다.
입력부(315) 및 출력부(325)의 기능은 제 1 실시형태의 입력부(215) 및 출력부(225)와 마찬가지이다. 즉, 입력부(315)에는 워드선(WL)을 구동하기 위한 주변 회로가 포함되어도 좋고, 출력부(325)에는 비트선(BL)을 구동하기 위한 주변 회로가 포함되어도 좋다. 또한, 입력부(315)와 출력부(325)가 전기적으로 접속되는 것은 입력부(315)에 포함되는 주변 회로(워드선(WL)을 구동하기 위한 주변 회로 등)와 출력부(325)에 포함되는 주변 회로(비트선(BL)을 구동하기 위한 주변 회로 등)이 전기적으로 접속되는 것을 포함한다.
본 실시형태의 3차원 어레이 장치(10a)는 하층으로부터 상층을 향하여 입력부(315)와 출력부(325)의 위치가 서로 바뀌도록 2차원 어레이 회로(300a~300e)를 중첩한 구조를 갖는다. 구체적으로는, 3차원 어레이 장치(10a)는, 평면에서 볼 때, 입력부(315)와 출력부(325)가 수직 방향으로 번갈아 배치된다. 이 때문에, 본 실시형태의 3차원 어레이 장치(10a)는, 평면에서 볼 때, 상층 쪽의 2차원 어레이 회로(300)의 입력부(315)와 하층 쪽의 2차원 어레이 회로(300)의 출력부(325)가 중첩된다.
또한, 도 29에 화살표로 나타내는 바와 같이, 하층 쪽의 2차원 어레이 회로(300)의 출력은 상층 쪽의 2차원 어레이 회로(300)의 입력으로 된다. 즉, 하층 쪽의 2차원 어레이 회로(300)의 출력부(325)는 상층 쪽의 2차원 어레이 회로(300)의 입력부(315)와 전기적으로 접속되어 있다. 이때, 상층 쪽의 2차원 어레이 회로(300)의 입력부(315)와 하층 쪽의 2차원 어레이 회로(300)의 출력부(325) 사이의 전기적인 접속은 어떤 방법을 이용하더라도 좋다.
본 실시형태에서는, 하층 쪽의 2차원 어레이 회로(300)의 출력부(325)와 상층 쪽의 2차원 어레이 회로(300)의 입력부(315)가 수직 방향으로 중첩되기 때문에, 출력부(325)와 입력부(315) 사이의 배선 길이를 최소한으로 억제할 수 있다. 즉, 이 구조에 의해, 종래 기술에 비해, 배선 길이에 기인하는 신호 지연이나 소비 전력의 증가를 억제할 수 있어, 레이턴시가 짧고 에너지 손실이 적은 뉴럴 네트워크를 실현하는 3차원 어레이 장치(10a)를 제공할 수 있다.
(제 4 실시형태)
상술한 실시형태에서는, 3차원 어레이 장치를 구성하는 각 층에 하나의 2차원 어레이 회로를 포함하는 예를 나타내었지만, 이 예로 한정되는 것은 아니다. 예를 들어, 3차원 어레이 장치는 3차원 방향으로 m층(m은 자연수) 회로군을 적층한 구조를 갖고, 각 층에 n개(n은 자연수)의 2차원 어레이 회로를 포함하고 있어도 좋다. 즉, 본 실시형태의 3차원 어레이 장치는 m×n개의 2차원 어레이 회로를 전기적으로 접속한 구성으로 하여도 좋다.
각 층에 마련된 n개의 2차원 어레이 회로는 전단의 2차원 어레이 회로의 출력과 후단의 2차원 어레이 회로의 입력이 전기적으로 접속된다. 또한, 아래쪽 층에서의 최종단의 2차원 어레이 회로의 출력부는 인접하는 위쪽 층에서의 최초의 2차원 어레이 회로의 입력부와, 평면에서 볼 때, 중첩함과 동시에 전기적으로 접속된다. m 및 n의 값은 풋프린트의 증대와 다층화에 의한 비용의 증가를 고려하여 적절히 설계할 수 있다.
본 발명의 실시형태로서 상술한 각 실시형태는, 서로 모순되지 않는 한, 적절히 조합하여 실시할 수 있다. 각 실시형태의 비휘발성 저장 소자 또는 비휘발성 저장 장치를 기초로 하여, 당업자가 적절하게 구성 요소의 추가, 삭제 또는 설계 변경을 행한 것, 또는 공정의 추가, 생략 혹은 조건 변경을 행하는 것 또한 본 발명의 요지를 벗어나지 않는 한, 본 발명의 범위에 포함된다.
또한, 상술한 각 실시형태의 양태에 의해 초래되는 작용 효과와는 다른 작용 효과이더라도, 본 명세서의 기재로부터 명백한 것, 또는, 당업자에 의해 용이하게 예측할 수 있는 것에 대해서는, 당연히 본 발명에 의해 제공되는 것이라고 이해된다.
10, 10a … 3차원 어레이 장치, 21 … 기판, 22 … 절연층, 23 … 게이트 전극, 23-1 … 제 1 금속층, 23-2 … 제 2 금속층, 26 … 소스 전극, 27 … 드레인 전극, 28 … 절연층, 29 … 개구부, 30 … 저항 변화층, 31 … 상부 전극, 31-1 … 제 1 금속층, 31-2 … 제 2 금속층, 100 … 제어 회로, 200 … 2차원 어레이 회로, 210 … 제 1 배선군, 215 … 입력부, 220 … 제 2 배선군, 225 … 출력부, 230 … 메모리셀, 232 … 선택 트랜지스터, 234 … 저항 변화형 메모리, 240 … 비교기, 250 … 아날로그 증폭 회로, 300 … 2차원 어레이 회로, 310 … 제 1 배선군, 315 … 입력부, 320 … 제 2 배선군, 325 … 출력부, 41 … 기판, 42 ~ 44 … 절연층, 51a ~ 51c … 채널층, 52a ~ 52c … 게이트 절연층, 53a ~ 53c … 게이트 전극, 54a ~ 54c … 측벽, 55a ~ 55c … 절연층, 56a ~ 56c … 소스 전극, 57a ~57c … 절연층, 58a~58c … 비아, 59a~59c … 하부 전극, 60a~60c … 저항 변화층, 61-1a~61-1c … 제 1 금속층, 61-2a~61-2c … 제 2 금속층, 61a~61c … 상부 전극, 62a~62c … 절연층, 63a~63c … 배선

Claims (9)

  1. 높이 방향으로 복수의 층을 구비하는 3차원 어레이 장치로서,
    제 1 층에 위치하는 제 1의 2차원 어레이 회로, 및
    상기 제 1 층에 인접하는 제 2 층에 위치하고, 상기 제 1의 2차원 어레이 회로와, 평면에서 볼 때, 중첩하는 제 2의 2차원 어레이 회로
    를 구비하되,
    상기 제 1의 2차원 어레이 회로 및 상기 제 2의 2차원 어레이 회로는, 각각, 제 1 배선군, 상기 제 1 배선군에 신호를 입력하는 입력부, 상기 제 1 배선군과 교차하는 제 2 배선군, 및 상기 제 2 배선군으로부터 신호를 출력하는 출력부를 포함하고,
    상기 제 1의 2차원 어레이 회로에서의 상기 출력부는, 상기 제 2의 2차원 어레이 회로에서의 상기 입력부와, 평면에서 볼 때, 중첩함과 동시에 신호를 전달할 수 있게 접속되는,
    3차원 어레이 장치.
  2. 높이 방향으로 복수의 층을 구비하는 3차원 어레이 장치로서,
    제 1 층에 위치하는 제 1의 2차원 어레이 회로, 및
    상기 제 1 층에 인접하는 제 2 층에 위치하고, 상기 제 1의 2차원 어레이 회로와, 평면에서 볼 때, 중첩하는 제 2의 2차원 어레이 회로
    를 구비하되,
    상기 제 1의 2차원 어레이 회로 및 상기 제 2의 2차원 어레이 회로는, 각각, 제 1 배선군, 상기 제 1 배선군에 신호를 입력하는 입력부, 상기 제 1 배선군과 교차하는 제 2 배선군 및 상기 제 2 배선군으로부터 신호를 출력하는 출력부를 포함하고,
    상기 제 1의 2차원 어레이 회로에서의 상기 출력부는, 상기 제 2의 2차원 어레이 회로에서의 상기 출력부보다 상기 제 2의 2차원 어레이 회로에서의 상기 입력부에 더 가깝게 위치함과 동시에, 상기 제 2의 2차원 어레이 회로에서의 상기 입력부와 신호를 전달할 수 있게 접속되고,
    상기 제 1의 2차원 어레이 회로에서의 상기 제 2 배선군이 연장되는 방향은, 상기 제 2의 2차원 어레이 회로에서의 상기 제 1 배선군이 연장되는 방향과 대략 평행인,
    3차원 어레이 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1의 2차원 어레이 회로에서의 상기 입력부는, 상기 제 2의 2차원 어레이 회로에서의 상기 출력부와, 평면에서 볼 때, 중첩되지 않는, 3차원 어레이 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1의 2차원 어레이 회로에서의 상기 출력부는, 상기 제 2의 2차원 어레이 회로에서의 상기 입력부와 비아를 통해 전기적으로 접속되는, 3차원 어레이 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1의 2차원 어레이 회로 및 상기 제 2의 2차원 어레이 회로는, 메모리셀 어레이 회로인, 3차원 어레이 장치.
  6. 제 5 항에 있어서,
    상기 제 1 배선군은, 워드선으로 구성되는 배선군이고,
    상기 제 2 배선군은, 비트선으로 구성되는 배선군인,
    3차원 어레이 장치.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 메모리셀 어레이 회로는, 각 메모리셀에, 적어도 하나의 저항 변화형 메모리 및 적어도 하나의 선택 트랜지스터를 포함하는, 3차원 어레이 장치.
  8. 제 7 항에 있어서,
    상기 저항 변화형 메모리는, 산화하프늄을 포함하는 유전체층을 구비하는, 3차원 어레이 장치.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 선택 트랜지스터는, IGZO를 포함하는 산화물 반도체로 구성되는 채널을 구비하는, 3차원 어레이 장치.
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