JP2011129705A - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP2011129705A
JP2011129705A JP2009286674A JP2009286674A JP2011129705A JP 2011129705 A JP2011129705 A JP 2011129705A JP 2009286674 A JP2009286674 A JP 2009286674A JP 2009286674 A JP2009286674 A JP 2009286674A JP 2011129705 A JP2011129705 A JP 2011129705A
Authority
JP
Japan
Prior art keywords
film
memory
oxide film
cell unit
semiconductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009286674A
Other languages
English (en)
Other versions
JP5443965B2 (ja
Inventor
Nobuaki Yasutake
信昭 安武
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2009286674A priority Critical patent/JP5443965B2/ja
Priority to US12/871,289 priority patent/US8405061B2/en
Publication of JP2011129705A publication Critical patent/JP2011129705A/ja
Priority to US13/772,699 priority patent/US8772748B2/en
Application granted granted Critical
Publication of JP5443965B2 publication Critical patent/JP5443965B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/063—Patterning of the switching material by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/884—Other compounds of groups 13-15, e.g. elemental or compound semiconductors
    • H10N70/8845—Carbon or carbides
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/72—Array wherein the access device being a diode

Abstract

【課題】整流素子における逆方向電流の増大を抑制できると共に、メモリ素子へのフッ素や水素等の不純物の拡散を防止できる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第一方向に延びる導電線Ｌ２（ｉ）と、第一方向と交差する第二方向に延びる導電線Ｌ３（ｊ）と、導電線Ｌ２（ｉ）と導電線Ｌ３（ｊ）との間に直列接続された、相変化膜１７と整流素子とから構成されるセルユニットとを備える。さらに、相変化膜１７の側面に形成されたシリコン窒化膜２１と、整流素子の側面に順に形成されたシリコン酸化膜２０及びシリコン窒化膜２１を含む２重側壁膜とを備える。
【選択図】図１３

Description

本発明は、可変抵抗素子または相変化素子をメモリ素子として用いる半導体記憶装置に関し、例えば抵抗変化メモリに関する。
近年、電気的に書き換え可能な不揮発性半導体記憶装置として、可変抵抗素子をメモリ素子とするＲｅＲＡＭ(Resistive RAM)や、相変化素子をメモリ素子とするＰＣＲＡＭ(Phase change RAM)などの抵抗変化メモリがフラッシュメモリの後継メモリとして注目を集めている。
抵抗変化メモリでは、ビット線とワード線の各クロスポイントに、例えば可変抵抗素子とダイオード等の整流素子を積層することでセルアレイが構成できるため、セルアレイ部分の面積を増大させることなく、メモリ容量を大きくできる三次元積層メモリが形成可能である。
抵抗変化メモリは、最終的に可変抵抗素子とダイオードが積層された多数ピラーの間に酸化膜が埋め込まれた構造となる。可変抵抗素子は、電極／金属酸化物（二元系や三元系）などの可変抵抗材料／電極により構成される。
しかし、前述した構造では、その埋め込み材料となる酸化膜中から可変抵抗材料へ拡散するフッ素や水素等の不純物が可変抵抗材料の特性を劣化させる可能性がある。このため、可変抵抗材料の側面をシリコン窒化膜で覆うことにより、フッ素や水素等の不純物の拡散を抑制する構造が提案されている（例えば、特許文献１参照）。
一方、整流素子としてのシリコンダイオードの側面にシリコン窒化膜を形成した場合、逆方向電流が増大し整流素子特性の劣化を引き起こす。
特開２００９−１２３９００号公報
本発明は、整流素子における逆方向電流の増大を抑制できると共に、メモリ素子へのフッ素や水素等の不純物の拡散を防止できる半導体記憶装置を提供する。
本発明の一実施態様の半導体記憶装置は、第一方向に延びる第１導電線と、前記第一方向と交差する第二方向に延びる第２導電線と、前記第１導電線と前記第２導電線との間に直列接続された、相変化膜と整流素子とから構成されるセルユニットと、前記相変化膜の側面に形成されたシリコン窒化膜と、前記整流素子の側面に順に形成されたシリコン酸化膜及び前記シリコン窒化膜を含む２重側壁膜とを具備することを特徴とする。
本発明によれば、整流素子における逆方向電流の増大を抑制できると共に、メモリ素子へのフッ素や水素等の不純物の拡散を防止できる半導体記憶装置を提供できる。
実施形態の抵抗変化メモリの主要部を示すブロック図である。 実施形態におけるクロスポイント型メモリセルアレイの斜視図である。 実施形態における二つのメモリセルアレイ内のセルユニットの斜視図である。 実施形態におけるセルユニット内のメモリ素子と整流素子の接続関係を示す図である。 実施形態におけるセルユニット内のメモリ素子と整流素子の接続関係を示す図である。 実施形態における第一及び第二制御回路のレイアウトの第一例を示す図である。 実施形態における第一及び第二制御回路のレイアウトの第一例を示す図である。 実施形態における第一及び第二制御回路のレイアウトの第二例を示す図である。 実施形態における二つのメモリセルアレイの斜視図である。 実施形態における１つのセルユニットの構造を示す斜視図である。 比較例におけるシリコン窒化膜の有無による逆方向電流の変化を示す図である。 実施形態におけるセルユニットの上面図である。 実施形態におけるセルユニットの断面図である。 実施形態におけるセルユニットの断面図である。 実施形態におけるセルユニットの断面図である。 実施形態におけるセルユニットの第１変形例の断面図である。 実施形態におけるセルユニットの第２変形例の断面図である。 実施形態におけるセルユニットの第３変形例の断面図である。 実施形態におけるセルユニットの第４変形例の断面図である。 実施形態におけるセルユニットの上面図である。 実施形態におけるセルユニットの製造方法を示す断面図である。 実施形態におけるセルユニットの製造方法を示す断面図である。 実施形態におけるセルユニットの製造方法を示す断面図である。 実施形態におけるセルユニットの製造方法を示す断面図である。 実施形態におけるセルユニットの製造方法を示す断面図である。 実施形態におけるセルユニットの製造方法を示す断面図である。 実施形態におけるセルユニットの製造方法を示す断面図である。 実施形態におけるセルユニットの製造方法を示す断面図である。 実施形態におけるセルユニットの製造方法を示す断面図である。 実施形態におけるセルユニットの製造方法を示す断面図である。 実施形態におけるセルユニットの製造方法を示す断面図である。 実施形態におけるセルユニットの製造方法を示す断面図である。 実施形態におけるセルユニットの製造方法を示す断面図である。
以下、図面を参照して本発明による実施形態の半導体記憶装置及びその製造方法を説明する。ここでは、半導体記憶装置として、抵抗変化メモリを例に取る。なお、本発明は以下で示される実施形態に限定されず、異なるさまざまな形態で具現される。
［１］ 基本構成
本発明は、可変抵抗素子又は相変化素子をメモリ素子とする抵抗変化メモリを含む半導体記憶装置を対象とする。ここで、可変抵抗素子とは、電圧、電流、熱などにより抵抗値が変化する材料からなる素子のことであり、相変化素子とは、相変化により抵抗値やキャパシタンスなどの物性が変化する材料からなる素子のことである。
相変化（相転移）とは以下のものを含む。
・ 金属-半導体転移、金属-絶縁体転移、金属-金属転移、絶縁体-絶縁体転移、絶縁体-半導体転移、絶縁体-金属転移、半導体-半導体転移、半導体-金属転移、半導体-絶縁体転移
・ 量子状態の相変化（金属-超伝導体転移など）
・ 常磁性体-強磁性体転移、反強磁性体-強磁性体転移、強磁性体-強磁性体転移、フェリ磁性体-強磁性体転移、これらの転移の組み合わせからなる転移
・ 常誘電体-強誘電体転移、常誘電体-焦電体転移、常誘電体-圧電体転移、強誘電体-強誘電体転移、反強誘電体-強誘電体転移、これらの転移の組み合わせからなる転移
・ 以上の転移の組み合わせからなる転移
例えば、金属、絶縁体、半導体、強誘電体、常誘電体、焦電体、圧電体、強磁性体、フェリ磁性体、螺旋磁性体、常磁性体又は反強磁性体から、強誘電強磁性体への転移、及び、その逆の転移
この定義によれば、可変抵抗素子は、相変化素子を含むことになるが、本明細書では、可変抵抗素子としては、主として、金属酸化物、金属化合物、有機物薄膜、カーボン(Carbon)、カーボンナノチューブなどからなる素子を意味するものとする。
また、本発明は、可変抵抗素子をメモリ素子とするＲｅＲＡＭや、相変化素子をメモリ素子とするＰＣＲＡＭなどの抵抗変化メモリを対象とする。これらの抵抗変化メモリは、メモリセルアレイがクロスポイント型であり、三次元集積化により大きなメモリ容量を実現できると共に、ＤＲＡＭ並みの高速動作が可能であるからである。
クロスポイント型メモリセルアレイでは、選択されたメモリ素子のみに電流を流すために、ワード線とビット線との間にメモリ素子と整流素子とが直列に接続される。
ここで、メモリ素子の抵抗値を変化させる方法として、メモリ素子に印加される電圧の極性を変えることにより、メモリ素子の抵抗値を少なくとも第一値と第二値との間で可逆変化させる方法と、メモリ素子に印加される電圧の極性を変えずに、電圧の大きさと印加時間とを制御することにより、メモリ素子の抵抗値を少なくとも第一値と第二値との間で可逆変化させる方法とがある。
前者は、バイポーラ動作と呼ばれ、後者は、ユニポーラ動作と呼ばれる。
バイポーラ動作は、例えば、磁気ランダムアクセスメモリなどの書き込みに際して双方向電流が必要とされるメモリに採用される。また、本発明の抵抗変化メモリをバイポーラ動作させることも可能である。
なお、本発明の実施形態の抵抗変化メモリは、メモリ素子に印加される電圧の極性を変えずに、電圧の大きさと印加時間とを制御することにより、メモリ素子の抵抗値を少なくとも第一値と第二値との間で可逆変化させるユニポーラ動作を用いて説明する。
クロスポイント型メモリセルアレイを有する抵抗変化メモリ（以下、クロスポイント型抵抗変化メモリ）をユニポーラ動作させる場合、整流素子には、セット／リセット動作及び読み出し動作を正確に行うために、順バイアスが印加されたときの電流が大きく、かつ、逆バイアスが印加されたときの電流が小さく、破壊電圧が大きい、という特性が要求される。
ところで、抵抗変化メモリでは、ビット線とワード線の各クロスポイントに、メモリ素子と整流素子とから構成されるセルユニットが配置され、複数のセルユニット間に酸化膜などの層間絶縁膜が埋め込まれた構造が形成される。
このような構造では、セルユニット間に埋め込まれた酸化膜中からフッ素や水素等の不純物がメモリ素子へ拡散し、メモリ素子の特性を劣化させる可能性がある。
そこで、本発明の実施形態では、メモリ素子の側面にシリコン窒化膜を形成することにより、フッ素や水素等の不純物のメモリ素子への拡散を防止する。
一方、整流素子としてのダイオードの側面にシリコン窒化膜が形成された場合、整流素子における逆方向電流が増大し、整流素子特性の劣化を引き起こす。
そこで、さらに、本発明の実施形態では、整流素子の側面にシリコン酸化膜を形成することにより、整流素子における逆方向電流の増大を抑制する。
以上により、メモリ素子と整流素子から構成されるセルユニットとしての性能を最大限に発揮できる抵抗変化メモリを提供する。
［２］ 実施形態
［２−１］ 全体図
図１は、実施形態の抵抗変化メモリの主要部を示すブロック図である。
抵抗変化メモリ（例えば、チップ）１は、クロスポイント型メモリセルアレイ２を有する。クロスポイント型メモリセルアレイ２は、複数のメモリセルアレイの積層構造から構成される。
クロスポイント型メモリセルアレイ２の第一方向の一端には、第一制御回路３が配置され、第一方向と交差する第二方向の一端には、第二制御回路４が配置される。
第一及び第二制御回路３，４は、例えば、メモリセルアレイ選択信号に基づいて、積層された複数のメモリセルアレイのうちの一つを選択する。
第一制御回路３は、例えば、ロウアドレス信号に基づいてクロスポイント型メモリセルアレイ２のロウを選択する。また、第二制御回路４は、例えば、カラムアドレス信号に基づいてクロスポイント型メモリセルアレイ２のカラムを選択する。
第一及び第二制御回路３，４は、クロスポイント型メモリセルアレイ２内のメモリ素子に対するデータの書き込み／消去／読み出しを制御する。
第一及び第二制御回路３，４は、積層された複数のメモリセルアレイのうちの一つに対してデータの書き込み／消去／読み出しを行うこともできるし、積層された複数のメモリセルアレイのうちの二つ以上又は全てに対して同時にデータの書き込み／消去／読み出しを行うこともできる。
ここで、抵抗変化メモリ１においては、例えば、書き込みをセット、消去をリセットと称する。セット状態の抵抗値は、リセット状態の抵抗値と異なっていればよく、それより高いか又は低いかは重要ではない。
また、セット動作において、複数の抵抗値のうちの一つを選択的に書き込めるようにすれば、一つのメモリ素子が多値データ(multi-level data)を記憶する多値抵抗変化メモリを実現することもできる。
コントローラ５は、制御信号及びデータを抵抗変化メモリ１に供給する。制御信号は、コマンド・インターフェイス回路６に入力され、データは、データ入出力バッファ７に入力される。また、コントローラ５はチップ１の中に配置されていても良いし、チップ１とは別のホスト（コンピュータ）中に配置されていても良い。
コマンド・インターフェイス回路６は、制御信号に基づいて、ホスト５からのデータがコマンドデータであるか否かを判断し、コマンドデータであれば、それをデータ入出力バッファ７からステートマシーン８に転送する。
ステートマシーン８は、コマンドデータに基づいて、抵抗変化メモリ１の動作を管理する。例えば、ステートマシーン８は、ホスト５からのコマンドデータに基づいて、セット／リセット動作及び読み出し動作を管理する。
コントローラ５は、ステートマシーン８が管理するステータス情報を受け取り、抵抗変化メモリ１での動作結果を判断することも可能である。
セット／リセット動作及び読み出し動作において、コントローラ５は、アドレス信号を抵抗変化メモリ１に供給する。アドレス信号は、例えば、メモリセルアレイ選択信号、ロウアドレス信号及びカラムアドレス信号を含んでいる。
アドレス信号は、アドレスバッファ９を経由して、第一及び第二制御回路３，４に入力される。
パルスジェネレータ１０は、ステートマシーン８からの命令に基づき、例えば、セット／リセット動作及び読み出し動作に必要な電圧パルス又は電流パルスを所定のタイミングで出力する。
［２−２］ メモリセルアレイ
図２は、実施形態におけるクロスポイント型メモリセルアレイの斜視図である。
クロスポイント型メモリセルアレイ２は、半導体基板（例えば、シリコン基板）１１上に配置される。なお、クロスポイント型メモリセルアレイ２と半導体基板１１の間には、ＭＯＳトランジスタ等の回路素子や絶縁膜が挟まれていても良い。
図２では、一例として、クロスポイント型メモリセルアレイ２が、第三方向（半導体基板１１の主平面に垂直な方向）に積層された４つのメモリセルアレイＭ１，Ｍ２，Ｍ３，Ｍ４から構成される場合を示しているが、積層されるメモリセルアレイの数は、２つ以上であればよい。
メモリセルアレイＭ１は、第一及び第二方向にアレイ状に配置された複数のセルユニットＣＵ１から構成される。
同様に、メモリセルアレイＭ２は、アレイ状に配置された複数のセルユニットＣＵ２から構成され、メモリセルアレイＭ３は、アレイ状に配置された複数のセルユニットＣＵ３から構成され、メモリセルアレイＭ４は、アレイ状に配置された複数のセルユニットＣＵ４から構成される。
セルユニットＣＵ１，ＣＵ２，ＣＵ３，ＣＵ４は、それぞれ、直列接続されるメモリ素子と整流素子（非オーミック素子）とから構成される。
また、半導体基板１１上には、半導体基板１１側から順に、導電線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）、導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）、導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）、導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）、導電線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）が配置される。
半導体基板１１側から奇数番目の導電線、即ち、導電線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）、導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）及び導電線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）は、第二方向に延びる。
半導体基板１１側から偶数番目の導電線、即ち、導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）及び導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）は、第二方向に交差する第一方向に延びる。
これら導電線は、ワード線又はビット線として機能する。
最も下の第一番目のメモリセルアレイＭ１は、第一番目の導電線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）と第二番目の導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）との間に配置される。メモリセルアレイＭ１に対するセット／リセット動作及び読み出し動作では、導電線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）及び導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）の一方をワード線とし、他方をビット線として機能させる。
メモリセルアレイＭ２は、第二番目の導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）と第三番目の導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）との間に配置される。メモリセルアレイＭ２に対するセット／リセット動作及び読み出し動作では、導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）及び導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）の一方をワード線とし、他方をビット線として機能させる。
メモリセルアレイＭ３は、第三番目の導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）と第四番目の導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）との間に配置される。メモリセルアレイＭ３に対するセット／リセット動作及び読み出し動作では、導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）及び導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）の一方をワード線とし、他方をビット線として機能させる。
メモリセルアレイＭ４は、第四番目の導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）と第五番目の導電線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）との間に配置される。メモリセルアレイＭ４に対するセット／リセット動作及び読み出し動作では、導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）及び導電線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）の一方をワード線とし、他方をビット線として機能させる。
ここで、配線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）と配線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）が交差する地点、配線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）と配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）が交差する地点、配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）と配線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）が交差する地点及び配線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）と配線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）が交差する地点にセルユニットＣＵが配置される。すなわち、連続して積層される配線が交差する地点に、セルユニットＣＵが配置される。
［２−３］ セルユニット
図３は、実施形態における二つのメモリセルアレイ内のセルユニットの斜視図である。
ここでは、例えば、図２における二つのメモリセルアレイＭ１、Ｍ２内のセルユニットＣＵ１，ＣＵ２を示す。この場合、図２における二つのメモリセルアレイＭ３，Ｍ４内のセルユニットの構成は、図２における二つのメモリセルアレイＭ１、Ｍ２内のセルユニットの構成と同じになる。
セルユニットＣＵ１，ＣＵ２は、それぞれ、直列に接続されるメモリ素子と整流素子とから構成される。
メモリ素子と整流素子の接続関係については、様々なパターンが存在する。
但し、一つのメモリセルアレイ内の全てのセルユニットについては、メモリ素子と整流素子の接続関係が同じであることが必要である。
図４及び図５は、実施形態におけるメモリ素子と整流素子の接続関係を示している。
一つのセルユニットにおいて、メモリ素子と整流素子の接続関係は、メモリ素子と整流素子の位置関係が２通り、整流素子の向きが２通りで、合計４通り存在する。従って、二つのメモリセルアレイ内のセルユニットに関して、メモリ素子と整流素子の接続関係のパターンは、１６通り（４通り×４通り）存在する。
図４及び図５のａ〜ｐは、この１６通りの接続関係を表している。
セルユニットＣＵ１，ＣＵ２において、図面上、下側が半導体基板側である。
本発明の実施形態は、これら１６通りの接続関係の全てに対して適用可能であるが、以下の説明では、主としてｃの接続関係を例にする。このように、ダイオードの向きを、導電線Ｌを挟んで対象にした方が、上下のセルユニットＣＵで導電線Ｌを共通ワード線、または、共通ビット線として用いることができ、メモリ動作の制御が容易になるからである。
［２−４］ 第一及び第二制御回路のレイアウト
図６及び図７は、実施形態における第一及び第二制御回路のレイアウトの第一例を示している。
図２で示した、メモリセルアレイＭ１，Ｍ２，Ｍ３，Ｍ４のいずれか１層に相当するメモリセルアレイＭｓは、図６に示すように、アレイ状に配置される複数のセルユニットＣＵｓから構成される。セルユニットＣＵｓの一端は、導電線Ｌｓ（ｊ−１），Ｌｓ（ｊ），Ｌｓ（ｊ＋１）に接続され、その他端は、導電線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）に接続される。
メモリセルアレイＭｓ＋１は、図７に示すように、アレイ状に配置される複数のセルユニットＣＵｓ＋１から構成される。セルユニットＣＵｓ＋１の一端は、導電線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）に接続され、その他端は、導電線Ｌｓ＋２（ｊ−１），Ｌｓ＋２（ｊ），Ｌｓ＋２（ｊ＋１）に接続される。
但し、ｓは、１，３，５，７，…とする。
導電線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）の第一方向の一端には、スイッチ素子ＳＷ１を介して第一制御回路３が接続される。スイッチ回路ＳＷ１は、例えば、制御信号φｓ＋１（ｉ−１），φｓ＋１（ｉ），φｓ＋１（ｉ＋１）により制御されるＮチャネルＦＥＴ(field effect transistor)から構成される。
導電線Ｌｓ（ｊ−１），Ｌｓ（ｊ），Ｌｓ（ｊ＋１）の第二方向の一端には、スイッチ素子ＳＷ２を介して第二制御回路４が接続される。スイッチ回路ＳＷ２は、例えば、制御信号φｓ（ｊ−１），φｓ（ｊ），φｓ（ｊ＋１）により制御されるＮチャネルＦＥＴから構成される。
導電線Ｌｓ＋２（ｊ−１），Ｌｓ＋２（ｊ），Ｌｓ＋２（ｊ＋１）の第二方向の一端には、スイッチ素子ＳＷ２を介して第二制御回路４が接続される。スイッチ回路ＳＷ２は、例えば、制御信号φｓ＋２（ｊ−１），φｓ＋２（ｊ），φｓ＋２（ｊ＋１）により制御されるＮチャネルＦＥＴから構成される。
図８は、実施形態における第一及び第二制御回路のレイアウトの第二例を示している。
第二例のレイアウトが第一例のレイアウトと異なる点は、メモリセルアレイＭｓ，Ｍｓ＋１，Ｍｓ＋２，Ｍｓ＋３の第一方向の両端に、それぞれ第一制御回路３が配置され、かつ、メモリセルアレイＭｓ，Ｍｓ＋１，Ｍｓ＋２，Ｍｓ＋３の第二方向の両端に、それぞれ第二制御回路４が配置されることにある。
但し、ｓは、１，５，９，１３，…とする。
導電線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）の第一方向の両端には、それぞれスイッチ素子ＳＷ１を介して第一制御回路３が接続される。スイッチ回路ＳＷ１は、例えば、制御信号φｓ＋１（ｉ−１），φｓ＋１（ｉ），φｓ＋１（ｉ＋１），φｓ＋３（ｉ−１），φｓ＋３（ｉ），φｓ＋３（ｉ＋１）により制御されるＮチャネルＦＥＴから構成される。
導電線Ｌｓ（ｊ−１），Ｌｓ（ｊ），Ｌｓ（ｊ＋１）の第二方向の両端には、それぞれスイッチ素子ＳＷ２を介して第二制御回路４が接続される。スイッチ回路ＳＷ２は、例えば、制御信号φｓ（ｊ−１），φｓ（ｊ），φｓ（ｊ＋１），φｓ＋２（ｊ−１），φｓ＋２（ｊ），φｓ＋２（ｊ＋１）により制御されるＮチャネルＦＥＴから構成される。
［２−５］ 動作
上述の抵抗変化メモリの動作について説明する。
図９は、実施形態における二つのメモリセルアレイの斜視図である。
メモリセルアレイＭ１は、図２のメモリセルアレイＭ１に相当し、メモリセルアレイＭ２は、図２のメモリセルアレイＭ２に相当する。
セルユニットＣＵ１，ＣＵ２内のメモリ素子及び整流素子の接続関係は、図４のａに相当する。
Ａ. セット動作
まず、メモリセルアレイＭ１内の選択セルユニットＣＵ１-selに対して書き込み（セット）動作を行う場合について説明する。
選択セルユニットＣＵ１-selの初期状態は、消去（リセット）状態である。
また、リセット状態を高抵抗状態（100kΩ〜1MΩ）とし、セット状態を低抵抗状態（1KΩ〜10kΩ）とする。
選択された導電線Ｌ２（ｉ）を高電位側の電源電位Ｖｄｄに接続し、選択された導電線Ｌ１（ｊ）を低電位側の電源電位Ｖｓｓに接続する。
また、半導体基板側から一番目の導電線のうち、選択された導電線Ｌ１（ｊ）以外の残りの非選択の導電線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）を電源電位Ｖｄｄに接続する。半導体基板側から二番目の導電線のうち、選択された導電線Ｌ２（ｉ）以外の残りの非選択の導電線Ｌ２（ｉ＋１）を電源電位Ｖｓｓに接続する。
さらに、半導体基板側から三番目の非選択の導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）を電源電位Ｖｄｄに接続する。
この時、選択セルユニットＣＵ１-sel内の整流素子（ダイオード）には、順バイアスが印加されるため、定電流源からのセット電流Ｉ-setが選択セルユニットＣＵ１-selに流れ、選択セルユニットＣＵ１-sel内のメモリ素子の抵抗値が高抵抗状態から低抵抗状態に変化する。
ここで、セット動作時において、選択セルユニットＣＵ１-sel内のメモリ素子には、１〜２Ｖの電圧を印加し、そのメモリ素子（高抵抗状態）に流すセット電流Ｉ-setの電流密度としては、１×１０５〜１×１０７Ａ／ｃｍ２の範囲内の値にする。
一方、メモリセルアレイＭ１内の非選択セルユニットＣＵ１-unselのうち、非選択の導電線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）と非選択の導電線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）には、逆バイアスが印加される。
同様に、メモリセルアレイＭ２内の非選択セルユニットＣＵ２-unselのうち、選択の導電線Ｌ２（ｉ＋１）と非選択の導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）には、逆バイアスが印加される。
従って、セルユニット内の整流素子には、逆バイアスが印加されたときの電流が十分に小さく、かつ、破壊電圧が十分に大きい、という特性が要求される。
Ｂ. リセット動作
次に、メモリセルアレイＭ１内の選択セルユニットＣＵ１-selに対して消去（リセット）動作を行う場合について説明する。
選択された導電線Ｌ２（ｉ）を高電位側の電源電位Ｖｄｄに接続し、選択された導電線Ｌ１（ｊ）を低電位側の電源電位Ｖｓｓに接続する。
また、半導体基板側から一番目の導電線のうち、選択された導電線Ｌ１（ｊ）以外の残りの非選択の導電線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）を電源電位Ｖｄｄに接続する。半導体基板側から二番目の導電線のうち、選択された導電線Ｌ２（ｉ）以外の残りの非選択の導電線Ｌ２（ｉ＋１）を電源電位Ｖｓｓに接続する。
さらに、半導体基板側から三番目の非選択の導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）を電源電位Ｖｄｄに接続する。
この時、選択セルユニットＣＵ１-sel内の整流素子（ダイオード）には、順バイアスが印加されるため、定電流源からのリセット電流Ｉ-resetが選択セルユニットＣＵ１-selに流れ、選択セルユニットＣＵ１-sel内のメモリ素子の抵抗値が低抵抗状態から高抵抗状態に変化する。
ここで、リセット動作時において、選択セルユニットＣＵ１-sel内のメモリ素子には、１〜３Ｖの電圧を印加し、そのメモリ素子（低抵抗状態）に流すリセット電流Ｉ-resetの電流密度としては、１×１０３〜１×１０６Ａ／ｃｍ２の範囲内の値にする。
一方、メモリセルアレイＭ１内の非選択セルユニットＣＵ１-unselのうち、非選択の導電線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）と非選択の導電線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）には、逆バイアスが印加される。
同様に、メモリセルアレイＭ２内の非選択セルユニットＣＵ２-unselのうち、選択の導電線Ｌ２（ｉ＋１）と非選択の導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）には、逆バイアスが印加される。
従って、セルユニット内の整流素子には、逆バイアスが印加されたときの電流が十分に小さく、かつ、破壊電圧が十分に大きい、という特性が要求される。
尚、セット電流Ｉ-setとリセット電流I-resetとは互いに異なる。また、それらを生成するために選択セルユニットＣＵ１-sel内のメモリ素子に印加する電圧値は、メモリ素子を構成する材料に依存する。
Ｃ. 読み出し動作
次に、メモリセルアレイＭ１内の選択セルユニットＣＵ１-selに対して読み出し動作を行う場合について説明する。
選択された導電線Ｌ２（ｉ）を高電位側の電源電位Ｖｄｄに接続し、選択された導電線Ｌ１（ｊ）を低電位側の電源電位Ｖｓｓに接続する。
また、半導体基板側から一番目の導電線のうち、選択された導電線Ｌ１（ｊ）以外の残りの非選択の導電線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）を電源電位Ｖｄｄに接続する。半導体基板側から二番目の導電線のうち、選択された導電線Ｌ２（ｉ）以外の残りの非選択の導電線Ｌ２（ｉ＋１）を電源電位Ｖｓｓに接続する。
さらに、半導体基板側から三番目の非選択の導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）を電源電位Ｖｄｄに接続する。
この時、選択セルユニットＣＵ１-sel内の整流素子（ダイオード）には、順バイアスが印加されるため、定電流源からの読み出し電流Ｉ-readが選択セルユニットＣＵ１-sel内のメモリ素子（高抵抗状態又は低抵抗状態）に流れる。
従って、例えば、メモリ素子に読み出し電流Ｉ-readが流れているときのセンスノードの電位変化を検出することにより、そのメモリ素子のデータ（抵抗値）を読み出すことができる。
ここで、読み出し電流Ｉ-readの値は、読み出し時にメモリ素子の抵抗値が変化しないように、セット電流Ｉ-setの値及びリセット電流Ｉ-resetの値よりも十分に小さいことが必要である。
読み出し時にも、セット／リセット時と同様に、メモリセルアレイＭ１内の非選択セルユニットＣＵ１-unselのうち、非選択の導電線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）と非選択の導電線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）には、逆バイアスが印加される。
また、メモリセルアレイＭ２内の非選択セルユニットＣＵ２-unselのうち、選択の導電線Ｌ２（ｉ＋１）と非選択の導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）にも、逆バイアスが印加される。
従って、セルユニット内の整流素子には、逆バイアスが印加されたときの電流が十分に小さく、かつ、破壊電圧が十分に大きい、という特性が要求される。
［２−６］ メモリ素子及び整流素子
本発明の実施形態の抵抗変化メモリに使用されるセルユニット（メモリ素子及び整流素子）について詳細に説明する。セルユニット内のメモリ素子と整流素子との接続関係については、図４のａを例にとる。
図１０は、実施形態における１つのセルユニットの構造を示す斜視図である。
第一方向に延びる導電線Ｌ２（ｉ）上には、電極層１２、ｎ型半導体層１３、真性(intrinsic)半導体層１４、ｐ型半導体層１５、及び電極層１６が順に積層されている。
真性半導体層１４は、不純物がドープされない半導体層、又は真性キャリア密度に対して無視できる程度の極微量の不純物を含む半導体層のことである。すなわち、真性半導体層とは、伝導電子密度と正孔密度とが等しい半導体、理想的には、不純物を全く含まない半導体として定義されるが、極微量のｐ型不純物又はｎ型不純物を含む場合であっても、その濃度が真性キャリア密度に対してはるかに低いとみなされるときは、真性半導体層として取り扱うものとする。
整流素子としてのシリコンｐ-ｉ-ｎダイオードＤ-pinは、ｎ型半導体層１３、真性半導体層１４及びｐ型半導体層１５から構成される。
電極層１６上には、可変抵抗素子又は相変化素子からなるメモリ素子１７、及び電極層１８が順に積層されている。
さらに、電極層１８上には導電体からなるマスク材１９が配置され、マスク材１９上には第一方向と交差する第二方向に延びる導電線Ｌ３（ｊ）が配置される。マスク材１９は、これらの層１２〜１８を形成する工程でマスクとして使用されるものであり、形成されない場合もある。
Ａ. 比較例
図１０に示したセルユニットが基板上に複数配置され、セルユニット間に層間絶縁膜、例えばシリコン酸化膜が埋め込まれた構造が形成される。このような構造では、シリコン酸化膜中からフッ素や水素等の不純物がメモリ素子１７に拡散し、メモリ素子１７の特性を劣化させる可能性がある。
このため、メモリ素子１７の側面をシリコン窒化膜で覆うことにより、フッ素や水素等の不純物のメモリ素子１７への拡散を防止する構造が用いられる。
しかし、整流素子、すなわちｐ-ｉ-ｎダイオードＤ-pin（ｎ型半導体層１３、真性半導体層１４及びｐ型半導体層１５）の側面にシリコン窒化膜を形成した場合、逆方向電流が増大し、整流素子の整流特性が劣化する。
図１１に、整流素子側面のシリコン窒化膜の有無による逆方向電流の変化を示す。図１１は所定数の整流素子に所定の逆方向電圧を加えた場合に得られる逆方向電流の分散を示した図、いわゆるワイブルプロットである。図１１の横軸（図１１中には「Ａ」で表示）は逆方向電流［Ａ］を示し、縦軸（図１１中には「Ｂ」で表示）はデータの分散を示している。なお、横軸の右方向に行くに従って逆方向電流が増えることを意味している。
図１１のＣで示すプロット群（プロット群Ｃ）が、ｐ-ｉ-ｎダイオードＤ-pinの側面にシリコン窒化膜を形成していない場合であり、Ｄで示すプロット群（プロット群Ｄ）が、ｐ-ｉ-ｎダイオードＤ-pinの側面にシリコン窒化膜を形成した場合である。図１１の（プロット群Ｃとプロット群Ｄを比較すると、ｐ-ｉ-ｎダイオードＤ-pinの側面にシリコン窒化膜を形成すると、シリコン窒化膜を形成しない場合に比べて逆方向電流が増えていることが容易にわかる。
Ｂ. 実施形態
本発明の実施形態では、前述した整流素子における逆方向電流の増大を抑制するために、整流素子の側面にシリコン酸化膜を形成する。また、フッ素や水素等の不純物がメモリ素子１７へ拡散するのを防ぐために、メモリ素子１７の側面にシリコン窒化膜を形成する。さらに、整流素子の側面に形成されたシリコン酸化膜をシリコン窒化膜で覆っても良い。これにより、層間絶縁膜からフッ素や水素等の不純物が整流素子へ拡散するのを防ぐことができる。
以下に、実施形態のセルユニットの構造を詳細に説明する。
図１２Ａは、実施形態におけるメモリ素子及び整流素子から構成されたセルユニットを上面から見た図である。なお、第一方向に延びる導電線Ｌ２（ｊ）は上面からは見えないが便宜上記載してある。また、図１２Ｂは、実施形態におけるメモリ素子及び整流素子から構成されたセルユニットの第一方向及第二方向に平行な面にてメモリ素子部分を切断したときの断面図である。また、図１２Ｃは、実施形態におけるメモリ素子及び整流素子から構成されたセルユニットの第一方向及第二方向に平行な面にて整流素子部分を切断したときの断面図である。図１３は、図１２ＡにおけるＸIII−ＸIII線に沿ったセルユニットの断面図である。
図１２Ａに示すように、導電線Ｌ３（ｊ）と導電線Ｌ２（ｊ）の交差部分にセルユニットＣＵ２が配置されている。図１２Ｂに示すように、メモリ素子１７の周囲を取り囲むように、メモリ素子１７の全側面にシリコン窒化膜２１が配置されている。さらに、図１２Ｃに示すように、整流素子Ｄ−ｐｉｎ（図１２Ｃでは代表例として真性半導体層１４を例示）の周囲を取り囲むように、整流素子Ｄ−ｐｉｎの全側面にシリコン酸化膜２０が配置され、シリコン酸化膜２０を取り囲むようにシリコン窒化膜２１が配置されている。
図１３に示すように、第一方向に延びる導電線Ｌ２（ｉ）上には、電極層１２、ｎ型半導体層１３、真性(intrinsic)半導体層１４、ｐ型半導体層１５、及び電極層１６が順に積層されている。整流素子としてのシリコンｐ-ｉ-ｎダイオードＤ-pinは、ｎ型半導体層１３、真性半導体層１４、及びｐ型半導体層１５から構成される。
ｎ型半導体層１３内に含まれるｎ型不純物の濃度は、１×１０２０atoms/ｃｍ３以上に設定される。また、ｐ型半導体層１５内に含まれるｐ型不純物の濃度は、１×１０２０atoms/ｃｍ３以上に設定される。不純物の濃度を１×１０２０atoms/ｃｍ３以上に設定することにより、順方向電流を稼ぎつつ、逆方向バイアス時のリーク電流を減らすことができる。
また、ｎ型半導体層１３は膜厚３〜３０ｎｍ程度、真性半導体層１４は膜厚６０〜１２０ｎｍ以上、ｐ型半導体層１５は膜厚３〜３０ｎｍ程度である。
電極層１６上には、可変抵抗素子又は相変化素子からなるメモリ素子（ＲＥ）１７、及び電極層１８が順に積層されている。さらに、電極層１８上には導電性のマスク材１９が配置され、マスク材１９上には第一方向と交差する第二方向に延びる導電線Ｌ３（ｊ）が配置される。
ｐ-ｉ-ｎダイオードＤ-pinの側面、すなわちｎ型半導体層１３、真性半導体層１４及びｐ型半導体層１５の側面には、シリコン酸化膜２０が形成されている。
メモリ素子１７の側面、電極層１６，１８の側面、及びマスク材１９の側面には、シリコン窒化膜２１が形成されている。さらに、ｐ-ｉ-ｎダイオードＤ-pinの側面上のシリコン酸化膜２０上には、シリコン酸化膜２０を覆うように、シリコン窒化膜２１が形成されている。シリコン酸化膜２０の膜厚は１０ｎｍ以下であり、シリコン窒化膜２１の膜厚は１０ｎｍ以下である。ここで、シリコン窒化膜２１はメモリ素子１７の側面からシリコン酸化膜２０の側面を連続して覆っている。
すなわち、ｐ-ｉ-ｎダイオードＤ-pinの側面にはシリコン酸化膜２０及びシリコン窒化膜２１の２重側壁膜が形成され、メモリ素子１７の側面にはシリコン窒化膜２１の１層の側壁膜が形成されている。
また、第一方向及第二方向に平行な面にてダイオードＤ-pin及びメモリ素子１７を切断したとき、ダイオードＤ-pinの断面積は第一方向及第二方向に平行な面にてメモリ素子１７または電極層１６を切断したときの断面積よりも小さい。これは、ダイオードＤ-pinの側面に形成されるシリコン酸化膜２０が、シリコンの選択酸化により形成されるためである。また、この構造によりメモリ素子１７に広い範囲で電流を流すことができ、メモリ素子１７に流れる電流を大きくすることができる。その結果、メモリ素子１７の読み出しマージンが向上する。
セルユニットの周囲には、層間絶縁膜、例えば塗布系酸化膜２２が形成されている。塗布系酸化膜２２は、複数配置されたセルユニット間を分離している。塗布系酸化膜２２は、塗布により形成されるシリコン酸化膜であり、例えばポリシラザンなどからなる。
図１３に示した構造を有するセルユニットでは、整流素子（ｐ-ｉ-ｎダイオード）の側面にシリコン酸化膜２０が形成され、このシリコン酸化膜２０を覆うように、シリコン酸化膜２０上にシリコン窒化膜２１が形成されている。これにより、整流素子の側面にシリコン窒化膜を直接形成した際に起きる逆方向電流の増大を抑制できる。これは、シリコン酸化膜２０よりもシリコン窒化膜２１の方が電荷を多くトラップするためである。一方、シリコン酸化膜２０が形成されない場合、整流素子とシリコン窒化膜２１の界面に存在する電荷トラップを経由して大きな逆方向電流が流れてしまう。
さらに、メモリ素子１７の側面にシリコン窒化膜２１が形成されているため、塗布系酸化膜２２からフッ素、水素及び炭素等の不純物がメモリ素子１７へ拡散するのを防止できる。一方、シリコン酸化膜には、これらの不純物の拡散防止機能はなく、シリコン酸化膜のみで側面を覆った場合にはメモリ素子１７の特性変動を引き起こしてしまう。以上により、セルユニットとしての性能を最大限に発揮することが可能となる。
また、整流素子Ｄ−ｐｉｎの周囲を取り囲むように、全ての側面においてシリコン酸化膜２０が形成されているため、逆方向電流の増大を効果的に防止することができる。また、メモリ素子１７の周囲を取り囲むように、全ての側面においてシリコン窒化膜２１が形成されているため、効果的にメモリ素子１７の特性変動を防止することができる。
また、図１４、図１５、図１６及び図１７に、実施形態の変形例をそれぞれ示す。
図１４は、整流素子すなわち、ｐ-ｉ-ｎダイオードＤ-pinの側面に形成されたシリコン酸化膜２０がメモリ素子１７の側面及び電極層１６，１８の側面より外側に膨らんでいる場合、すなわちメモリ素子１７の側面及び電極層１６，１８の側面より外側に厚く形成されている場合を示す。
図１５は、ダイオードＤ-pinの側面に形成されたシリコン酸化膜２０が、電極層１２，１６との接触面で、いわゆる、バーズビーク（電極１６とシリコン酸化膜２０の境界付近においてシリコン酸化膜２０の膜厚が内側に厚くなっている）を形成している場合を示す。
図１６は、ダイオードＤ-pinの側面に形成されたシリコン酸化膜２０が、メモリ素子１７の側面及び電極層１６，１８の側面より外側に膨らみ、かつシリコン酸化膜２０が電極層１２，１６との接触面で、いわゆる、バーズビーク（電極１６とシリコン酸化膜２０の境界付近においてシリコン酸化膜２０の膜厚が内側に厚くなっている）を形成している場合を示す。
図１７は、導電線Ｌ２（ｉ）とｎ型半導体層１３との間に電極層１２が形成されていない場合を示す。
図１４、図１５、図１６及び図１７に示したいずれの変形例においても、その効果は図１３に示した実施形態と同様である。
［２−７］ セルユニットの製造方法
本発明の実施形態のセルユニットの製造方法について説明する。ここでは、半導体基板１１上に形成されるセルユニットＣＵ１の製造方法を述べる。
図１８は、実施形態のセルユニットの構造を上面からみた図である。図１９乃至図２６は、それぞれ図１８におけるＸＩＸ−ＸＩＸ線に沿った断面図であり、図２７乃至図３１は、それぞれ図１８におけるＸＸＶＩＩ−ＸＸＶＩＩ線に沿った断面図である。なお、図１８は完成したセルユニットの平面を示しており、図１９乃至図３１に示す製造工程の断面図とは必ずしも一致しない。
まず、図１９に示すように、例えばＣＶＤ(chemical vapor deposition)により、半導体基板１１上に第１導電層（例えば、タングステン）Ｌ１を形成する。なお、第１導電層Ｌ１と半導体基板１１の間には、ＭＯＳトランジスタ等の回路素子や絶縁膜が形成されていても良い。
次に、図２０に示すように、例えばＣＶＤあるいはスパッタにより、第１導電層Ｌ１上に電極層（例えば、窒化チタン）１２を形成する。
さらに、例えばＣＶＤにより、電極層１２上にｎ型不純物、例えばリン（Ｐ）もしくは砒素（Ａｓ）をドープしたｎ型半導体層１３を形成する。第１導電層Ｌ１上に形成された電極層１２は、第１導電層Ｌ１とｎ型半導体層１３とが反応するのを防止する。
続いて、例えばＣＶＤにより、ｎ型半導体層１３上に真性半導体層１４を形成する。さらに、例えばＣＶＤにより、真性半導体層１４上にｐ型不純物、例えばホウ素（Ｂ）をドープしたｐ型半導体層１５を形成する。
ここで、ｎ型半導体層１３内に含まれるｎ型不純物の濃度は、１×１０２０atoms/ｃｍ３以上に設定される。また、ｐ型半導体層１５内に含まれるｐ型不純物の濃度は、１×１０２０atoms/ｃｍ３以上に設定される。不純物の濃度を１×１０２０atoms/ｃｍ３以上に設定することにより、これらにより形成されるダイオードの順方向電流を稼ぎつつ、逆方向バイアス時のリーク電流を減らすことができる。
ｎ型半導体層１３は膜厚３〜３０ｎｍ程度、真性半導体層１４は膜厚６０〜１２０ｎｍ以上、ｐ型半導体層１５は膜厚３〜３０ｎｍ程度である。
次に、図２１に示すように、例えばＣＶＤあるいはスパッタにより、ｐ型半導体層１５上に電極層（例えば、窒化チタン）１６を形成する。さらに、例えばＣＶＤにより、電極層１６上にメモリ素子（可変抵抗素子または相変化素子）となる可変抵抗膜または相変化膜１７を形成する。
さらに、例えばＣＶＤあるいはスパッタにより、可変抵抗膜または相変化膜１７上に電極層（例えば、窒化チタン）１８を形成する。さらに、例えばＣＶＤにより、電極層１８上に導電層からなるマスク材（例えば、タングステン）１９を形成する。
その後、リソグラフィ法及び異方性エッチング（例えば、ＲＩＥ(reactive ion etching)）により、レジストパターン及びマスク材１９をエッチング時のマスクとして用い、図２２に示すように、マスク材１９、電極層１８、可変抵抗膜または相変化膜１７、電極層１６、ｐ型半導体層１５、真性半導体層１４、ｎ型半導体層１３、電極層１２、及び第１導電層Ｌ１を順次エッチングする。
これにより、第１導電層Ｌ１は第二方向に延びる導電線Ｌ１（ｊ）となり、さらに導電線Ｌ１（ｊ）上にはセルユニットＣＵ１の第一方向の側面が形成される。導電線Ｌ１（ｊ）は、例えばワード線（もしくはビット線）となる。
次に、例えば、水素（Ｈ２）ガス中の水蒸気（Ｈ２Ｏ＝酸化種）分圧が３〜１５％の条件下で、熱酸化処理を行うことにより、すなわち選択酸化により、図２３に示すように、シリコンダイオードの側面、すなわちｐ型半導体層１５、真性導体層１４、及びｎ型半導体層１３の側面のみにシリコン酸化膜２０を形成する。このとき、シリコン酸化膜２０の膜厚は１０ｎｍ以下である。また、シリコンダイオードの側面を酸化することにより、セルユニットＣＵ１の第一方向の側面を形成する際のエッチングダメージを回復することができる。
このように、選択酸化により、ダイオードの側面のみにシリコン酸化膜２０を形成するため、第一方向及第二方向に平行な面にてダイオード及び可変抵抗膜１７または電極層１６を切断したとき、ダイオードの断面積は第一方向及第二方向に平行な面にて可変抵抗膜１７または電極層１６を切断したときの断面積よりも小さくなる。
さらに、シリコン酸化膜２０を形成するために選択酸化を用いていることから、シリコン酸化膜２０と電極層１２との接触面、及びシリコン酸化膜２０と電極層１６との接触面には、図１５及び図１６に示したように、バーズビークが形成される場合もある。
次に、例えばＣＶＤにより、図２３に示した構造上、すなわちマスク材１９上及び半導体基板１１上にシリコン窒化膜２１を形成する。このとき、シリコン窒化膜２１の膜厚は１０ｎｍ以下である。
続いて、異方性エッチング（例えば、ＲＩＥ）により、シリコン窒素膜２１をエッチングして、図２４に示すように、マスク材１９、電極層１８、可変抵抗膜または相変化膜１７、及び電極層１６の側面、ダイオードの側面上のシリコン酸化膜２０上、及び導電線Ｌ１（ｊ）の側面にシリコン窒化膜２１を残す。すなわち、可変抵抗膜または相変化膜１７の側面にシリコン窒化膜２１を形成し、さらにダイオードの側面上のシリコン酸化膜２０を覆うように、シリコン酸化膜２０上にシリコン窒化膜２１を形成する。
次に、例えばスピンコートにより、図２５に示すように、セルユニットＣＵ１の第一方向の側面上に、層間絶縁膜、例えば塗布系酸化膜２２を形成する。すなわち、シリコン窒化膜２１上に塗布系酸化膜２２を形成する。言い換えると、複数の、図２４に示した構造間に塗布系酸化膜２２を埋め込む。塗布系酸化膜２２は、塗布により形成されるシリコン酸化膜であり、例えばポリシラザンなどからなる。
さらに、例えばＣＭＰにより、塗布系酸化膜２２の上面を平坦化し、塗布系酸化膜２２の上面とマスク材１９の上面とが、第三方向のほぼ同じ位置に配置されるようにする。
その後、図２６に示すように、例えばＣＶＤにより、マスク材１９上及び塗布系酸化膜２２上に第２導電層（例えば、タングステン）Ｌ２を形成する。さらに、例えばＣＶＤあるいはスパッタにより、第２導電層Ｌ２上に電極層１２を形成する。
次に、例えばＣＶＤにより、電極層１２上にｐ型半導体層１５を形成する。第２導電層Ｌ２上に形成された電極層１２は、第２導電層Ｌ２とｐ型半導体層１５とが反応するのを防止する。
続いて、例えばＣＶＤにより、ｐ型半導体層１５上に真性半導体層１４を形成する。さらに、例えばＣＶＤにより、真性半導体層１４上にｎ型半導体層１３を形成する。
次に、例えばＣＶＤあるいはスパッタにより、ｎ型半導体層１３上に電極層（例えば、窒化チタン）１６を形成する。さらに、例えばＣＶＤにより、電極層１６上にメモリ素子（可変抵抗素子または相変化素子）となる可変抵抗膜または相変化膜１７を形成する。
さらに、例えばＣＶＤあるいはスパッタにより、可変抵抗膜または相変化膜１７上に電極層（例えば、窒化チタン）１８を形成する。さらに、例えばＣＶＤにより、電極層１８上にマスク材（例えば、タングステン）１９を形成する。このときの構造のＸＸＶＩＩ−ＸＸＶＩＩ線に沿った断面を図２７に示す。なお、図２７以降は、ＸＸＶＩＩ−ＸＸＶＩＩ線に沿った断面になる。
その後、リソグラフィ法及び異方性エッチング（例えば、ＲＩＥ）により、レジストパターン及びマスク材１９をエッチング時のマスクとして用い、図２８に示すように、マスク材１９から、導電線Ｌ１（ｊ）上の電極層１２までを順次エッチングする。
これにより、第２導電層Ｌ２は第一方向に延びる導電線Ｌ２（ｉ）となり、さらに導電線Ｌ１（ｊ）上にはセルユニットＣＵ１の第二方向の側面が形成される。また、導電線Ｌ２（ｉ）上にはセルユニットＣＵ２の第二方向の側面が形成される。導電線Ｌ２（ｉ）は、例えばビット線（もしくはワード線）となる。
次に、例えば、水素（Ｈ２）ガス中の水蒸気（Ｈ２Ｏ＝酸化種）分圧が３〜１５％の条件下で、熱酸化処理を行うことにより、すなわち選択酸化により、図２９に示すように、セルユニットＣＵ１，ＣＵ２におけるシリコンダイオードの側面、すなわちｐ型半導体層１５、真性導体層１４、及びｎ型半導体層１３の側面のみにシリコン酸化膜２０を形成する。このとき、シリコン酸化膜２０の膜厚は１０ｎｍ以下である。
このように、選択酸化により、ダイオードの側面のみにシリコン酸化膜２０を形成するため、第一方向及第二方向に平行な面にてダイオード及び可変抵抗膜または相変化膜１７を切断したとき、ダイオードの断面積は可変抵抗膜または相変化膜１７の断面積よりも小さくなる。
さらに、シリコン酸化膜２０を形成するために選択酸化を用いていることから、シリコン酸化膜２０と電極層１２との接触面、及びシリコン酸化膜２０と電極層１６との接触面には、図１５及び図１６に示したように、バーズビークが形成される場合もある。
次に、例えばＣＶＤにより、図２９に示した構造上、すなわちマスク材１９上及び半導体基板１１上にシリコン窒化膜２１を形成する。このとき、シリコン窒化膜２１の膜厚は１０ｎｍ以下である。
続いて、異方性エッチング（例えば、ＲＩＥ）により、シリコン窒素膜２１をエッチングして、図３０に示すように、セルユニットＣＵ１及びセルユニットＣＵ２のマスク材１９、電極層１８、可変抵抗膜または相変化膜１７、及び電極層１６の側面、ダイオードの側面上のシリコン酸化膜２０上、及び導電線Ｌ１（ｊ），Ｌ２（ｉ）の側面にシリコン窒化膜２１を残す。すなわち、セルユニットＣＵ１及びセルユニットＣＵ２の可変抵抗膜または相変化膜１７の側面にシリコン窒化膜２１を形成し、さらにダイオードの側面上のシリコン酸化膜２０を覆うように、シリコン酸化膜２０上にシリコン窒化膜２１を形成する。
次に、例えばスピンコートにより、図３１に示すように、セルユニットＣＵ１，ＣＵ２の第二方向の側面上に、層間絶縁膜、例えば塗布系酸化膜２２を形成する。すなわち、シリコン窒化膜２１上に塗布系酸化膜２２を形成する。言い換えると、複数の、図３０に示した構造間に塗布系酸化膜２２を埋め込む。塗布系酸化膜２２は、塗布により形成されるシリコン酸化膜であり、例えばポリシラザンなどからなる。
さらに、例えばＣＭＰにより、塗布系酸化膜２２の上面を平坦化し、塗布系酸化膜２２の上面とマスク材１９の上面とが、第三方向のほぼ同じ位置に配置されるようにする。
以上の工程により、実施形態のセルユニットＣＵ１が製造される。さらに、以上の工程を繰り返すことにより、三次元クロスポイント型メモリセルアレイを製造することができる。
前述した製造方法によりセルユニットを形成すれば、ダイオードの側面、すなわちｐ型半導体層１５、真性導体層１４及びｎ型半導体層１３の側面のみにシリコン酸化膜／シリコン窒化膜の２重側壁膜を形成でき、さらにメモリ素子となる可変抵抗膜または相変化膜１７の側面にシリコン窒化膜を形成できる。
なお、前述した製造工程では、マスク材１９を残す例を示したが、このマスク材１９はエッチング工程後に除去してもよい。
また、前述したｎ型半導体層１３、真性半導体層１４及びｐ型半導体層１５は、エピタキシャル成長により、アモルファスエピタキシャル層として形成してもよい。エピタキシャル成長により形成する場合は、導電線Ｌ１（ｊ）及び電極層１２などを開口してシリコン基板を露出させておき、このシリコン基板上にこれら半導体層をエピタキシャル成長させるなどの方法が用いられる。
ダイオードを構成するｎ型半導体層１３、真性半導体層１４及びｐ型半導体層１５をエピタキシャル成長により形成すれば、ＣＶＤによりダイオードを形成した場合と比べて、ダイオードの整流特性が良好となる。さらに、ダイオードの側面に形成するシリコン酸化膜２０の形成が容易になるという利点もある。
［２−８］ 材料例
以下に、セルユニットに使用される材料例を説明する。
ｐ-ｉ-ｎダイオードを構成するｐ型半導体層、真性半導体層及びｎ型半導体層は、ぞれぞれ、Ｓｉ、ＳｉＧｅ、ＳｉＣ、Ｇｅ、Ｃ、ＧａＡｓ、酸化物半導体、窒化物半導体、炭化物半導体及び硫化物半導体のグループから選択される。
ｐ型半導体層（陽極層）は、ｐ型Ｓｉ、ＴｉＯ２、ＺｒＯ２、ＩｎＺｎＯｘ、ＩＴＯ、Ｓｂを含むＳｎＯ２、Ａｌを含むＺｎＯ、ＡｇＳｂＯ３、ＩｎＧａＺｎＯ４、ＺｎＯ・ＳｎＯ２のうちの一つであるのが好ましい。
ｎ型半導体層（陰極層）は、ｎ型Ｓｉ、ＮｉＯｘ、ＺｎＯ、Ｒｈ２Ｏ３、Ｎを含むＺｎＯ、Ｌａ２ＣｕＯ４のうちの一つであるのが好ましい。
p型半導体層、真性半導体層及びｎ型半導体層の結晶状態は、アモルファス状態、単結晶状態、及び多結晶状態のいずれであっても構わない。
ワード線／ビット線として機能する導電線は、Ｗ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉなどから構成される。
電極層は、Ｐｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｃｏ、Ｔｉ、ＴｉＮ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｔＩｒＯｘ、ＰｔＲｈＯｘ、Ｒｈ、ＴａＡｌＮなどから構成される。電極層は、バリアメタル層又は接着層としての機能を同時に有していてもよい。
メモリ素子は、例えば、二元系又は三元系の金属酸化物から構成される。
［３］ 結び
本発明の実施形態によれば、整流素子として使用されるダイオードの逆方向電流の増大を抑制しつつ、メモリ素子としての可変抵抗膜または相変化膜へのフッ素や水素等の不純物の拡散を抑制できる。これにより、セルユニットとしての性能を最大限に発揮できる半導体記憶装置を提供できる。
また、前述した実施形態には種々の段階の発明が含まれており、実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
ここで、整流素子としては少なくとも１部に半導体層を有していれば良い。ＰＩＮダイオードだけでなく、例えば、ＭＩＳダイオード（金属層と半導体層との間に絶縁層を有するダイオード）、ＭＩＭ構造（半導体層が金属層に挟まれた構造を有するダイオード）又はＳＩＳ構造（絶縁膜が半導体層で挟まれた構造を有するダイオード）であってもよい。
また、整流素子は、少なくとも１部に半導体層を有していれば、同じ伝導型の２つの半導体層間に異なる伝導型の半導体層が挟まれたバイポーラトランジスタ型構造であってもよい。また、整流素子は、少なくとも１部に半導体層を有していれば、４層構造を有するＳＭＩＳ（Semiconductor-Metal-Insulator-Semiconductor）ダイオード、異なる伝導型の半導体層が交互に積層された構造を有するサイリスタ型構造であってもよい。
１…抵抗変化メモリ、２…クロスポイント型メモリセルアレイ、３…第一制御回路、４…第二制御回路、５…コントローラ（ホスト）、６…コマンド・インターフェイス回路、７…データ入出力バッファ、８…ステートマシーン、９…アドレスバッファ、１０…パルスジェネレータ、１１…半導体基板、１２…電極層、１３…ｎ型半導体層、１４…真性半導体層、１５…ｐ型半導体層、１６…電極層、１７…メモリ素子、１８…電極層、１９…マスク材、２０…シリコン酸化膜、２１…シリコン窒化膜、２２…塗布系酸化膜。

Claims (5)

  1. 第一方向に延びる第１導電線と、
    前記第一方向と交差する第二方向に延びる第２導電線と、
    前記第１導電線と前記第２導電線との間に直列接続された、相変化膜と整流素子とから構成されるセルユニットと、
    前記相変化膜の側面に形成されたシリコン窒化膜と、
    前記整流素子の側面に順に形成されたシリコン酸化膜及び前記シリコン窒化膜を含む２重側壁膜と、
    を具備することを特徴とする半導体記憶装置。
  2. 前記第一方向及前記第二方向に平行な面にて前記整流素子及び前記相変化膜を切断したとき、
    前記整流素子の断面積は前記相変化膜の断面積よりも小さいことを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記セルユニット間に形成され、前記セルユニット間を分離する塗布系酸化膜をさらに具備することを特徴とする請求項１または２に記載の半導体記憶装置。
  4. 前記シリコン酸化膜は前記整流素子の側面に接触し、前記シリコン窒化膜は前記相変化膜の側面に接触すると共に、前記整流素子の側面上の前記シリコン酸化膜を覆っていることを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
  5. 前記整流素子は、アモルファスエピタキシャル層を含むことを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。
JP2009286674A 2009-12-17 2009-12-17 半導体記憶装置 Expired - Fee Related JP5443965B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2009286674A JP5443965B2 (ja) 2009-12-17 2009-12-17 半導体記憶装置
US12/871,289 US8405061B2 (en) 2009-12-17 2010-08-30 Semiconductor memory device using variable resistance element or phase-change element as memory device
US13/772,699 US8772748B2 (en) 2009-12-17 2013-02-21 Semiconductor memory device using variable resistance element or phase-change element as memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009286674A JP5443965B2 (ja) 2009-12-17 2009-12-17 半導体記憶装置

Publications (2)

Publication Number Publication Date
JP2011129705A true JP2011129705A (ja) 2011-06-30
JP5443965B2 JP5443965B2 (ja) 2014-03-19

Family

ID=44149769

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009286674A Expired - Fee Related JP5443965B2 (ja) 2009-12-17 2009-12-17 半導体記憶装置

Country Status (2)

Country Link
US (2) US8405061B2 (ja)
JP (1) JP5443965B2 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013108593A1 (ja) * 2012-01-19 2013-07-25 パナソニック株式会社 抵抗変化型不揮発性記憶装置の製造方法及び抵抗変化型不揮発性記憶装置
JP2014082478A (ja) * 2012-09-26 2014-05-08 Panasonic Corp 不揮発性記憶装置およびその製造方法
US9111858B2 (en) 2012-03-23 2015-08-18 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and method for manufacturing the same
JP2015525463A (ja) * 2012-05-14 2015-09-03 高麗大学校産学協力団Ｋｏｒｅａ Ｕｎｉｖｅｒｓｉｔｙ Ｒｅｓｅａｒｃｈ Ａｎｄ Ｂｕｓｉｎｅｓｓ Ｆｏｕｎｄａｔｉｏｎ 透明電極形成方法及びそれを用いて製造された半導体装置
US9252358B2 (en) 2012-08-31 2016-02-02 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing the same
JP2019165231A (ja) * 2015-03-19 2019-09-26 マイクロン テクノロジー，インク． 半導体構造を形成する方法
JP2020529121A (ja) * 2017-07-26 2020-10-01 マイクロン テクノロジー，インク． クロスポイントメモリアレイ内の自己整列されたメモリデッキ

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5439147B2 (ja) 2009-12-04 2014-03-12 株式会社東芝 抵抗変化メモリ
JP5443965B2 (ja) * 2009-12-17 2014-03-19 株式会社東芝 半導体記憶装置
JP2011199197A (ja) * 2010-03-23 2011-10-06 Toshiba Corp 半導体記憶装置
JP2012069217A (ja) * 2010-09-24 2012-04-05 Toshiba Corp 不揮発性半導体記憶装置
US8841648B2 (en) * 2010-10-14 2014-09-23 Sandisk 3D Llc Multi-level memory arrays with memory cells that employ bipolar storage elements and methods of forming the same
JP2013004540A (ja) 2011-06-10 2013-01-07 Toshiba Corp 半導体記憶装置及びその製造方法
JP2013122985A (ja) * 2011-12-12 2013-06-20 Toshiba Corp 半導体記憶装置
JP2013187523A (ja) * 2012-03-12 2013-09-19 Toshiba Corp 半導体記憶装置
US8927957B2 (en) * 2012-08-09 2015-01-06 Macronix International Co., Ltd. Sidewall diode driving device and memory using same
US8947925B2 (en) 2012-08-17 2015-02-03 The University Of Connecticut Thyristor memory cell integrated circuit
US20150028280A1 (en) * 2013-07-26 2015-01-29 Micron Technology, Inc. Memory cell with independently-sized elements
US9040952B2 (en) * 2013-10-02 2015-05-26 SK Hynix Inc. Semiconductor device and method of fabricating the same
JP2016063026A (ja) * 2014-09-17 2016-04-25 株式会社東芝 再構成可能な回路
US9679945B2 (en) * 2015-09-04 2017-06-13 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
US9923139B2 (en) * 2016-03-11 2018-03-20 Micron Technology, Inc. Conductive hard mask for memory device formation
KR102511693B1 (ko) * 2016-03-22 2023-03-20 삼성전자주식회사 반도체 메모리 소자 및 이의 제조 방법
KR20190044780A (ko) * 2017-10-23 2019-05-02 삼성전자주식회사 비휘발성 메모리 장치

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004006579A (ja) * 2002-04-18 2004-01-08 Sony Corp 記憶装置とその製造方法および使用方法、半導体装置とその製造方法
JP2006295177A (ja) * 2005-04-08 2006-10-26 Samsung Electronics Co Ltd 半導体メモリ装置のレイアウト構造及びそのレイアウト方法
WO2007148405A1 (ja) * 2006-06-23 2007-12-27 Renesas Technology Corp. 半導体装置
JP2008084512A (ja) * 2005-12-13 2008-04-10 Toshiba Corp 情報記録再生装置
JP2008124475A (ja) * 2006-11-13 2008-05-29 Samsung Electronics Co Ltd セルダイオードを備えた不揮発性メモリ素子及びその製造方法
WO2008132899A1 (ja) * 2007-04-17 2008-11-06 Nec Corporation 抵抗変化素子及び該抵抗変化素子を含む半導体装置
JP2009123900A (ja) * 2007-11-14 2009-06-04 Toshiba Corp 不揮発性半導体記憶装置
JP2009135219A (ja) * 2007-11-29 2009-06-18 Renesas Technology Corp 半導体装置およびその製造方法
US20100327254A1 (en) * 2009-06-30 2010-12-30 Sandisk 3D Llc Methods to improve electrode diffusions in two-terminal non-volatile memory devices
JP2011520249A (ja) * 2008-04-11 2011-07-14 サンディスク スリーディー，エルエルシー 不揮発性メモリに使用されるカーボンナノチューブ膜をエッチングする方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070132049A1 (en) * 2005-12-12 2007-06-14 Stipe Barry C Unipolar resistance random access memory (RRAM) device and vertically stacked architecture
KR100810617B1 (ko) 2007-02-09 2008-03-06 삼성전자주식회사 멀티 비트 상전이 메모리소자 및 그 제조방법
JP4881400B2 (ja) 2009-03-23 2012-02-22 株式会社東芝 不揮発性半導体記憶装置、及びそのスクリーニング方法
JP5443965B2 (ja) * 2009-12-17 2014-03-19 株式会社東芝 半導体記憶装置
JP2013004540A (ja) 2011-06-10 2013-01-07 Toshiba Corp 半導体記憶装置及びその製造方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004006579A (ja) * 2002-04-18 2004-01-08 Sony Corp 記憶装置とその製造方法および使用方法、半導体装置とその製造方法
JP2006295177A (ja) * 2005-04-08 2006-10-26 Samsung Electronics Co Ltd 半導体メモリ装置のレイアウト構造及びそのレイアウト方法
JP2008084512A (ja) * 2005-12-13 2008-04-10 Toshiba Corp 情報記録再生装置
WO2007148405A1 (ja) * 2006-06-23 2007-12-27 Renesas Technology Corp. 半導体装置
JP2008124475A (ja) * 2006-11-13 2008-05-29 Samsung Electronics Co Ltd セルダイオードを備えた不揮発性メモリ素子及びその製造方法
WO2008132899A1 (ja) * 2007-04-17 2008-11-06 Nec Corporation 抵抗変化素子及び該抵抗変化素子を含む半導体装置
JP2009123900A (ja) * 2007-11-14 2009-06-04 Toshiba Corp 不揮発性半導体記憶装置
JP2009135219A (ja) * 2007-11-29 2009-06-18 Renesas Technology Corp 半導体装置およびその製造方法
JP2011520249A (ja) * 2008-04-11 2011-07-14 サンディスク スリーディー，エルエルシー 不揮発性メモリに使用されるカーボンナノチューブ膜をエッチングする方法
US20100327254A1 (en) * 2009-06-30 2010-12-30 Sandisk 3D Llc Methods to improve electrode diffusions in two-terminal non-volatile memory devices
JP2012532450A (ja) * 2009-06-30 2012-12-13 サンディスク スリーディー，エルエルシー 丸いコーナーを有する複数の柱を備えるクロスポイント形不揮発性メモリ装置およびその製造方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013108593A1 (ja) * 2012-01-19 2013-07-25 パナソニック株式会社 抵抗変化型不揮発性記憶装置の製造方法及び抵抗変化型不揮発性記憶装置
JPWO2013108593A1 (ja) * 2012-01-19 2015-05-11 パナソニックＩｐマネジメント株式会社 抵抗変化型不揮発性記憶装置の製造方法及び抵抗変化型不揮発性記憶装置
US9111858B2 (en) 2012-03-23 2015-08-18 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and method for manufacturing the same
JP2015525463A (ja) * 2012-05-14 2015-09-03 高麗大学校産学協力団Ｋｏｒｅａ Ｕｎｉｖｅｒｓｉｔｙ Ｒｅｓｅａｒｃｈ Ａｎｄ Ｂｕｓｉｎｅｓｓ Ｆｏｕｎｄａｔｉｏｎ 透明電極形成方法及びそれを用いて製造された半導体装置
US9252358B2 (en) 2012-08-31 2016-02-02 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing the same
JP2014082478A (ja) * 2012-09-26 2014-05-08 Panasonic Corp 不揮発性記憶装置およびその製造方法
JP2019165231A (ja) * 2015-03-19 2019-09-26 マイクロン テクノロジー，インク． 半導体構造を形成する方法
JP2020529121A (ja) * 2017-07-26 2020-10-01 マイクロン テクノロジー，インク． クロスポイントメモリアレイ内の自己整列されたメモリデッキ
JP7137615B2 (ja) 2017-07-26 2022-09-14 マイクロン テクノロジー，インク． クロスポイントメモリアレイ内の自己整列されたメモリデッキ
US11489117B2 (en) 2017-07-26 2022-11-01 Micron Technology, Inc. Self-aligned memory decks in cross-point memory arrays

Also Published As

Publication number Publication date
US8405061B2 (en) 2013-03-26
US20130163323A1 (en) 2013-06-27
JP5443965B2 (ja) 2014-03-19
US20110147691A1 (en) 2011-06-23
US8772748B2 (en) 2014-07-08

Similar Documents

Publication Publication Date Title
JP5443965B2 (ja) 半導体記憶装置
US8450714B2 (en) Semiconductor memory device including variable resistance element or phase-change element
US8274068B2 (en) Semiconductor integrated circuit device and method of fabricating the same
US9653617B2 (en) Multiple junction thin film transistor
JP5439147B2 (ja) 抵抗変化メモリ
US8987696B2 (en) Resistance change memory and method of manufacturing the same
US9105468B2 (en) Vertical bit line wide band gap TFT decoder
US9165933B2 (en) Vertical bit line TFT decoder for high voltage operation
US8023312B2 (en) Nonvolatile semiconductor memory device
JP4956598B2 (ja) 不揮発性半導体記憶装置及びその製造方法
JP5044586B2 (ja) 半導体記憶装置
US20130062589A1 (en) Resistance change memory
US9466644B2 (en) Resistance-switching memory cell with multiple raised structures in a bottom electrode
US20060273298A1 (en) Rewriteable memory cell comprising a transistor and resistance-switching material in series
JP5558085B2 (ja) 抵抗変化メモリ
US8537594B2 (en) Resistance change element and resistance change memory
KR101141835B1 (ko) 불휘발성 반도체 기억 장치의 제조 방법
US20130240821A1 (en) Three dimensional rram device, and methods of making same
JP2020047824A (ja) 抵抗変化型メモリ
US9368553B2 (en) Memory device
KR20140086654A (ko) 가변 저항 메모리 장치 및 그 동작 방법
US10741491B1 (en) Electronic device and method of fabricating the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120305

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130917

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130919

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131107

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131126

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131220

LAPS Cancellation because of no payment of annual fees