KR100810617B1 - 멀티 비트 상전이 메모리소자 및 그 제조방법 - Google Patents

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Abstract

멀티 비트 상전이 메모리소자를 제공한다. 이 소자는 기판 상에 배치된 제 1 전극 및 제 2 전극을 구비한다. 상기 제 1 전극 및 상기 제 2 전극 사이에 상전이 패턴이 개재된다. 상기 기판 상에 콘택홀을 갖는 층간절연막이 제공된다. 상기 상전이 패턴은 상기 콘택홀 내에 배치될 수 있다. 상기 상전이 패턴은 복수의 도핑 패턴들을 구비한다. 상기 도핑 패턴들은 서로 다른 도핑농도를 갖는다.

Description

멀티 비트 상전이 메모리소자 및 그 제조방법{Multi bit PRAM and method of fabricating the same}
도 1은 종래의 상전이 메모리소자를 개략적으로 보여주는 부분 단면도이다.
도 2는 본 발명의 실시 예들에 따른 상전이 메모리소자의 셀 어레이 영역의 일부분을 도시한 등가회로도이다.
도 3은 본 발명의 실시 예들에 따른 상전이 메모리소자의 셀 어레이 영역의 일부분을 도시한 평면도이다.
도 4는 본 발명의 제 1 실시 예에 따른 상전이 메모리소자를 설명하기 위하여 도 3의 절단선 I-I'에 따라 취해진 단면도이다.
도 5는 본 발명의 제 1 실시 예에 따른 상전이 메모리소자의 상전이 패턴을 설명하기 위한 그래프이다.
도 6 및 도 7은 본 발명의 제 1 실시 예에 따른 상전이 패턴의 전류-저항 특성을 보여주는 그래프들이다.
도 8은 본 발명의 제 2 실시 예에 따른 상전이 메모리소자를 설명하기 위하여 도 3의 절단선 I-I'에 따라 취해진 단면도이다.
도 9는 제 3 실시 예에 따른 상전이 메모리소자의 셀 어레이 영역의 일부분을 도시한 등가회로도이다.
도 10은 본 발명의 제 3 실시 예에 따른 상전이 메모리소자를 설명하기 위한 단면도이다.
도 11 내지 도 20은 본 발명의 제 1 실시 예에 따른 상전이 메모리소자의 제조방법들을 설명하기 위하여 도 3의 절단선 I-I'에 따라 취해진 단면도들이다.
본 발명은 반도체 메모리소자에 관한 것으로, 특히 멀티 비트 상전이 메모리소자 및 그 제조방법에 관한 것이다.
반도체 메모리소자들은 휘발성 메모리소자 및 비휘발성 메모리소자로 분류될 수 있다. 상기 비휘발성 메모리소자는 그들의 전원이 차단될지라도 그들 내에 저장된 데이터들이 소멸되지 않는 장점을 갖는다. 이에 따라, 상기 비 휘발성 메모리소자는 이동통신 단말기(mobile communication system), 이동식 메모리 장치, 디지털 기기의 보조기억 장치 등에 널리 채택되고 있다.
비 휘발성 기억 특성을 가지며 집적도 향상에 효율적인 구조를 갖는 새로운 메모리소자를 개발하기 위한 많은 노력이 있었으며, 이에 따라 나타난 대표적인 것으로 상전이 메모리소자가 있다. 상기 상전이 메모리소자의 단위 셀은 액세스(access) 소자 및 상기 액세스 소자에 직렬 연결된(serially connected) 데이터 저장 요소(data storage element)를 포함한다. 상기 데이터 저장 요소는 상기 액세 스 소자에 전기적으로 연결되는 하부전극 및 상기 하부전극에 접촉하는 상전이 물질막을 구비한다. 상기 상전이 물질막은, 제공되는 전류의 크기에 따라, 비정질 상태(amorphous state) 와 결정질 상태(crystalline state) 사이에서 또는 상기 결정질 상태 하의 다양한 비저항 상태들 사이에서 전기적으로 전환(switch)되는 물질막이다.
도 1은 종래의 상전이 메모리소자를 개략적으로 보여주는 부분 단면도이다.
도 1을 참조하면, 상전이 메모리소자는 반도체기판(1) 상의 소정영역에 배치된 하부 절연막(12), 상기 하부 절연막(12) 내에 배치된 하부 전극(14), 상기 하부 절연막(12) 상을 덮는 상부 절연막(13), 상기 상부 절연막(13) 상에 배치된 비트라인(18), 상기 상부 절연막(13) 내에 배치되고 상기 하부 전극(14)에 접촉된 상전이 패턴(16), 및 상기 상전이 패턴(16)과 상기 비트라인(18) 사이를 전기적으로 연결하는 상부 전극(17)을 구비한다. 또한, 상기 하부 전극(14)은 다이오드 또는 트랜지스터와 같은 액세스(access) 소자에 전기적으로 접속된다.
상기 하부 전극(14)을 통하여 프로그램 전류가 흐르는 경우에, 상기 상전이 패턴(16) 및 상기 하부전극(14) 사이의 계면에서 주울 열(joule heat)이 생성된다. 이러한 주울 열은 상기 상전이 패턴(16)의 일부분(20, 이하에서는 '전이영역'이라 한다.)을 비정질 상태(amorphous state) 또는 결정질 상태(crystalline state)로 변환시킨다. 상기 비정질 상태를 갖는 상기 전이영역(20)의 비저항은 상기 결정질 상태를 갖는 상기 전이영역(20)의 비저항 보다 높다. 따라서 읽기 모드에서 상기 전이영역(20)을 통하여 흐르는 전류를 감지함으로써, 상기 상전이 메모리소자의 단 위 셀에 저장된 정보가 논리 '1'인지 논리 '0'인지를 판별할 수 있다.
여기서, 상기 전이영역(20)이 크면 클수록 상기 프로그램 전류는 비례적으로 커져야한다. 이 경우, 상기 액세스(access) 소자는 상기 프로그램 전류를 공급하기에 충분한 전류 구동능력을 갖도록 설계되어야 한다. 그러나 상기 전류 구동능력을 향상시키기 위해서는 상기 액세스 소자가 차지하는 면적이 증가된다. 바꾸어 말하면, 상기 전이영역(20)이 작을수록 상기 상전이 메모리소자의 집적도 개선에 유리하다.
한편, 2비트 이상의 정보를 하나의 셀에 저장하는 경우, 상전이 메모리소자의 집적도를 비약적으로 향상시킬 수 있기 때문에, 이에 대한 연구가 폭넓게 진행되고 있다. 상기 상전이 물질막은 그 내부의 결정질과 비정질의 상대비에 따라 다양한 저항값을 가질 수 있기 때문에, 이론상 셀당 2비트 이상의 멀티 비트의 정보를 저장할 수 있다.
멀티 비트 상전이 메모리소자가 미국공개특허 제2004-0178404호에 "멀티 비트 칼코게나이드 저장 장치(Multiple bit chalcogenide storage device)"라는 제목으로 오브신스키(Ovshinsky)에 의해 개시된 바 있다.
오브신스키에 따르면, 상전이 메모리 셀은 상전이 물질막의 상부면, 하부면 및 측면에 각각 접하는 세 개의 전극들을 구비한다. 상기 상전이 물질막의 상부면 및 측면에 접하는 전극들을 사용하여 상기 상전이 물질막의 상부영역의 결정 상태를 변화시키고, 상기 상전이 물질막의 하부면 및 측면에 접하는 전극들을 사용하여 상기 상전이 물질막의 하부영역의 결정 상태를 변화시킬 수 있게 되어 셀당 2비트 의 정보를 저장할 수 있게 된다. 그러나 상전이 메모리 셀의 구조 및 제조공정이 복잡해 질 수 있으며 프로그램 전류를 공급하기 위한 주변회로의 구성이 복잡해 질 수 있다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 작은 전이영역(transition volume)을 갖는 멀티 비트 상전이 메모리소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 작은 전이영역을 갖는 멀티 비트 상전이 메모리소자의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 멀티 비트 상전이 메모리소자를 제공한다. 이 소자는 기판 상에 배치된 제 1 전극을 구비한다. 상기 제 1 전극에 이격된 제 2 전극이 제공된다. 상기 제 1 전극 및 상기 제 2 전극 사이에 상전이 패턴이 개재된다. 상기 상전이 패턴은 복수의 도핑 패턴들을 구비한다. 상기 도핑 패턴들은 서로 다른 도핑농도를 갖는다.
본 발명의 몇몇 실시 예에 있어서, 상기 기판 상에 층간절연막이 제공될 수 있다. 상기 층간절연막을 관통하는 콘택홀이 배치될 수 있다. 상기 상전이 패턴은 상기 콘택홀 내에 배치될 수 있다. 상기 상전이 패턴 및 상기 층간절연막 사이에 콘택 스페이서가 개재될 수 있다.
다른 실시 예에 있어서, 상기 제 1 전극에 인접한 상기 상전이 패턴의 폭은 상기 제 1 전극과 같거나 좁을 수 있다. 또한, 상기 제 2 전극에 인접한 상기 상전이 패턴의 폭은 상기 제 2 전극과 같거나 좁을 수 있다.
또 다른 실시 예에 있어서, 상기 상전이 패턴은 하나 또는 다수의 벌크 패턴을 구비할 수 있다. 상기 벌크 패턴은 Ge-Sb-Te 막, Ge-Bi-Te 막, Ge-Te-As 막, Ge-Te-Sn 막, Ge-Te 막, Ge-Te-Sn-O 막, Ge-Te-Sn-Au 막, Ge-Te-Sn-Pd 막, Ge-Te-Se 막, Ge-Te-Ti 막, Ge-Sb 막, (Ge, Sn)-Sb-Te 막, Ge-Sb-(SeTe) 막, Ge-Sb-In 막, 및 Ge-Sb-Te-S 막으로 이루어진 제 1 군에서 선택된 하나일 수 있다. 상기 도핑 패턴들은 상기 벌크 패턴과 동일한 물질막에 N, O, Bi, Sn, B, In, Ti, C 및 Si로 이루어진 제 2 군에서 선택된 하나가 첨가된 것일 수 있다.
또 다른 실시 예에 있어서, 상기 상전이 패턴은 제 1 도핑 패턴 및 상기 제 1 도핑 패턴 상에 배치된 제 2 도핑 패턴을 구비할 수 있다. 상기 제 2 도핑 패턴은 상기 제 1 도핑 패턴보다 높은 도핑농도를 갖는 것일 수 있다.
또 다른 실시 예에 있어서, 상기 상전이 패턴은 상기 제 1 전극 및 제 1 도핑 패턴 사이에 개재된 제 1 벌크 패턴을 구비할 수 있다. 상기 제 1 도핑 패턴 및 상기 제 2 도핑 패턴 사이에 제 2 벌크 패턴이 개재될 수 있다. 상기 제 2 도핑 패턴 및 상기 제 2 전극 사이에 제 3 벌크 패턴이 개재될 수 있다.
또한, 본 발명은, 멀티 비트 상전이 메모리소자의 제조방법을 제공한다. 이 방법은 기판 상에 제 1 전극을 형성하는 것을 포함한다. 상기 제 1 전극 상에 복수의 도핑 패턴들을 갖는 상전이 패턴을 형성한다. 상기 도핑 패턴들은 서로 다른 도 핑농도를 갖도록 형성한다. 상기 상전이 패턴 상에 제 2 전극을 형성한다.
몇몇 실시 예에 있어서, 상기 기판 상에 층간절연막을 형성할 수 있다. 상기 층간절연막을 관통하는 콘택홀을 형성할 수 있다. 상기 상전이 패턴은 상기 콘택홀을 채우도록 형성할 수 있다. 상기 층간절연막 및 상기 상전이 패턴 사이에 콘택 스페이서를 형성할 수 있다.
다른 실시 예에 있어서, 상기 제 1 전극은 상기 콘택홀 내에 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 상전이 패턴을 형성하는 것은 상기 콘택홀을 채우며 상기 제 1 전극에 접속되는 벌크 패턴을 형성하고, 상기 벌크 패턴에 제 1 이온주입(ion implantation) 공정을 이용하여 제 1 도핑 패턴을 형성하고, 상기 제 1 도핑 패턴을 갖는 상기 벌크 패턴에 제 2 이온주입 공정을 이용하여 제 2 도핑 패턴을 형성하는 것을 포함할 수 있다. 상기 제 1 도핑 패턴은 상기 제 1 전극과 이격되고, 상기 제 1 도핑 패턴 및 상기 제 2 도핑 패턴은 서로 이격되도록 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 벌크 패턴은 Ge-Sb-Te 막, Ge-Bi-Te 막, Ge-Te-As 막, Ge-Te-Sn 막, Ge-Te 막, Ge-Te-Sn-O 막, Ge-Te-Sn-Au 막, Ge-Te-Sn-Pd 막, Ge-Te-Se 막, Ge-Te-Ti 막, Ge-Sb 막, (Ge, Sn)-Sb-Te 막, Ge-Sb-(SeTe) 막, Ge-Sb-In 막, 및 Ge-Sb-Te-S 막으로 이루어진 제 1 군에서 선택된 하나로 형성할 수 있다. 상기 도핑 패턴들은 상기 벌크 패턴과 동일한 물질막에 N, O, Bi, Sn, B, In, Ti, C 및 Si로 이루어진 제 2 군에서 선택된 하나를 도핑하여 형성할 수 있 다.
또 다른 실시 예에 있어서, 상기 상전이 패턴을 형성하는 것은 상기 콘택홀 내에 상기 제 1 전극과 접속되는 제 1 벌크 패턴을 증착하고, 상기 제 1 벌크 패턴 상에 제 1 도핑 패턴을 증착하고, 상기 제 1 도핑 패턴 상에 제 2 도핑 패턴을 증착하는 것을 포함할 수 있다. 상기 제 1 도핑 패턴 및 상기 제 2 도핑 패턴 사이에 제 2 벌크 패턴을 증착할 수 있다. 상기 제 2 도핑 패턴 상에 제 3 벌크 패턴을 증착할 수 있다.
또 다른 실시 예에 있어서, 상기 제 1 전극에 인접한 상기 상전이 패턴의 폭은 상기 제 1 전극과 같거나 좁게 형성할 수 있다. 또한, 상기 제 2 전극에 인접한 상기 상전이 패턴의 폭은 상기 제 2 전극과 같거나 좁게 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 2는 본 발명의 실시 예들에 따른 상전이 메모리소자의 셀 어레이 영역의 일부분을 도시한 등가회로도이다.
도 2를 참조하면, 상기 셀 어레이 영역에 다수의 워드라인들(WL), 다수의 비트라인들(BL) 및 다수의 상전이 메모리 셀들(100)이 제공될 수 있다. 상기 비트라인들(BL)은 상기 워드라인들(WL)에 교차하도록 배치될 수 있다. 상기 상전이 메모리 셀들(100)은 각각 상기 워드라인들(WL) 및 상기 비트라인들(BL)의 교차점들에 배치될 수 있다.
상기 상전이 메모리 셀들(100)의 각각은 상기 비트라인들(BL)중 어느 하나에 전기적으로 접속된 상전이 패턴(Rp) 및 상기 상전이 패턴(Rp)에 전기적으로 접속된 스위칭 소자를 포함할 수 있다. 상기 스위칭 소자는 다이오드(D)일 수 있다. 상기 다이오드(D)의 일단은 상기 워드라인들(WL)중 어느 하나에 전기적으로 접속될 수 있다. 이와는 다르게, 상기 스위칭 소자는 모스 트랜지스터일 수도 있다.
도 3은 본 발명의 실시 예들에 따른 상전이 메모리소자의 셀 어레이 영역의 일부분을 도시한 평면도이다. 즉, 도 3은 도 2의 상기 셀 어레이 영역의 일부분을 도시한 평면도이다. 도 4는 본 발명의 제 1 실시 예에 따른 상전이 메모리소자를 설명하기 위하여 도 3의 절단선 I-I'에 따라 취해진 단면도이다.
도 3 및 도 4를 참조하면, 본 발명의 제 1 실시 예에 따른 상전이 메모리소자는 기판(51) 상에 제공된 워드라인들(WL, 55) 및 비트라인들(BL, 87)을 구비할 수 있다. 상기 기판(51)은 실리콘웨이퍼와 같은 반도체기판일 수 있다.상기 워드라인들(55)은 상기 기판(51)에 배치된 소자분리막(53)에 의하여 한정될 수 있다. 상기 소자분리막(53)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막일 수 있다.
상기 워드라인들(55)은 불순물 이온주입 영역일 수 있다. 이와는 달리, 상기 워드라인들(55)은 상기 기판(51) 상에 적층된 도전성 배선일 수 있다. 상기 도전성 배선은 금속배선 또는 에피택시얼 반도체 패턴일 수 있다.
상기 워드라인들(55) 및 상기 소자분리막(53) 상에 하부 절연막(63)이 제공될 수 있다. 상기 하부 절연막(63)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막일 수 있다. 상기 하부 절연막(63) 내에 다이오드들(D)이 배치될 수 있다. 상기 다이오드(D)는 제 1 반도체 패턴(65) 및 제 2 반도체 패턴(66)을 구비할 수 있다.
상기 제 1 반도체 패턴(65)은 n형 또는 p형 반도체 막일 수 있다. 상기 제 2 반도체 패턴(66)은 상기 제 1 반도체 패턴(65)과 다른 도전형의 반도체 막일 수 있다. 예를 들면, 상기 제 1 반도체 패턴(65)이 n형 반도체 막인 경우 상기 제 2 반도체 패턴(66)은 p형 반도체 막일 수 있다.
상기 제 1 반도체 패턴(65) 및 상기 제 2 반도체 패턴(66)은 상기 워드라인들(55)의 소정영역 상에 차례로 적층될 수 있다. 이 경우에, 상기 제 1 반도체 패턴(65)은 상기 워드라인들(55)에 접촉될 수 있다. 상기 제 2 반도체 패턴(66) 상에 다이오드 전극(69)이 배치될 수 있다. 상기 다이오드 전극(69)은 금속막, 또는 금속실리사이드막과 같은 도전막일 수 있다. 그러나 상기 다이오드 전극(69)은 생략될 수 있다.
상기 다이오드들(D) 및 상기 하부 절연막(63) 상에 층간절연막(73)이 제공될 수 있다. 상기 층간절연막(73)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막일 수 있다. 상기 층간절연막(73)을 관통하는 콘택 홀(73H)이 배치될 수 있다.
상기 콘택 홀(73H) 하단을 채우는 제 1 전극(71)이 제공될 수 있다. 이 경우에, 상기 제 1 전극(71) 및 상기 콘택 홀(73H)의 직경은 동일한 크기일 수 있다. 상기 제 1 전극(71)은 상기 다이오드 전극(69)에 접촉될 수 있다. 이와는 다르게, 상기 제 1 전극(71)은 상기 제 2 반도체 패턴(66)에 접촉될 수도 있다. 상기 제 1 전극(71)은 Ti 막, TiN 막, TiAlN 막, W 막, WN 막, Si 막, Ta 막, TaN 막, TaCN 막, 및 WCN 막으로 이루어진 일군에서 선택된 하나를 포함할 수 있다.
상기 제 1 전극(71) 상에 상기 콘택 홀(73H)의 나머지 부분을 채우는 상전이 패턴(Rp, 80)이 배치될 수 있다. 상기 제 1 전극(71)에 인접한 상기 상전이 패턴(80)의 폭은 상기 제 1 전극(71)과 같은 크기일 수 있다.
상기 상전이 패턴(80) 및 상기 층간절연막(73) 사이에 콘택 스페이서(74)가 제공될 수 있다. 즉, 상기 콘택 스페이서(74)는 상기 제 1 전극(71) 상의 상기 콘택 홀(73H) 측벽을 덮도록 배치될 수 있다. 이 경우에, 상기 제 1 전극(71)에 인접한 상기 상전이 패턴(80)의 폭은 상기 제 1 전극(71)보다 좁은 폭을 구비할 수 있다. 상기 콘택 스페이서(74)는 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막일 수 있다.
상기 상전이 패턴(80)은 차례로 적층된 제 1 벌크 패턴(75A), 제 1 도핑 패턴(76), 제 2 벌크 패턴(75B), 제 2 도핑 패턴(77) 및 제 3 벌크 패턴(75C)을 구비 할 수 있다.
상기 제 1 벌크 패턴(75A), 상기 제 2 벌크 패턴(75B) 및 상기 제 3 벌크 패턴(75C)의 각각은 Ge-Sb-Te 막, Ge-Bi-Te 막, Ge-Te-As 막, Ge-Te-Sn 막, Ge-Te 막, Ge-Te-Sn-O 막, Ge-Te-Sn-Au 막, Ge-Te-Sn-Pd 막, Ge-Te-Se 막, Ge-Te-Ti 막, Ge-Sb 막, (Ge, Sn)-Sb-Te 막, Ge-Sb-(SeTe) 막, Ge-Sb-In 막, 및 Ge-Sb-Te-S 막으로 이루어진 제 1 군에서 선택된 하나일 수 있다. 상기 제 1 벌크 패턴(75A), 상기 제 2 벌크 패턴(75B) 및 상기 제 3 벌크 패턴(75C)은 동일한 물질막일 수 있다.
상기 제 1 도핑 패턴(76) 및 상기 제 2 도핑 패턴(77)의 각각은 Ge-Sb-Te 막, Ge-Bi-Te 막, Ge-Te-As 막, Ge-Te-Sn 막, Ge-Te 막, Ge-Te-Sn-O 막, Ge-Te-Sn-Au 막, Ge-Te-Sn-Pd 막, Ge-Te-Se 막, Ge-Te-Ti 막, Ge-Sb 막, (Ge, Sn)-Sb-Te 막, Ge-Sb-(SeTe) 막, Ge-Sb-In 막, 및 Ge-Sb-Te-S 막으로 이루어진 제 1 군에서 선택된 하나에 N, O, Bi, Sn, B, In, Ti, C 및 Si로 이루어진 제 2 군에서 선택된 하나가 첨가된 것일 수 있다. 또한, 상기 도핑 패턴들(76, 77)은 벌크 패턴들(75A, 75B, 75C)과 동일한 물질막에 N, O, Bi, Sn, B, In, Ti, C 및 Si로 이루어진 제 2 군에서 선택된 하나가 첨가된 것일 수 있다.
상기 제 1 도핑 패턴(76)은 상기 제 1 벌크 패턴(75A) 및 상기 제 2 벌크 패턴(75B)보다 높은 전기저항을 갖는 막일 수 있다. 이와 마찬가지로, 상기 제 2 도핑 패턴(77)은 상기 제 2 벌크 패턴(75B) 및 상기 제 3 벌크 패턴(75C)보다 높은 전기저항을 갖는 막일 수 있다. 상기 제 1 도핑 패턴(76) 및 상기 제 2 도핑 패턴(77)은 서로 다른 도핑농도를 갖는 막일 수 있다. 즉, 상기 제 1 도핑 패턴(76) 및 상기 제 2 도핑 패턴(77)은 서로 다른 전기저항을 보일 수 있다. 예를 들면, 상기 제 2 도핑 패턴(77)은 상기 제 1 도핑 패턴(76)보다 높은 도핑농도를 갖는 막일 수 있다. 이 경우에, 상기 제 2 도핑 패턴(77)은 상기 제 1 도핑 패턴(76)보다 높은 전기저항을 보일 수 있다.
상기 층간절연막(73)을 덮는 상부 절연막(83)이 배치될 수 있다. 상기 상부 절연막(83)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막일 수 있다.
상기 상부 절연막(83) 내에 상기 상전이 패턴(80)과 접속되는 제 2 전극(85)이 배치될 수 있다. 상기 제 2 전극(85)은 상기 제 3 벌크 패턴(75C)과 접촉될 수 있다. 상기 제 2 전극(85)은 상기 콘택 홀(73H)을 덮도록 배치될 수 있다. 상기 제 2 전극(85)에 인접한 상기 상전이 패턴(80)의 폭은 상기 제 2 전극(85)과 같거나 좁을 수 있다.
상기 상부 절연막(83) 상에 상기 제 2 전극(85)을 가로지르는 상기 비트라인(87)이 배치될 수 있다. 상기 비트라인(87)은 상기 제 2 전극(85), 상기 상전이 패턴(80), 상기 제 1 전극(71), 상기 다이오드 전극(69) 및 상기 다이오드(D)를 통하여 상기 워드라인(55)에 전기적으로 접속될 수 있다.
상기 제 2 전극(85)은 Ti 막, TiN 막, TiAlN 막, W 막, WN 막, Si 막, Ta 막, TaN 막, TaCN 막, 및 WCN 막으로 이루어진 일군에서 선택된 하나를 포함할 수 있다. 상기 비트라인(87)은 금속막, 폴리실리콘막, 금속실리사이드막, 또는 이들의 조합막과 같은 도전막일 수 있다.
상기 비트라인(87) 및 상기 워드라인(55)을 통하여 상기 상전이 패턴(80)에 동작전류가 인가될 경우에, 상기 제 2 도핑 패턴(77)에 제 1 전이영역(transition volume, 77T)이 생성될 수 있으며 상기 제 1 도핑 패턴(76)에 제 2 전이영역(transition volume, 76T)이 생성될 수 있다. 상기 제 1 및 제 2 전이영역들(77T, 76T)은 상기 도핑 패턴들(76, 77)의 크기 및 도핑농도에 의하여 결정될 수 있다. 즉, 상기 제 1 및 제 2 전이영역들(77T, 76T)의 크기는 종래에 비하여 현저히 감소될 수 있다. 이에 따라, 상기 상전이 패턴(80)에 인가되는 동작전류를 상대적으로 감소시킬 수 있다.
다른 실시 예에서, 상기 제 1 도핑 패턴(76) 및 상기 제 2 도핑 패턴(77)은 서로 접촉할 수 있다. 이 경우에, 상기 상전이 패턴(80)은 차례로 적층된 상기 제 1 벌크 패턴(75A), 상기 제 1 도핑 패턴(76), 상기 제 2 도핑 패턴(77) 및 상기 제 3 벌크 패턴(75C)으로 구성될 수 있다.
또 다른 실시 예에서, 상기 제 1 벌크 패턴(75A)은 생략될 수 있다. 이 경우에, 상기 제 1 도핑 패턴(76)은 상기 제 1 전극(71)에 접촉될 수 있다.
또 다른 실시 예에서, 상기 제 3 벌크 패턴(75C)은 생략될 수 있다. 이 경우에, 상기 제 2 도핑 패턴(77)은 상기 제 2 전극(85)에 접촉될 수 있다.
도 5는 본 발명의 제 1 실시 예에 따른 상전이 메모리소자의 상전이 패턴을 설명하기 위한 그래프이고, 도 6 및 도 7은 본 발명의 제 1 실시 예에 따른 상전이 패턴의 전류-저항 특성을 보여주는 그래프들이다. 이제, 도 5 내지 도 7을 참조하여 본 발명의 제 1 실시 예에 따른 상전이 메모리소자의 동작을 설명하기로 한다.
도 5를 참조하면, 본 발명의 제 1 실시 예에 따른 상전이 메모리소자는 도 4를 참조하여 설명한 바와 같이 제 1 전극(71), 상전이 패턴(Rp, 80) 및 제 2 전극(85)을 구비할 수 있다. 상기 상전이 패턴(80)은 차례로 적층된 제 1 벌크 패턴(75A), 제 1 도핑 패턴(76), 제 2 벌크 패턴(75B), 제 2 도핑 패턴(77), 및 제 3 벌크 패턴(75C)으로 구성될 수 있다. 이 경우에, 상기 제 1 전극(71), 상기 제 1 벌크 패턴(75A), 상기 제 1 도핑 패턴(76), 상기 제 2 벌크 패턴(75B), 상기 제 2 도핑 패턴(77), 상기 제 3 벌크 패턴(75C) 및 상기 제 2 전극(85)은 전기적으로 직렬접속된 것으로 해석될 수 있다.
도 5의 수평축은 도핑농도를 나타내고, 곡선 500은 상기 상전이 패턴(80)의 위치별 도핑농도를 보여준다. 곡선 500에 보이는 바와 같이, 상기 제 1 도핑 패턴(76)은 제 1 도핑농도(76C)를 보일 수 있으며, 상기 제 2 도핑 패턴(77)은 제 2 도핑농도(77C)를 보일 수 있다. 상기 제 2 도핑농도(77C)는 제 1 도핑농도(76C)보다 높을 수 있다. 이 경우에, 상기 제 2 도핑 패턴(77)은 상기 제 1 도핑 패턴(76)보다 높은 전기저항을 보일 수 있다. 또한, 상기 제 1 도핑 패턴(76)은 상기 제 1 벌크 패턴(75A), 상기 제 2 벌크 패턴(75B) 및 상기 제 3 벌크 패턴(75C)보다 높은 도핑농도를 갖는 막일 수 있다. 즉, 상기 제 1 도핑 패턴(76)은 상기 제 1 벌크 패턴(75A), 상기 제 2 벌크 패턴(75B) 및 상기 제 3 벌크 패턴(75C)보다 높은 전기저항을 보일 수 있다.
도 5 및 도 6을 참조하면, 곡선 677은 상기 제 2 도핑 패턴(77)의 전류-저항 특성을 보여주며, 곡선 676은 상기 제 1 도핑 패턴(76)의 전류-저항 특성을 보여준 다. 도 6의 수평축(I)은 전류이고, 눈금의 단위는 암페어(A) 이다. 도 6의 수직축(R)은 전기저항이고, 눈금의 단위는 오옴(Ω) 이다.
상기 제 2 도핑 패턴(77)을 통하여 전류가 흐르는 경우 곡선 677과 같은 전류-저항 특성을 보일 수 있다. 구체적으로, 상기 제 2 도핑 패턴(77)이 비정질 상태(amorphous state)일 경우 제 1 저항(RRS1)을 보인다. 상기 제 2 도핑 패턴(77)에 제 1 전류(IS1)가 인가되면 상기 제 2 도핑 패턴(77)에 제 1 전이영역(transition volume, 77T)이 생성될 수 있다. 상기 제 1 전이영역(77T)은 결정질 상태(crystalline state)일 수 있다. 이 경우에, 상기 제 2 도핑 패턴(77)은 상기 제 1 저항(RRS1)보다 낮은 제 2 저항(RS1)을 보인다. 이어서, 상기 제 2 도핑 패턴(77)에 상기 제 1 전류(IS1)보다 높은 제 2 전류(IRS1)가 인가되면 상기 제 2 도핑 패턴(77)은 상기 비정질 상태로 환원될 수 있다. 이 경우에, 상기 제 2 도핑 패턴(77)은 상기 제 1 저항(RRS1)을 보인다.
상기 제 1 도핑 패턴(76)을 통하여 전류가 흐르는 경우 곡선 676과 같은 전류-저항 특성을 보일 수 있다. 구체적으로, 상기 제 1 도핑 패턴(76)이 비정질 상태(amorphous state)일 경우 상기 제 1 저항(RRS1)보다 낮은 제 3 저항(RRS2)을 보일 수 있다. 상기 제 1 도핑 패턴(76)에 상기 제 1 전류(IS1)보다 높은 제 3 전류(IS2)가 인가되면 상기 제 1 도핑 패턴(76)에 제 2 전이영역(transition volume, 76T)이 생성될 수 있다. 상기 제 2 전이영역(76T)은 결정질 상태(crystalline state)일 수 있다. 이 경우에, 상기 제 1 도핑 패턴(76)은 상기 제 2 저항(RS1) 및 상기 제 3 저항(RRS2)보다 낮은 제 4 저항(RS2)을 보인다. 이어서, 상기 제 1 도핑 패턴(76)에 상기 제 3 전류(IS2) 및 상기 제 2 전류(IRS1)보다 높은 제 4 전류(IRS2)가 인가되면 상기 제 1 도핑 패턴(76)은 상기 비정질 상태로 환원될 수 있다. 이 경우에, 상기 제 1 도핑 패턴(76)은 상기 제 3 저항(RRS2)을 보인다.
도 5, 도 6 및 도 7을 참조하면, 곡선 780은 상기 상전이 패턴(80)의 전류-저항 특성을 보여준다. 도 7의 수평축(I)은 전류이고, 눈금의 단위는 암페어(A) 이다. 도 7의 수직축(R)은 전기저항이고, 눈금의 단위는 오옴(Ω) 이다.
상기 상전이 패턴(80)을 통하여 전류가 흐르는 경우 곡선 780과 같은 전류-저항 특성을 보일 수 있다. 여기서 곡선 780은 도 6의 곡선 677 및 곡선 676의 합성 곡선과 실질적으로 동일한 궤적을 보일 수 있다.
구체적으로, 상기 제 1 도핑 패턴(76) 및 상기 제 2 도핑 패턴(77)이 비정질 상태(amorphous state)일 경우 상기 상전이 패턴(80)은 제 1 합성저항(RAA)을 보일 수 있다. 상기 제 1 합성저항(RAA)은 상기 제 1 저항(RRS1) 및 상기 제 3 저항(RRS2)의 직렬접속에 대응하는 값으로 해석될 수 있다. 상기 상전이 패턴(80)에 제 1 프로그램 전류(ICA)가 인가되면 상기 제 2 도핑 패턴(77)에 상기 제 1 전이영역(77T)이 생성될 수 있다. 상기 제 1 전이영역(77T)은 결정질 상태(crystalline state)일 수 있다. 이 경우에, 상기 상전이 패턴(80)은 상기 제 1 합성저항(RAA)보다 낮은 제 2 합성저항(RCA)을 보인다. 상기 제 2 합성저항(RCA)은 상기 제 2 저항(RS1) 및 상기 제 3 저항(RRS2)의 직렬접속에 대응하는 값으로 해석될 수 있다.
이어서, 상기 상전이 패턴(80)에 상기 제 1 프로그램 전류(ICA)보다 높은 제 2 프로그램 전류(ICC)가 인가되면 상기 제 1 도핑 패턴(76)에 상기 제 2 전이영역(76T)이 생성될 수 있다. 상기 제 2 전이영역(76T)은 결정질 상태일 수 있다. 이 경우에, 상기 상전이 패턴(80)은 상기 제 2 합성저항(RCA)보다 낮은 제 3 합성저항(RCC)을 보인다. 상기 제 3 합성저항(RCC)은 상기 제 2 저항(RS1) 및 상기 제 4 저항(RS2)의 직렬접속에 대응하는 값으로 해석될 수 있다.
계속하여, 상기 상전이 패턴(80)에 상기 제 2 프로그램 전류(ICC)보다 높은 제 3 프로그램 전류(IAC)가 인가되면 상기 제 2 도핑 패턴(77)은 상기 비정질 상태로 환원될 수 있다. 이 경우에, 상기 상전이 패턴(80)은 제 4 합성저항(RAC)을 보인다. 상기 제 4 합성저항(RAC)은 상기 제 1 합성저항(RAA)보다 낮고 상기 제 2 합성저항(RCA)보다 높을 수 있다. 상기 제 4 합성저항(RAC)은 상기 제 1 저항(RRS1) 및 상기 제 4 저항(RS2)의 직렬접속에 대응하는 값으로 해석될 수 있다.
더 나아가서, 상기 상전이 패턴(80)에 상기 제 3 프로그램 전류(IAC)보다 높은 제 4 프로그램 전류(IAA)가 인가되면 상기 제 1 도핑 패턴(76)은 상기 비정질 상 태로 환원될 수 있다. 이 경우에, 상기 상전이 패턴(80)은 상기 제 1 합성저항(RAA)을 보인다.
상술한 바와 같이, 상기 상전이 패턴(80)은 상기 제 1 내지 제 4 프로그램 전류(ICA, ICC, IAC, IAA)에 의하여 상기 제 1 내지 제 4 합성저항(RAA, RCA, RCC, RAC)을 보일 수 있다. 이에 따라, 상기 상전이 패턴(80)은 4가지 상태로 프로그램될 수 있다. 이 경우에, 상기 상전이 패턴(80)은 2-비트(2-bit)의 데이터를 저장할 수 있다.
도 8은 본 발명의 제 2 실시 예에 따른 상전이 메모리소자를 설명하기 위하여 도 3의 절단선 I-I'에 따라 취해진 단면도이다.
도 3 및 도 8을 참조하면, 본 발명의 제 2 실시 예에 따른 상전이 메모리소자는 기판(51) 상에 제공된 워드라인들(WL, 55) 및 비트라인들(BL, 87)을 구비할 수 있다. 상기 기판(51)에 소자분리막(53), 하부 절연막(63), 다이오드(D), 다이오드 전극(69), 층간절연막(73), 콘택 홀(73H), 제 1 전극(71), 상부 절연막(83), 및 제 2 전극(85)이 제공될 수 있다. 상기 다이오드(D)는 제 1 반도체 패턴(65) 및 제 2 반도체 패턴(66)을 구비할 수 있다. 이하에서는 도 4를 참조하여 설명된 제 1 실시 예와의 차이점만 간략하게 설명하기로 한다.
상기 제 1 전극(71) 상에 상기 콘택 홀(73H)의 나머지 부분을 채우는 상전이 패턴(Rp, 80')이 배치될 수 있다. 상기 상전이 패턴(80') 및 상기 층간절연막(73) 사이에 콘택 스페이서(74)가 제공될 수 있다. 즉, 상기 콘택 스페이서(74)는 상기 제 1 전극(71) 상의 상기 콘택 홀(73H) 측벽을 덮도록 배치될 수 있다. 이 경우에, 상기 제 1 전극(71)에 인접한 상기 상전이 패턴(80')의 폭은 상기 제 1 전극(71)보다 좁은 폭을 구비할 수 있다.
그러나 상기 콘택 스페이서(74)는 생략될 수 있다. 이 경우에, 상기 제 1 전극(71)에 인접한 상기 상전이 패턴(80')의 폭은 상기 제 1 전극(71)과 같은 크기일 수 있다.
상기 상전이 패턴(80')은 차례로 적층된 제 1 벌크 패턴(75A), 제 1 도핑 패턴(76), 제 2 벌크 패턴(75B), 제 2 도핑 패턴(77), 제 3 벌크 패턴(75C), 제 n 도핑 패턴(78), 제 n 벌크 패턴(75N)을 구비할 수 있다. 상기 제 3 벌크 패턴(75C) 및 상기 제 n 도핑 패턴(78) 사이에 복수의 도핑 패턴들 및 복수의 벌크 패턴들이 개재될 수 있다.
상기 제 1 벌크 패턴(75A), 상기 제 2 벌크 패턴(75B), 상기 제 3 벌크 패턴(75C) 및 상기 제 n 벌크 패턴(75N)의 각각은 Ge-Sb-Te 막, Ge-Bi-Te 막, Ge-Te-As 막, Ge-Te-Sn 막, Ge-Te 막, Ge-Te-Sn-O 막, Ge-Te-Sn-Au 막, Ge-Te-Sn-Pd 막, Ge-Te-Se 막, Ge-Te-Ti 막, Ge-Sb 막, (Ge, Sn)-Sb-Te 막, Ge-Sb-(SeTe) 막, Ge-Sb-In 막, 및 Ge-Sb-Te-S 막으로 이루어진 제 1 군에서 선택된 하나일 수 있다. 상기 제 1 벌크 패턴(75A), 상기 제 2 벌크 패턴(75B), 상기 제 3 벌크 패턴(75C) 및 상기 제 n 벌크 패턴(75N)은 동일한 물질막일 수 있다.
상기 제 1 도핑 패턴(76), 상기 제 2 도핑 패턴(77) 및 상기 제 n 도핑 패턴(78)의 각각은 Ge-Sb-Te 막, Ge-Bi-Te 막, Ge-Te-As 막, Ge-Te-Sn 막, Ge-Te 막, Ge-Te-Sn-O 막, Ge-Te-Sn-Au 막, Ge-Te-Sn-Pd 막, Ge-Te-Se 막, Ge-Te-Ti 막, Ge-Sb 막, (Ge, Sn)-Sb-Te 막, Ge-Sb-(SeTe) 막, Ge-Sb-In 막, 및 Ge-Sb-Te-S 막으로 이루어진 제 1 군에서 선택된 하나에 N, O, Bi, Sn, B, In, Ti, C 및 Si로 이루어진 제 2 군에서 선택된 하나가 첨가된 물질막일 수 있다.
상기 제 1 도핑 패턴(76)은 상기 제 1 벌크 패턴(75A), 상기 제 2 벌크 패턴(75B), 상기 제 3 벌크 패턴(75C) 및 상기 제 n 벌크 패턴(75N)보다 높은 전기저항을 갖는 막일 수 있다. 이와 마찬가지로, 상기 제 2 도핑 패턴(77) 및 상기 제 n 도핑 패턴(78) 또한 상기 제 1 벌크 패턴(75A), 상기 제 2 벌크 패턴(75B), 상기 제 3 벌크 패턴(75C) 및 상기 제 n 벌크 패턴(75N)보다 높은 전기저항을 갖는 막일 수 있다. 상기 제 1 도핑 패턴(76), 상기 제 2 도핑 패턴(77) 및 상기 제 n 도핑 패턴(78)은 서로 다른 도핑농도를 갖는 막일 수 있다. 즉, 상기 제 1 도핑 패턴(76), 상기 제 2 도핑 패턴(77) 및 상기 제 n 도핑 패턴(78)은 서로 다른 전기저항을 보일 수 있다. 예를 들면, 상기 제 2 도핑 패턴(77)은 상기 제 1 도핑 패턴(76)보다 높은 도핑농도를 갖는 막일 수 있다. 이 경우에, 상기 제 2 도핑 패턴(77)은 상기 제 1 도핑 패턴(76)보다 높은 전기저항을 보일 수 있다.
다른 실시 예에서, 상기 제 2 벌크 패턴(75B) 및 상기 제 3 벌크 패턴(75C)은 생략될 수 있다. 이 경우에, 상기 제 2 도핑 패턴(77)은 상기 제 1 도핑 패턴(76) 및 상기 제 n 도핑 패턴(78)에 접촉될 수 있다.
또 다른 실시 예에서, 상기 제 1 벌크 패턴(75A)은 생략될 수 있다. 이 경우에, 상기 제 1 도핑 패턴(76)은 상기 제 1 전극(71)에 접촉될 수 있다.
또 다른 실시 예에서, 상기 제 n 벌크 패턴(75N)은 생략될 수 있다. 이 경우에, 상기 제 n 도핑 패턴(78)은 상기 제 2 전극(85)에 접촉될 수 있다.
그 결과, 상기 상전이 패턴(80')은 멀티 비트(multi bit)의 데이터를 저장할 수 있다.
도 9는 제 3 실시 예에 따른 상전이 메모리소자의 셀 어레이 영역의 일부분을 도시한 등가회로도이고, 도 10은 본 발명의 제 3 실시 예에 따른 상전이 메모리소자를 설명하기 위한 단면도이다.
도 9를 참조하면, 본 발명의 제 3 실시 예에 따른 상전이 메모리소자의 셀 어레이 영역에 다수의 워드라인들(WL), 다수의 비트라인들(BL) 및 다수의 상전이 메모리 셀들(200)이 제공될 수 있다. 상기 비트라인들(BL)은 상기 워드라인들(WL)에 교차하도록 배치될 수 있다. 상기 상전이 메모리 셀들(200)은 각각 상기 워드라인들(WL) 및 상기 비트라인들(BL)의 교차점들에 배치될 수 있다.
상기 상전이 메모리 셀들(200)의 각각은 상기 비트라인들(BL)중 어느 하나에 전기적으로 접속된 상전이 패턴(Rp) 및 상기 상전이 패턴(Rp)에 전기적으로 접속된 스위칭 소자를 포함할 수 있다. 상기 스위칭 소자는 모스 트랜지스터(Ta)일 수 있다. 상기 모스 트랜지스터(Ta)의 일단은 상기 워드라인들(WL)중 어느 하나에 전기적으로 접속될 수 있다.
도 10을 참조하면, 본 발명의 제 3 실시 예에 따른 상전이 메모리소자는 기판(151) 상에 제공된 워드라인(WL, 135) 및 비트라인(BL, 87)을 구비할 수 있다. 상기 기판(151)은 실리콘웨이퍼와 같은 반도체기판일 수 있다.
상기 기판(151)에 활성영역을 한정하는 소자분리막(153)에 배치될 수 있다. 상기 소자분리막(153)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막일 수 있다. 상기 활성영역 상에 게이트전극(135)이 배치될 수 있다. 상기 게이트전극(135)은 상기 워드라인(WL)의 역할을 할 수 있다. 상기 게이트전극(135)은 폴리실리콘막, 금속막, 금속실리사이드막, 또는 이들의 조합막과 같은 도전막일 수 있다. 상기 게이트전극(135) 양측의 상기 활성영역에 소스/드레인 영역들(133)이 배치될 수 있다.
상기 게이트전극(135), 상기 기판(151), 상기 소스/드레인 영역들(133)은 모스 트랜지스터(Ta)를 구성할 수 있다.
상기 모스 트랜지스터(Ta) 및 상기 소자분리막(153)은 하부 절연막(63)으로 덮일 수 있다. 상기 하부 절연막(63)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막일 수 있다.
상기 하부 절연막(63) 내에 소스라인(139) 및 드레인 패드(147)가 배치될 수 있다. 상기 소스라인(139)은 상기 하부 절연막(63)을 관통하는 소스 플러그(137)를 통하여 상기 소스/드레인 영역들(133) 중 하나에 전기적으로 접속될 수 있다. 상기 드레인 패드(147)는 상기 하부 절연막(63)을 관통하는 드레인 플러그(146)를 통하여 상기 소스/드레인 영역들(133) 중 다른 하나에 전기적으로 접속될 수 있다. 상기 소스라인(139), 상기 드레인 패드(147), 상기 소스 플러그(137) 및 상기 드레인 플러그(146)는 도전막일 수 있다.
상기 하부 절연막(63) 상에 층간절연막(73)이 제공될 수 있다. 상기 층간절 연막(73)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막일 수 있다. 상기 층간절연막(73)을 관통하는 콘택 홀(73H)이 배치될 수 있다.
상기 콘택 홀(73H) 하단을 채우는 제 1 전극(71)이 제공될 수 있다. 이 경우에, 상기 제 1 전극(71) 및 상기 콘택 홀(73H)의 직경은 동일한 크기일 수 있다. 상기 제 1 전극(71)은 상기 드레인 패드(147)에 접촉될 수 있다. 상기 제 1 전극(71)은 Ti 막, TiN 막, TiAlN 막, W 막, WN 막, Si 막, Ta 막, TaN 막, TaCN 막, 및 WCN 막으로 이루어진 일군에서 선택된 하나를 포함할 수 있다.
또한, 도 10에 도시된 바와 같이, 도 4를 참조하여 설명된 것과 동일한 상전이 패턴(80), 콘택 스페이서(74), 상부 절연막(83), 제 2 전극(85), 및 상기 비트라인(87)을 구비할 수 있다.
도 11 내지 도 16은 본 발명의 제 1 실시 예에 따른 상전이 메모리소자의 제조방법을 설명하기 위하여 도 3의 절단선 I-I'에 따라 취해진 단면도들이다.
도 3 및 도 11을 참조하면, 기판(51)에 워드라인(WL, 55)을 한정하는 소자분리막(53)을 형성할 수 있다. 상기 기판(51)은 실리콘웨이퍼와 같은 반도체기판으로 형성할 수 있다. 상기 소자분리막(53)은 트렌치소자분리 기술을 이용하여 형성할 수 있다. 상기 소자분리막(53)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막으로 형성할 수 있다. 상기 워드라인(55)은 불순물 이온주입 영역으로 형성할 수 있다. 이와는 달리, 상기 워드라인(55)은 상기 기판(51) 상에 적층된 도전성 배선으로 형성할 수 있다. 상기 도전성 배선은 금속배 선 또는 에피택시얼 반도체 패턴으로 형성할 수 있다.
상기 워드라인(55) 및 상기 소자분리막(53) 상에 하부 절연막(63)을 형성할 수 있다. 상기 하부 절연막(63)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성할 수 있다. 상기 하부 절연막(63) 내에 다이오드들(D)을 형성할 수 있다. 상기 다이오드(D)는 상기 워드라인(55)의 소정영역 상에 제 1 반도체 패턴(65) 및 제 2 반도체 패턴(66)을 차례로 적층하여 형성할 수 있다.
상기 제 1 반도체 패턴(65)은 n형 또는 p형 반도체 막으로 형성할 수 있다. 상기 제 2 반도체 패턴(66)은 상기 제 1 반도체 패턴(65)과 다른 도전형의 반도체 막으로 형성할 수 있다. 예를 들면, 상기 제 1 반도체 패턴(65)은 n형 반도체 막으로 형성할 수 있으며, 상기 제 2 반도체 패턴(66)은 p형 반도체 막으로 형성할 수 있다.
상기 제 2 반도체 패턴(66) 상에 다이오드 전극(69)을 형성할 수 있다. 상기 다이오드 전극(69)은 금속막, 또는 금속실리사이드막과 같은 도전막으로 형성할 수 있다. 상기 하부 절연막(63) 및 상기 다이오드 전극(69)의 상부표면은 평탄화하는 것이 바람직하다. 이 경우에, 상기 다이오드 전극(69)의 상부표면은 노출될 수 있다.
상기 하부 절연막(63)을 덮는 층간절연막(73)을 형성할 수 있다. 상기 층간절연막(73)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막으로 형성할 수 있다. 상기 층간절연막(73)을 관통하여 상기 다이오드 전극(69)을 노출시키는 콘택 홀(73H)을 형성할 수 있다.
도 3 및 도 12를 참조하면, 상기 콘택 홀(73H) 하단을 채우는 제 1 전극(71)을 형성할 수 있다. 상기 제 1 전극(71)은 Ti 막, TiN 막, TiAlN 막, W 막, WN 막, Si 막, Ta 막, TaN 막, TaCN 막, 및 WCN 막으로 이루어진 일군에서 선택된 하나로 형성할 수 있다.
상기 제 1 전극(71)은, 상기 콘택 홀(73H)을 채우는 도전막을 형성하고, 상기 도전막을 에치백(etch back)하여 형성할 수 있다. 이 경우에, 상기 제 1 전극(71) 및 상기 콘택 홀(73H)의 직경은 동일한 크기로 형성될 수 있다. 또한, 상기 제 1 전극(71)은 상기 다이오드 전극(69)에 접촉될 수 있다.
상기 콘택 홀(73H)의 측벽에 콘택 스페이서(74)를 형성할 수 있다. 상기 콘택 스페이서(74)는 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막으로 형성할 수 있다. 상기 콘택 스페이서(74)는 상기 제 1 전극(71)을 갖는 상기 기판(51) 상에 상기 절연막을 형성한 후, 상기 제 1 전극(71)이 노출될 때 까지 상기 절연막을 이방성 식각하여 형성할 수 있다.
이 경우에, 상기 콘택 스페이서(74)는 상기 제 1 전극(71)의 상부레벨에 형성될 수 있다. 상기 콘택 스페이서(74)는 상기 콘택 홀(73H)의 측벽을 덮을 수 있다. 그러나 상기 콘택 스페이서(74)는 생략될 수 있다.
도 3 및 도 13을 참조하면, 상기 제 1 전극(71) 상에 상기 콘택 홀(73H)을 채우는 벌크 패턴(75)을 형성할 수 있다. 상기 벌크 패턴(75)은 칼코게나이드 합금막으로 형성할 수 있다. 상기 벌크 패턴(75)은 Ge-Sb-Te 막, Ge-Bi-Te 막, Ge-Te- As 막, Ge-Te-Sn 막, Ge-Te 막, Ge-Te-Sn-O 막, Ge-Te-Sn-Au 막, Ge-Te-Sn-Pd 막, Ge-Te-Se 막, Ge-Te-Ti 막, Ge-Sb 막, (Ge, Sn)-Sb-Te 막, Ge-Sb-(SeTe) 막, Ge-Sb-In 막, 및 Ge-Sb-Te-S 막으로 이루어진 제 1 군에서 선택된 하나로 형성할 수 있다.
상기 벌크 패턴(75)은, 상기 콘택 홀(73H)을 채우고 상기 층간절연막(73)을 덮는 상전이 물질막을 형성한 후, 상기 상전이 물질막을 평탄화 하여 형성할 수 있다. 상기 상전이 물질막의 평탄화에는 화학기계적연마(chemical mechanical polishing; CMP) 공정 또는 에치백(etch back) 공정이 적용될 수 있다.
상기 벌크 패턴(75)은 상기 제 1 전극(71)에 접촉될 수 있다. 상기 벌크 패턴(75)은 상기 제 1 전극(71)보다 좁은 폭으로 형성될 수 있다. 상기 콘택 스페이서(74)가 생략된 경우에, 상기 벌크 패턴(75)은 상기 제 1 전극(71)과 동일한 폭으로 형성될 수 있다.
도 3 및 도 14를 참조하면, 상기 벌크 패턴(75)에 제 1 이온주입 공정(76I)을 이용하여 제 1 도핑 패턴(76)을 형성할 수 있다. 상기 제 1 도핑 패턴(76)은 상기 벌크 패턴(75)에 N, O, Bi, Sn, B, In, Ti, C 및 Si로 이루어진 제 2 군에서 선택된 하나를 도핑하여 형성할 수 있다.
즉, 상기 제 1 도핑 패턴(76)은 Ge-Sb-Te 막, Ge-Bi-Te 막, Ge-Te-As 막, Ge-Te-Sn 막, Ge-Te 막, Ge-Te-Sn-O 막, Ge-Te-Sn-Au 막, Ge-Te-Sn-Pd 막, Ge-Te-Se 막, Ge-Te-Ti 막, Ge-Sb 막, (Ge, Sn)-Sb-Te 막, Ge-Sb-(SeTe) 막, Ge-Sb-In 막, 및 Ge-Sb-Te-S 막으로 이루어진 제 1 군에서 선택된 하나에 N, O, Bi, Sn, B, In, Ti, C 및 Si로 이루어진 제 2 군에서 선택된 하나를 도핑하여 형성할 수 있다.
상기 제 1 도핑 패턴(76)은 상기 제 1 전극(71)에 인접한 상기 벌크 패턴(75)의 소정영역에 형성할 수 있다. 이 경우에, 상기 벌크 패턴(75)은 상기 제 1 도핑 영역(76)에 의하여 제 1 벌크 패턴(75A) 및 제 2 벌크 패턴(75B)으로 분할될 수 있다. 상기 제 1 벌크 패턴(75A)은 상기 제 1 전극(71) 및 상기 제 1 도핑 패턴(76) 사이에 잔존할 수 있다. 상기 제 2 벌크 패턴(75B)은 상기 제 1 도핑 패턴(76) 상에 잔존할 수 있다. 상기 제 1 도핑 패턴(76)은 상기 벌크 패턴들(75A, 75B)과 다른 전기저항을 보일 수 있다. 예를 들면, 상기 제 1 도핑 패턴(76)은 상기 벌크 패턴들(75A, 75B)보다 높은 전기저항을 보일 수 있다.
다른 방법으로, 상기 제 1 도핑 패턴(76)은 상기 제 1 전극(71)에 접촉하도록 형성할 수 있다. 이 경우에, 상기 제 1 벌크 패턴(75A)은 생략될 수 있다.
도 3 및 도 15를 참조하면, 상기 제 2 벌크 패턴(75B)에 제 2 이온주입 공정(77I)을 이용하여 제 2 도핑 패턴(77)을 형성할 수 있다. 상기 제 2 도핑 패턴(77)은 상기 벌크 패턴(75)에 N, O, Bi, Sn, B, In, Ti, C 및 Si로 이루어진 제 2 군에서 선택된 하나를 도핑하여 형성할 수 있다.
즉, 상기 제 2 도핑 패턴(77)은 Ge-Sb-Te 막, Ge-Bi-Te 막, Ge-Te-As 막, Ge-Te-Sn 막, Ge-Te 막, Ge-Te-Sn-O 막, Ge-Te-Sn-Au 막, Ge-Te-Sn-Pd 막, Ge-Te-Se 막, Ge-Te-Ti 막, Ge-Sb 막, (Ge, Sn)-Sb-Te 막, Ge-Sb-(SeTe) 막, Ge-Sb-In 막, 및 Ge-Sb-Te-S 막으로 이루어진 제 1 군에서 선택된 하나에 N, O, Bi, Sn, B, In, Ti, C 및 Si로 이루어진 제 2 군에서 선택된 하나를 도핑하여 형성할 수 있다.
상기 제 2 도핑 패턴(77)은 상기 제 1 도핑 패턴(76)보다 높은 도핑농도를 갖도록 형성할 수 있다. 상기 제 2 도핑 패턴(77)은 상기 제 1 도핑 패턴(76)과 동일한 도핑물질을 주입하여 형성할 수 있다. 이와는 달리, 상기 제 2 도핑 패턴(77)은 상기 제 1 도핑 패턴(76)과 다른 도핑물질을 주입하여 형성할 수도 있다. 상기 제 2 도핑 패턴(77)은 상기 제 1 도핑 패턴(76)과 다른 전기저항을 보일 수 있다. 예를 들면, 상기 제 2 도핑 패턴(77)은 상기 제 1 도핑 패턴(76)보다 높은 전기저항을 보일 수 있다.
그 결과, 상기 벌크 패턴(75)은 상기 제 1 벌크 패턴(75A), 상기 제 1 도핑 패턴(76), 상기 제 2 벌크 패턴(75B), 상기 제 2 도핑 패턴(77) 및 제 3 벌크 패턴(75C)으로 분할될 수 있다. 상기 제 1 벌크 패턴(75A), 상기 제 1 도핑 패턴(76), 상기 제 2 벌크 패턴(75B), 상기 제 2 도핑 패턴(77) 및 상기 제 3 벌크 패턴(75C)은 상기 제 1 전극(71) 상에 차례로 적층될 수 있다. 상기 제 1 벌크 패턴(75A), 상기 제 1 도핑 패턴(76), 상기 제 2 벌크 패턴(75B), 상기 제 2 도핑 패턴(77) 및 상기 제 3 벌크 패턴(75C)은 상전이 패턴(Rp, 80)을 구성할 수 있다.
다른 방법으로, 상기 제 1 도핑 패턴(76) 및 상기 제 2 도핑 패턴(77)은 서로 접촉하도록 형성할 수 있다. 이 경우에, 상기 상전이 패턴(80)은 차례로 적층된 상기 제 1 벌크 패턴(75A), 상기 제 1 도핑 패턴(76), 상기 제 2 도핑 패턴(77) 및 상기 제 3 벌크 패턴(75C)으로 형성될 수 있다.
또 다른 방법으로, 상기 제 1 도핑 패턴(76)은 상기 제 1 전극(71)에 접촉하도록 형성할 수 있다. 이에 더하여, 상기 제 2 도핑 패턴(77)의 상부표면은 노출되 도록 형성할 수 있다. 이 경우에, 상기 제 3 벌크 패턴(75C)은 생략될 수 있다.
도 3 및 도 16을 참조하면, 상기 층간절연막(73)을 덮는 상부 절연막(83)을 형성할 수 있다. 상기 상부 절연막(83)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성할 수 있다.
상기 상부 절연막(83) 내에 상기 상전이 패턴(80)과 접촉되는 제 2 전극(85)을 형성할 수 있다. 상기 제 2 전극(85)은 상기 콘택 홀(73H)을 덮도록 형성할 수 있다. 상기 제 2 전극(85)에 인접한 상기 상전이 패턴(80)의 폭은 상기 제 2 전극(85)과 같거나 좁을 수 있다. 상기 상부 절연막(83) 상에 상기 제 2 전극(85)을 가로지르는 비트라인(BL, 87)을 형성할 수 있다.
상기 제 2 전극(85)은 Ti 막, TiN 막, TiAlN 막, W 막, WN 막, Si 막, Ta 막, TaN 막, TaCN 막, 및 WCN 막으로 이루어진 일군에서 선택된 하나로 형성할 수 있다. 상기 비트라인(87)은 금속막, 폴리실리콘막, 금속실리사이드막, 또는 이들의 조합막과 같은 도전막으로 형성할 수 있다.
상기 비트라인(87)은 상기 제 2 전극(85), 상기 상전이 패턴(80), 상기 제 1 전극(71), 상기 다이오드 전극(69) 및 상기 다이오드(D)를 통하여 상기 워드라인(55)에 전기적으로 접속될 수 있다. 여기서, 상기 제 1 전극(71), 상기 제 1 벌크 패턴(75A), 상기 제 1 도핑 패턴(76), 상기 제 2 벌크 패턴(75B), 상기 제 2 도핑 패턴(77), 상기 제 3 벌크 패턴(75C), 및 상기 제 2 전극(85)은 직렬 접속될 수 있다.
도 17 내지 도 20은 본 발명의 제 1 실시 예에 따른 상전이 메모리소자의 다 른 제조방법을 설명하기 위하여 도 3의 절단선 I-I'에 따라 취해진 단면도들이다.
도 3 및 도 17을 참조하면, 상기 다른 제조방법은 도 11 및 도 12를 참조하여 설명한 것과 같은 방법으로 기판(51) 상에 워드라인(WL, 55), 소자분리막(53), 하부 절연막(63), 제 1 반도체 패턴(65), 제 2 반도체 패턴(66), 다이오드 전극(69), 층간절연막(73), 콘택 홀(73H), 제 1 전극(71) 및 콘택 스페이서(74)를 형성하는 것을 포함할 수 있다. 상기 제 1 반도체 패턴(65) 및 상기 제 2 반도체 패턴(66)은 다이오드(D)를 구성할 수 있다. 이하에서는 차이점만 간략하게 설명하기로 한다.
상기 제 1 전극(71) 상에 상기 콘택 홀(73H)을 부분적으로 채우는 제 1 벌크 패턴(75A')을 형성할 수 있다. 상기 제 1 벌크 패턴(75A')은 상기 콘택 홀(73H)을 부분적으로 채우며 상기 층간절연막(73) 상을 덮는 제 1 상전이 물질막(75E)을 증착하고, 상기 제 1 상전이 물질막(75E)을 에치백(etch back)하여 형성할 수 있다.
예를 들면, 상기 제 1 벌크 패턴(75A')을 형성하는 것은 동일한 챔버 내에서 증착 공정(deposition process) 및 에치백 공정(etch back process)을 번갈아가며 반복적으로 수행하는 것을 포함할 수 있다. 이 경우에, 상기 층간절연막(73) 상에도 상기 제 1 벌크 패턴(75A')이 잔존할 수 있다.
상기 제 1 벌크 패턴(75A')은 Ge-Sb-Te 막, Ge-Bi-Te 막, Ge-Te-As 막, Ge-Te-Sn 막, Ge-Te 막, Ge-Te-Sn-O 막, Ge-Te-Sn-Au 막, Ge-Te-Sn-Pd 막, Ge-Te-Se 막, Ge-Te-Ti 막, Ge-Sb 막, (Ge, Sn)-Sb-Te 막, Ge-Sb-(SeTe) 막, Ge-Sb-In 막, 및 Ge-Sb-Te-S 막으로 이루어진 제 1 군에서 선택된 하나로 형성할 수 있다.
도 3 및 도 18을 참조하면, 상기 제 1 벌크 패턴(75A') 상에 제 1 도핑 패턴(76A)을 형성할 수 있다. 상기 제 1 도핑 패턴(76A)은 Ge-Sb-Te 막, Ge-Bi-Te 막, Ge-Te-As 막, Ge-Te-Sn 막, Ge-Te 막, Ge-Te-Sn-O 막, Ge-Te-Sn-Au 막, Ge-Te-Sn-Pd 막, Ge-Te-Se 막, Ge-Te-Ti 막, Ge-Sb 막, (Ge, Sn)-Sb-Te 막, Ge-Sb-(SeTe) 막, Ge-Sb-In 막, 및 Ge-Sb-Te-S 막으로 이루어진 제 1 군에서 선택된 하나에 N, O, Bi, Sn, B, In, Ti, C 및 Si로 이루어진 제 2 군에서 선택된 하나를 도핑하여 형성할 수 있다.
도 3 및 도 19를 참조하면, 상기 제 1 도핑 패턴(76A) 상에 제 2 벌크 패턴(75B'), 제 2 도핑 패턴(77A), 및 제 3 벌크 패턴(75C')을 차례로 형성할 수 있다. 상기 제 2 벌크 패턴(75B') 및 상기 제 3 벌크 패턴(75C')의 각각은 Ge-Sb-Te 막, Ge-Bi-Te 막, Ge-Te-As 막, Ge-Te-Sn 막, Ge-Te 막, Ge-Te-Sn-O 막, Ge-Te-Sn-Au 막, Ge-Te-Sn-Pd 막, Ge-Te-Se 막, Ge-Te-Ti 막, Ge-Sb 막, (Ge, Sn)-Sb-Te 막, Ge-Sb-(SeTe) 막, Ge-Sb-In 막, 및 Ge-Sb-Te-S 막으로 이루어진 제 1 군에서 선택된 하나로 형성할 수 있다.
상기 제 2 도핑 패턴(77A)은 Ge-Sb-Te 막, Ge-Bi-Te 막, Ge-Te-As 막, Ge-Te-Sn 막, Ge-Te 막, Ge-Te-Sn-O 막, Ge-Te-Sn-Au 막, Ge-Te-Sn-Pd 막, Ge-Te-Se 막, Ge-Te-Ti 막, Ge-Sb 막, (Ge, Sn)-Sb-Te 막, Ge-Sb-(SeTe) 막, Ge-Sb-In 막, 및 Ge-Sb-Te-S 막으로 이루어진 제 1 군에서 선택된 하나에 N, O, Bi, Sn, B, In, Ti, C 및 Si로 이루어진 제 2 군에서 선택된 하나를 도핑하여 형성할 수 있다.
상기 제 2 도핑 패턴(77A)은 상기 제 1 도핑 패턴(76A)보다 높은 도핑농도를 갖도록 형성할 수 있다. 상기 제 2 도핑 패턴(77A)은 상기 제 1 도핑 패턴(76A)과 동일한 도핑물질을 주입하여 형성할 수 있다. 이와는 달리, 상기 제 2 도핑 패턴(77A)은 상기 제 1 도핑 패턴(76A)과 다른 도핑물질을 주입하여 형성할 수도 있다. 상기 제 2 도핑 패턴(77A)은 상기 제 1 도핑 패턴(76A)과 다른 전기저항을 보일 수 있다. 예를 들면, 상기 제 2 도핑 패턴(77A)은 상기 제 1 도핑 패턴(76A)보다 높은 전기저항을 보일 수 있다.
상기 제 1 벌크 패턴(75A'), 상기 제 2 벌크 패턴(75B'), 및 상기 제 3 벌크 패턴(75C')은 동일한 물질막으로 형성할 수 있다. 더 나아가서, 상기 제 1 벌크 패턴(75A'), 상기 제 1 도핑 패턴(76A), 상기 제 2 벌크 패턴(75B'), 상기 제 2 도핑 패턴(77A) 및 상기 제 3 벌크 패턴(75C')은 동일한 챔버 내에서 인-시츄(in-situ) 공정으로 형성할 수 있다.
도 3 및 도 20을 참조하면, 상기 제 3 벌크 패턴(75C'), 상기 제 2 도핑 패턴(77A), 상기 제 2 벌크 패턴(75B'), 상기 제 1 도핑 패턴(76A) 및 상기 제 1 벌크 패턴(75A')을 평탄화하여 상기 콘택 홀(73H)을 채우는 상전이 패턴(Rp, 80")을 형성할 수 있다.
상기 평탄화는 상기 층간절연막(73)을 정지막으로 채택하는 화학기계적연마(chemical mechanical polishing; CMP) 공정을 이용하여 수행할 수 있다. 다른 방법으로, 상기 평탄화는 에치백(etch back) 공정을 이용하여 수행할 수도 있다.
그 결과, 상기 제 1 벌크 패턴(75A'), 상기 제 1 도핑 패턴(76A), 상기 제 2 벌크 패턴(75B'), 상기 제 2 도핑 패턴(77A) 및 상기 제 3 벌크 패턴(75C')은 상기 제 1 전극(71) 상에 차례로 적층될 수 있다.
다른 방법으로, 상기 제 2 벌크 패턴(75B')은 생략될 수 있다. 이 경우에, 상기 제 1 도핑 패턴(76A) 및 상기 제 2 도핑 패턴(77B)은 서로 접촉하도록 형성할 수 있다. 즉, 상기 상전이 패턴(80")은 차례로 적층된 상기 제 1 벌크 패턴(75A'), 상기 제 1 도핑 패턴(76A), 상기 제 2 도핑 패턴(77A) 및 상기 제 3 벌크 패턴(75C')으로 형성될 수 있다.
또 다른 방법으로, 상기 제 1 벌크 패턴(75A')은 생략될 수 있다. 이 경우에, 상기 제 1 도핑 패턴(76A)은 상기 제 1 전극(71)에 접촉하도록 형성할 수 있다.
이에 더하여, 상기 제 3 벌크 패턴(75C')은 생략될 수 있다. 이 경우에, 상기 제 2 도핑 패턴(77A)의 상부표면은 노출되도록 형성할 수 있다.
상술한 바와 같이 본 발명에 따르면, 기판 상에 배치된 제 1 전극, 상전이 패턴, 및 제 2 전극이 제공된다. 상기 기판 상에 콘택홀을 갖는 층간절연막이 제공된다. 상기 상전이 패턴은 상기 콘택홀 내에 배치될 수 있다. 상기 상전이 패턴은 복수의 도핑 패턴들을 구비한다. 상기 도핑 패턴들은 서로 다른 도핑농도를 갖는다. 이에 따라, 작은 전이영역을 갖는 멀티 비트 상전이 메모리소자를 구현할 수 있다.

Claims (20)

  1. 기판 상에 제공된 제 1 전극;
    상기 제 1 전극에 이격된 제 2 전극; 및
    복수의 도핑 패턴들을 구비하며 상기 제 1 전극 및 상기 제 2 전극 사이에 개재된 상전이 패턴을 포함하되, 상기 도핑 패턴들은 서로 다른 도핑농도를 갖는 상전이 메모리소자.
  2. 제 1 항에 있어서,
    상기 기판 상에 제공된 층간절연막을 더 포함하되, 상기 상전이 패턴은 상기 층간절연막을 관통하는 콘택홀 내에 배치된 상전이 메모리소자.
  3. 제 2 항에 있어서,
    상기 상전이 패턴 및 상기 층간절연막 사이에 배치된 콘택 스페이서를 더 포함하는 상전이 메모리소자.
  4. 제 1 항에 있어서,
    상기 제 1 전극에 인접한 상기 상전이 패턴의 폭은 상기 제 1 전극과 같거나 좁고, 상기 제 2 전극에 인접한 상기 상전이 패턴의 폭은 상기 제 2 전극과 같거나 좁은 것을 특징으로 하는 상전이 메모리소자.
  5. 제 1 항에 있어서,
    상기 상전이 패턴은 하나 또는 다수의 벌크 패턴을 더 포함하되, 상기 벌크 패턴은 Ge-Sb-Te 막, Ge-Bi-Te 막, Ge-Te-As 막, Ge-Te-Sn 막, Ge-Te 막, Ge-Te-Sn-O 막, Ge-Te-Sn-Au 막, Ge-Te-Sn-Pd 막, Ge-Te-Se 막, Ge-Te-Ti 막, Ge-Sb 막, (Ge, Sn)-Sb-Te 막, Ge-Sb-(SeTe) 막, Ge-Sb-In 막, 및 Ge-Sb-Te-S 막으로 이루어진 제 1 군에서 선택된 하나인 상전이 메모리소자.
  6. 제 5 항에 있어서,
    상기 도핑 패턴들은 상기 벌크 패턴과 동일한 물질막에 N, O, Bi, Sn, B, In, Ti, C 및 Si로 이루어진 제 2 군에서 선택된 하나가 첨가된 것을 특징으로 하는 상전이 메모리소자.
  7. 제 6 항에 있어서,
    상기 상전이 패턴은
    제 1 도핑 패턴; 및
    상기 제 1 도핑 패턴 상에 배치된 제 2 도핑 패턴을 포함하되, 상기 제 2 도핑 패턴은 상기 제 1 도핑 패턴보다 높은 도핑농도를 갖는 상전이 메모리소자.
  8. 제 7 항에 있어서,
    상기 상전이 패턴은
    상기 제 1 전극 및 제 1 도핑 패턴 사이에 개재된 제 1 벌크 패턴;
    상기 제 1 도핑 패턴 및 상기 제 2 도핑 패턴 사이에 개재된 제 2 벌크 패턴; 및
    상기 제 2 도핑 패턴 및 상기 제 2 전극 사이에 개재된 제 3 벌크 패턴을 포함하는 상전이 메모리소자.
  9. 기판 상에 제 1 전극을 형성하고,
    상기 제 1 전극 상에 복수의 도핑 패턴들을 갖는 상전이 패턴을 형성하고,
    상기 상전이 패턴 상에 제 2 전극을 형성하는 것을 포함하되, 상기 도핑 패턴들은 서로 다른 도핑농도를 갖는 상전이 메모리소자의 형성방법.
  10. 제 9 항에 있어서,
    상기 기판 상에 층간절연막을 형성하고,
    상기 층간절연막을 관통하는 콘택홀을 형성하는 것을 더 포함하되, 상기 상전이 패턴은 상기 콘택홀을 채우는 상전이 메모리소자의 형성방법.
  11. 제 10 항에 있어서,
    상기 층간절연막 및 상기 상전이 패턴 사이에 콘택 스페이서를 형성하는 것을 더 포함하는 상전이 메모리소자의 형성방법.
  12. 제 10 항에 있어서,
    상기 제 1 전극은 상기 콘택홀 내에 형성하는 것을 특징으로 하는 상전이 메모리소자의 형성방법.
  13. 제 10 항에 있어서,
    상기 상전이 패턴을 형성하는 것은
    상기 콘택홀을 채우며 상기 제 1 전극에 접속되는 벌크 패턴을 형성하고,
    상기 벌크 패턴에 제 1 이온주입(ion implantation) 공정을 이용하여 제 1 도핑 패턴을 형성하고,
    상기 제 1 도핑 패턴을 갖는 상기 벌크 패턴에 제 2 이온주입 공정을 이용하여 제 2 도핑 패턴을 형성하는 것을 포함하는 상전이 메모리소자의 형성방법.
  14. 제 13 항에 있어서,
    상기 벌크 패턴은 Ge-Sb-Te 막, Ge-Bi-Te 막, Ge-Te-As 막, Ge-Te-Sn 막, Ge-Te 막, Ge-Te-Sn-O 막, Ge-Te-Sn-Au 막, Ge-Te-Sn-Pd 막, Ge-Te-Se 막, Ge-Te-Ti 막, Ge-Sb 막, (Ge, Sn)-Sb-Te 막, Ge-Sb-(SeTe) 막, Ge-Sb-In 막, 및 Ge-Sb-Te-S 막으로 이루어진 제 1 군에서 선택된 하나이고, 상기 도핑 패턴들은 상기 벌크 패턴과 동일한 물질막에 N, O, Bi, Sn, B, In, Ti, C 및 Si로 이루어진 제 2 군에서 선택된 하나가 첨가된 것을 특징으로 하는 상전이 메모리소자의 형성방법.
  15. 제 13 항에 있어서,
    상기 제 1 도핑 패턴은 상기 제 1 전극과 이격되고, 상기 제 1 도핑 패턴 및 상기 제 2 도핑 패턴은 서로 이격되도록 형성하는 것을 특징으로 하는 상전이 메모리소자의 형성방법.
  16. 제 10 항에 있어서,
    상기 상전이 패턴을 형성하는 것은
    상기 콘택홀 내에 상기 제 1 전극과 접속되는 제 1 벌크 패턴을 증착하고,
    상기 제 1 벌크 패턴 상에 제 1 도핑 패턴을 증착하고,
    상기 제 1 도핑 패턴 상에 제 2 도핑 패턴을 증착하는 것을 포함하는 상전이 메모리소자의 형성방법.
  17. 제 16 항에 있어서,
    상기 제 1 도핑 패턴 및 상기 제 2 도핑 패턴 사이에 제 2 벌크 패턴을 증착하는 것을 더 포함하는 상전이 메모리소자의 형성방법.
  18. 제 17 항에 있어서,
    상기 제 2 도핑 패턴 상에 제 3 벌크 패턴을 증착하는 것을 더 포함하는 상전이 메모리소자의 형성방법.
  19. 제 18 항에 있어서,
    상기 벌크 패턴들은 Ge-Sb-Te 막, Ge-Bi-Te 막, Ge-Te-As 막, Ge-Te-Sn 막, Ge-Te 막, Ge-Te-Sn-O 막, Ge-Te-Sn-Au 막, Ge-Te-Sn-Pd 막, Ge-Te-Se 막, Ge-Te-Ti 막, Ge-Sb 막, (Ge, Sn)-Sb-Te 막, Ge-Sb-(SeTe) 막, Ge-Sb-In 막, 및 Ge-Sb-Te-S 막으로 이루어진 제 1 군에서 선택된 하나이고, 상기 도핑 패턴들은 상기 벌크 패턴들과 동일한 물질막에 N, O, Bi, Sn, B, In, Ti, C 및 Si로 이루어진 제 2 군에서 선택된 하나가 첨가된 것을 특징으로 하는 상전이 메모리소자의 형성방법.
  20. 제 9 항에 있어서,
    상기 제 1 전극에 인접한 상기 상전이 패턴의 폭은 상기 제 1 전극과 같거나 좁고, 상기 제 2 전극에 인접한 상기 상전이 패턴의 폭은 상기 제 2 전극과 같거나 좁게 형성하는 것을 특징으로 하는 상전이 메모리소자의 형성방법.
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