KR102212377B1 - 상변화 메모리 소자의 제조 방법 - Google Patents

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Abstract

상변화 메모리 소자의 제조 방법에 있어서, 기판 상에 개구를 갖는 층간 절연막을 형성한다. 개구의 내벽 상에 제1 조성을 갖는 제1 상변화 물질막 패턴을 형성한다. 제1 상변화 물질막 패턴 상에 제2 조성을 갖고 개구의 나머지 부분을 채우는 제2 상변화 물질막 패턴을 형성한다. 제1 및 제2 상변화 물질막 패턴들에 에너지를 가하여 이들이 적어도 부분적으로 혼합됨으로써 제3 조성을 갖는 제3 상변화 물질막 패턴을 형성한다.

Description

상변화 메모리 소자의 제조 방법{METHOD OF MANUFACTURING A PHASE-CHANGE MEMORY DEVICE}
본 발명은 상변화 메모리 소자의 제조 방법에 관한 것이다.
일반적으로 상변화 메모리(phase-change memory) 소자는 상변화 물질막 패턴의 상전이에 따른 비정질 상태와 결정 상태 사이의 저항 차이를 이용하여 데이터를 저장한다. 이때, 상기 상변화 물질막 패턴은 게르마늄(Ge)-안티몬(Sb)-텔루륨(Te)과 같은 칼코겐 화합물로 형성할 수 있으며, 상기 칼코겐 화합물의 조성비를 조절함으로써 상기 상변화 메모리 소자의 전기적 특성을 변화시킬 수 있다. 그러나 고집적화로 인해 상기 칼코겐 화합물이 증착되는 표면은 종횡비가 큰 개구이므로, 온도, 압력, 증착 속도 등과 같은 증착 조건들을 제어하더라도 상기 개구 내에 특정 조성을 갖는 상변화 물질막 패턴을 형성하기 어려울 수 있다. 또한, 상기 상변화 물질막 패턴은 보이드(void) 또는 오버-행(over-hang)을 갖도록 형성되거나, 혹은 평탄화 공정에 의해 노드 분리가 되지 않을 수도 있다.
본 발명의 일 과제는 우수한 특성을 갖는 상변화 메모리 소자의 제조 방법을 제공하는 것이다.
본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 상변화 메모리 소자의 제조 방법은, 기판 상에 개구를 갖는 층간 절연막을 형성할 수 있다. 상기 개구의 내벽 상에 제1 조성을 갖는 제1 상변화 물질막 패턴을 형성할 수 있다. 상기 제1 상변화 물질막 패턴 상에 제2 조성을 갖고 상기 개구의 나머지 부분을 채우는 제2 상변화 물질막 패턴을 형성할 수 있다. 상기 제1 및 제2 상변화 물질막 패턴들에 에너지를 가하여 이들이 적어도 부분적으로 혼합됨으로써 제3 조성을 갖는 제3 상변화 물질막 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 상변화 물질막 패턴들에 에너지는 가하는 것은 이들에 전류를 흘려주는 것을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 상변화 물질막 패턴들은 게르마늄(Ge)을 포함할 수 있고, 상기 제2 상변화 물질막 패턴의 게르마늄(Ge) 함량은 상기 제1 상변화 물질막 패턴의 게르마늄(Ge) 함량보다 적을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 상변화 물질막 패턴들은 안티몬(Sb), 텔루륨(Te), 탄소(C), 붕소(B), 질소(N), 산소(O), 실리콘(Si), 인듐(In), 비스무트(Bi), 인(P), 황(S), 알루미늄(Al), 갈륨(Ga), 비소(As), 셀레늄(Se), 지르코늄(Zr), 카드뮴(Cd), 주석(Sn) 및 폴로늄(Po) 중 적어도 하나를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제3 상변화 물질막 패턴은 0.01 내지 8 중량%의 게르마늄(Ge)을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제3 상변화 물질막 패턴은 15 내지 99 중량%의 게르마늄(Ge)을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 상변화 물질막 패턴은 물리적 기상 증착(Physical Vapor Deposition, PVD) 공정을 통해 형성될 수 있고, 상기 제2 상변화 물질막 패턴은 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정 또는 원자층 증착(Atomic Layer Deposition, ALD) 공정을 통해 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 상변화 물질막 패턴은 제1 온도에서 형성될 수 있고, 상기 제2 상변화 물질막 패턴은 상기 제1 온도보다 높은 제2 온도에서 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 개구의 내벽 상에 제1 조성을 갖는 상기 제1 상변화 물질막 패턴을 형성하고, 상기 제1 상변화 물질막 상에 제2 조성을 갖고 상기 개구의 나머지 부분을 채우는 상기 제2 상변화 물질막 패턴을 형성할 때, 상기 개구의 내벽 및 상기 층간 절연막 상에 제1 상변화 물질막을 형성할 수 있다. 상기 개구의 나머지 부분을 채우는 제2 상변화 물질막을 상기 제1 상변화 물질막 상에 형성할 수 있다. 상기 층간 절연막의 상면이 노출될 때까지 상기 제1 및 제2 상변화 물질막들을 평탄화할 수 있다.
예시적인 실시예들에 있어서, 상기 층간 절연막을 형성하기 이전에, 상기 기판 상에 하부 전극을 형성할 수 있다. 상기 하부 전극은 상기 개구에 의해 부분적으로 노출될 수 있다.
예시적인 실시예들에 있어서, 상기 제3 상변화 물질막 패턴을 형성하기 이전에, 상기 제1 및 제2 상변화 물질막 패턴들과 전기적으로 연결되는 상부 전극을 형성할 수 있다.
본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 상변화 메모리 소자의 제조 방법은, 기판 상에 개구를 갖는 층간 절연막을 형성할 수 있다. 상기 개구의 내벽 및 상기 층간 절연막 상에 각각 서로 다른 조성을 갖는 복수 개의 상변화 물질막들을 형성하여 상기 개구를 채울 수 있다. 상기 층간 절연막의 상면이 노출될 때까지 상기 복수 개의 상변화 물질막들을 평탄화하여 복수 개의 예비 상변화 물질막 패턴들을 각각 형성할 수 있다. 상기 예비 상변화 물질막 패턴들에 에너지를 가하여 이들이 적어도 부분적으로 혼합됨으로써 상기 예비 상변화 물질막 패턴들과는 다른 조성을 갖는 상변화 물질막 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 예비 상변화 물질막 패턴들에 에너지를 가하는 것은 이들에 전류를 흘려주는 것을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 상변화 물질막들은 게르마늄(Ge)을 포함하며, 이에 더하여 안티몬(Sb), 텔루륨(Te), 탄소(C), 붕소(B), 질소(N), 산소(O), 실리콘(Si), 인듐(In), 비스무트(Bi), 인(P), 황(S), 알루미늄(Al), 갈륨(Ga), 비소(As), 셀레늄(Se), 지르코늄(Zr), 카드뮴(Cd), 주석(Sn) 및 폴로늄(Po) 중 적어도 하나를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 복수 개의 상변화 물질막들 중 최하층에 형성되는 막은 물리적 기상 증착(Physical Vapor Deposition, PVD) 공정을 통해 형성될 수 있고, 상기 복수 개의 상변화 물질막들 중 나머지 막들은 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정 또는 원자층 증착(Atomic Layer Deposition, ALD) 공정을 통해 형성될 수 있다.
본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 상변화 메모리 소자의 제조 방법은, 기판 상에 개구를 갖는 층간 절연막을 형성할 수 있다. 상기 개구의 내벽 및 상기 층간 절연막 상에 게르마늄(Ge)을 포함하는 제1 상변화 물질막을 형성할 수 있다. 상기 제1 상변화 물질막 상에 상기 개구의 나머지 부분을 채우며 상기 제1 상변화 물질막보다 높은 함량의 게르마늄(Ge)을 포함하는 제2 상변화 물질막을 형성할 수 있다. 상기 층간 절연막의 상면이 노출될 때까지 상기 제1 및 제2 상변화 물질막들을 평탄화하여 각각 제1 및 제2 상변화 물질막 패턴들을 형성할 수 있다. 상기 제1 및 제2 상변화 물질막 패턴들에 전류를 공급하여 이들이 적어도 부분적으로 혼합됨으로써 상기 제1 및 제2 상변화 물질막 패턴들과는 다른 함량의 게르마늄(Ge)을 포함하는 제3 상변화 물질막 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 상변화 물질막은 높은 단차 피복성(step coverage)을 갖도록 형성될 수 있고, 상기 제2 상변화 물질막은 높은 갭-필(gap-fill) 특성을 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 상변화 물질막은 제1 두께를 갖도록 형성될 수 있고, 상기 제2 상변화 물질막은 상기 제1 두께보다 두꺼운 제2 두께를 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 상변화 물질막들은 안티몬(Sb), 텔루륨(Te), 탄소(C), 붕소(B), 질소(N), 산소(O), 실리콘(Si), 인듐(In), 비스무트(Bi), 인(P), 황(S), 알루미늄(Al), 갈륨(Ga), 비소(As), 셀레늄(Se), 지르코늄(Zr), 카드뮴(Cd), 주석(Sn) 및 폴로늄(Po) 중 적어도 하나를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제3 상변화 물질막 패턴은 0.01 내지 8 중량%의 게르마늄(Ge)을 포함하도록 형성될 수 있다.
본 발명의 실시예들에 따르면, 서로 다른 조성을 갖는 복수 개의 상변화 물질막 패턴들을 순차적으로 형성하고, 이에 전류를 흘려주어 이들이 적어도 부분적으로 혼합되도록 함으로써, 상변화 메모리 소자의 전기적 특성을 고려한 특정 조성을 갖는 상변화 물질막 패턴을 용이하게 형성할 수 있다.
특히, 복수 개의 상기 상변화 물질막 패턴들 중 최하층에 형성되는 상변화 물질막 패턴은 PVD 공정을 통해 상대적으로 높은 함량의 게르마늄(Ge)을 포함하여 높은 단차 피복성을 갖도록 형성할 수 있고, 최상층에 형성되는 상변화 물질막 패턴은 CVD 또는 ALD 공정을 통해 상대적으로 낮은 함량의 게르마늄(Ge)을 포함하여 높은 갭필(gap-fill) 특성을 가지며 평탄화 공정에 적합하도록 형성할 수 있다. 그러므로 보이드(void) 또는 오버-행(over-hang)의 발생이 방지될 수 있고, 상기 평탄화 공정 시 노드 분리가 제대로 되지 않아 상변화 메모리 소자가 전기적으로 쇼트되는 문제점을 해결할 수 있다.
도 1 내지 도 32는 예시적인 실시예들에 따른 상변화 메모리 소자의 제조 방법을 설명하기 위한 단면도들이고, 도 33은 상기 상변화 메모리 소자의 제조 방법을 설명하기 위한 사시도이다.
도 34 내지 도 43은 예시적인 실시예들에 따른 상변화 메모리 소자의 제조 방법을 설명하기 위한 단면도들이고, 도 44는 상기 상변화 메모리 소자의 제조 방법을 설명하기 위한 사시도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1 내지 도 32는 예시적인 실시예들에 따른 상변화 메모리 소자의 제조 방법을 설명하기 위한 단면도들이고, 도 33은 상기 상변화 메모리 소자의 제조 방법을 설명하기 위한 사시도이다. 구체적으로, 도 1, 3, 5, 7, 9, 11, 13, 15, 17, 19, 21, 23, 25, 27, 29 및 31은 상기 상변화 메모리 소자를 기판 상면에 평행한 제1 방향을 따라 절단한 단면도들이고, 도 2, 4, 6, 8, 10, 12, 14, 16, 18, 20, 22, 24, 26, 28, 30 및 32는 상기 상변화 메모리 소자를 기판 상면에 평행하며 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 절단한 단면도들이다.
도 1 및 도 2를 참조하면, 기판(300) 상부에 이온 주입 공정을 수행함으로써 불순물 영역을 형성한 뒤, 소자 분리막 패턴(310)을 형성하여 기판(300)을 액티브 영역과 필드 영역으로 구분할 수 있다.
상기 불순물 영역은 제1 불순물, 예를 들어, 인, 비소와 같은 n형 불순물 또는 붕소, 갈륨과 같은 p형 불순물을 기판(300) 상부에 주입함으로써 형성할 수 있다. 일 실시예에 있어서, 상기 제1 불순물은 n형 불순물이다. 한편, 상기 불순물 영역 하부에는 상기 제1 불순물과는 다른 도전형의 불순물이 도핑된 웰 영역(도시되지 않음)을 더 형성할 수도 있다.
예시적인 실시예들에 있어서, 소자 분리막 패턴(310)은 얕은 트렌치 소자 분리(Shallow Trench Isolation: STI) 공정을 통해 형성할 수 있다. 즉, 소자 분리막 패턴(310)은 기판(300) 상부에 트렌치들(305)을 형성하고, 트렌치들(305)을 충분히 채우는 소자 분리막을 기판(300) 상에 형성한 후, 기판(300) 상면이 노출될 때까지 상기 소자 분리막을 평탄화함으로써 형성할 수 있다. 상기 소자 분리막은 예를 들어, BPSG, PSG, USG, SOG, FOX, TEOS, PE-TEOS, HDP-CVD 산화물 등과 같은 실리콘 산화물을 포함하도록 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing, CMP) 공정 및/또는 에치 백(etch back) 공정을 통해 수행할 수 있다.
예시적인 실시예들에 있어서, 소자 분리막 패턴(310)은 상기 제1 방향을 따라 복수 개로 형성될 수 있으며, 각 소자 분리막 패턴들(310)은 상기 제2 방향으로 연장될 수 있다. 이에 따라, 기판(300)의 상기 액티브 영역 역시 상기 제1 방향으로 복수 개가 형성되고, 각각이 상기 제2 방향으로 연장될 수 있다.
예시적인 실시예들에 있어서, 소자 분리막 패턴(310)은 상기 불순물 영역의 저면보다 낮은 저면을 갖도록 형성될 수 있으며, 이에 따라, 상기 액티브 영역 상부에 형성된 상기 불순물 영역은 소자 분리막 패턴(310)에 의해 분리되어 복수 개의 워드 라인들(303)이 형성될 수 있다. 예시적인 실시예들에 있어서, 워드 라인들(303)은 상기 제1 방향을 따라 복수 개로 형성될 수 있으며, 각 워드 라인들(303)은 상기 제2 방향으로 연장될 수 있다.
도 3 및 4를 참조하면, 기판(300) 및 소자 분리막 패턴(310) 상에 상기 각 제1 및 제2 방향들을 따라 일정한 간격으로 배열된 복수의 제1 콘택 홀들(325)이 형성된 제1 층간 절연막(320)을 형성한다. 이때, 제1 콘택 홀들(325)은 제1 콘택 어레이를 형성할 수 있다.
제1 콘택 홀들(325)은 기판(300) 상에 제1 층간 절연막(320)을 형성하고, 워드 라인들(303)의 상면을 노출시키도록 제1 층간 절연막(320)을 예를 들어, 이방성 식각함으로써 형성할 수 있다.
제1 층간 절연막(320)은 예를 들어, 실리콘 산화물과 같은 산화물 및/또는 실리콘 질화물과 같은 질화물을 포함하도록 형성할 수 있다.
도 5 및 도 6을 참조하면, 제1 콘택 홀들(325)을 채우는 다이오드(330) 및 오믹 패턴(340)을 순차적으로 형성한다.
예시적인 실시예들에 있어서, 다이오드(330)는 노출된 워드 라인들(303)의 상면을 씨드막으로 사용하는 선택적 에피택시얼 공정을 수행하여 제1 콘택 홀들(325)을 채우는 실리콘막을 형성하고, 상기 실리콘막의 하부 및 상부에 각각 제2 및 제3 불순물들을 주입함으로써 형성할 수 있다. 이에 따라, 상기 실리콘막의 하부 및 상부는 각각 하부 다이오드막(332) 및 상부 다이오드막(334)으로 정의될 수 있으며, 하부 다이오드막(332)의 경우 워드 라인들(303)의 상면과 직접 접촉할 수 있다. 일 실시예에 있어서, 상기 제2 불순물은 예를 들어, 인, 비소와 같은 n형 불순물일 수 있고, 상기 제3 불순물은 예를 들어, 붕소, 갈륨과 같은 p형 불순물일 수 있다.
한편, 상기 제2 및 제3 불순물들을 주입하기 이전에, 상기 실리콘막의 상면에 대하여 평탄화 공정을 더 수행함으로써, 다이오드(330)의 상면이 제1 층간 절연막(320)의 상면과 동일한 높이를 갖도록 형성될 수 있다.
오믹 패턴(340)은 다이오드(330) 및 후속하여 형성되는 콘택 플러그(360, 도 9 및 10 참조) 사이의 접촉 저항을 감소시키기 위한 것으로서, 예시적인 실시예들에 있어서, 다이오드(330) 및 제1 층간 절연막(320) 상에 금속막(미도시)을 형성하고, 열처리를 통해 상기 금속막과 다이오드(330)의 실리콘 성분을 반응시킴으로써 형성할 수 있다. 상기 금속막은 예를 들어, 코발트(Co), 니켈(Ni), 텅스텐(W) 등과 같은 금속을 포함하도록 형성할 수 있으며, 이에 따라 오믹 패턴(340)은 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드 등과 같은 금속 실리사이드를 포함하도록 형성될 수 있다. 이후 상기 금속막 중 미반응 부분은 제거될 수 있다.
혹은 이와는 달리, 예시적인 실시예들에 있어서, 오믹 패턴(340)은 다이오드(330) 상부에 금속 이온을 직접 주입함으로써 형성할 수도 있고, 경우에 따라서는 형성하지 않고 생략할 수도 있다.
한편, 다이오드(330) 및 오믹 패턴(340)은 각각 제1 콘택 홀들(325) 내에 형성되기 때문에, 상기 제1 및 제2 방향들을 따라 각각 복수 개로 형성되어 각각 다이오드 어레이 및 오믹 패턴 어레이를 형성할 수 있다.
도 7 및 도 8을 참조하면, 도 3 및 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 제1 층간 절연막(320) 및 오믹 패턴들(340) 상에 상기 각 제1 및 제2 방향들을 따라 일정한 간격으로 배열된 복수 개의 제2 콘택 홀들(355)이 형성된 제2 층간 절연막(350)을 형성한다.
즉, 제2 콘택 홀들(355)은 제1 층간 절연막(320) 및 오믹 패턴들(340) 상에 예를 들어, 실리콘 산화물과 같은 산화물 및/또는 실리콘 질화물과 같은 질화물을 포함하는 제2 층간 절연막(350)을 형성한 후, 오믹 패턴들(340)의 상면을 노출시키도록 제2 층간 절연막(350)을 예를 들어, 이방성 식각함으로써 형성할 수 있다. 이때, 제2 콘택 홀들(355)은 상기 제1 및 제2 방향들을 따라 복수 개로 형성됨으로써 제2 콘택 홀 어레이를 형성할 수 있다.
도 9 및 도 10을 참조하면, 제2 콘택 홀들(355)을 채우는 콘택 플러그(360)를 형성한다. 이에 따라, 콘택 플러그(360)는 상기 제1 및 제2 방향들을 따라 각각 복수 개로 형성될 수 있으며, 콘택 플러그 어레이를 형성할 수 있다.
예시적인 실시예들에 있어서, 콘택 플러그(360)는 제2 콘택 홀들(355)에 의해 노출된 오믹 패턴들(340)의 상면, 제2 콘택 홀들(355)의 측벽 및 제2 층간 절연막(350)의 상면 상에 제1 배리어막을 형성하고, 제2 콘택 홀들(355)의 나머지 부분을 충분히 채우는 제1 도전막을 상기 제1 배리어막 상에 형성한 뒤, 제2 층간 절연막(350)의 상면이 노출될 때까지 상기 제1 배리어막 및 상기 제1 도전막의 상부를 평탄화함으로써 형성할 수 있다. 이에 따라, 콘택 플러그(360)는 제1 도전막 패턴(364) 및 이의 측벽과 저면을 감싸는 제1 배리어막 패턴(362)을 포함하도록 형성될 수 있다.
상기 제1 배리어막은 예를 들어, 티타늄(Ti) 등과 같은 금속 혹은 티타늄 질화물(TiN) 등과 같은 금속 질화물을 포함하도록 형성할 수 있고, 상기 제1 도전막은 예를 들어, 구리(Cu), 텅스텐(W), 알루미늄(Al) 등과 같은 저저항 금속을 포함하도록 형성할 수 있다.
한편, 경우에 따라서는 콘택 플러그(360)의 형성을 생략할 수도 있다.
도 11 및 도 12를 참조하면, 콘택 플러그(360)의 상면을 부분적으로 노출시키는 제1 개구(371)를 갖는 제3 층간 절연막(370)을 제2 층간 절연막(350) 상에 형성하고, 노출된 콘택 플러그(360), 제2 층간 절연막(350) 및 제3 층간 절연막(370)의 상면과 제1 개구(371)의 측벽 상에 하부 전극막(380)을 형성한다.
예시적인 실시예들에 있어서, 제1 개구(371)는 상기 제1 방향으로 연장되고, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 이때, 상기 제2 방향으로 서로 인접하는 2개의 콘택 플러그들(360)은 하나의 제1 개구(371)에 의해 노출될 수 있다.
하부 전극막(380)은 금속, 금속 질화물 또는 금속 실리콘 질화물 등을 포함하도록 형성될 수 있으며, 제1 개구(371)에 의해 노출된 콘택 플러그들(360) 및 제2 층간 절연막(350)의 상면, 제1 개구(371)의 측벽 및 제3 층간 절연막(370)의 상면 상에 컨포멀하게(conformally) 형성될 수 있다.
한편, 제3 층간 절연막(370)은 예를 들어, 실리콘 산화물 등과 같은 산화물 및/또는 실리콘 질화물 등과 같은 질화물을 포함하도록 형성할 수 있다.
도 13 및 도 14를 참조하면, 하부 전극막(380) 상에 스페이서(400)를 형성하고, 이를 식각 마스크로 사용하는 식각 공정을 통해 하부 전극막(380)을 부분적으로 제거함으로써 하부 전극막 패턴(382)을 형성할 수 있다.
스페이서(400)는 하부 전극막(380) 상에 스페이서막을 형성하고, 이를 이방성 식각함으로써 형성할 수 있다. 그러므로 스페이서(400)는 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개가 형성될 수 있다. 예시적인 실시예들에 있어서, 하나의 제1 개구(371) 내에는 2개의 스페이서들(400)이 형성될 수 있다.
이에 따라, 하부 전극막 패턴(382)도 제1 개구(371)의 측벽 상에서 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 한편, 하부 전극막(380)이 상술한 바와 같이 제1 개구(371)의 측벽 및 제1 개구(371)에 의해 노출된 콘택 플러그(360)의 상면 상에 컨포멀하게 형성되기 때문에, 각 하부 전극막 패턴들(382)은 상기 제2 방향으로 절단한 단면이 L자 형상 또는 J자 유사한 형상을 갖도록 형성될 수 있다. 하부 전극막 패턴(382)이 L자 형상의 단면을 가짐에 따라, 후속하여 형성되는 제3 상변화 물질막 패턴(470, 도 29 및 도 30 참조)과의 접촉 면적보다 콘택 플러그(360)와의 접촉 면적이 상대적으로 커지게 되어 작은 전류로도 제3 상변화 물질막 패턴(470)을 효율적으로 가열할 수 있다.
한편, 상기 스페이서막은 예를 들어, 실리콘 산화물 등과 같은 산화물 및/또는 실리콘 질화물 등과 같은 질화물을 포함하도록 형성할 수 있다.
도 15 및 도 16을 참조하면, 제1 개구(371)의 나머지 부분을 충분히 채우는 제4 층간 절연막(410)을 노출된 콘택 플러그들(360) 및 제2 층간 절연막(350)의 상면, 스페이서들(400), 하부 전극막 패턴들(382) 및 제3 층간 절연막(370)의 상면 상에 형성하고, 하부 전극막 패턴들(382)의 상면이 노출될 때까지 이를 평탄화한다.
제4 층간 절연막(410)은 예를 들어, 실리콘 산화물 등과 같은 산화물 및/또는 실리콘 질화물 등과 같은 질화물을 포함하며, 제3 층간 절연막(370) 및 스페이서(400)와 실질적으로 동일한 물질을 포함하도록 형성할 수 있다. 이에 따라, 제4 층간 절연막(410), 스페이서(400) 및 제3 층간 절연막(370)은 서로 병합될 수 있으며, 앞으로는 상기 병합된 막 구조물을 단순히 제4 층간 절연막(410)으로 통칭하기로 한다. 즉, 제4 층간 절연막(410)은 하부 전극막 패턴들(382)의 측벽을 감싸며 콘택 플러그들(360) 및 제2 층간 절연막(350) 상에 형성될 수 있다.
도 17 및 도 18을 참조하면, 상기 제2 방향으로 연장되는 포토레지스트 패턴(도시되지 않음)을 식각 마스크로 사용하는 식각 공정을 통해 하부 전극막 패턴(382)을 부분적으로 식각함으로써, 상기 제1 방향을 따라 복수 개의 하부 전극들(384)을 형성한다. 이때, 하부 전극막 패턴들(382)이 상기 제2 방향을 따라 복수 개로 형성되므로, 하부 전극들(384) 역시 상기 제2 방향을 따라 복수 개가 형성될 수 있다. 따라서 하부 전극들(384)은 상기 제1 및 제2 방향들을 따라 각각 복수 개가 형성되어 하부 전극 어레이를 형성할 수 있다.
한편, 하부 전극막 패턴(382)을 식각할 때, 제4 층간 절연막(410)도 부분적으로 식각되어 제2 개구(도시되지 않음)가 형성될 수 있으며, 이후 상기 제2 개구를 채우는 제5 층간 절연막(420)을 형성할 수 있다.
도 19 및 도 20을 참조하면, 하부 전극들(384)의 상부를 제거함으로써 리세스(415)를 형성한다.
예시적인 실시예들에 있어서, 하부 전극들(384)은 습식 식각 공정을 통해 부분적으로 제거할 수 있다. 이때, 하부 전극들(384)이 상술한 바와 같이 상기 제1 및 제2 방향들을 따라 각각 복수 개로 형성되어 하부 전극 어레이를 형성하므로, 리세스(415) 역시 상기 제1 및 제2 방향들을 따라 각각 복수 개가 형성되어 리세스 어레이를 형성할 수 있다.
도 21 및 도 22를 참조하면, 제1 조성을 갖는 제1 상변화 물질막(471)을 리세스들(415)의 내벽과 제4 및 제5 층간 절연막들(410, 420) 상에 형성한다. 이에 따라, 제1 상변화 물질막(471)은 하부 전극들(384)의 상면에 직접 접촉할 수 있고, 리세스들(415)을 부분적으로 채울 수 있다.
제1 상변화 물질막(471)은 GeSbTe(GST)와 같은 칼코겐 화합물을 포함하는 제1 증착 소스를 제1 온도에서 기판(300) 상으로 제공함으로써 형성할 수 있다. 이때, 상기 제1 증착 소스는 탄소(C), 붕소(B), 질소(N), 산소(O), 실리콘(Si), 인듐(In), 비스무트(Bi), 인(P), 황(S), 알루미늄(Al), 갈륨(Ga), 비소(As), 셀레늄(Se), 지르코늄(Zr), 카드뮴(Cd), 주석(Sn) 및 폴로늄(Po)과 같은 원소를 적어도 하나 더 포함할 수 있으며, 이때 상기 원소는 제1 증착 소스에 대하여 예를 들어 약 20 중량% 이하로 포함될 수 있다. 한편, 상기 제1 온도는 상기 제1 증착 소스를 휘발시키기 위한 온도로서, 특별히 제한되지는 않으며 상기 제1 증착 소스의 조성에 따라 용이하게 변경이 가능하다.
예시적인 실시예들에 있어서, 상기 제1 증착 소스는 물리적 기상 증착(PVD) 공정을 통해 기판(300) 상으로 제공될 수 있다. 이에 따라, 제1 상변화 물질막(471)은 높은 단차 피복성(step coverage)을 갖도록 형성될 수 있으며, 오버-행(over-hang)의 발생 없이 리세스들(415)의 내벽 상에서 일정한 제1 두께를 갖도록 형성될 수 있다.
도 23 및 도 24를 참조하면, 상기 제1 조성과는 다른 제2 조성을 갖고 리세스들(415)의 나머지 부분을 채우는 제2 상변화 물질막(475)을 제1 상변화 물질막(471) 상에 형성한다. 예시적인 실시예들에 있어서, 제2 상변화 물질막(475)은 제1 상변화 물질막(471)보다 낮은 함량의 게르마늄(Ge)을 포함할 수 있으며, 상기 제1 두께보다 두꺼운 제2 두께를 갖도록 형성될 수 있다.
제2 상변화 물질막(475)은 GeSbTe(GST)와 같은 칼코겐 화합물과, 이에 더하여 탄소(C), 붕소(B), 질소(N), 산소(O), 실리콘(Si), 인듐(In), 비스무트(Bi), 인(P), 황(S), 알루미늄(Al), 갈륨(Ga), 비소(As), 셀레늄(Se), 지르코늄(Zr), 카드뮴(Cd), 주석(Sn) 및 폴로늄(Po)과 같은 원소를 적어도 하나 더 포함하되, 상기 제1 증착 소스와는 다른 조성을 갖는 제2 증착 소스를 기판(300) 상으로 제공함으로써 형성할 수 있다. 이때, 상기 제2 증착 소스는 이를 휘발시킬 수 있는 제2 온도에서 기판(300) 상으로 제공될 수 있으며, 상기 제2 온도는 특별히 제한되지 않고 상기 제2 증착 소스의 조성에 따라 용이하게 변경이 가능하다. 다만, 제2 상변화 물질막(475)이 제3 개구들(415)의 나머지 부분을 채우도록 형성되어야 하므로, 예시적인 실시예들에 있어서, 상기 제2 온도는 상기 제1 온도보다 높을 수 있다.
한편, 상기 제2 증착 소스는 예를 들어, 화학적 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정을 통해 기판(300) 상으로 제공될 수 있다. 이에 따라, 제2 상변화 물질막(475)은 높은 갭-필(gap-fill) 특성을 갖도록 형성될 수 있으며, 이의 내부에는 보이드(void)가 발생하지 않을 수 있다.
도 25 및 도 26을 참조하면, 제4 및 제5 층간 절연막들(410, 420)의 상면이 노출될 때까지 제2 및 제1 상변화 물질막들(475, 471)의 상부를 평탄화한다. 이에 따라, 제2 상변화 물질막 패턴(476) 및 이의 측벽과 저면을 감싸는 제1 상변화 물질막 패턴(472)이 각 제3 개구들(415) 내에 형성될 수 있다. 이때, 제1 및 제2 상변화 물질막 패턴들(472, 476)은 상기 제1 및 제2 방향들을 따라 복수 개로 형성되어, 각각 제1 상변화 물질막 패턴 어레이 및 제2 상변화 물질막 패턴 어레이를 형성할 수 있다.
한편, 게르마늄(Ge) 함량이 높을수록 이에 비례하여 칼코겐 화합물의 결정화 정도가 높아지기 때문에 평탄화 공정의 수행이 어려울 수 있다. 하지만 예시적인 실시예들에 따르면, 제2 상변화 물질막(475)은 제1 상변화 물질막(471)보다 두꺼운 두께로 형성되되 상대적으로 낮은 함량의 게르마늄(Ge)을 포함하므로, 상기 평탄화 공정에 의해 제1 및 제2 상변화 물질막들(471, 475)의 상부가 적절히 제거될 수 있다. 그러므로 제1 및 제2 상변화 물질막들(471, 475)이 제4 및 제5 층간 절연막들(410, 420) 상에 부분적으로 잔류함으로써 유발되는 전기적인 쇼트가 방지될 수 있다.
도 27 및 도 28을 참조하면, 제1 및 제2 상변화 물질막 패턴들(472, 476) 상에 이들과 전기적으로 연결되는 상부 전극(490) 및 비트 라인(500)을 순차적으로 형성한다.
예시적인 실시예들에 있어서, 상부 전극(490)은 제4 및 제5 층간 절연막들(410, 420) 상에 제1 및 제2 상변화 물질막 패턴들(472, 476)의 상면을 노출시키는 제3 개구들(485)을 갖는 제6 층간 절연막(480)을 형성하고, 제3 개구들(485)을 채우는 제2 도전막을 형성한 뒤, 상기 제2 도전막의 상부를 CMP 공정 및/또는 에치 백 공정을 통해 제거함으로써 형성할 수 있다. 이에 따라, 상부 전극(490)은 제3 개구들(485)을 부분적으로 채우며, 제1 및 제2 상변화 물질막 패턴들(472, 476)의 상면에 직접 접촉하도록 형성될 수 있다.
한편, 제3 개구들(485)은 상기 제1 방향으로 연장되고, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 이에 따라, 상부 전극(490) 또한 상기 제1 방향으로 연장되고 상기 제2 방향을 따라 복수 개로 형성되어, 상부 전극 어레이를 형성할 수 있다.
예시적인 실시예들에 있어서, 비트 라인(500)은 제3 개구들(485)의 나머지 부분을 충분히 매립하는 제3 도전막을 상부 전극들(490)의 상면 및 제6 층간 절연막(480) 상에 형성하고, 이의 상부를 제6 층간 절연막(480)의 상면이 노출될 때까지 평탄화함으로써 형성할 수 있다. 이에 따라, 비트 라인(500)은 상부 전극들(490)의 상면과 직접 접촉하며, 상기 제1 방향으로 연장되고 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
상기 제2 및 제3 도전막들은 예를 들어, 금속, 금속 질화물 또는 금속 실리사이드 등을 포함하도록 형성할 수 있다. 제6 층간 절연막(480)은 실리콘 산화물 등과 같은 산화물 및/또는 실리콘 질화물 등과 같은 질화물을 포함하도록 형성할 수 있다. 한편, 도시하지는 않았으나, 일 실시예에 있어서, 비트 라인(500)은 금속 질화물을 포함하는 제2 배리어막 패턴을 포함하도록 형성될 수도 있다.
도 29, 30 및 33을 참조하면, 제1 및 제2 상변화 물질막 패턴들(472, 476)에 에너지를 가하여 이들이 적어도 부분적으로 혼합된 제3 상변화 물질막 패턴(470)을 형성한다. 이에 따라, 제3 상변화 물질막 패턴(470)은 리세스들(415)을 적어도 부분적으로 채울 수 있다. 또한, 제1 및 제2 상변화 물질막 패턴들(472, 476)이 상기 제1 및 제2 방향들을 따라 복수 개로 형성됨으로써, 제3 상변화 물질막 패턴(470) 역시 상기 제1 및 제2 방향들을 따라 복수 개로 형성되어 제3 상변화 물질막 패턴 어레이를 형성할 수 있다.
제3 상변화 물질막 패턴(470)은 제1 및 제2 상변화 물질막 패턴들(472, 476)에 에너지를 가하여 이들을 서로 혼합함으로써 형성할 수 있다. 예시적인 실시예들에 있어서, 제3 상변화 물질막 패턴(470)은 제1 및 제2 상변화 물질막 패턴들(472, 476)에 전류를 흘려줌으로써 형성할 수 있다. 이때, 제1 및 제2 상변화 물질막 패턴들(472, 476)은 상기 전류에 의해 가열되어 결정화될 수 있으며, 이들 사이의 성분이 혼합될 수 있다. 이에 따라, 제3 상변화 물질막 패턴(470)은 제1 및 제2 조성들과는 다른 제3 조성을 갖도록 형성될 수 있다. 특히, 제3 상변화 물질막 패턴(470)의 게르마늄(Ge) 함량은 제1 상변화 물질막 패턴(472)보다는 낮고 제2 상변화 물질막 패턴(476)보다는 높을 수 있다.
일 실시예에 있어서, 제3 상변화 물질막 패턴(470)은 약 0.01 내지 8 중량%의 게르마늄(Ge)을 포함하도록 형성될 수 있으며, 이때 상기 상변화 메모리 소자는 향상된 동작 속도를 가질 수 있다.
혹은 이와는 다르게, 일 실시예에 있어서, 제3 상변화 물질막 패턴(470)은 약 15 내지 99 중량%의 게르마늄(Ge)을 포함하도록 형성될 수 있으며, 이때 상기 상변화 메모리 소자는 향상된 리프레쉬 특성을 가질 수 있다.
한편, 형성하고자 하는 상변화 메모리 소자의 전기적 특성에 따라 전류랑을 조절함으로써, 제1 및 제2 상변화 물질막 패턴들(472, 476)은 원하는 정도로 혼합되어 결정화 될 수 있다. 예시적인 실시예들에 있어서, 도 31 및 도 32에 도시된 바와 같이, 제3 상변화 물질막 패턴(470)은 리세스들(415)을 충분히 채우도록 형성될 수도 있다.
전술한 바와 같이, 서로 다른 조성의 제1 및 제2 상변화 물질막 패턴(472, 476)을 순차적으로 형성한 뒤, 이들에 전류를 흘려주어 가열함으로써 이들이 적어도 부분적으로 혼합되어 특정 조성을 갖는 제3 상변화 물질막 패턴(470)이 용이하게 형성될 수 있다.
이때, 제1 상변화 물질막 패턴(472)은 상대적으로 높은 함량의 게르마늄(Ge)을 포함하여 높은 단차 피복성을 갖도록 형성하고, 제2 상변화 물질막 패턴(476)은 상대적으로 낮은 함량의 게르마늄(Ge)을 포함하여 높은 갭필 특성을 가지며 평탄화 공정에 적합하도록 형성할 수 있다. 이에 따라, 제1 내지 제3 상변화 물질막 패턴들(472, 476, 470) 형성 시 보이드(void) 또는 오버-행(over-hang)의 발생을 억제할 수 있으며, 상기 평탄화 공정 시 노드 분리가 제대로 되지 않아 상기 제1 내지 제3 상변화 물질막 패턴들(472, 476, 470)이 전기적으로 쇼트되는 것을 방지할 수 있다.
도 34 내지 도 43은 예시적인 실시예들에 따른 상변화 메모리 소자의 제조 방법을 설명하기 위한 단면도들이고, 도 44는 상기 상변화 메모리 소자의 제조 방법을 설명하기 위한 사시도이다. 구체적으로, 도 34, 36, 38, 40 및 42는 상변화 메모리 소자를 기판 상면에 평행한 제1 방향을 따라 절단한 단면도들이고, 도 35, 37, 39, 41 및 43은 상변화 메모리 소자를 기판 상면에 평행하며 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 절단한 단면도들이다. 한편, 상기 상변화 메모리 소자의 제조 방법은 도 1 내지 도 33을 참조로 설명한 상변화 메모리 소자의 제조 방법과 실질적으로 동일하거나 유사한 공정들을 포함할 수 있다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
먼저, 도 1 내지 도 22를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 이에 따라, 소자 분리막 패턴(310), 워드 라인들(303), 다이오드들(330), 오믹 패턴들(340), 콘택 플러그들(360), 제1 내지 제5 층간 절연막들(320, 350, 370, 410, 420), 하부 전극들(384) 및 제1 상변화 물질막(471)이 형성될 수 있다.
한편, 일 실시예에 있어서, 제1 상변화 물질막(471)은 이의 하부에 형성된 하부 전극들(384) 및 이후 이의 상부에 형성될 제4 상변화 물질막(473, 도 34 및 도 35 참조)의 계면 특성들을 고려하여 과량의 탄소(C)를 포함하도록 형성할 수 있다.
이후, 도 34 및 도 35를 참조하면, 리세스들(415)을 부분적으로 채우고 상기 제1 조성과는 다른 제4 조성을 갖는 제4 상변화 물질막(473)을 제1 상변화 물질막(471) 상에 형성한다. 예시적인 실시예들에 있어서, 제4 상변화 물질막(473)은 제1 상변화 물질막(471)보다 낮은 함량의 게르마늄(Ge)을 포함하며, 상기 제1 두께보다 두꺼운 제3 두께를 갖도록 형성할 수 있다. 일 실시예에 있어서, 제4 상변화 물질막(473)은 상기 상변화 메모리 소자의 동작 속도 향상을 고려하여 과량의 안티몬(Sb)을 포함하도록 형성할 수 있다.
제4 상변화 물질막(473)은 GeSbTe(GST)와 같은 칼코겐 화합물과, 이에 더하여 탄소(C), 붕소(B), 질소(N), 산소(O), 실리콘(Si), 인듐(In), 비스무트(Bi), 인(P), 황(S), 알루미늄(Al), 갈륨(Ga), 비소(As), 셀레늄(Se), 지르코늄(Zr), 카드뮴(Cd), 주석(Sn) 및 폴로늄(Po)과 같은 원소를 적어도 하나 더 포함할 수 있으며, 상기 제1 및 제2 증착 소스들과는 다른 조성을 갖는 제3 증착 소스를 기판(300) 상으로 제공함으로써 형성할 수 있다. 이때, 상기 제3 증착 소스는 제3 온도에서 기판(300) 상으로 제공될 수 있으며, 상기 제3 온도는 특별히 제한되는 것은 아니고 상기 제3 증착 소스를 휘발시키기 위한 것으로서 이의 조성에 따라 용이하게 변경이 가능하다.
상기 제3 증착 소스는 예를 들어, PVD 공정을 통해 기판(300) 상으로 제공될 수 있다. 이에 따라, 제4 상변화 물질막(473)은 높은 단차 피복성(step coverage)을 갖도록 형성될 수 있으며, 오버-행(over-hang)의 발생 없이 리세스들(415)의 내벽 상에서 일정한 상기 제3 두께를 갖도록 형성될 수 있다.
한편, 도시하지는 않았으나 경우에 따라서는, 제4 상변화 물질막(473) 상에 제1 및 제4 상변화 물질막들(471, 473)과는 다른 조성을 가지며 제3 개구들(415)을 부분적으로 채우는 복수 개의 상변화 물질막들을 더 형성할 수도 있다. 이때, 복수 개의 상기 상변화 물질막들의 조성은 특별히 제한되는 것은 아니고, 형성하고자 하는 상변화 메모리 소자의 전기적 특성을 고려하여 용이하게 변경이 가능하다.
도 36 및 도 37을 참조하면, 도 23 및 도 24를 참조로 설명한 공정들과 실질적으로 유사하거나 동일한 공정들을 수행함으로써, 리세스들(415)의 나머지 부분을 채우며 상기 제1 및 제4 조성들과는 다른 제2 조성을 갖는 제2 상변화 물질막(475)을 제4 상변화 물질막(473) 상에 형성한다.
즉, 예시적인 실시예들에 있어서, 제2 상변화 물질막(475)은 제1 및 제4 상변화 물질막들(471, 473)보다 낮은 함량의 게르마늄(Ge)을 포함하고, 상기 제1 및 제3 두께들보다 두꺼운 제2 두께를 갖도록 형성할 수 있다. 또한, 제2 상변화 물질막(475)은 높은 갭-필(gap-fill) 특성을 갖도록 형성되어, 이의 내부에는 보이드(void)가 발생하지 않을 수 있다.
도 38 및 도 39를 참조하면, 도 25 및 도 26을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다. 즉, 제4 및 제5 층간 절연막들(410, 420)의 상면이 노출될 때까지 제1, 제4 및 제2 상변화 물질막들(471, 473, 475)의 상부를 평탄화함으로써, 리세스들(415) 내에 순차적으로 적층된 제1, 제4 및 제2 상변화 물질막 패턴들(472, 474, 476)을 형성한다.
이때, 리세스들(415)이 상기 제1 및 제2 방향들을 따라 복수 개로 형성될 수 있으므로, 제1, 제4 및 제2 상변화 물질막 패턴들(472, 474, 476) 또한 상기 제1 및 제2 방향들을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 제1 상변화 물질막 패턴 어레이, 제4 상변화 물질막 패턴 어레이 및 제2 상변화 물질막 패턴 어레이가 형성될 수 있다.
한편, 상대적으로 낮은 함량의 게르마늄(Ge)을 포함하여 결정화 정도가 낮은 제2 상변화 물질막(475)이 제1 및 제4 상변화 물질막들(471, 473)보다 두꺼운 두께로 형성되기 때문에, 제1, 제4 및 제2 상변화 물질막들(471, 473, 475)의 상부는 제4 및 제5 층간 절연막들(410, 420) 상에 잔류하지 않고 상기 평탄화 공정에 의해 잘 제거될 수 있다. 따라서 제1, 제4 및 제2 상변화 물질막 패턴들(472, 474, 476)을 포함하도록 제조되는 상기 상변화 메모리 소자에는 전기적 쇼트가 발생하지 않을 수 있다.
도 40 및 도 41을 참조하면, 도 27 및 도 28을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 이에 따라, 제4 및 제5 층간 절연막들(410, 420) 상에 제3 개구들(485)을 갖는 제6 층간 절연막(480)을 형성할 수 있고, 제3 개구들(485)을 채우며 제1, 제4 및 제2 상변화 물질막 패턴들(472, 474, 476)에서 전기적으로 연결되는 상부 전극(490) 및 비트 라인(500)을 순차적으로 형성할 수 있다.
제3 개구들(485)은 제1, 제4 및 제2 상변화 물질막 패턴들(472, 474, 476)의 상면을 노출시키며, 상기 제1 방향으로 연장되고 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 그러므로 상부 전극(490) 및 비트 라인(500) 각각은 상기 제1 방향으로 연장되고 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 이때, 상부 전극(490)은 제1, 제4 및 제2 상변화 물질막 패턴들(472, 474, 476)의 상면에 직접 접촉할 수 있다.
도 42 내지 44를 참조하면, 도 29, 30 및 33을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 제1, 제4 및 제2 상변화 물질막 패턴들(472, 474, 476)이 적어도 부분적으로 혼합된 제5 상변화 물질막 패턴(475)을 형성한다.
즉, 예시적인 실시예들에 있어서, 제5 상변화 물질막 패턴(475)은 제1, 제4 및 제2 상변화 물질막 패턴들(472, 474, 476)에 전류를 흘려주어 가열하는 것과 같이 에너지를 가함으로써, 이들이 서로 혼합되어 형성될 수 있다. 이에 따라, 제5 상변화 물질막 패턴(475)은 각 리세스들(415)을 적어도 부분적으로 채울 수 있으며, 상기 제1 및 제2 방향들을 따라 복수 개로 형성될 수 있다.
또한, 제5 상변화 물질막 패턴(475)은 제1, 제4 및 제2 상변화 물질막 패턴들(472, 474, 476)이 혼합 및 결정화됨으로써 형성되기 때문에, 이들과는 다른 제5조성을 갖도록 형성될 수 있다. 일 실시예에 있어서, 제5 상변화 물질막 패턴(475)은 상기 상변화 메모리의 소자의 동작 속도 향상을 고려하여 약 0.01 내지 8 중량%의 게르마늄(Ge)을 포함하도록 형성될 수 있다. 혹은 이와는 다르게, 제5 상변화 물질막 패턴(475)은 상기 상변화 메모리 소자의 리프레쉬 특성 향상을 고려하여 약 15 내지 99 중량%의 게르마늄(Ge)을 포함하도록 형성될 수 있다.
한편, 형성하고자 하는 상변화 메모리 소자의 전기적 특성에 따라 제5 상변화 물질막 패턴(475)은 도 31 및 도 32에 도시된 바와 같이 리세스들(415)을 충분히 채우도록 형성될 수도 있다. 즉, 경우에 따라서는, 상기 전류에 의해 제1, 제4 및 제2 상변화 물질막 패턴들(472, 474, 476)이 충분히 혼합된 뒤 결정화될 수 있다.
전술한 바와 같이, 서로 다른 조성의 칼코겐 화합물을 포함하는 복수 개의 상변화 물질막 패턴들을 순차적으로 형성하고, 이들에 전류를 흘려주어 가열함으로써 이들이 적어도 부분적으로 혼합될 수 있으며, 이에 따라 원하는 특정 조성을 갖는 상변화 물질막 패턴을 용이하게 형성할 수 있다. 따라서 높은 동작 속도 또는 향상된 리프레쉬 특성 등과 같이 우수한 전기적 특성을 갖는 상변화 메모리 소자를 제조할 수 있다.
300: 기판 303: 워드 라인
305: 트렌치 310: 소자 분리막 패턴
320, 350, 370, 410, 420, : 제1 내지 제6 층간 절연막
325, 355: 제1 콘택 홀 332, 334: 하부 및 상부 다이오드
330: 다이오드 340: 오믹 패턴
362: 제1 배리어막 패턴 364: 제1 도전막 패턴
360: 콘택 플러그 380: 하부 전극막
382: 하부 전극막 패턴 384: 하부 전극
371, 478: 제1, 제3 개구 400: 스페이서
415: 리세스
471, 473, 475: 제1, 제4 및 제2 상변화 물질막
472, 474, 476: 제1, 제4 및 제2 상변화 물질막 패턴
490: 상부 전극 500: 비트 라인

Claims (10)

  1. 기판 상에 개구를 갖는 층간 절연막을 형성하고;
    상기 개구의 내벽 상에 제1 조성을 갖는 제1 상변화 물질막 패턴을 형성하고;
    상기 제1 상변화 물질막 패턴 상에 제2 조성을 갖고 상기 개구의 나머지 부분을 채우는 제2 상변화 물질막 패턴을 형성하고; 그리고
    상기 제1 및 제2 상변화 물질막 패턴들에 에너지를 가하여 이들의 하부가 혼합됨으로써 상기 제1 및 제2 상변화 물질막 패턴들 아래에 제3 조성을 갖는 제3 상변화 물질막 패턴을 형성하는 것을 포함하며,
    상기 제1 및 제2 상변화 물질막 패턴들에 에너지를 가하는 것은 이들에 전류를 흘려주는 것을 포함하고,
    상기 제1 및 제2 상변화 물질막 패턴들은 게르마늄(Ge)을 포함하며,
    상기 제2 상변화 물질막 패턴의 게르마늄(Ge) 함량은 상기 제1 상변화 물질막 패턴의 게르마늄(Ge) 함량보다 낮고,
    상기 제3 상변화 물질막 패턴의 게르마늄(Ge) 함량은 상기 제1 상변화 물질막 패턴의 게르마늄(Ge) 함량보다는 낮고, 상기 제2 상변화 물질막 패턴의 게르마늄(Ge) 함량보다는 높은 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 제1 및 제2 상변화 물질막 패턴들은 안티몬(Sb), 텔루륨(Te), 탄소(C), 붕소(B), 질소(N), 산소(O), 실리콘(Si), 인듐(In), 비스무트(Bi), 인(P), 황(S), 알루미늄(Al), 갈륨(Ga), 비소(As), 셀레늄(Se), 지르코늄(Zr), 카드뮴(Cd), 주석(Sn) 및 폴로늄(Po) 중 적어도 하나를 더 포함하는 상변화 메모리 소자의 제조 방법.
  5. 제1항에 있어서, 상기 제3 상변화 물질막 패턴은 0.01 내지 8 중량%의 게르마늄(Ge)을 포함하도록 형성되는 상변화 메모리 소자의 제조 방법.
  6. 제1항에 있어서, 상기 제3 상변화 물질막 패턴은 15 내지 99 중량%의 게르마늄(Ge)을 포함하도록 형성되는 상변화 메모리 소자의 제조 방법.
  7. 제1항에 있어서, 상기 제1 상변화 물질막 패턴은 물리적 기상 증착(Physical Vapor Deposition, PVD) 공정을 통해 형성되고,
    상기 제2 상변화 물질막 패턴은 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정 또는 원자층 증착(Atomic Layer Deposition, ALD) 공정을 통해 형성되는 상변화 메모리 소자의 제조 방법.
  8. 제1항에 있어서, 상기 제1 상변화 물질막 패턴은 제1 온도에서 형성되고, 상기 제2 상변화 물질막 패턴은 상기 제1 온도보다 높은 제2 온도에서 형성되는 상변화 메모리 소자의 제조 방법.
  9. 제1항에 있어서, 상기 개구의 내벽 상에 제1 조성을 갖는 상기 제1 상변화 물질막 패턴을 형성하고, 상기 제1 상변화 물질막 상에 제2 조성을 갖고 상기 개구의 나머지 부분을 채우는 상기 제2 상변화 물질막 패턴을 형성하는 것은,
    상기 개구의 내벽 및 상기 층간 절연막 상에 제1 상변화 물질막을 형성하고;
    상기 개구의 나머지 부분을 채우는 제2 상변화 물질막을 상기 제1 상변화 물질막 상에 형성하고; 그리고
    상기 층간 절연막의 상면이 노출될 때까지 상기 제1 및 제2 상변화 물질막들을 평탄화하는 것을 포함하는 상변화 메모리 소자의 제조 방법.
  10. 기판 상에 개구를 갖는 층간 절연막을 형성하고;
    상기 개구의 내벽 및 상기 층간 절연막 상에 각각 서로 다른 조성을 갖는 복수 개의 상변화 물질막들을 형성하여 상기 개구를 채우고;
    상기 층간 절연막의 상면이 노출될 때까지 상기 복수 개의 상변화 물질막들을 평탄화하여 복수 개의 예비 상변화 물질막 패턴들을 각각 형성하고; 그리고
    상기 예비 상변화 물질막 패턴들에 에너지를 가하여 이들의 하부가 혼합됨으로써 상기 예비 상변화 물질막 패턴들 아래에 상기 예비 상변화 물질막 패턴들과는 다른 조성을 갖는 상변화 물질막 패턴을 형성하는 것을 포함하며,
    상기 예비 상변화 물질막 패턴들에 에너지를 가하는 것은 이들에 전류를 흘려주는 것을 포함하고,
    상기 예비 상변화 물질막 패턴들은 제1 내지 제3 예비 상변화 물질막 패턴들을 포함하며,
    상기 제1 내지 제3 예비 상변화 물질막 패턴들은 게르마늄(Ge)을 포함하며,
    상기 제2 예비 상변화 물질막 패턴의 게르마늄(Ge) 함량은 상기 제1 예비 상변화 물질막 패턴의 게르마늄(Ge) 함량보다 낮고,
    상기 제3 예비 상변화 물질막 패턴의 게르마늄(Ge) 함량은 상기 제2 예비 상변화 물질막 패턴의 게르마늄(Ge) 함량보다 낮으며,
    상기 상변화 물질막 패턴의 게르마늄(Ge) 함량은 상기 제1 예비 상변화 물질막 패턴의 게르마늄(Ge) 함량보다는 낮고, 상기 제3 예비 상변화 물질막 패턴의 게르마늄(Ge) 함량보다는 높은 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
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