KR20110135285A - 상변화 메모리 소자의 제조방법 - Google Patents

상변화 메모리 소자의 제조방법 Download PDF

Info

Publication number
KR20110135285A
KR20110135285A KR1020100055097A KR20100055097A KR20110135285A KR 20110135285 A KR20110135285 A KR 20110135285A KR 1020100055097 A KR1020100055097 A KR 1020100055097A KR 20100055097 A KR20100055097 A KR 20100055097A KR 20110135285 A KR20110135285 A KR 20110135285A
Authority
KR
South Korea
Prior art keywords
phase change
layer
mold
film
forming
Prior art date
Application number
KR1020100055097A
Other languages
English (en)
Inventor
히데키 호리이
권현숙
박혜영
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100055097A priority Critical patent/KR20110135285A/ko
Priority to US13/154,631 priority patent/US8871559B2/en
Publication of KR20110135285A publication Critical patent/KR20110135285A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/066—Patterning of the switching material by filling of openings, e.g. damascene method
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/068—Patterning of the switching material by processes specially adapted for achieving sub-lithographic dimensions, e.g. using spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H10N70/8265—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices on sidewalls of dielectric structures, e.g. mesa or cup type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8413—Electrodes adapted for resistive heating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe

Abstract

본 발명은 상변화 메모리 소자의 제조방법에 관한 것으로, 기판 상에 복수개의 하부 전극들을 형성하고, 상기 기판 상에 상기 복수개의 하부 전극들을 노출시키는 제1 방향으로 연장된 제1 몰드막을 형성한다. 상기 기판 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되어 상기 복수개의 하부 전극의 일부들을 노출시키는 제2 몰드막을 형성한다. 상기 제1 및 제2 몰드막 상에 상기 복수개의 하부 전극의 일부들과 접속하는 상변화 물질막을 형성하고; 상기 상변화 물질막을 상기 복수개의 하부 전극의 일부들과 각각 접속하는 복수개의 상변화막들로 형성한다. 그리고 상기 복수개의 상변화막들 상에 복수개의 상부 전극들을 형성하는 것을 포함할 수 있다.

Description

상변화 메모리 소자의 제조방법{METHODS FOR FABRICATING PHASE CHANGE MEMORY DEVICES}
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 보다 구체적으로는 상변화 물질막을 이용한 상변화 메모리 소자의 제조방법에 관한 것이다.
일반적으로 반도체 소자가 고집적화되면서 메모리 셀의 개수는 많아지고 메모리 셀의 크기는 작아지고 있다. 이에 따라 메모리 셀과 연결되는 워드 라인 및 비트 라인들의 길이 및 개수는 증가하고 있다. 이와 같은 워드 라인 및 비트 라인의 길이 및 개수 증가는 워드 라인 및 비트 라인 커패시턴스의 증가로 이어져 반도체 메모리 소자의 고속화 및 저전력화의 한계를 가져오게 되었다.
반도체 메모리 소자의 고성능화 및 저전력화의 방향으로서 휘발성인 디램(DRAM)과 같은 반도체 메모리 소자와 달리 리프레쉬 동작이 필요 없는 차세대 메모리 소자의 개발을 들 수 있다. 이러한 차세대 메모리 장치의 한 예로 상변화(phase change) 물질을 이용한 상변화 메모리(PRAM)가 있다. 따라서, 전기적 특성이 우수하고 공정 마진이 향상된 상변화 메모리 소자를 제조할 수 있는 공정 개발의 필요성이 있다.
본 발명은 종래 기술에서 요구되는 필요에 부응하기 위해 안출된 것으로, 본 발명의 목적은 전기적 특성이 우수한 반도체 제품을 제조할 수 있는 상변화 메모리 소자의 제조방법을 제공함에 있다. 본 발명의 다른 목적은 공정 마진을 향상시킬 수 있는 상변화 메모리 소자의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 상변화 메모리 소자의 제조방법은 하부 전극을 라인 형태로 형성하고, 하부 전극과 접속하는 상변화막을 라인 형태로 패터닝된 몰드막을 이용하여 형성하므로써 하부 전극과의 오정렬 마진을 크게 하는 것을 특징으로 한다. 본 발명은 상변화막과 하부 전극간의 오정렬이 발생하더라도 하부 전극의 면적 감소를 최소화시켜 동작 전류의 산포를 작게 하는 것을 다른 특징으로 한다. 본 발명은 상변화막의 체적을 최소화하여 인듀런스 특성을 개선시키는 것을 또 다른 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 상변화 메모리 소자의 제조방법은, 기판 상에 복수개의 하부 전극들을 형성하고; 상기 기판 상에 상기 복수개의 하부 전극들을 노출시키는 제1 방향으로 연장된 제1 몰드막을 형성하고; 상기 기판 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되어 상기 복수개의 하부 전극의 일부들을 노출시키는 제2 몰드막을 형성하고; 상기 제1 및 제2 몰드막 상에 상기 복수개의 하부 전극의 일부들과 접속하는 상변화 물질막을 형성하고; 상기 상변화 물질막을 상기 복수개의 하부 전극의 일부들과 각각 접속하는 복수개의 상변화막들로 형성하고; 그리고 상기 복수개의 상변화막들 상에 복수개의 상부 전극들을 형성하는 것을 포함할 수 있다.
본 실시예에 있어서, 상기 제1 몰드막을 형성하는 것은 상기 기판 상에 제1 절연성 물질막을 형성하고; 그리고 상기 제1 절연성 물질막을 패터닝하여 상기 제1 방향으로 연장되어 상기 복수개의 하부 전극들을 노출시키는 제1 트렌치를 형성하는 것을 포함할 수 있다. 상기 제1 트렌치는 상기 제1 방향으로 배열된 복수개의 하부 전극들을 노출시킬 수 있다.
본 실시예에 있어서, 상기 제1 절연성 물질막을 형성하는 것은 상기 기판 상에 SiOx, SiN, SiON, SiCN, TiO, ZrOx, MgOx, HfOx, AlOx 혹은 이들의 조합을 증착하는 것을 포함할 수 있다.
본 실시예에 있어서, 상기 제2 몰드막을 형성하는 것은 상기 기판 상에 제2 절연성 물질막을 형성하고; 그리고 상기 제2 절연성 물질막을 패터닝하여 상기 제2 방향으로 연장되어 상기 복수개의 하부 전극들의 일부들을 노출시키는 제2 트렌치를 형성하는 것을 포함할 수 있다. 상기 제2 트렌치는 상기 제1 몰드막을 지나가며 상기 제2 방향으로 배열된 복수개의 하부 전극들의 일부들을 노출시킬 수 있다.
본 실시예에 있어서, 상기 제2 절연성 물질막을 형성하는 것은 상기 제1 몰드막이 형성된 기판 상에 ALD SiO2, TEOS(Tetra Ethyl Ortho Silicate) SiO2, USG(Undoped Silicon Glass) SiO2, PSG (P doped Silicon Glass) SiO2, HDP(High Density Plasma) SiO2, SOG (Spin On Glass) SiO2, PE (Plasma Enhanced) CVD SiO2, PE (Plasma Enhanced) SiON, PE (Plasma Enhanced) SiN, FOx(Flowable oxide), PEOx(Polyethylene Oxide) 혹은 이들의 조합을 증착하는 것을 포함할 수 있다.
본 실시예에 있어서, 상기 제2 몰드막은 상기 제1 몰드막에 비해 큰 높이를 가질 수 있다.
본 실시예에 있어서, 상기 상변화 물질막을 형성하는 것은 상기 제1 및 제2 몰드막 상에 상변화 물질을 증착하여 상기 제1 및 제2 트렌치를 상기 상변화 물질로 매립하는 것을 포함할 수 있다. 상기 상변화 물질막은 상기 제1 및 제2 몰드막 상에서 분리되지 않는 연속적인 형태를 가질 수 있다.
본 실시예에 있어서, 상기 복수개의 상변화막들을 형성하는 것은 상기 연속적인 형태를 갖는 상변화 물질막을 상기 복수개의 하부 전극들 각각과 대응되도록 복수개로 분리된 제1 상변화 물질막 패턴들로 형성하고; 그리고 상기 제1 상변화 물질막 패턴들을 일부 제거하여 상기 복수개의 상변화막들을 제1 및 제2 트렌치 내에서 리세스된 형태로 형성하는 것을 포함할 수 있다.
본 실시예에 있어서, 상기 제1 상변화 물질막 패턴들을 형성하는 것은 상기 상변화 물질막 및 상기 제2 몰드막을 상기 제1 몰드막이 노출될 때까지 평탄화하여 상기 상변화 물질막을 상기 제1 상변화 물질막 패턴들로 분리하는 것을 포함할 수 있다.
본 실시예에 있어서, 상기 복수개의 상부 전극들을 형성하는 것은 상기 제1 몰드막 및 상기 평탄화된 제2 몰드막 상에 전도성 물질막을 증착하고; 그리고 상기 전도성 물질막을 패터닝하여 상기 리세스된 복수개의 상변화막들 상에 상기 복수개의 상부 전극들을 자기정렬적으로 형성하는 것을 포함할 수 있다. 상기 복수개의 상부 전극들은 상기 복수개의 상변화막들 각각과 일대일 대응하는 아일랜드 형태로 형성될 수 있다.
본 실시예에 있어서, 상기 복수개의 상변화막들을 형성하는 것은 상기 연속적인 형태를 갖는 상변화 물질막을 평탄화하여, 상기 상변화 물질막을 상기 제1 방향으로는 분리되나 상기 제2 방향으로는 연속적으로 연장된 라인 형태를 갖는 복수개의 제2 상변화 물질막 패턴들로 형성하고; 그리고 상기 제2 상변화 물질막 패턴들을 일부 제거하여 상기 복수개의 하부 전극들 각각과 일대일 대응되도록 복수개로 분리되고 상기 제2 트렌치 내에서 리세스된 복수개의 상변화막들을 형성하는 것을 포함할 수 있다.
본 실시예에 있어서, 상기 제2 상변화 물질막 패턴들을 형성하는 것은 상기 상변화 물질막을 상기 제1 몰드막은 노출되지 아니하나 상기 제2 몰드막은 노출될 때까지 평탄화하여 상기 상변화 물질막을 상기 제2 상변화 물질막 패턴들로 분리하는 것을 포함할 수 있다.
본 실시예에 있어서, 상기 복수개의 상부 전극들을 형성하는 것은 상기 제1 및 제2 몰드막 상에 전도성 물질막을 증착하고; 그리고 상기 전도성 물질막을 패터닝하여 상기 리세스된 복수개의 상변화막들 상에 상기 복수개의 상부 전극들을 자기정렬적으로 형성하는 것을 포함할 수 있다. 상기 복수개의 상부 전극들은 상기 제2 방향으로 배열된 복수개의 상변화막들과 접속하는 라인 형태로 형성될 수 있다.
본 실시예에 있어서, 상기 제1 몰드막을 형성하기 이전에 상기 기판 상에 식각방지막을 형성하는 것을 더 포함할 수 있다. 상기 식각방지막은 상기 제2 트렌치를 형성할 때 제1 및 제2 트렌치의 하부에 형성된 부분들이 제거되어, 상기 제1 및 제2 트렌치를 통해 상기 복수개의 하부 전극의 일부들이 노출될 수 있다.
본 실시예에 있어서, 상기 제1 및 제2 트렌치 중 적어도 어느 하나의 내벽에 스페이서를 형성하는 것을 더 포함할 수 있다.
본 실시예에 있어서, 상기 제1 및 제2 트렌치 중 적어도 어느 하나는 상부 입구는 넓고 하부 바닥면은 좁게 형성될 수 있다.
상기 특징을 구현할 수 있는 본 발명의 다른 실시예에 따른 상변화 메모리 소자의 제조방법은, 기판 상에 복수개의 하부 전극들을 형성하고; 상기 기판 상에 상기 복수개의 하부 전극들과 평행하게 연장된 아이솔레이션 몰드막을 형성하고; 상기 아이솔레이션 몰드막을 지나가며 상기 복수개의 하부 전극들의 일부들을 선택적으로 노출시키는 복수개의 트렌치들을 형성하고; 상기 복수개의 트렌치들에 채워져 제1 방향으로 연장되어 상기 복수개의 하부 전극들의 일부들과 접속하는 상변화 물질막 패턴을 형성하고; 상기 상변화 물질막 패턴을 분리하여 상기 복수개의 하부 전극들과 일대일 대응되는 복수개의 상변화막을 형성하고; 그리고 상기 복수개의 상변화막 상에 복수개의 상부 전극들을 자기정렬적으로 형성하는 것을 포함할 수 있다.
본 다른 실시예에 있어서, 상기 복수개의 트렌치들을 형성하는 것은 상기 기판 상에 상기 아이솔레이션 몰드막을 지나가며 상기 제1 방향과 수직한 제2 방향으로 연장된 상변화막 몰드막을 형성하고; 그리고 상기 상변화막 몰드막을 패터닝하여 상기 제2 방향으로 신장하는 상기 트렌치들을 형성하는 것을 포함할 수 있다.
본 다른 실시예에 있어서, 상기 복수개의 상변화막을 형성하는 것은 상기 트렌치들이 채워지도록 상기 아이솔레이션 및 상변화막 몰드막들 상에 상변화 물질막을 증착하고; 그리고 상기 상변화 물질막을 평탄화하여 상기 복수개의 상변화막을 상기 몰드막에 비해 낮은 높이를 갖는 리세스 형태로 형성하는 것을 포함할 수 있다.
본 다른 실시예에 있어서, 상기 복수개의 상부 전극을 형성하는 것은 상기 상변화 물질막의 평탄화로 상기 복수개의 상변화막을 형성하고; 상기 복수개의 상변화막을 리세스시켜 상기 트렌치들에 리세스 영역들을 형성하고; 그리고 상기 리세스 영역들에 상기 상부 전극들을 형성하는 것을 포함할 수 있다. 상기 상부 전극들은 상기 상변화막들과 일대일 대응하는 아일랜드 형태 혹은 상기 제2 방향으로 신장된 복수개의 라인 형태로 형성할 수 있다.
본 발명에 의하면, 하부 전극과 몰드막 및 상변화막을 라인 형태로 형성하여 오정렬이 발생하더라도 하부 전극의 면적 감소를 최소화할 수 있어 오정렬 마진을 크게 하고 동작 전류의 산포를 작게 하는 효과가 있다. 아울러, 상변화막의 체적을 최소화할 수 있어 EM(electromigration)에 따른 조성 변화를 줄여 인듀런스(endurance) 특성을 개선시킬 수 있다. 게다가, 하부 전극 및 상변화막을 둘러싸는 절연막을 비교적 열전도성이 우수한 SiN, AlOx 등으로 형성하므로써 셀 간의 간섭(disturbance)을 최소화할 수 있어 전기적 특성이 우수한 상변화 메모리 소자를 구현할 수 있는 효과가 있다. 그리고, 사진 공정의 한계 이하로 상변화막을 형성할 수 있어 디자인 룰이 점점 축소되는 차세대 반도체 제품에 용이하게 적용 가능한 효과가 있다.
도 1a는 본 발명의 실시예에 따른 상변화 메모리 소자에 있어서 메모리 셀 어레이의 등가회로도.
도 1b는 도 1a의 등가회로도에 대응하는 메모리 셀 어레이를 도시한 평면도.
도 1c는 본 발명의 실시예에 따른 상변화 메모리 소자를 도시한 단면도.
도 1d는 본 발명의 다른 실시예에 따른 상변화 메모리 소자를 도시한 단면도.
도 2a 내지 11a는 본 발명의 실시예에 따른 상변화 메모리 소자의 제조방법을 도시한 평면도.
도 2b 내지 11b는 도 2a 내지 11a의 X-X'선을 절개한 단면도.
도 2c 내지 11c는 도 2a 내지 11a의 Y-Y'선을 절개한 단면도.
도 12a 내지 15a는 본 발명의 실시예에 따른 상변화 메모리 소자의 제조방법에 있어서 하부 전극 형성방법의 변형예를 도시한 평면도.
도 12b 내지 15b는 도 12a 내지 15a의 X-X'선을 절개한 단면도.
도 12c 내지 15c는 도 12a 내지 15a의 Y-Y'선을 절개한 단면도.
도 16a 내지 18a는 본 발명의 실시예에 따른 상변화 메모리 소자의 제조방법에 있어서 상변화막 형성방법의 변형예를 도시한 평면도.
도 16b 내지 18b는 도 16a 내지 18a의 X-X'선을 절개한 단면도.
도 16c 내지 18c는 도 16a 내지 18a의 Y-Y'선을 절개한 단면도.
도 19a 내지 21a는 본 발명의 실시예에 따른 상변화 메모리 소자의 제조방법에 있어서 상변화막 형성방법의 다른 변형예를 도시한 평면도.
도 19b 내지 21b는 도 19a 내지 21a의 X-X'선을 절개한 단면도.
도 19c 내지 19c는 도 19a 내지 21a의 Y-Y'선을 절개한 단면도.
도 22a 내지 25a는 본 발명의 실시예에 따른 상변화 메모리 소자의 제조방법에 있어서 상변화막 형성방법의 또 다른 변형예를 도시한 평면도.
도 22b 내지 25b는 도 22a 내지 25a의 X-X'선을 절개한 단면도.
도 22c 내지 25c는 도 22a 내지 25a의 Y-Y'선을 절개한 단면도.
도 26a 내지 33a는 본 발명의 다른 실시예에 따른 상변화 메모리 소자의 제조방법을 도시한 평면도.
도 26b 내지 33b는 도 26a 내지 33a의 X-X'선을 절개한 단면도.
도 26c 내지 33c는 도 26a 내지 33a의 Y-Y'선을 절개한 단면도.
도 34a는 본 발명의 실시예에 및 일반적인 상변화 메모리 소자의 제조방법에 있어서 오정렬 발생시 하부 전극의 면적 감소를 보여주는 그래프.
도 34b는 본 발명의 실시예 및 일반적인 상변화 메모리 소자의 인듀런스 특성을 나타내는 그래프.
도 35a는 본 발명의 실시예에 따른 상변화 메모리 소자를 포함하는 시스템을 개략적으로 도시한 블록도.
도 35b는 본 발명의 실시예에 따른 상변화 메모리 소자가 적용된 메모리 카드의 구성을 예시적으로 보여주는 블록도.
이하, 본 발명에 따른 상변화 메모리 소자의 제조방법을 첨부한 도면을 참조하여 상세히 설명한다. 본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
(장치 실시예)
도 1a는 본 발명의 실시예에 따른 상변화 메모리 소자에 있어서 메모리 셀 어레이의 등가회로도이고, 도 1b는 도 1a의 등가회로도에 대응하는 메모리 셀 어레이를 도시한 평면도이다.
도 1a 및 1b를 참조하면, 본 발명의 실시예에 따른 상변화 메모리 소자(100)는 복수개의 비트 라인(BL), 복수개의 비트 라인(BL)과 대체로 직교하는 복수개의 워드 라인(WL), 그리고 비트 라인(BL)과 워드 라인(WL)이 교차하는 부분에 정의되는 메모리 셀을 포함할 수 있다. 메모리 셀은 메모리 요소로서 가변 저항체(Rp)를 포함할 수 있다. 가변 저항체(Rp)는 그것에 인가되는 신호, 예를 들어 전압 또는 전류와 같은 전기적 신호 또는 광학적 신호 또는 방사선에 의해서 그것의 결정 상태가 가역적으로 변할 수 있는 물질을 포함할 수 있다.
가변 저항체(Rp)는 상변화 물질을 포함할 수 있다. 상변화 물질은 온도 변화에 따라 상(phase)이 변화됨으로 인하여 저항이 변화하는 칼코겐 화합물(chalcogenide), 가령 게르마늄(Ge), 안티몬(Sb) 및 텔륨(Te)의 합금이 이용될 수 있다. 상변화 물질은 상(phase)이 온도에 따라 비정질화(amorphous) 상태 또는 결정화(crystalline) 상태로 빠르게 변화될 수 있는 성질 때문에 반도체 메모리 소자에 유용하게 이용될 수 있다. 가령, 상변화 물질은 비정질 상태에서는 고저항 상태가 되고 결정화 상태에서는 저저항 상태가 되기 때문에 비정질 상태인 경우를 '리셋(RESET)' 또는 논리 '1'이라고 정의하고, 결정 상태인 경우를 '셋(SET)' 또는 논리 '0'으로 정의하거나 또는 이와 반대로 정의함에 의해 반도체 메모리 소자에 응용될 수 있다.
가변 저항체(Rp)의 일단은 비트 라인(BL)에 연결되고 타단은 선택소자를 통해 워드 라인(WL)에 연결될 수 있다. 가변 저항체(Rp)를 선택하기 위한 선택소자로서 다이오드 혹은 트랜지스터 등이 사용될 수 있으며, 선택소자는 이에 한정되는 것은 아니다. 본 발명의 실시예에 의하면, 선택소자로서 다이오드(D)가 채택될 수 있다.
상변화 메모리 소자(100)는 메모리 셀과 전기적으로 연결되어 메모리 셀의 동작에 필요한 전기신호의 입출력을 담당하는 주변 회로가 배치된 주변 영역(10,20)을 포함할 수 있다. 주변 영역(10,20)은 메모리 셀의 주위에 배치되어 메모리 셀을 가로지르는 행 및 열 방향으로 전기적 신호를 제공할 수 있다. 예를 들어, 주변 영역(10,20)은 메모리 셀의 우측에 배치되어 워드 라인(WL)에 전기적 신호를 제공하는 트랜지스터를 포함하는 주변 회로가 구비된 로우 디코더(10)와, 메모리 셀의 하측에 배치되어 비트 라인(BL)에 전기적 신호를 제공하는 트랜지스터를 포함하는 주변 회로가 구비된 컬럼 디코더(20)를 포함할 수 있다.
도 1c는 본 발명의 실시예에 따른 상변화 메모리 소자를 도시한 단면도로서, 메모리 셀 어레이와 주변 영역의 단면을 나타낸다. 본 발명의 실시예에 따른 상변화 메모리 소자(100)에 대한 보다 명확한 이해를 돕기 위해 메모리 셀 어레이에서 워드라인 방향(워드라인이 신장하는 X-X'선 방향)과 비트라인 방향(비트라인이 신장하는 Y-Y'선 방향)의 단면 모두가 도시되었다. 예컨대, 도 1c에서 좌측부(11)는 도 1b의 Y-Y'선을 절개한 비트라인(BL) 방향의 단면이고, 중앙부(12)는 도 1b의 X-X'선을 절개한 워드라인(WL) 방향의 단면이고, 우측부(13)는 디코더(10) 및/또는 컬럼 디코더(20)에 상당하는 주변 영역의 단면이다.
도 1c를 참조하면, 좌측부(11) 및 중앙부(12)에 해당하는 메모리 셀에는 반도체 기판(102)에 복수개의 워드라인(110)이 제공될 수 있다. 인접한 워드라인들(110)은 소자분리막(104)에 의해 서로 전기적으로 절연될 수 있다. 반도체 기판(110) 상에 복수개의 워드라인(110)과 교차하는 복수개의 비트라인(195)이 제공될 수 있다. 예를 들어, 워드라인(110)은 불순물 이온이 도핑된 반도체층 혹은 금속성 박막으로 형성될 수 있고, 비트라인(195)은 금속성 박막으로 형성될 수 있다. 워드라인(110)과 비트라인(195) 사이에 메모리 기능을 하는 상변화막(175)이 제공될 수 있다. 상변화막(175)은 도 1a 및 1b에서 보여진 가변 저항체(Rp)에 해당한다.
워드라인(110)과 상변화막(175) 사이에는 하부전극(155)과 다이오드(130)가 제공될 수 있다. 다이오드(130)와 하부전극(155) 사이에 콘택 플러그(134)가 더 제공될 수 있다. 이에 더하여, 콘택 플러그(134)와 다이오드(130) 사이에 저항을 낮춰줄 수 있는 실리사이드막(132)이 더 제공될 수 있다.
상변화막(175)과 비트라인(195) 사이에는 상부전극(180)이 제공될 수 있다. 하부전극(155)은 다이오드(130)를 통해 워드라인(110)과 전기적으로 연결되고, 상부전극(180)은 상부전극 콘택(194)을 통해 비트라인(195)과 전기적으로 연결될 수 있다. 하부전극(155)은 상변화막(175)과 대응하여 제공될 수 있다. 예컨대, 복수개의 하부전극(155) 각각은 복수개의 상변화막(175) 각각에 대응하여 제공될 수 있다.
다이오드(130), 하부전극(155), 상변화막(175), 상부전극(180) 및 상부전극 콘택(194)은 절연막 내에 한정되어 형성될 수 있다. 일례로, 반도체 기판(102) 상에 제1 층간절연막(120)이 형성되고, 제1 층간절연막(120)을 관통하며 워드라인(110)을 노출시키는 관통홀(122)이 형성될 수 있다. 다이오드(130)와 실리사이드막(132) 및 콘택 플러그(134)는 관통홀(122) 내에 형성될 수 있다. 제1 층간절연막(120) 상에는 제2 층간절연막(145)이 형성되고, 하부전극(155)은 제2 층간절연막(145) 내에 형성될 수 있다. 제2 층간절연막(145) 상에는 몰드막(160,168)이 형성되고, 상변화막(175)과 상부전극(180)이 몰드막(160,168) 내에 형성될 수 있다. 몰드막(160,168) 상에는 제3 층간절연막(190)이 형성되고, 제3 층간절연막(190)을 관통하여 상부전극(180)을 노출시키는 비아홀(192)이 형성될 수 있다. 상부전극 콘택(194)은 비아홀(192) 내에 형성될 수 있다. 제3 층간절연막(190) 상에는 비트라인(195)이 형성될 수 있다.
본 실시예에 의하면, 몰드막(160,168)은 제1 트렌치(162)를 갖는 제1 몰드막(160)과, 제2 트렌치(167)를 갖는 제2 몰드막(168)으로 구분될 수 있다. 제1 몰드막(160)은 도 7a에서 보여지듯이 X-X'선 방향으로 연장된 라인 형태로 형성되고, 제2 몰드막(168)은 도 8a에서 보여지듯이 Y-Y'선 방향으로 연장된 라인 형태로 형성된 후 평탄화 공정에 의해 도 9a에 도시된 바와 같이 아일랜드 형태로 분리될 수 있다. 상변화막(175)은 제1 및 제2 몰드막(160,168) 상에서 비분리된 연속적인 형태로 형성된 후, 평탄화 공정에 의해 노드 분리되고 리세스 공정에 의해 제1 및 제2 트렌치(162,167) 내에 한정되고 리세스된 형태로 형성될 수 있다. 이에 따르면, 상변화막(175) 형성시 하부전극(155)과의 오정렬을 크게 줄일 수 있다. 상부전극(180)은 몰드막(160,168) 내에서 상변화막(175)과 자기정렬적으로 형성될 수 있다. 이에 관해서는 후술한 제조방법을 참조하면 더욱 명확하게 이해될 것이다.
하부전극(155) 및/또는 상변화막(175)의 형태는 전력 소모와 깊은 관련이 있을 수 있다. 가령 하부전극(155)과 상변화막(175)과의 접촉 면적이 줄어들면 상변화막(175)을 가열하는데 필요한 전류량이 줄어들 수 있다. 예컨대, 하부전극(155)은 좌측부(11)에 도시된 것처럼 L자 혹은 계단 형태의 단면을 가지되, 도 11a에 도시된 바와 같이 일자 형태의 평면을 가지도록 형성될 수 있다. 이와 다르게, 하부전극(155)은 일자 형태의 평면을 가지되 도 15c에 도시된 바와 같이 수직 필라 형태의 단면을 가지도록 형성될 수 있다. 또 다른 예로, 도 25b 및 25c에 도시된 것처럼 상부에서 하부로 갈수록 폭이 좁아지는 형태로 상변화막(175c)을 형성하여 접촉 면적을 줄일 수 있다.
상변화막(175)의 체적은 전력 소모 및/또는 인듀런스 특성과 깊은 관련이 있을 수 있다. 가령 상변화막(175)의 체적이 줄어들면 전력 소모가 줄어들고 인듀런스 특성이 개선될 수 있다. 본 실시예에 의하면, 제1 트렌치(162) 및 제2 트렌치(167) 중에서 적어도 어느 하나의 폭을 축소시키므로써 상변화막(175)의 체적을 줄일 수 있다. 예컨대, 도 18b에 도시된 바와 같이 제2 트렌치(167)의 내벽에 스페이서(169)를 형성하여 체적이 줄어든 상변화막(175a)을 형성할 수 있다. 다른 예로, 도 16c에 도시된 바와 같이 제1 트렌치(162)의 내벽에 제2 스페이서(166)를 더 형성하므로써 상변화막(175a)의 체적을 더 줄일 수 있다. 또 다른 예로, 도 21b 및 21c에 도시된 것처럼 벌크 형태에 비해 체적이 줄어든 U자 형태의 상변화막(175b)을 형성할 수 있다.
우측부(13)에 해당하는 주변 영역에는 소자분리막(104)에 의해 한정된 활성 영역(106) 상에 메모리 셀을 구동하기 위한 소자, 예를 들어 구동 트랜지스터(101)가 제공될 수 있다. 구동 트랜지스터(101)는 워드라인(110) 및/또는 비트라인(195)에 전기적 신호를 제공할 수 있다. 주변 영역에는 비트라인(195)에 상응하는 금속배선(196)이 제공될 수 있다. 금속배선(196)은 구동 트랜지스터(101)의 게이트(107) 혹은 접합영역(108)과 전기적으로 연결될 수 있다. 금속배선(196)과 구동 트랜지스터(101)와의 전기적 연결은 제1 콘택(136)과 제2 콘택(186)을 통해 이루어질 수 있다. 구동 트랜지스터(101) 및 제1 콘택(136)은 제1 층간절연막(120) 내에 형성되고, 제2 콘택(186)은 제2 층간절연막(145), 제1 몰드막(160) 및 제3 층간절연막(190)을 관통하여 형성될 수 있다.
주변 영역은 메모리 셀 형성과 더불어 형성될 수 있다. 이하에서 주변 영역을 제조하는 일련의 공정에 대해 설명한다. 메모리 셀의 제조에 관해서는 상세히 후술될 것이다.
구동 트랜지스터(101)는 워드라인(110)을 형성한 이후 혹은 그 이전에 반도체 기판(102) 상에 형성될 수 있다. 일례로, 폴리 실리콘 혹은 금속성 박막을 증착하고 패터닝하여 게이트(107)를 형성하고, 활성 영역(106)에 불순물 이온을 주입하여 접합 영역(108)을 형성하여 구동 트랜지스터(101)를 구현할 수 있다.
반도체 기판(102) 상에 구동 트랜지스터(101)를 덮는 제1 층간절연막(120)을 형성한 이후, 접합 영역(108) 및/또는 게이트(107)를 노출시키는 제1 콘택홀(135)을 형성할 수 있다. 제1 콘택홀(135)을 전도성 물질(예: Cu, W)로 채워 제1 콘택(136)을 형성할 수 있다. 제1 콘택홀(135)은 관통홀(122)과 동시에 형성될 수 있고, 제1 콘택(136)은 콘택 플러그(134)와 동시에 형성할 수 있다.
제1 층간절연막(120) 상에 순차 적층된 제2 층간절연막(145)과 제1 몰드막(160) 및 제3 층간절연막(190)을 관통하며 제1 콘택(136)을 노출시키는 제2 콘택홀(185)을 형성할 수 있다. 제2 층간절연막(120) 상에는 제1 몰드막(160) 대신에 제2 몰드막(168)이 형성될 수 있다. 제2 콘택홀(185)을 전도성 물질(예: W, Cu)로 채워 제1 콘택(136)과 접촉하는 제2 콘택(186)을 형성할 수 있다. 제2 콘택홀(185)은 비아홀(192)과 동시에 형성될 수 있고, 제2 콘택(186)은 상부전극 콘택(194)과 동시에 형성될 수 있다.
제3 층간절연막(190) 상에 금속배선(196)을 형성할 수 있다. 금속배선(196)은 제1 및 제2 콘택(136,186)을 매개로 구동 트랜지스터(101)와 전기적으로 연결될 수 있다. 금속배선(196)은 비트라인(195)과 동시에 형성될 수 있다.
도 1d는 본 발명의 다른 실시예에 따른 상변화 메모리 소자를 도시한 단면도로서, 좌측부(21)는 도 1b의 Y-Y'선을 절개한 비트라인(BL) 방향의 단면이고, 중앙부(22)는 도 1b의 X-X'선을 절개한 워드라인(WL) 방향의 단면이고, 우측부(23)는 디코더(10) 및/또는 컬럼 디코더(20)에 상당하는 주변 영역의 단면이다.
도 1d를 참조하면, 본 다른 실시예의 상변화 메모리 소자(200)는 좌측부(21) 및 중앙부(22)에 해당하는 메모리 셀과, 우측부(23)에 해당하는 주변 영역을 포함할 수 있다. 좌측부(21) 및 중앙부(22)에는 반도체 기판(202) 상에 복수개의 워드라인(210)과 복수개의 비트라인(295)이 서로 교차하는 형태로 제공될 수 있다. 인접한 워드라인들(210)은 소자분리막(204)에 의해 서로 전기적으로 절연될 수 있다. 워드라인(210)과 비트라인(295) 사이에는 메모리 기능을 하는 상변화막(275)이 제공될 수 있다. 상변화막(275)과 워드라인(210) 사이에는 하부전극(255)과 다이오드(230)가 제공될 수 있고, 상변화막(275)과 비트라인(295) 사이에는 상부전극(280)이 제공될 수 있다. 다이오드(230)와 하부전극(255) 사이에는 콘택 플러그(234) 및 실리사이드막(232)이 더 제공될 수 있다. 하부전극(255)은 다이오드(230)를 통해 워드라인(210)과 전기적으로 연결되고, 상부전극(280)은 상부전극 콘택(294)을 통해 비트라인(295)과 전기적으로 연결될 수 있다.
반도체 기판(202) 상에 제1 층간절연막(220)이 형성되고, 제1 층간절연막(220)을 관통하며 워드라인(210)을 노출시키는 관통홀(222)이 형성될 수 있다. 다이오드(230)와 실리사이드막(232) 및 콘택 플러그(234)는 관통홀(222) 내에 형성될 수 있다. 제1 층간절연막(220) 상에는 제2 층간절연막(245)이 형성되고, 하부전극(255)은 제2 층간절연막(245) 내에 형성될 수 있다. 제2 층간절연막(245) 상에는 몰드막(260,265)이 형성되고, 상변화막(275)과 상부전극(280)이 몰드막(260,265) 내에 형성될 수 있다. 몰드막(260,265) 상에는 제3 층간절연막(290)이 형성되고, 제3 층간절연막(290)을 관통하여 상부전극(280)을 노출시키는 비아홀(292)이 형성될 수 있다. 상부전극 콘택(294)은 비아홀(292) 내에 형성될 수 있다. 제3 층간절연막(290) 상에는 비트라인(295)이 형성될 수 있다.
본 실시예에 의하면, 몰드막(260,265)은 제1 트렌치(262)를 갖는 제1 몰드막(260)과, 제2 트렌치(267)를 갖는 제2 몰드막(265)으로 구분될 수 있다. 제1 몰드막(260)은 도 29a에서 보여지듯이 X-X'선 방향으로 연장된 라인 형태로 형성되고, 제2 몰드막(265)은 도 30a에서 보여지듯이 Y-Y'선 방향으로 연장된 라인 형태로 형성될 수 있다. 상변화막(275)은 제1 및 제2 몰드막(260,265) 상에서 비분리된 연속적인 형태로 형성된 후, 리세스 공정에 의해 분리되어 제1 및 제2 트렌치(262,267) 내에 한정된 형태로 형성될 수 있다. 상부전극(280)은 비트라인 방향(Y-Y'선 방향)으로는 제1 몰드막(260) 상에서 연속된 형태이지만, 워드라인 방향(X-X'선 방향)으로는 제2 몰드막(265) 내에서 분리된 형태로 형성될 수 있다. 이에 관해서는 후술한 제조방법을 참조하면 더욱 명확하게 이해될 것이다.
하부전극(255)은 좌측부(21) 및 중앙부(22)에 도시된 것처럼 U자 형태의 단면을 가지도록 형성될 수 있으며, 제1 트렌치(262)는 하부전극(255)의 일부를 지나가도록 형성될 수 있다. 따라서, 하부전극(255)에 있어서 도 30a에 도시된 것처럼 제1 트렌치(262)를 통해 노출된 부분은 호(arc) 형태를 가질 수 있고, 이 호 부분을 통해 하부전극(255)은 상변화막(275)과 접촉된다.
우측부(23)에 해당하는 주변 영역은 도 1c에 도시된 우측부(13)와 동일 유사한 구조로 형성될 수 있다. 예컨대, 소자분리막(204)에 의해 한정된 활성 영역(206) 상에는 워드라인(220) 및/또는 비트라인(295)에 전기적 신호를 제공하여 메모리 셀을 구동하기 위한 구동 트랜지스터(202)가 제공될 수 있다. 메모리 셀에 형성된 비트라인(295)에 상응하는 금속배선(296)이 제공될 수 있다. 금속배선(296)은 1 콘택(236)과 제2 콘택(286)을 통해 구동 트랜지스터(202)의 게이트(207) 혹은 접합영역(208)과 전기적으로 연결될 수 있다. 구동 트랜지스터(202) 및 제1 콘택(236)은 제1 층간절연막(220) 내에 형성되고, 제2 콘택(286)은 제2 층간절연막(245), 제1 몰드막(260) 및 제3 층간절연막(290)을 관통하여 형성될 수 있다.
구동 트랜지스터(202)는 워드라인(220)을 형성한 이후 혹은 그 이전에 반도체 기판(202) 상에 폴리 실리콘 혹은 금속성 박막을 증착하고 패터닝하여 게이트(207)를 형성하고, 활성 영역(206)에 불순물 이온을 주입하여 접합 영역(208)을 형성하므로써 구현될 수 있다. 반도체 기판(202) 상에 구동 트랜지스터(202)를 덮는 제1 층간절연막(220)을 형성한 이후, 접합 영역(208) 및/또는 게이트(207)를 노출시키는 제1 콘택홀(235)을 형성하고, 제1 콘택홀(235)을 전도성 물질(예: Cu, W)로 채워 제1 콘택(236)을 형성할 수 있다. 제1 콘택홀(235)은 관통홀(222)과 동시에 형성될 수 있고, 제1 콘택(236)은 콘택 플러그(234)와 동시에 형성할 수 있다.
제1 층간절연막(220) 상에 순차 적층된 제2 층간절연막(245)과 제1 몰드막(260) 및 제3 층간절연막(290)을 관통하며 제1 콘택(236)을 노출시키는 제2 콘택홀(285)을 형성할 수 있다. 제1 층간절연막(220) 상에는 제1 몰드막(260) 대신에 제2 몰드막(265)이 형성될 수 있다. 제2 콘택홀(285)을 전도성 물질(예: W, Cu)로 채워 제1 콘택(236)과 접촉하는 제2 콘택(286)을 형성할 수 있다. 제2 콘택홀(285)은 비아홀(292)과 동시에 형성될 수 있고, 제2 콘택(286)은 상부전극 콘택(294)과 동시에 형성될 수 있다.
제3 층간절연막(290) 상에 금속배선(296)을 형성할 수 있다. 금속배선(296)은 제1 및 제2 콘택(236,286)을 매개로 구동 트랜지스터(202)와 전기적으로 연결될 수 있다. 금속배선(296)은 비트라인(295)과 동시에 형성될 수 있다.
(제조방법의 실시예 1)
도 2a 내지 11a는 본 발명의 실시예에 따른 상변화 메모리 소자의 제조방법을 도시한 평면도로서, 도 1b의 A 부분을 확대 도시한 것이다. 도 2b 내지 11b는 도 2a 내지 11a의 X-X'선을 절개한 단면도이고, 도 2c 내지 11c는 도 2a 내지 11a의 Y-Y'선을 절개한 단면도이다.
도 2a, 2b 및 2c를 참조하면, 반도체 기판(102) 상에 복수개의 워드 라인(110)과 전기적으로 연결되는 복수개의 다이오드(130)를 형성할 수 있다. 복수개의 다이오드(130)와 접속되는 복수개의 콘택 플러그(134)를 더 형성할 수 있다. 다이오드(130)와 콘택 플러그(134) 사이에 실리사이드막(132)을 더 형성할 수 있다. 워드 라인(110)은 반도체 기판(102) 상에서 X-X'선의 신장 방향(이하, X 방향)으로 연장할 수 있다. 일례로, 반도체 기판(102)은 실리콘, 절연체 상의 실리콘(SOI), 실리콘게르마늄(SiGe), 게르마늄(Ge), 갈륨비소(GaAs), 실리콘카바이드(SiC), 질화게르마늄(GexNy), 도핑 혹은 비도핑된 실리콘과 같은 반도체 구조에 의해 지지되는 실리콘 에피택셜층 등이 포함될 수 있다. 본 발명의 실시예에서 반도체 기판(102)은 P형 불순물이 도핑된 P형 실리콘 기판일 수 있다.
반도체 기판(102)에 활성 영역(106)을 정의하는 소자분리막(104)을 형성하고, 그 활성 영역(106)에 워드 라인(110)을 형성할 수 있다. 소자분리막(104)은 가령 샐로우 트렌치 아이솔레이션(STI) 공정 기술에 의해 형성될 수 있다. 워드 라인(110)은 활성 영역(106)에 불순물 이온을 주입하는 것에 의해 형성될 수 있다. 예를 들어, 반도체 기판(102)이 P형 실리콘 기판인 경우 워드 라인(110)은 N형 불순물 이온을 주입하여 형성할 수 있다. 이와는 다르게, 워드 라인(110)은 여러 가지의 다른 방법들에 의해 형성될 수 있다. 예컨대, 워드 라인(110)은 반도체 기판(102) 상에 복수개의 평행한 에피택셜 반도체층을 형성하고, 여기에 불순물 이온을 주입하는 것에 의해 혹은 에피택셜 반도체층의 형성과 함께 불순물을 도핑하여 형성될 수 있다. 또 다른 예로서, 워드 라인(110)은 금속성 박막으로 형성될 수 있다.
반도체 기판(110)에 제1 층간절연막(120)을 형성하고, 제1 층간절연막(120)을 관통하여 워드 라인(110)과 전기적으로 연결되는 다이오드(130)와 콘택 플러그(134)를 형성할 수 있다. 일례로, 제1 층간절연막(120)은 절연성 물질(예: SiO2, SiN, Si3N4, SiON)을 증착하여, 다이오드(130)는 P 및 N형 반도체층을 순차로 혹은 그 역으로 에피택셜 성장시켜, 콘택 플러그(134)는 전도성 물질(예: W, Cu)을 증착하여 형성할 수 있다. 다이오드(130)는 P 혹은 N 단독으로 에피택셜 성장시킬 수 있고, 혹은 이온주입으로 형성 가능하다. 다이오드(130)는 제1 층간절연막(120)을 관통하여 워드 라인(110)을 노출시키는 관통홀(122)을 형성하고, 워드 라인(110)을 씨드로 활용하는 선택적 엑피택셜 성장법(SEG)으로 혹은 관통홀(122) 내에 비정질 혹은 다결정 반도체층을 형성한 후 결정화시키는 고상 에피택셜 성장법으로 형성할 수 있다. 실리사이드막(132)은 콘택 플러그(134)와 다이오드(130) 사이에 저항을 낮춰줄 수 있는 금속 실리사이드(예: CoSix, NiSix, TiSix)로 형성할 수 있다.
도 3a, 3b 및 3c를 참조하면, 콘택 플러그(134)를 노출시키는 제1 개구(142)를 갖는 제1 절연막(140)을 형성할 수 있다. 제1 개구(142)는 Y-Y'선의 신장 방향(이하, Y 방향)으로 인접한 두 개의 콘택 플러그(134)의 일부들, 가령 절반 가량을 노출시키는 X 방향으로 연장된 라인 형태를 가질 수 있다. 일례로, 제1 층간절연막(120) 상에 절연성 물질을 증착하고 이를 에칭하여 제1 개구(142)를 갖는 제1 절연막(140)을 형성할 수 있다. 본 실시예에 따르면, 제1 절연막(140)은 실리콘 질화막(예: SiN, Si3N4)일 수 있다. 제1 개구(142) 형성을 위한 에칭 공정시 제1 개구(142)에 의해 드러난 제1 층간절연막(120)의 일부가 오버 에칭될 수 있다. 워드 라인(110)은 도시 간결성을 위해 생략하였고, 이하의 도면에서도 같다.
도 4a, 4b 및 4c를 참조하면, 전도막(150)과 그 전도막(150)을 덮는 제2 절연막(144)을 형성할 수 있다. 전도막(150)은 고융점 금속 혹은 이들의 질화물 등 후술한 상변화 물질막과 반응하지 않는 금속을 증착이나 도금으로 형성할 수 있다. 또한 전도막(150)은 후술한 상변화막을 상전이시키기에 충분한 열을 발생시킬 수 있는 물질로 형성하는 것이 바람직하다. 예컨대, 전도막(150)은 TiN, TiSiN, TiAlN, TaSiN, TaAlN, TaN, WSi, WN, TiW, MoN, NbN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoAlN, TiAl, TiON, TiAlON, WON, TaON 혹은 이들의 조합과 같은 고융점 금속 혹은 이들의 질화물로 형성할 수 있다. 일례로, 전도막(150)은 대략 1 내지 20nm 두께로 형성될 수 있다. 본 실시예에 의하면, 전도막(150)은 TiSiN 혹은 TiN을 PVD 혹은 CVD를 이용하여 형성할 수 있다. 제2 절연막(144)은 제1 절연막(140)과 동일 유사한 물질, 가령 실리콘 질화막(예: SiN, Si3N4)을 증착하여 스페이서 형태로 형성할 수 있다. 일례로, 제2 절연막(144)은 대략 2 내지 50nm 두께로 형성될 수 있다.
도 5a, 5b 및 5c를 참조하면, 전도막(150)을 패터닝하여 스페이서 전극(152)을 형성할 수 있다. 스페이서 전극(152)은 Y 노드 분리, 즉 X 방향으로는 연속적으로 연장되지만 Y 방향으로는 분리되는 스페이서 형태로 만들어질 수 있다. 일례로, 제1 개구(도 4c의 142) 내에 형성된 제2 절연막(144)과 전도막(150)의 일부를 가령 스페이서 에칭하여 X 방향으로 연장되는 분리 패턴(146)을 형성할 수 있다. 분리 패턴(146)에 의해 전도막(150)이 Y 노드 분리되어 스페이서 전극(152)으로 형성될 수 있다. 분리 패턴(146) 형성을 위한 에칭 공정시 Y 방향으로 인접한 다이오드들(130) 사이의 제1 층간절연막(120)의 일부가 오버 에칭될 수 있다. 본 실시예에 의하면, 스페이서 전극(152)은 X 방향으로 연속적으로 연장되고 콘택 플러그(134)의 상면 중 절반 가량과 접속되는 L자 혹은 계단 형태로 형성될 수 있다.
도 6a, 6b 및 6c를 참조하면, 스페이서 전극(152)을 트림 패터닝하여 하부 전극(155)을 형성할 수 있다. 하부 전극(155)은 Y 노드 분리된 스페이서 전극(152)을 X 노드 분리, 즉 X 방향으로도 분리된 형태로 만들어질 수 있다. 일례로, 도 5a에 도시된 바와 같이 X 방향으로 연장된 형태를 갖는 스페이서 전극(152)을 에칭하여, 도 6a에 도시된 바와 같이 다이오드(130) 상에 한정된 평면상 라인 형태를 가지며 도 6c에 도시된 바와 같이 콘택 플러그(134)의 상면 중 절반 가량과 접속되는 단면상 L자 혹은 계단 형태를 가진 하부 전극(155)을 형성할 수 있다. 하부 전극(155)은 대략 10 내지 100nm 두께(높이)를 가질 수 있다.
상기 트림 패터닝에 의해 하부 전극(155) 사이에는 제1 층간절연막(120)을 노출시키는 제2 개구(147)가 형성될 수 있다. 반도체 기판(102) 상에 절연성 물질을 증착하고 평탄화(예: CMP)하여 제3 절연막(148)을 형성할 수 있다. 제3 절연막(148)은 분리 패턴(146)을 채우며 또한 제2 개구(147)를 채울 수 있다. 제3 절연막(148)은 제1 절연막(140)과 동일 유사한 물질, 가령 실리콘 질화막(예: SiN, Si3N4)으로 형성할 수 있다. 제1 내지 제3 절연막(140,144,148)은 복수개의 하부 전극들(155)을 절연시키는 제2 층간절연막(145)을 구성할 수 있다.
도 7a, 7b 및 7c를 참조하면, 제2 층간절연막(145) 상에 식각방지막(147)을 형성하고, 식각방지막(147) 위에 제1 몰드막(160)을 형성할 수 있다. 식각방지막(147)은 SiOx, SixNy, SiON, SiON SiCN, SiC, C, TiO, ZrOx, MgOx, HfOx, AlOx 등과 같은 절연성 물질을 증착하여 형성할 수 있다. 본 실시예에 의하면, 식각방지막(147)은 SiON을 증착하여 형성할 수 있다. 제1 몰드막(160)은 절연성 물질을 증착한 후 패터닝하여 하부 전극들(155) 사이에 X 방향으로 신장된 라인 형태로 형성할 수 있다. 예컨대, 식각방지막(147) 상에 SiOx, SixNy, SiON, SiCN, SiC, C, TiO, ZrOx, MgOx, HfOx, AlOx 혹은 이들의 조합 등과 같은 절연성 물질을 증착한 후, 그 절연성 물질 증착막을 X 방향으로 연장된 제1 트렌치(162)를 갖도록 에칭하여 라인 형태의 제1 몰드막(160)을 형성할 수 있다. 제1 몰드막(160)은 가령 10 내지 150nm 두께로 형성할 수 있다. 제1 트렌치(162)는 X 방향으로 배열된 하부 전극들(155)의 상부를 지나가는 형태를 가질 수 있다. 본 실시예에 의하면, 제1 몰드막(160)은 SiN으로 형성할 수 있다. 제1 몰드막(160)은 후술한 라인 형태로 증착되는 상변화막들을 다이오드들(130) 각각과 대응되도록 분리시키며 상변화막들을 전기적으로 절연시키는 것으로, 본 명세서에선 아이솔레이션 몰드막(isolation mold layer)이라는 용어와 혼용하기로 한다.
도 8a, 8b 및 8c를 참조하면, 아이솔레이션 몰드막(160)이 형성된 반도체 기판(102) 상에 제2 몰드막(165)을 형성할 수 있다. 제2 몰드막(165)은 아이솔레이션 몰드막(160)을 가로지르며 하부 전극들(155)을 노출시키는 Y 방향으로 연장된 제2 트렌치(167)를 갖는 라인 형태로 형성할 수 있다. 예컨대, 반도체 기판(102) 상에 절연성 물질을 전면 증착한 후 이를 선택적으로 에칭하여 아이솔레이션 몰드막(160)을 가로지르며 하부 전극들(155)을 노출시키는 Y 방향으로 연장된 제2 트렌치(167)를 갖는 제2 몰드막(165)을 형성할 수 있다. 제2 몰드막(165)은 대략 50 내지 200nm 두께로 형성할 수 있다. 제2 트렌치(167) 형성을 위한 에칭 공정시 식각방지막(147)의 일부가 제거될 수 있고, 아울러 제1 트렌치(162)에 의해 노출된 부분도 식각되어 제거될 수 있다. 따라서, 제1 트렌치(162) 및 제2 트렌치(167)를 통해 하부 전극(155)이 노출될 수 있다.
제2 몰드막(165)은 스텝 커버리지가 비교적 우수한 절연성 물질, 가령 ALD SiO2, TEOS(Tetra Ethyl Ortho Silicate) SiO2, USG(Undoped Silicon Glass) SiO2, PSG (P doped Silicon Glass) SiO2, HDP(High Density Plasma) SiO2, SOG (Silicon On Glass) SiO2, PE (Plasma Enhanced) CVD SiO2, PE (Plasma Enhanced) SiON, PE (Plasma Enhanced) SiN, FOx(Flowable oxide), PEOx(Polyethylene Oxide) 혹은 이들의 조합 등으로 형성할 수 있다. 본 실시예에 의하면, 제2 몰드막(165)은 HDP SiO2로 형성할 수 있다. 제2 몰드막(165)은 아이솔레이션 몰드막(160)에 비해 큰 두께로 형성할 수 있다. 제2 몰드막(165)은 상변화 물질막을 라인 형태로 증착하기 위한 것으로, 본 명세서에선 GST 몰드막이라는 용어와 혼용하기로 한다.
GST 몰드막(165)을 덮을 수 있도록 상변화 물질막(170)을 증착하여 제2 트렌치(167)를 매립한다. 이때, 제1 트렌치(162) 역시 상변화 물질막(170)으로 매립될 수 있다. 상변화 물질막(170)은 칼코겐 화합물(chalcogenide), 가령 게르마늄(Ge), 안티몬(Sb) 및 텔륨(Te)을 포함할 수 있다. 예컨대, 상변화 물질막(170)은 가열 온도와 시간에 따라 비저항이 높은 비정질상(amorphous phase)과 비저항이 낮은 결정질상(crystalline phase)으로 상전이가 가능한 물질을 증착하여 형성할 수 있다. 상전이가 가능한 물질로는 텔륨(Te), 셀레늄(Se), 게르마늄(Ge), 안티몬(Sb), 비스무스(Bi), 납(Pb), 주석(Sn), 인듐(In), 은(Ag), 비소(As), 황(S), 실리콘(Si), 인(P), 산소(O), 및 이들의 혼합물로 구성된 군으로부터 선택된 적어도 어느 하나를 포함할 수 있다. 예컨대, 상변화 물질막(170)은 GeSbTe, GeTeAs, GeBiTe, GeTeTi, GeTeSe, AsSbTe, AsGeSbTe, SnSbTe, SeTeSn, SnSbBi, GaTeSe, InSbTe, GeTe, SbTe, InSnSbTe, AgInSbTe 등의 칼코겐 화합물 또는 이상에서 열거한 칼코겐 화합물에 불순물이 도핑된 칼코겐 화합물로 형성할 수 있다. 칼코겐 화합물에 도핑되는 불순물은 예를 들어 질소(N), 산소(O), 실리콘(Si), 탄소(C), 붕소(B), 디스프로슘(Dy) 또는 이들의 조합을 포함할 수 있다.
상변화 물질막(170)은 제1 및 제2 몰드막(160,165) 상에서 분리되지 않은 연속적인 형태를 가질 수 있다. 상변화 물질막(170) 및 GST 몰드막(165)을 CMP, 드라이 에칭 혹은 이의 조합으로 평탄화할 수 있다. 상기 평탄화 공정은 아이솔레이션 몰드막(160)이 노출되는 높이(L1)까지 진행할 수 있다.
도 9a, 9b 및 9c를 참조하면, 상기 평탄화 공정에 의하면 X 및 Y 방향으로 분리된 상변화 물질막 패턴(172)이 형성될 수 있다. 이어서, 상변화 물질막 패턴(172)을 리세스시켜 상변화막(175)을 형성할 수 있다. 상기 리세스 공정에 있어서 상변화 물질막 패턴(172)을 대략 5 내지 50nm 두께를 제거하여, 대략 10 내지 150nm 두께를 갖는 상변화막(175)을 형성할 수 있다. 상변화막(175)은 제1 및 제2 트렌치(162,167)에 한정되어 하부 전극(155) 및/또는 다이오드(150)와 1:1 대응 관계로 전기적으로 연결될 수 있다. 상기 리세스 공정에 의하면, 제1 및 제2 트렌치(164,167)에 의해 한정된 리세스 영역(164)이 남을 수 있다.
상기 평탄화 공정에 의하면, GST 몰드막(165)의 상부 일부가 제거되어 아이솔레이션 몰드막(160)과 동일 혹은 유사한 높이를 가지는 평탄화된 GST 몰드막(168)으로 형성될 수 있다. 따라서, GST 몰드막(168)은 X 방향으로 배열된 아일랜드 형태로 형성될 수 있다. 본 실시예에 의하면, 하부 전극(155)이 평면상 일자 형태로 되어 있어 상변화막(175)과의 접촉 면적을 최소화할 수 있다. 따라서, 상변화막(175)의 결정 상태를 변화시키기 위해 하부 전극(155)에 인가되는 전류량을 최소화할 수 있다. 아울러, 하부 전극(155)과 아이솔레이션 몰드막(160) 및 GST 몰드막(168)을 라인 형태로 패터닝이 가능하므로 플러그 혹은 콘택 형태로 패터닝하는 것에 비해 오정렬 마진을 높일 수 있다. 더욱이, 라인 형태로 패터닝된 아이솔레이션 몰드막(160) 및 GST 몰드막(168)에 의해 상변화막(175)이 형성되므로, 하부 전극(155)과의 오정렬을 크게 줄일 수 있다.
도 34a는 상변화막(175)과 하부 전극(155) 사이에 오정렬이 발생하는 경우 하부 전극(155)의 면적 감소를 보여주는 그래프이다. 그래프에서 가로축은 오정렬 수치를 세로축은 하부 전극(155)의 면적을 각각 나타낸다. 도 34a를 참조하면, 본 실시예에서와 같이 라인 형태의 몰드막(160,168)으로 상변화막(175)을 형성하는 경우(I), 예를 들어 상변화막(175)은 대략 30 내지 35nm의 길이를 하부 전극(155)은 대략 60nm의 길이로 형성될 때 상변화막(175)이 하부 전극(155)과 대략 15nm 이내의 오정렬이 발생하더라도 하부 전극(155)의 면적 감소율은 대략 10% 이내일 수 있다. 본 실시예와 다르게, 상변화막(175)을 플러그 형태로 형성하는 경우(Ⅱ) 대략 15nm 정도의 오정렬이 발생하게 되면 하부 전극(155)의 면적은 거의 절반 정도로 감소할 수 있다. 상기 그래프에서 알 수 있듯이, 본 실시예에 의하면, 상변화막(175)과 하부 전극(155) 사이에 오정렬이 일어나더라도 하부 전극(155)의 면적 감소는 최소화될 수 있고, 결과적으로 동작 전류의 산포를 작게 할 수 있다.
본 실시예에 의하면, 제1 트렌치(162) 및 제2 트렌치(167) 중 적어도 어느 하나의 폭을 조절하므로써 상변화막(175)의 체적을 최소화할 수 있다. 상변화막(175)의 체적 축소로 인해 일렉트로마이그레이션(EM)에 따른 조성 변화를 최소화될 수 있고, 결과적으로 도 34b에 도시된 바와 같이 인듀런스(endurance) 특성을 개선시킬 수 있다. 아울러, 상변화막(175)의 체적 축소화로 하부 전극(155)의 히팅열이 감소되고, 상변화막(175)의 히팅량이 증가될 수 있어 전력 소모를 최소화할 수 있다.
도 34b는 본 발명의 실시예에 따른 상변화 메모리 소자의 제조방법에 있어서 상변화막(175)의 체적 축소에 따른 인듀런스 특성을 나타내는 그래프이다. 그래프에서 가로축은 싸이클(cycle)을 세로축은 저항(Ω)을 나타낸다. 도 34b를 참조하면, 본 발명의 경우, 흑색 네모 및 원으로 각각 표지된 리셋 특성(R1) 및/또는 셋 특성(S1)이 대략 1.0×108 싸이클에서도 열화가 없는 것을 알 수 있을 것이다. 반면에, 본발명과 다르게 가령 플러그 형태의 상변화막의 경우 백색 네모 및 원으로 각각 표지된 리셋 특성(R2) 및 셋 특성(S2)을 살펴보면 일렉트로마이그레이션(EM) 때문에 인듀런스 특성의 열화가 있음을 알 수 있을 것이다. 일례로, 대략 1.0×107 싸이클에서 리셋(Reset) 저항이 감소하고 (리셋 불량(Reset fail)<500kΩ), 대략 5.0×107 싸이클에서 셋(Set) 저항도 증가하여 불량(Set fail)이 발생함을 알 수 있을 것이다.
도 10a, 10b 및 10c를 참조하면, 리세스 영역(164)에 상부 전극(180)을 형성할 수 있다. 상부 전극(180)은 몰드막(160,168) 상에 전도성 물질을 증착한 후 평탄화하여 형성할 수 있다. 상부 전극(180)은 복수개의 상변화막(175)과 각각과 일대일 대응하는 아일랜드 형태로 형성될 수 있다. 상부 전극(180)은 하부 전극(155)과 동일 유사한 물질로 형성할 수 있다. 일례로, 상부 전극(180)은 TiN으로 형성할 수 있다. 본 실시예에 의하면, 상부 전극(180)은 마치 다마신 공정으로 형성하는 것이므로 상변화막(175)과 자기정렬적으로 형성할 수 있다.
도 11a, 11b 및 11c를 참조하면, 상기 일련의 공정을 통해 형성된 셀 구조에 상부 전극(180)과 전기적으로 연결되는 비트 라인(195)을 형성하여 상변화 메모리 소자(100)를 형성할 수 있다. 예컨대, 몰드막(160,168) 상에 절연성 물질(예: SiO2)을 증착하여 제3 층간절연막(190)을 형성하고, 제3 층간절연막(190)을 관통하여 상부 전극(180)을 노출시키는 비아홀(192)을 형성할 수 있다. 비아홀(192)은 라인 형태로 형성할 수 있다. 비아홀(192)을 전도성 물질(예: W, Cu)로 채워 상부 전극 콘택(194)을 형성할 수 있다. 제3 층간절연막(190) 상에 Ti, W, Si, Cu, Ta, Mo, Ru, Al, Au, Pt, Ag, 또는 적어도 이들 중 어느 하나를 포함하는 합금 등과 같은 전도성 물질의 증착 및 패터닝으로 상부 전극 콘택(194)과 접속하는 비트 라인(195)을 형성할 수 있다. 본 실시예에 의하면, 하부 전극(155)을 둘러싸는 제2 층간절연막(145) 및/또는 상변화막(175)을 둘러싸는 몰드막(160,168)은 비교적 열전도성이 우수한 SiN을 포함하므로 셀 간의 간섭(disturbance) 특성을 개선시킬 수 있다.
(하부 전극 형성방법의 변형예)
도 12a 내지 15a는 본 발명의 실시예에 따른 상변화 메모리 소자의 제조방법에 있어서 하부 전극 형성방법의 변형예를 도시한 평면도이다. 도 12b 내지 15b는 도 12a 내지 15a의 X-X'선을 절개한 단면도이고, 도 12c 내지 15c는 도 12a 내지 15a의 Y-Y'선을 절개한 단면도이다.
도 12a, 12b 및 12c를 참조하면, 제1 층간절연막(120) 상에 가령 실리콘 질화막(예: SiN)과 같은 절연성 물질을 증착한 후 패터닝하여 X 방향으로 연장된 제1 개구(142)를 가지는 제1 절연막(140)을 형성할 수 있다. 제1 개구(142)는 Y 방향으로 인접한 두 개의 콘택 플러그(134)의 약 절반 가량을 노출시킬 수 있다. 제1 개구(142) 형성을 위한 에칭 공정시 Y 방향으로 인접한 다이오드들(130) 사이의 제1 층간절연막(120)이 오버 에칭될 수 있다.
도 13a, 13b 및 13c를 참조하면, 제1 절연막(140) 상에 전도성 물질을 콘포말하게 증착하여 전도막(150)을 형성할 수 있다. 전도막(150)은 가령 PVD 혹은 CVD를 이용하여 TiSiN 또는 TiN을 증착하여 형성할 수 있다. 전도막(150)은 제1 개구(142)를 완전히 매립하지 않는 두께로 증착될 수 있다.
도 14a, 14b 및 14c를 참조하면, 전도막(150)을 Y 노드 분리시켜 X 방향으로는 연속적으로 연장되지만 Y 방향으로 분리되는 스페이서 전극(152)을 형성할 수 있다. 일례로, 전도막(150)을 에치백하여 제1 개구(142)의 측벽에 스페이서 형태의 스페이서 전극(152)을 형성할 수 있다. 이어서, 가령 SiN을 증착한 후 평탄화하여 스페이서 전극(152)이 형성된 제1 개구(142)를 제2 절연막(144a)으로 채울 수 있다. 본 실시예에 의하면, 스페이서 전극(152)은 제1 개구(142)의 측벽에 X 방향으로 연장되고 콘택 플러그(134)의 상면으로부터 수직한 필라 형태로 형성될 수 있다.
도 15a, 15b 및 15c를 참조하면, 스페이서 전극(152)을 X 노드 분리하여 평면상 라인 형태의 하부 전극(155)을 형성할 수 있다. 일례로, X 방향으로 인접한 다이오드들(130) 사이에 Y 방향으로 연장되는 제2 개구(147)를 형성하여 스페이서 전극(152)을 X 방향으로 분리할 수 있다. 제2 개구(147)는 제1 및 제2 절연막(140,144a)을 Y 방향으로 에칭하여 형성할 수 있다. SiN 등을 증착한 후 평탄화하여 제2 개구(147)를 제3 절연막(148a)으로 채워 하부 전극들(155)을 전기적으로 절연시킬 수 있다. 제1 내지 제3 절연막(140,144a,148a)은 하부 전극(155)을 감싸는 제2 층간절연막(145a)을 구성할 수 있다.
(상변화막 형성방법의 변형예)
도 16a 내지 18a는 본 발명의 실시예에 따른 상변화 메모리 소자의 제조방법에 있어서 상변화막 형성방법의 변형예를 도시한 평면도이다. 도 16b 내지 18b는 도 16a 내지 18a의 X-X'선을 절개한 단면도이고, 도 16c 내지 18c는 도 16a 내지 18a의 Y-Y'선을 절개한 단면도이다.
도 16a, 16b 및 16c를 참조하면, GST 몰드막(165)의 제2 트렌치(167)의 내벽에 스페이서(169)를 형성할 수 있다. 스페이서(169)는 절연성 물질, 가령 SixNy, SiOx, SiON, TiOx, ZrOx, MgOx, HfOx, 혹은 이들의 조합으로 형성할 수 있다. 스페이서(169)는 제2 트렌치(157)의 폭을 사진 공정의 한계치 이하로 줄일 수 있다. 몰드막(160,165) 상에 상변화 물질막(170a)을 증착할 수 있다. 제2 트렌치(167)에 채워지는 상변화 물질막(170a)의 폭 또한 사진 공정의 한계치 이하로 축소될 수 있다. 상변화 물질막(170a) 및 GST 몰드막(165)을 아이솔레이션 몰드막(160)이 노출되는 높이(L1)까지 평탄화할 수 있다. 다른 예로, 제1 트렌치(162)의 내벽에 제2 스페이서(166)를 더 형성할 수 있다. 제2 스페이서(166)에 의해 제1 트렌치(162)의 폭이 좁아져 제1 트렌치(162)에 채워지는 상변화 물질막(170a)의 폭이 줄어들 수 있어, 결과적으로 후술한 상변화막(175a)의 체적이 줄어들 수 있다.
도 17a, 17b 및 17c를 참조하면, 상기 평탄화 공정에 의해 X 및 Y 방향으로 분리된 평탄화된 상변화 물질막 패턴(172a)이 형성될 수 있다. 상기 평탄화 공정에 의하면, GST 몰드막(165)의 상부 일부가 제거되어 아이솔레이션 몰드막(160)과 동일 혹은 유사한 높이를 가지는 평탄화된 GST 몰드막(168)으로 형성될 수 있다. 이어서, 상변화 물질막 패턴(172a)을 리세스시켜 상변화막(175a)을 형성할 수 있다. 상기 리세스 공정시 스페이서(169)도 더불어 리세스될 수 있다. 이에 따라, 제1 및 제2 트렌치(164,167)에 의해 한정된 리세스 영역(164)이 남을 수 있다.
도 18a, 18b 및 18c를 참조하면, 전도성 물질의 증착과 평탄화로 리세스 영역(164)에 상부 전극(180)을 형성할 수 있다. 상부 전극(180)은 상변화막(175a)과 자기정렬적으로 형성할 수 있다. 본 변형예에 의하면, 스페이서(169)로써 제2 트렌치(167)의 폭을 줄이므로써 상변화막(175a)의 체적을 더욱 최소화할 수 있다. 도 16c에 도시된 바와 같이 제2 스페이서(166)로써 제1 트렌치(162)의 폭을 줄이면 상변화막(175a)의 체적이 더욱 줄어들 수 있다.
(상변화막 형성방법의 다른 변형예)
도 19a 내지 21a는 본 발명의 실시예에 따른 상변화 메모리 소자의 제조방법에 있어서 상변화막 형성방법의 다른 변형예를 도시한 평면도이다. 도 19b 내지 21b는 도 19a 내지 21a의 X-X'선을 절개한 단면도이고, 도 19c 내지 19c는 도 19a 내지 21a의 Y-Y'선을 절개한 단면도이다.
도 19a, 19b 및 19c를 참조하면, 몰드막(160,165) 상에 상변화 물질막(170b)을 형성할 수 있다. 본 변형예에 의하면, 상변화 물질막(170b)은 가령 ALD 혹은 CVD로써 제1 트렌치(162) 및 제2 트렌치(167)의 프로파일을 따라 콘포말하게 형성할 수 있다. 이어서, 상변화 물질막(170b) 상에 갭 필 절연막(161)을 증착할 수 있다. 갭 필 절연막(161)은 절연성 물질(예: SiO2, SiON, SiN, Si3N4)을 증착하여 형성할 수 있다. 갭 필 절연막(161)과 상변화 물질막(170b) 및 GST 몰드막(165)을 아이솔레이션 몰드막(160)이 노출되는 높이(L1)까지 평탄화할 수 있다.
도 20a, 20b 및 20c를 참조하면, 상기 평탄화 공정에 의해 X 및 Y 방향으로 분리된 평탄화된 상변화 물질막 패턴(172b)이 형성될 수 있다. 이어서, 상변화 물질막 패턴(172b)을 리세스시켜 상변화막(175b)을 형성할 수 있다. 본 변형예에 의하면, 상변화막(175b)은 U자 형태로 형성되어 벌크 형태인 것에 비해 체적이 축소될 수 있다. 따라서, 상변화막(175b)의 체적 축소에 의해 인듀런스를 개선시키고 전력 소모를 줄일 수 있다.
도 21a, 21b 및 21c를 참조하면, 전도성 물질의 증착과 평탄화로 리세스 영역(164)에 상변화막(175b)과 자기정렬적으로 상부 전극(180)을 형성할 수 있다. 따라서, 체적이 축소된 상변화막(175b)을 갖는 셀을 형성할 수 있다.
(상변화막 형성방법의 또 다른 변형예)
도 22a 내지 25a는 본 발명의 실시예에 따른 상변화 메모리 소자의 제조방법에 있어서 상변화막 형성방법의 또 다른 변형예를 도시한 평면도이다. 도 22b 내지 25b는 도 22a 내지 25a의 X-X'선을 절개한 단면도이고, 도 22c 내지 25c는 도 22a 내지 25a의 Y-Y'선을 절개한 단면도이다.
도 22a, 22b 및 22c를 참조하면, 경사진 내벽을 갖는 제1 트렌치(162c)를 갖는 아이솔레이션 몰드막(160c)을 형성할 수 있다. 예컨대, SiN과 같은 절연성 물질막을 증착한 후 패터닝하여 X 방향으로 연장된 제1 트렌치(162c)를 형성할 수 있다. 제1 트렌치(162c)는 도 22c에 도시된 바와 같이 상부 입구는 넓고 하부 바다면은 좁은 형태로 형성할 수 있다. 혹은 제1 트렌치(162c)는 상부 입구와 하부 바닥면이 거의 동일한 폭을 가지도록 형성할 수 있다.
도 23a, 23b 및 23c를 참조하면, GST 몰드막(165c)을 형성할 수 있다. GST 몰드막(165)은 가령 HDP SiO2를 증착한 후 패터닝하여 아이솔레이션 몰드막(160c)을 가로지르며 하부 전극들(155)을 노출시키는 Y 방향으로 연장된 제2 트렌치(167c)를 갖는 라인 형태로 형성할 수 있다. 식각방지막(147)은 제2 트렌치(167c) 형성을 위한 에칭 공정시 그 일부, 가령 제1 트렌치(162c) 및 제2 트렌치(167c)의 바닥면에 형성된 부분들이 제거될 수 있다. 따라서, 제1 트렌치(162c) 및 제2 트렌치(167c)를 통해 하부 전극(155)이 노출될 수 있다. 제2 트렌치(167c)는 도 23b에 도시된 바와 같이 상부 입구는 넓고 하부 바다면은 좁은 형태로 형성할 수 있다. 이에 따라, 제2 트렌치(167c)를 통해 노출되는 하부 전극(155)의 면적이 줄어들 수 있다.
몰드막(160c,165c) 상에 상변화 물질막(170c)을 증착할 수 있다. 상변화 물질막(170c)은 제1 및 제2 트렌치(162c,167c)를 완전히 매립하도록 충분한 두께로 증착할 수 있다. 상변화 물질막(170c) 및 GST 몰드막(165c)을 아이솔레이션 몰드막(160)이 노출되는 높이(L1)까지 평탄화할 수 있다.
도 24a, 24b 및 24c를 참조하면, 상기 평탄화 공정에 의해 X 및 Y 방향으로 분리된 평탄화된 상변화 물질막 패턴(172c)이 형성될 수 있다. 이어서, 상변화 물질막 패턴(172c)을 리세스시켜 상변화막(175c)을 형성할 수 있다. 제1 트렌치(162c) 및 제2 트렌치(167c), 또는 제2 트렌치(167c)는 하부로 갈수록 폭이 좁아지는 형태를 가지므로 상변화막(175c)과 하부 전극(155)과의 접촉 면적을 최소화할 수 있다. 따라서, 하부 전극(155)에 인가되는 전류를 감소시킬 수 있어 전력 소모를 줄일 수 있다.
도 25a, 25b 및 25c를 참조하면, 리세스 영역(164)에 상부 전극(180)을 자기정렬적으로 형성할 수 있다. 본 변형예에 따르면, 하부 전극(155)과의 접촉 면적이 최소화된 상변화막(175c)을 포함하는 셀이 형성될 수 있다.
(제조방법의 실시예 2)
도 26a 내지 33a는 본 발명의 다른 실시예에 따른 상변화 메모리 소자의 제조방법을 도시한 평면도이다. 도 26b 내지 33b는 도 26a 내지 33a의 X-X'선을 절개한 단면도이고, 도 26c 내지 33c는 도 26a 내지 33a의 Y-Y'선을 절개한 단면도이다.
도 26a, 26b 및 26c를 참조하면, 반도체 기판(202)을 제공할 수 있다. 반도체 기판(202)의 활성 영역(206)에 X 방향으로 연장된 워드 라인(210)을 형성할 수 있다. 활성 영역(206)은 소자분리막(204)에 의해 정의될 수 있다. 반도체 기판(202) 상에 제1 층간절연막(220)을 형성하고, 제1 층간절연막(220)을 관통하여 워드 라인(210)과 전기적으로 연결되는 다이오드(230)를 형성할 수 있다. 다이오드(230)는 제1 층간절연막(220)을 관통하여 워드 라인(210)을 노출시키는 관통홀(222) 내에 가령 P 및 N형 반도체층을 적층시켜 형성할 수 있다. 다이오드(230) 상에 콘택 플러그(234)를 형성할 수 있다. 다이오드(230)와 콘택 플러그(234) 사이에 실리사이드막(232)을 더 형성할 수 있다. 제1 층간절연막(220) 상에 가령 SiN과 같은 절연성 물질을 증착한 후 패터닝하여 콘택 플러그(234)를 노출시키는 제1 개구(242)를 갖는 제1 절연막(240)을 형성할 수 있다.
도 27a, 27b 및 27c를 참조하면, 반도체 기판(202) 상에 전도성 물질을 증착하여 전도막(250)을 형성할 수 있다. 예컨대, 제1 절연막(240)의 프로파일을 따라 가령 TiN 혹은 TiSiN을 콘포말하게 증착할 수 있다. 전도막(250)은 제1 개구(242) 내에서 콘택 플러그(234)와 접속하는 U자 형태를 포함할 수 있다.
도 28a, 28b 및 28c를 참조하면, 제1 개구(242)를 제2 절연막(244)으로 채울 수 있다. 제2 절연막(244)은 제1 절연막과 동일 유사한 절연성 물질, 가령 SiN을 제1 개구(242)를 완전히 매립할만큼 충분한 높이로 증착하여 형성할 수 있다. 그런다음, CMP 혹은 에치백으로 평탄화하여 전도막(250)을 분리시켜 하부 전극(255)으로 형성할 수 있다. 하부 전극(255)은 도 28a에 도시된 바와 같이 평면상 원형을 가지나 본 발명을 이에 한정하려는 의도는 아니며, 타원형이나 다각형 등 임의의 형태를 가질 수 있다. 제1 절연막(240)과 제2 절연막(244)은 하부 전극들(255)을 분리시키고 절연시키는 제2 층간절연막(245)을 구성할 수 있다.
도 29a, 29b 및 29c를 참조하면, 제2 층간절연막(245) 상에 가령 SiON과 같은 절연성 물질을 증착하여 식각방지막(247)을 형성할 수 있다. 식각방지막(247) 상에 SiN과 같은 절연성 물질을 증착한 후 패터닝하여 제1 트렌치(262)를 갖는 제1 몰드막(260)을 형성할 수 있다. 제1 몰드막(260)은 SiN 이외에 가령 SiOx, SiON, SiCN, Si3N4, SiC, C, TiO, ZrOx, MgOx, HfOx, AlOx 혹은 이들의 조합 등과 같은 절연성 물질로 형성할 수 있다. 제1 몰드막(260), 즉 아이솔레이션 몰드막의 제1 트렌치(262)는 도 29a에 도시된 바와 같이 X 방향으로 연장되어 하부 전극(255)의 일부, 일례로 약 절반 정도를 지나갈 수 있다. 따라서, 하부 전극(255)의 노출 부분은 호(arc) 형태를 가질 수 있다.
도 30a, 30b 및 30c를 참조하면, 제2 몰드막(265)을 형성할 수 있다. 일례로, HDP SiO2와 같은 절연성 물질을 증착한 후 패터닝하여 제2 트렌치(267)를 갖는 제2 몰드막(265)을 형성할 수 있다. 제2 몰드막(265)은 제1 몰드막(260)에 비해 큰 높이를 가지도록 형성할 수 있다. 제2 몰드막(265)은 HDP SiO2 이외에 ALD SiO2, TEOS(Tetra Ethyl Ortho Silicate) SiO2, USG(Undoped Silicon Glass) SiO2, PSG(P doped Silicon Glass) SiO2, SOG(Silicon On Glass) SiO2, PE(Plasma Enhanced) CVD SiO2, PE(Plasma Enhanced) SiON, PE(Plasma Enhanced) SiN, FOx(Flowable oxide), PEOx(Polyethylene Oxide) 혹은 이들의 조합으로 형성할 수 있다. 제2 트렌치(267)를 형성하기 위한 에칭 공정시 식각방지막(247)의 일부가 제거될 수 있다. 따라서, 제2 몰드막(265), 즉 GST 몰드막의 제2 트렌치(267)는 Y 방향으로 연장되어 아이솔레이션 몰드막(260)을 가로지르며 도 30a에 도시된 바와 같이 호 형태의 하부 전극(255)을 노출시킬 수 있다. 식각방지막(247) 중 제1 트렌치(262)에 의해 노출된 부분도 아울러 식각되어 제거될 수 있다.
몰드막(260,265) 상에 GST와 같은 상변화 물질을 증착하여 제1 트렌치(262)와 제2 트렌치(267)를 완전히 채울 수 있는 충분한 높이를 가지는 상변화 물질막(270)을 형성할 수 있다. 상변화 물질막(270)을 GST 몰드막(267)이 노출되는 높이(L2)까지 평탄화하여 제거할 수 있다.
도 31a, 31b 및 31c를 참조하면, 상기 평탄화 공정에 의해 평탄화된 상변화 물질막 패턴(272)이 형성될 수 있다. 상변화 물질막 패턴(272)은 X 방향으로는 분리되지만 Y 방향으로 연속적으로 연장된 형태로 형성될 수 있다. 상변화 물질막 패턴(272)을 리세스시켜 X 및 Y 방향으로 분리된 상변화막(275)을 형성할 수 있다. 예컨대, 상변화 물질막 패턴(272)을 아이솔레이션 몰드막(260)이 노출될 때까지 CMP 혹은 에치백으로 제거하여 제1 트렌치(262) 및 제2 트렌치(267)에 한정된 아일랜드 형태의 상변화막(275)을 형성할 수 있다. 상변화막(275)은 제2 트렌치(267) 내에서 리세스된 형태로 형성되고, 제2 트렌치(267)에는 Y 방향으로 연장된 리세스 영역(264)이 남을 수 있다. 상변화막(275)은 호(arc) 형태의 하부 전극(275)과 접속되므로써 이들 사이의 접촉 면적이 최소화될 수 있다. 다른 예로, 도 16b 및 16c에 도시된 바와 동일 유사하게, 제1 트렌치(262) 및 제2 트렌치(267) 중 적어도 어느 하나의 내벽에 스페이서를 형성하여 상변화막(275)의 체적을 줄일 수 있다. 또 다른 예로, 도 25b 및 25c에 도시된 바와 동일 유사하게, 제1 트렌치(262) 및 제2 트렌치(267)를 상부 입구는 넓고 하부 바닥면은 좁은 형태로 형성하므로써, 상변화막(275)을 상부에서 하부로 갈수록 폭이 좁아지는 형태로 형성할 수 있다. 또 다른 예로, 도 21b 및 21c에 도시된 바와 동일 유사하게, 상변화막(275)을 U자 형태로 형성하여 체적을 줄일 수 있다.
도 32a, 32b 및 32c를 참조하면, 몰드막(265) 상에 TiN과 같은 전도성 물질을 증착한 후 평탄화하여 리세스 영역(264)을 채우는 상부 전극(280)을 형성할 수 있다. 상부 전극(280)은 X 방향으로는 분리되지만 Y 방향으로는 연속적으로 연장된 라인 형태로 형성될 수 있다.
도 33a, 33b 및 33c를 참조하면, 상기 일련의 공정을 통해 형성된 셀 구조에 상부 전극(280)과 전기적으로 연결되는 비트 라인(295)을 형성하여 상변화 메모리 소자(200)를 형성할 수 있다. 예컨대, 몰드막(260,268) 상에 SiO2와 같은 절연성 물질로 제3 층간절연막(290)을 형성하고, 제3 층간절연막(290)을 관통하여 상부 전극(280)을 노출시키는 비아홀(292)을 형성하고, 비아홀(292)을 W과 같은 전도성 물질로 채워 상부 전극 콘택(294)을 형성하고, 제3 층간절연막(190) 상에 금속의 증착 및 패터닝으로 상부 전극 콘택(294)과 접속하는 비트 라인(295)을 형성할 수 있다.
(응용예)
도 35a는 본 발명의 실시예에 따른 상변화 메모리 소자를 포함하는 시스템을 개략적으로 도시한 블록도이다.
도 35a를 참조하면, 본 실시예의 시스템(900)은 무선통신장치, 예를 들어 개인휴대단말기(PDA), 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선전화기, 휴대폰, 디지털 음악 재생기(digital music player), 또는 정보를 무선환경에서 송신 그리고/또는 수신할 수 있는 모든 소자에 사용될 수 있다.
시스템(900)은 버스(950)를 통해서 서로 결합한 제어기(910), 키패드, 키보드, 화면(display) 같은 입출력 장치(920), 메모리(930), 무선인터페이스(940)를 포함할 수 있다. 제어기(910)는 예를 들어 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(930)는 예를 들어 제어기(910)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 아울러, 메모리(930)는 사용자 데이터를 저장하는 데 사용될 수 있다. 메모리(930)는 본 발명의 다양한 실시예들에 따른 상변화 메모리를 포함할 수 있다. 메모리(930)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
시스템(900)은 고주파(RF) 신호로 통신하는 무선통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선인터페이스(940)를 사용할 수 있다. 예를 들어 무선인터페이스(940)는 안테나, 무선 트랜시버 등을 포함할 수 있다.
본 발명의 실시예에 따른 시스템(900)은 코드분할다중액세스(CDMA: Code Divsion Multiple Access), 모바일통신글로벌시스템(GSM: Global System for Mobile Communication), 북미디지털셀룰러(NADC: North American Digital Cellular), 시분할다중액세스(TDMA: Time Division Multiple Access), 확장시분할다중액세스(E-TDMA: Extended Time Division Multiple Access), 광대역코드분할다중액세스(WCDAM: Wideband Code Division Multiple Access), 코드분할다중액세스2000(CDMA2000)과 같은 차세대 통신시스템과 같은 통신 인터페이스 프로토콜에서 사용될 수 있다. 본 발명의 실시예에 따른 상변화 메모리 소자는 도 35b를 참조하여 후술한 바와 같이 메모리 카드에 응용될 수 있다.
도 35b는 본 발명의 실시예에 따른 상변화 메모리 소자가 적용된 메모리 카드의 구성을 예시적으로 보여주는 블록도이다.
도 35b를 참조하면, 본 발명의 실시예에 따른 메모리 카드(1000)는 암호화를 위한 암호화 회로(1010), 로직 회로(1020), 전용 프로세서인 디지털 신호 프로세서(DSP; 1030), 그리고 메인 프로세서(1040)를 포함할 수 있다. 또한, 메모리 카드(1000)는 본 발명의 다양한 실시예들에 따른 상변화 메모리 소자(1100)와, 그 외의 다양한 종류의 메모리들, 예를 들면 에스램(1050: SRAM), 디램(1060: DRAM), 롬(1070: ROM), 플래시 메모리(1120) 등을 포함할 수 있다. 그리고 상기 메모리 카드(1000)는 RF(고주파/마이크로파) 회로(1080) 및 입출력 회로(1090)를 포함할 수 있다. 메모리 카드(1000)에 구비된 기능 블록들(1010-1120)은 시스템 버스(1200)를 통해 상호 연결될 수 있다. 메모리 카드(1000)는 외부의 호스트의 제어에 따라 동작하며, 본 발명의 실시예에 따른 상변화 메모리 소자(1100)는 호스트의 제어에 따라 데이터를 저장하거나 저장된 데이터를 출력하는 기능을 수행할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 기판 상에 복수개의 하부 전극들을 형성하고;
    상기 기판 상에 상기 복수개의 하부 전극들을 노출시키는 제1 방향으로 연장된 제1 몰드막을 형성하고;
    상기 기판 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되어 상기 복수개의 하부 전극의 일부들을 노출시키는 제2 몰드막을 형성하고;
    상기 제1 및 제2 몰드막 상에 상기 복수개의 하부 전극의 일부들과 접속하는 상변화 물질막을 형성하고;
    상기 상변화 물질막을 상기 복수개의 하부 전극의 일부들과 각각 접속하는 복수개의 상변화막들로 형성하고; 그리고
    상기 복수개의 상변화막들 상에 복수개의 상부 전극들을 형성하는 것을;
    포함하는 상변화 메모리 소자의 제조방법.
  2. 제1항에 있어서,
    상기 제1 몰드막을 형성하는 것은:
    상기 기판 상에 제1 절연성 물질막을 형성하고; 그리고
    상기 제1 절연성 물질막을 패터닝하여 상기 제1 방향으로 연장되어 상기 복수개의 하부 전극들을 노출시키는 제1 트렌치를 형성하는 것을 포함하고,
    상기 제1 트렌치는 상기 제1 방향으로 배열된 복수개의 하부 전극들을 노출시키는 상변화 메모리 소자의 제조방법.
  3. 제2항에 있어서,
    상기 제2 몰드막을 형성하는 것은:
    상기 기판 상에 제2 절연성 물질막을 형성하고; 그리고
    상기 제2 절연성 물질막을 패터닝하여 상기 제2 방향으로 연장되어 상기 복수개의 하부 전극들의 일부들을 노출시키는 제2 트렌치를 형성하는 것을 포함하고,
    상기 제2 트렌치는 상기 제1 몰드막을 지나가며 상기 제2 방향으로 배열된 복수개의 하부 전극들의 일부들을 노출시키는 상변화 메모리 소자의 제조방법.
  4. 제3항에 있어서,
    상기 상변화 물질막을 형성하는 것은:
    상기 제1 및 제2 몰드막 상에 상변화 물질을 증착하여 상기 제1 및 제2 트렌치를 상기 상변화 물질로 매립하는 것을 포함하고,
    상기 상변화 물질막은 상기 제1 및 제2 몰드막 상에서 분리되지 않는 연속적인 형태를 갖는 상변화 메모리 소자의 제조방법.
  5. 제4항에 있어서,
    상기 복수개의 상변화막들을 형성하는 것은:
    상기 연속적인 형태를 갖는 상변화 물질막을 상기 복수개의 하부 전극들 각각과 대응되도록 복수개로 분리된 제1 상변화 물질막 패턴들로 형성하고; 그리고
    상기 제1 상변화 물질막 패턴들을 일부 제거하여 상기 복수개의 상변화막들을 제1 및 제2 트렌치 내에서 리세스된 형태로 형성하는 것을;
    포함하는 상변화 메모리 소자의 제조방법.
  6. 제5항에 있어서,
    상기 제1 상변화 물질막 패턴들을 형성하는 것은:
    상기 상변화 물질막 및 상기 제2 몰드막을 상기 제1 몰드막이 노출될 때까지 평탄화하여 상기 상변화 물질막을 상기 제1 상변화 물질막 패턴들로 분리하는 것을 포함하는 상변화 메모리 소자의 제조방법.
  7. 제6항에 있어서,
    상기 복수개의 상부 전극들을 형성하는 것은:
    상기 제1 몰드막 및 상기 평탄화된 제2 몰드막 상에 전도성 물질막을 증착하고; 그리고
    상기 전도성 물질막을 패터닝하여 상기 리세스된 복수개의 상변화막들 상에 상기 복수개의 상부 전극들을 자기정렬적으로 형성하는 것을 포함하고,
    상기 복수개의 상부 전극들은 상기 복수개의 상변화막들 각각과 일대일 대응하는 아일랜드 형태로 형성되는 상변화 메모리 소자의 제조방법.
  8. 제4항에 있어서,
    상기 복수개의 상변화막들을 형성하는 것은:
    상기 연속적인 형태를 갖는 상변화 물질막을 평탄화하여, 상기 상변화 물질막을 상기 제1 방향으로는 분리되나 상기 제2 방향으로는 연속적으로 연장된 라인 형태를 갖는 복수개의 제2 상변화 물질막 패턴들로 형성하고; 그리고
    상기 제2 상변화 물질막 패턴들을 일부 제거하여 상기 복수개의 하부 전극들 각각과 일대일 대응되도록 복수개로 분리되고 상기 제2 트렌치 내에서 리세스된 복수개의 상변화막들을 형성하는 것을;
    포함하는 상변화 메모리 소자의 제조방법.
  9. 제8항에 있어서,
    상기 제2 상변화 물질막 패턴들을 형성하는 것은:
    상기 상변화 물질막을 상기 제1 몰드막은 노출되지 아니하나 상기 제2 몰드막은 노출될 때까지 평탄화하여 상기 상변화 물질막을 상기 제2 상변화 물질막 패턴들로 분리하는 것을 포함하는 상변화 메모리 소자의 제조방법.
  10. 제9항에 있어서,
    상기 복수개의 상부 전극들을 형성하는 것은:
    상기 제1 및 제2 몰드막 상에 전도성 물질막을 증착하고; 그리고
    상기 전도성 물질막을 패터닝하여 상기 리세스된 복수개의 상변화막들 상에 상기 복수개의 상부 전극들을 자기정렬적으로 형성하는 것을 포함하고,
    상기 복수개의 상부 전극들은 상기 제2 방향으로 배열된 복수개의 상변화막들과 접속하는 라인 형태로 형성되는 상변화 메모리 소자의 제조방법.
KR1020100055097A 2010-06-06 2010-06-10 상변화 메모리 소자의 제조방법 KR20110135285A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100055097A KR20110135285A (ko) 2010-06-10 2010-06-10 상변화 메모리 소자의 제조방법
US13/154,631 US8871559B2 (en) 2010-06-06 2011-06-07 Methods for fabricating phase change memory devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100055097A KR20110135285A (ko) 2010-06-10 2010-06-10 상변화 메모리 소자의 제조방법

Publications (1)

Publication Number Publication Date
KR20110135285A true KR20110135285A (ko) 2011-12-16

Family

ID=45064785

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100055097A KR20110135285A (ko) 2010-06-06 2010-06-10 상변화 메모리 소자의 제조방법

Country Status (2)

Country Link
US (1) US8871559B2 (ko)
KR (1) KR20110135285A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140059401A (ko) * 2012-11-08 2014-05-16 삼성전자주식회사 상변화 메모리 소자 및 그 제조방법
US9184386B2 (en) 2013-05-30 2015-11-10 SK Hynix Inc. Variable resistance memory device and method of manufacturing the same
US10403681B2 (en) 2017-03-27 2019-09-03 Samsung Electronics Co., Ltd. Memory device including a variable resistance material layer

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120077505A (ko) * 2010-12-30 2012-07-10 삼성전자주식회사 비휘발성 반도체 메모리 장치 및 그 제조 방법
KR20120104040A (ko) * 2011-03-11 2012-09-20 삼성전자주식회사 상변화 메모리 소자 및 그의 제조방법
US8486743B2 (en) 2011-03-23 2013-07-16 Micron Technology, Inc. Methods of forming memory cells
KR20120113121A (ko) * 2011-04-04 2012-10-12 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9054295B2 (en) * 2011-08-23 2015-06-09 Micron Technology, Inc. Phase change memory cells including nitrogenated carbon materials, methods of forming the same, and phase change memory devices including nitrogenated carbon materials
CN103000515B (zh) * 2011-09-14 2015-07-08 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
US8994489B2 (en) 2011-10-19 2015-03-31 Micron Technology, Inc. Fuses, and methods of forming and using fuses
US9252188B2 (en) 2011-11-17 2016-02-02 Micron Technology, Inc. Methods of forming memory cells
US8723155B2 (en) 2011-11-17 2014-05-13 Micron Technology, Inc. Memory cells and integrated devices
KR20130076459A (ko) * 2011-12-28 2013-07-08 에스케이하이닉스 주식회사 가변 저항 메모리 장치 및 그 제조 방법
CN103296050B (zh) * 2012-03-02 2015-10-14 中芯国际集成电路制造(上海)有限公司 相变存储器及其制造方法
CN103296049B (zh) * 2012-03-02 2016-01-06 中芯国际集成电路制造(上海)有限公司 相变存储器及其制造方法
US9136467B2 (en) 2012-04-30 2015-09-15 Micron Technology, Inc. Phase change memory cells and methods of forming phase change memory cells
US8765555B2 (en) 2012-04-30 2014-07-01 Micron Technology, Inc. Phase change memory cells and methods of forming phase change memory cells
US20140117302A1 (en) * 2012-11-01 2014-05-01 Micron Technology, Inc. Phase Change Memory Cells, Methods Of Forming Phase Change Memory Cells, And Methods Of Forming Heater Material For Phase Change Memory Cells
US9553262B2 (en) 2013-02-07 2017-01-24 Micron Technology, Inc. Arrays of memory cells and methods of forming an array of memory cells
US9231205B2 (en) * 2013-03-13 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Low form voltage resistive random access memory (RRAM)
US9166159B2 (en) * 2013-05-23 2015-10-20 Micron Technology, Inc. Semiconductor constructions and methods of forming memory cells
US9112150B2 (en) 2013-07-23 2015-08-18 Micron Technology, Inc. Methods of forming memory cells and arrays
KR102153515B1 (ko) * 2013-09-25 2020-09-09 인텔 코포레이션 마스킹 층들을 박리하기 위한 희생성 재료
US9881971B2 (en) 2014-04-01 2018-01-30 Micron Technology, Inc. Memory arrays
US9362494B2 (en) 2014-06-02 2016-06-07 Micron Technology, Inc. Array of cross point memory cells and methods of forming an array of cross point memory cells
US9343506B2 (en) 2014-06-04 2016-05-17 Micron Technology, Inc. Memory arrays with polygonal memory cells having specific sidewall orientations
US10847706B2 (en) 2015-09-01 2020-11-24 Massachusetts Institute Of Technology Systems and methods for hybrid superconducting medium comprising first and second layers with different superconductor to induce a proximity effect between thereof
KR20170042388A (ko) * 2015-10-08 2017-04-19 에스케이하이닉스 주식회사 상변화 구조물을 포함하는 가변 저항 메모리 장치 및 그 제조방법
FR3043842B1 (fr) * 2015-11-13 2017-12-15 Commissariat Energie Atomique Procede de fabrication d’une memoire pcram
US9768231B2 (en) * 2016-02-12 2017-09-19 Globalfoundries Singapore Pte. Ltd. High density multi-time programmable resistive memory devices and method of forming thereof
KR102539122B1 (ko) 2016-02-17 2023-06-01 삼성전자주식회사 가변 저항 메모리 장치 및 그 제조 방법
KR102483704B1 (ko) * 2016-03-30 2023-01-02 삼성전자주식회사 가변 저항 메모리 장치 및 그 제조 방법
US10269804B2 (en) * 2016-05-11 2019-04-23 Micron Technology, Inc. Array of cross point memory cells and methods of forming an array of cross point memory cells
EP3261141A1 (en) * 2016-06-24 2017-12-27 STMicroelectronics Srl Phase-change memory cell, and method for manufacturing the phase-change memory cell
US9773789B1 (en) 2016-09-08 2017-09-26 United Microelectronics Corp. Dynamic random access memory device
US9754943B1 (en) 2016-09-21 2017-09-05 United Microelectronics Corp. Dynamic random access memory device
KR20180066325A (ko) 2016-12-07 2018-06-19 삼성전자주식회사 가변 저항 메모리 소자
FR3065314A1 (fr) * 2017-04-18 2018-10-19 Stmicroelectronics (Crolles 2) Sas Memoire a changement de phase
CN110277389B (zh) * 2018-03-14 2021-10-08 联华电子股份有限公司 具有导电线的半导体结构以及停止层的制作方法
US10573808B1 (en) * 2018-08-21 2020-02-25 International Business Machines Corporation Phase change memory with a dielectric bi-layer
US10833267B2 (en) * 2018-10-26 2020-11-10 International Business Machines Corporation Structure and method to form phase change memory cell with self- align top electrode contact
KR20200093743A (ko) 2019-01-28 2020-08-06 삼성전자주식회사 정보 저장 패턴을 포함하는 반도체 소자 및 그 제조 방법
CN113517311B (zh) * 2021-04-12 2023-06-06 长江先进存储产业创新中心有限责任公司 一种三维相变存储器的制备方法及三维相变存储器

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6764894B2 (en) 2001-08-31 2004-07-20 Ovonyx, Inc. Elevated pore phase-change memory
US7572572B2 (en) * 2005-09-01 2009-08-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7495946B2 (en) 2006-03-02 2009-02-24 Infineon Technologies Ag Phase change memory fabricated using self-aligned processing
KR100782496B1 (ko) 2006-11-09 2007-12-05 삼성전자주식회사 자기 정렬된 셀 다이오드를 갖는 반도체 소자의 제조방법및 이를 이용하는 상변화 기억소자의 제조방법
KR100883412B1 (ko) 2007-05-09 2009-02-11 삼성전자주식회사 자기 정렬된 전극을 갖는 상전이 메모리소자의 제조방법,관련된 소자 및 전자시스템
KR101069285B1 (ko) * 2008-11-21 2011-10-04 주식회사 하이닉스반도체 상변화 기억 소자 및 그의 제조방법
US8502182B2 (en) * 2009-02-06 2013-08-06 Micron Technology, Inc. Memory device having self-aligned cell structure
KR101035181B1 (ko) * 2009-04-03 2011-05-17 주식회사 하이닉스반도체 메모리 소자의 스위칭 소자 및 그 형성방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140059401A (ko) * 2012-11-08 2014-05-16 삼성전자주식회사 상변화 메모리 소자 및 그 제조방법
US9184386B2 (en) 2013-05-30 2015-11-10 SK Hynix Inc. Variable resistance memory device and method of manufacturing the same
US10403681B2 (en) 2017-03-27 2019-09-03 Samsung Electronics Co., Ltd. Memory device including a variable resistance material layer

Also Published As

Publication number Publication date
US20110300685A1 (en) 2011-12-08
US8871559B2 (en) 2014-10-28

Similar Documents

Publication Publication Date Title
US8871559B2 (en) Methods for fabricating phase change memory devices
KR101994449B1 (ko) 상변화 메모리 소자 및 그 제조방법
US10593874B2 (en) Variable resistance memory devices and methods of manufacturing the same
KR101390341B1 (ko) 상변화 메모리 소자
US20080272355A1 (en) Phase change memory device and method for forming the same
US10388867B2 (en) Variable resistance memory devices
KR101535653B1 (ko) 상변화 메모리 소자의 제조방법
KR100689831B1 (ko) 서로 자기정렬된 셀 다이오드 및 하부전극을 갖는 상변이기억 셀들 및 그 제조방법들
US8748884B2 (en) Variable resistance memory devices having reduced reset current
KR101574746B1 (ko) 가변저항 메모리 소자 및 그 형성 방법
KR20080039701A (ko) 상변화 기억 소자 및 그 형성 방법
US8810003B2 (en) Semiconductor device and method of fabricating the same
KR20160023974A (ko) 반도체 장치 및 그 제조 방법
US11723221B2 (en) Three-dimensional semiconductor memory devices
KR101802436B1 (ko) 반도체 장치 및 그 제조 방법
US10971548B2 (en) Variable resistance memory device including symmetrical memory cell arrangements and method of forming the same
US10892410B2 (en) Variable resistance memory devices and methods of manufacturing variable resistance memory devices
KR100922392B1 (ko) 상변화 메모리 소자 및 그 형성 방법
KR20130112529A (ko) 비휘발성 메모리 소자 및 이의 제조 방법
US8476130B2 (en) Semiconductor device and method of fabricating semiconductor device
KR20100027949A (ko) 가변 저항 메모리 장치 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application