KR20120077505A - 비휘발성 반도체 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

비휘발성 반도체 메모리 장치 및 그 제조 방법이 제공된다. 이 장치는 하부 배선들, 하부 배선들을 가로지르는 상부 배선들, 하부 배선들과 상부 배선들의 교차 영역들 각각에 배치되는 선택 소자들, 및 선택 소자와 상부 배선 사이에 배치되는 메모리 요소를 포함할 수 있다. 선택 소자들 각각은, 하부 배선에 평행하면서 상부 배선에 수직한 평면에 대해, 실질적으로 거울 비대칭성을 갖는 반도체 패턴 내에 구현될 수 있다.

Description

비휘발성 반도체 메모리 장치 및 그 제조 방법{Nonvolatile Semiconductor Memory Device And the Method Of Fabricating The Same}
본 발명은 메모리 반도체 장치에 관한 것으로, 보다 구체적으로는 비휘발성 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
이동 통신 및 컴퓨터 등과 같은 전자 산업의 발전에 따라, 빠른 읽기/쓰기 동작 속도, 비휘발성 및 낮은 동작 전압 등의 특성을 갖는 반도체 장치가 요구되고 있다. 하지만, 현재 사용되는 에스램(static random access memory; SRAM), 디램(Dynamic Random Access Memory; DRAM) 및 플래쉬 메모리(FLASH memory) 등과 같은 메모리 장치는 이러한 특성들을 모두 충족시키지 못하고 있다.
예를 들면, 상기 디램의 단위 셀은 한 개의 커패시터와 이를 제어하기 위한 한 개의 트랜지스터를 구비하기 때문에, 낸드 플래시 메모리에 비해 상대적으로 큰 단위 셀 면적을 갖는다. 또한, 디램은 커패시터에 정보를 저장하기 때문에, 알려진 것처럼, 리프레시 동작이 필요한 휘발성 메모리 장치이다. 상기 에스램은 빠른 동작 속도를 갖지만, 마찬가지로 휘발성 메모리 장치의 하나이며, 특히 단위 셀은 여섯 개의 트랜지스터들로 구성되기 때문에 단위 셀 면적이 매우 큰 단점을 갖는다. 상기 플래시 메모리는 비휘발성 메모리 장치이면서, (특히 낸드형 플래시 메모리 장치의 경우) 현존하는 메모리 장치들 중의 가장 높은 집적도를 제공하지만, 알려진 것처럼 동작 속도가 느린 단점을 갖는다.
이에 따라, 최근에는 빠른 읽기/쓰기 동작이 가능하며, 비휘발성을 갖고, 리프레쉬 동작이 불필요하며, 동작 전압이 낮은, 차세대 메모리 장치들에 대한 연구가 활발하게 진행되고 있다. 상변화 랜덤 억세스 메모리(phase random access memory; PRAM), 자기 RAM(Magnetic RAM; MRAM) 또는 저항 RAM(resistance RAM; ReRAM) 등은 이러한 기술적 요구들을 충족시킬 수 있을 것으로 기대되는 차세대 메모리 장치들이다. 그럼에도 불구하고, 이러한 차세대 메모리 장치들이 양산 단계로 진입하기 위해서는, 시장이 요구하는 메모리 용량을 구현할 수 있는 제조 기술이 준비돼야 한다.
본 발명이 이루고자 하는 일 기술적 과제는 신뢰성의 문제를 줄이면서 메모리 용량을 증대시킬 수 있는 반도체 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 신뢰성의 문제를 줄이면서 메모리 용량을 증대시킬 수 있는 반도체 장치의 제조 방법을 제공하는 데 있다.
비대칭성을 갖는 반도체 패턴을 포함하는 반도체 장치가 제공된다. 이 장치는 하부 배선들, 상기 하부 배선들을 가로지르는 상부 배선들, 상기 하부 배선들과 상기 상부 배선들의 교차 영역들 각각에 배치되는 선택 소자들, 및 상기 선택 소자와 상기 상부 배선 사이에 배치되는 메모리 요소를 포함하되, 상기 선택 소자들 각각은, 상기 하부 배선에 평행하면서 상기 상부 배선에 수직한 평면에 대해, 실질적으로 거울 비대칭성(mirror asymmetry)을 갖는 반도체 패턴 내에 구현될 수 있다.
일부 실시예들에 따르면, 상기 상부 배선들 중의 하나에 접속하는 선택 소자들 중의 인접하는 둘은, 병진 대칭성(translational symmetry)없이, 이들 사이를 지나는 평면에 대해 거울 대칭성을 갖는다.
일부 실시예들에 따르면, 상기 반도체 패턴들 각각은, 상기 하부 배선에 수직하면서 상기 상부 배선에 평행한 평면에 대해, 실질적으로 거울 대칭성(mirror symmetry)을 가질 수 있다.
일부 실시예들에 따르면, 상기 반도체 패턴의 폭은 그것의 하부 영역에서보다 그것의 상부 영역에서 작을 수 있다.
일부 실시예들에 따르면, 상기 반도체 패턴은 그것의 하부 측벽으로부터 수평적으로 돌출되는 돌출부을 갖되, 상기 돌출부는 상기 하부 배선의 장축에 수직한 일 방향을 따라 돌출됨으로써 상기 반도체 패턴은 L자 모양의 수직 단면을 가질 수 있다.
이에 더하여, 상기 반도체 패턴들 각각은 심-프리(seam-free) 또는 보이드-프리(void-free) 구조로 형성될 수 있다. 또한, 상기 반도체 패턴은 서로 다른 도전형으로 도핑된 상부 불순물 영역 및 하부 불순물 영역을 포함하고, 상기 상부 및 하부 불순물 영역은 피엔 또는 피아이엔 다이오드를 구성할 수 있다.
선택 소자를 위한 반도체 패턴을 트렌치를 이용하여 형성하는 단계를 포함하는 반도체 장치의 제조 방법이 제공된다. 이 방법은 기판 상에 제 1 트렌치들을 정의하는 주형 패턴들을 형성하고, 서로 이격되어 상기 제 1 트렌치들 각각의 내측벽을 덮는 한 쌍의 반도체 스페이서들을 형성한 후, 상기 반도체 스페이서들을 패터닝하여 상기 주형 패턴을 가로지르는 제 2 트렌치들을 형성하는 단계를 포함한다.
일부 실시예들에 따르면, 상기 반도체 스페이서를 형성하는 단계는 상기 주형 패턴들을 포함하는 결과물을 콘포말하게 덮는 반도체막을 형성한 후, 상기 반도체막을 이방적으로 식각하여 상기 제 1 트렌치의 바닥면을 노출시키는 단계를 포함할 수 있다.
일부 실시예들에 따르면, 상기 반도체 스페이서를 형성하는 단계는 상기 제 1 트렌치 내에 상기 반도체막의 측벽을 덮는 보호 스페이서들을 형성하는 단계를 더 포함할 수 있다. 이 경우, 상기 제 1 트렌치의 바닥면을 노출시키는 단계는 상기 보호 스페이서를 식각 마스크로 사용하여 상기 반도체막을 이방적으로 식각하는 단계를 포함할 수 있다.
일부 실시예들에 따르면, 상기 반도체막은 섭씨 350도 내지 섭씨 550도의 온도에서 형성될 수 있다. 또한, 상기 반도체막은 비정질 실리콘일 수 있다.
일부 실시예들에 따르면, 상기 제 2 트렌치들을 형성함으로써, 상기 반도체 스페이서들은 상기 기판 상에 2차원적으로 배열되는 반도체 패턴들을 형성할 수 있다.
폭이 좁은 영역을 매립하기 위해 저온 증착 기술을 사용할 경우, 알려진 것처럼, 보이드, 심 또는 오버행 등의 기술적 문제들이 발생할 수 있다. 하지만, 본 발명의 실시예들에 따르면, 서로 이격된 한 쌍의 반도체 패턴들이, 이들의 폭들의 합보다 넓은 폭을 갖는, 제 1 트렌치를 주형으로 사용하여 형성된다. 이에 따라, 상기 반도체 패턴들을 형성하기 위해 증착되는, 반도체막은 보이드 또는 심 등의 기술적 문제없이 형성될 수 있다. 즉, 상기 반도체 패턴들의 내부에는 보이드 또는 심 등이 형성되지 않을 수 있다. 그 결과, 신뢰성이 개선된 반도체 메모리 장치가 제조될 수 있다. 그럼에도 불구하고, 상기 제 1 트렌치 내에는 서로 이격된 한 쌍의 반도체 패턴들이 만들어지기 때문에, 상기 반도체 패턴들 각각을 정류 소자로 사용하는 단위 메모리 셀은 점유 면적에서의 증가 없이 구현될 수 있다.
이에 더하여, 상술한 것처럼 보이드 또는 심 등의 기술적 어려움이 경감되기 때문에, 저온 증착 기술이 상기 반도체막을 형성하기 위해 사용될 수 있다. 이러한 저온 증착 기술의 사용에 의해, 제품 또는 제조 공정에서의 열적 부담은 경감될 수 있다. 예를 들면, 불순물들의 열적 확산 및 이에 따른 단채널 효과가 주변 회로를 구성하는 트랜지스터들에서 발생하는 기술적 문제들은 억제될 수 있다.
도 1 내지 도 10은 본 발명의 일부 실시예에 따른 반도체 장치의 제조 방법을 도시하는 사시도들이다.
도 11은 제 1 트렌치를 형성하는 본 발명의 변형된 제조 방법을 도시하는 사시도이다.
도 12 내지 도 18은 본 발명의 변형된 실시예들에 따른 반도체 장치의 제조 방법을 도시하는 사시도들이다.
도 19 내지 도 25는 본 발명의 다른 실시예들에 따른 반도체 장치의 제조 방법을 도시하는 사시도들이다.
도 26 내지 도 32는 본 발명의 실시예들에 따른 반도체 장치들을 예시적으로 설명하기 위한 부분 사시도들이다.
도 33 및 도 34는 본 발명의 실시예들에 따른 반도체 장치의 일 측면을 설명하기 위한 단면도 및 그래프이다.
도 35는 본 발명의 실시예들에 따른 반도체 장치의 다른 측면을 설명하기 위한 도면이다.
도 36 및 도 37은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
도 1 내지 도 10은 본 발명의 일부 실시예에 따른 반도체 장치의 제조 방법을 도시하는 사시도들이다. 도 11는 제 1 트렌치를 형성하는 본 발명의 변형된 제조 방법을 도시하는 사시도이다.
도 1을 참조하면, 기판(100)의 소정 영역에, 활성영역들을 정의하는 소자분리 트렌치들(105)을 형성하고, 상기 소자분리 트렌치들(105)을 채우는 소자분리 패턴들(130)을 형성한다.
일부 실시예들에 따르면, 상기 소자분리 트렌치들(105)을 형성하는 단계는 상기 활성영역들 상에 소자분리 마스크들(120)을 형성한 후, 이들을 식각 마스크로 사용하여 상기 기판(100)을 이방성 식각하는 단계를 포함할 수 있다. 상기 소자분리 마스크(120)는 차례로 적층되는 제 1 및 제 2 마스크들(121, 122)을 포함할 수 있다. 일부 실시예들에 따르면, 상기 제 1 마스크(121)는 실리콘 산화막이고, 상기 제 2 마스크(122)는 실리콘 질화막일 수 있다. 상기 제 1 마스크(121)는 수십 내지 수백 옹스트롬의 두께로 형성되고, 상기 제 2 마스크(122)는 수백 내지 수천 옹스트롬의 두께로 형성될 수 있다.
상기 소자분리 패턴(130)을 형성하는 단계는 절연성 물질로 상기 소자분리 트렌치(105)를 채우는 단계를 포함할 수 있다. 상기 소자분리 패턴(130)을 위한 절연성 물질은 실리콘 산화막 또는 상기 실리콘 산화막보다 낮은 유전 상수를 갖는 저유전막들(low-k dielectrics) 중의 적어도 하나일 수 있다. 이에 더하여, 상기 소자분리 패턴(130)을 형성하는 단계는 상기 소자분리 트렌치(105)의 내벽을 덮는 라이너 구조체(미도시)를 형성하는 단계를 더 포함할 수 있다. 일부 실시예들에 따르면, 상기 라이너 구조체는 상기 소자분리 트렌치(105)의 내벽을 열산화함으로써 형성되는 열산화막 및 상기 열산화막이 형성된 결과물을 콘포말하게 덮는 질화막 라이너를 더 포함할 수 있다.
상기 기판(100)의 상부 영역에, 불순물 영역(110)을 형성하는 단계가 더 실시될 수 있다. 상기 불순물 영역(110)은 상기 기판(100)과 다른 도전형을 갖도록 형성될 수 있다. 예를 들면, 상기 기판(100)이 피형의 반도체 물질인 경우, 상기 불순물 영역(110)을 형성하는 단계는 고농도의 엔형 불순물들을 상기 기판(100)에 주입하는 단계를 포함할 수 있다. 일부 실시예들에 따르면, 상기 불순물 영역(110)은 상기 소자분리 트렌치들(105)을 형성하기 전에 형성될 수 있다. 하지만, 변형된 실시예에 따르면, 상기 불순물 영역(110)은 상기 소자분리 트렌치들(105)을 형성한 이후에 형성될 수 있다. 예를 들면, 상기 불순물 영역(110)은, 도 2를 참조하여 설명될, 제 1 트렌치들(301)을 형성한 후에 형성될 수 있다.
도 2를 참조하면, 상기 소자분리 패턴들 중의 홀수번째 것들(130a)의 상부 영역 및 상기 소자분리 마스크들(120)을 제거함으로써, 제 1 트렌치들(301)을 형성한다. 즉, 상기 소자분리 패턴들 중의 짝수번째 것들(130b)은 상기 제 1 트렌치(301)의 내측벽을 정의한다. 또한, 상기 제 1 트렌치(301)의 바닥면은 상기 소자분리 마스크들(120)을 제거함으로써 노출되는 한 쌍의 활성영역들의 상부면들 그리고 상기 홀수번째 소자분리 패턴(130a)의 남아있는 상부면에 의해 정의된다.
상기 제 1 트렌치(301)의 폭(W1)은, 대략, 상기 한 쌍의 활성영역들의 폭들의 합(2WA)와 상기 홀수번째 소자분리 패턴(130a)의 상부면의 폭(WB)을 더한 크기일 수 있다(즉, W1~2WA+WB). 하지만, 상기 짝수번째 소자분리 패턴들(130b)의 측벽이 상기 제 1 트렌치들(301)를 형성하는 과정에서 식각될 경우, 상기 제 1 트렌치(301)의 폭(W1)은 앞서 정의된 크기(즉, 2WA+WB)보다 클 수 있다.
본 발명의 변형된 실시예들에 따르면, 상기 제 1 트렌치들(301)은, 상기 소자분리 패턴들(130)에 의해서가 아니라, 도 11 및 도 19에 도시된 것처럼 별도로 형성되는 주형 패턴들(250)에 의해 정의될 수 있다. 예를 들면, 도 11에 도시된 것처럼, 상기 주형 패턴들(250)은 상기 소자분리 마스크들(120)을 제거한 후, 상기 짝수번째 소자분리 패턴들(130b)의 상부에 형성될 수 있다. 이러한 실시예들에 따르면, 도 1을 참조하여 설명된 실시예들에서와 달리, 상기 소자분리 패턴(130)은 상기 소자분리 트렌치(301)의 깊이에 상응하는 두께로 형성될 수 있다. 보다 구체적으로, 상기 소자분리 패턴(130)의 두께는 상기 소자분리 트렌치(301)의 깊이의 50% 내지 200%일 수 있다. 그 결과, 도 12에 도시된 것처럼, 상기 소자분리 패턴(130)과 상기 활성영역의 상부면들 사이의 단차는 도 1을 참조하여 설명된 실시예에 비해 감소될 수 있다.
도 3을 참조하면, 상기 제 1 트렌치(301)의 내벽을 콘포말하게 덮는 반도체막(150)을 형성한다. 예를 들면, 상기 반도체막(150)은 상기 짝수번째 소자분리 패턴들(130b)의 측벽 및 상부면, 그리고 상기 제 1 트렌치(301)의 바닥면을 콘포말하게 덮을 수 있다.
상기 반도체막(150)은, 섭씨 550도 이하의 온도에서, 물리적 기상 증착(PVD),　열적 화학기상증착(thermal CVD), 저압 화학기상증착(LP-CVD), 플라즈마 강화 화학기상증착(PE-CVD) 또는 원자층증착(ALD) 기술들　중의 적어도 하나를 이용하여 형성될 수 있다. 예를 들면, 상기 반도체막(150)은 스퍼터링과 같은 물리적기상증착(PVD) 기술을 사용하여 형성되는 비정질 실리콘막일 수 있다. 일부 실시예들에 따르면, 상기 반도체막(150)은 대략 섭씨 350도 내지 대략 섭씨 500도의 온도에서 형성될 수 있다.
한편, 상기 기판(100)은, 도면들에 도시된 셀 어레이 영역뿐만이 아니라, 주변 회로들이 형성되는 주변회로 영역(미도시)을 더 포함할 수 있다. 상기 주변회로들은 상기 셀 어레이 영역에 형성되는 메모리 셀들의 동작을 제어하는 제어 회로들, 그리고 상기 메모리 셀들과 상기 제어 회로 사이 또는 상기 제어 회로와 외부 신호라인들을 연결하는 연결 회로들을 포함할 수 있다.
일부 실시예들에 따르면, 상기 주변회로들을 구성하는 모오스 전계효과 트랜지스터들(MOSFET)은, 상기 반도체막(150)을 형성하기 전에, 상기 주변회로 영역에 미리 형성할 수 있다. 이러한 실시예들에서, 상술한 것처럼, 상기 반도체막(150)이 섭씨 550도 이하의 낮은 온도로 형성될 경우, 불순물들의 열적 확산에 따른 단채널 효과가 상기 주변회로를 구성하는 트랜지스터들에서 발생하는 기술적 어려움은 경감될 수 있다.
그럼에도 불구하고, 상기 반도체막(150)이 저온에서 형성될 경우, 상기 반도체막(150)의 최종적인 증착 프로파일은 불량한 단차 도포성(poor step coverage)을 가질 수 있다. 하지만, 상술한 것처럼, 상기 제 1 트렌치(301)이 폭(W1)이 상기 활성영역의 폭(WA)보다 크기 때문에, 이러한 불량한 단차 도포성에 따른 오버행(over-hang), 심(seam) 또는 보이드(void)와 같은 기술적 어려움은 경감될 수 있다. 예를 들면, 상기 반도체막(150)의 증착 두께(T)는 상기 제 1 트렌치(301)의 폭(W1)의 절반보다 작을 수 있다(즉, T<W1/2). 일부 실시예들에 따르면, 상기 반도체막(150)의 증착 두께(T)는 상기 활성 영역의 폭(WA)의 대략 0.5배 내지 대략 1.3배일 수 있다. 이처럼 상기 반도체막(150)이 상기 제 1 트렌치(301)의 폭(W1)보다 작기 때문에, 불량한 단차 도포성(poor step coverage)을 갖는 증착 기술이 적용되더라도, 상기 반도체막(150)은 오버행(over-hang), 심(seam) 또는 보이드(void)의 문제없이 상기 제 1 트렌치(301)의 내벽을 덮을 수 있다. 한편, 본 발명의 일 측면에 따르면, 상기 제 1 트렌치(301)의 폭은 사진 공정을 통해 구현할 수 있는 패턴의 최소 선폭보다 적어도 3배일 수 있다.
도 4를 참조하면, 상기 반도체막(150)을 이방성 식각하여 상기 제 1 트렌치(301)의 바닥면을 노출시키는 반도체 스페이서들(152)을 형성한다. 상기 반도체 스페이서들(152)은 상기 소자분리 패턴들 중의 짝수번째 것들(130b)의 측벽 상에 형성되면서, 상기 소자분리 패턴들 중의 홀수번째 것들(130a)의 상부면을 노출시킬 수 있다.
도 5를 참조하면, 상기 반도체 스페이서들(152) 사이의 공간을 채우는 제 1 매립 패턴들(160)을 형성한다. 즉, 상기 제 1 매립 패턴(160)은, 상기 반도체 스페이서들(152)에 의해 채워지지 않은, 상기 제 1 트렌치(301)의 나머지 공간을 채우도록 형성된다. 상기 제 1 매립 패턴(160)은 절연성 물질로 형성될 수 있다. 예를 들면, 상기 제 1 매립 패턴(160)은 실리콘 산화막 또는 저유전막들 중의 적어도 하나를 포함할 수 있다.
상기 제 1 매립 패턴들(160)을 형성하는 단계는 상기 반도체 스페이서들(152)이 형성된 상기 제 1 트렌치(301)를 채우는 제 1 매립막(미도시)을 형성한 후, 이를 평탄화 식각하여 상기 소자분리 패턴들 중의 짝수번째 것들(130b)의 상부면을 노출시키는 단계를 포함할 수 있다.
도 6을 참조하면, 상기 반도체 스페이서들(152) 및 상기 제 1 매립 패턴들(160)을 패터닝하여, 상기 제 1 트렌치들(301)을 가로지르는 제 2 트렌치들(302)을 형성한다. 이에 따라, 상기 반도체 스페이서들(152)은 상기 제 2 트렌치들(302)에 의해 정의되는 측벽들을 갖는 반도체 패턴들(155)을 형성할 수 있다.
상기 제 2 트렌치들(302)은 상기 활성영역의 상부면을 노출시키도록 형성될 수 있다. 예를 들면, 상기 제 2 트렌치(302)의 바닥면은 도 26 및 도 29에 도시된 것처럼 상기 기판(100)의 상부면과 실질적으로 같은 높이에 형성되거나, 도 27에 도시된 것처럼, 상기 기판(100)의 상부면보다 낮은 높이에 형성될 수 있다. 이 경우, 상기 반도체 패턴들(155)은 상기 제 1 및 제 2 트렌치들(301, 302)에 의해 공간적으로 분리되어, 상기 기판(100) 상에 2차원적으로 배열될 수 있다. 또는, 도 28에 도시된 것처럼, 상기 제 2 트렌치(302)는 상기 반도체 스페이서(152)의 두께보다 얇은 깊이로 형성될 수 있다.
도 7을 참조하면, 상기 제 2 트렌치들(302)을 채우는 제 2 매립 패턴들(170)을 형성한 후, 상기 반도체 패턴들(155)의 상부면을 소정의 깊이로 식각하여 리세스 영역들(303)을 형성한다. 상기 리세스 영역들(303)은 상기 제 2 매립 패턴들(170)에 의해 정의되는 한 쌍의 내벽들 그리고 상기 제 1 매립 패턴들(160) 및 상기 소자분리 패턴들(130)에 의해 정의되는 다른 한 쌍의 내벽들을 가질 수 있다.
상기 제 2 매립 패턴들(170)은 상기 제 2 트렌치(302)를 채우는 제 2 매립막(미도시)을 형성한 후, 상기 반도체 패턴들(155)의 상부면이 노출될 때까지 상기 제 2 매립막을 평탄화 식각함으로써 형성될 수 있다. 상기 제 2 매립 패턴들(170)은 절연성 물질로 형성될 수 있다. 예를 들면, 상기 제 2 매립 패턴(170)은 실리콘 산화막 또는 저유전막들 중의 적어도 하나를 포함할 수 있다.
한편, 본 발명의 변형된 실시예들에 따르면, 상기 반도체막(150)을 형성한 후, 소정의 열처리 단계가 더 실시될 수 있다. 상기 활성영역은 상기 열처리 단계에서 결정 구조의 씨드로서 기능할 수 있다. 이에 따라, 상기 열처리 단계 이후, 상기 반도체막(150)의 결정 구조는 최초 증착 단계에 비해 증가된 그레인 사이즈를 가질 수 있다. 예를 들면, 상기 반도체막(150)의 결정 구조는 최초 증착 단계에서 비정질 구조일 수 있지만, 상기 열처리 단계 이후에는 다결정 또는 단결정 구조로 바뀔 수 있다. 상기 열처리 단계는 도 3 내지 도 7 중의 하나를 참조하여 설명된 제조 단계가 실시된 후 실시될 수 있다.
상기 열처리 단계는 다양한 방법들 중의 한가지를 사용하여 실시될 수 있다. 예를 들면, 상기 열처리 단계는 대략 섭씨 500도 내지 대략 섭씨 700도의 온도에서 실시되거나, 레이저 어닐링 방법을 사용하여 실시될 수 있다. 이에 더하여, 상기 열처리 단계는 질소 분위기 또는 산소/수소 분위기에서 실시될 수 있다. 상기 열처리 단계 동안, 상기 불순물 영역(110)에 주입된 불순물 원자들은, 그것의 상부에 형성된, 상기 반도체막(150), 상기 반도체 스페이서(152) 또는 상기 반도체 패턴(155)으로 확산될 수 있다. 이에 따라, 상기 반도체 패턴(155)의 하부 영역들은 상기 불순물 영역(110)과 같은 도전형을 갖도록 도핑될 수 있다.
다시 도 7을 참조하면, 상기 반도체 패턴(155)의 상부 영역을 상기 불순물 영역(110)과 다른 도전형으로 도핑한다. 이 단계는 이온 주입 기술을 사용하여 실시될 수 있으며, 그 결과로서 상기 반도체 패턴들(155) 각각은 서로 다른 도전형들로 도핑된 상부 영역 및 하부 영역을 갖게 된다. 다시 말하면, 상기 반도체 패턴들(155) 각각에는, 정류 소자(rectifying element)로서 기능할 수 있는, 피엔 또는 피아이엔 접합(PN or PIN junction)이 형성된다.
도 8을 참조하면, 상기 반도체 패턴들(155) 상에 전극 구조체들(180)을 형성한다. 이 실시예에 따르면, 상기 전극 구조체들(180) 각각은 상기 리세스 영역들(303) 내에 형성될 수 있다.
상기 전극 구조체(180)는, 그것의 상부면이 그것의 하부면보다 좁은 면적을 갖도록 형성되는, 전극 패턴(185)을 포함할 수 있다. 예를 들면, 상기 전극 패턴들(185)을 형성하는 단계는 상기 리세스 영역들(303)의 내벽을 콘포말하게 덮는 전극막(미도시)을 형성한 후, 상기 제 2 매립 패턴(170)의 상부면이 노출될 때까지 상기 전극막을 평탄화 식각하는 단계를 포함할 수 있다. 상기 전극막은 ALD(atomic layer deposition), MO-CVD(metal organic chemical vapor deposition), Thermal CVD, Biased CVD, Plasma CVD 및 ECR CVD 중의 한가지를 사용하여 형성될 수 있으며, 그 두께는 대략 0.1nm 내지 30nm일 수 있다. 또한, 상기 전극막 또는 상기 전극 패턴(185)은 금속 원소를 포함하는 질화물들, 금속 원소를 포함하는 산화질화물들, 탄소(carbon, C), 티타늄(Ti), 탄탈륨(Ta), 알루미늄 티타늄(TiAl), 지르코늄(Zr), 하프늄(Hf), 몰리브덴(Mo), 알루미늄(Al), 알루미늄-구리(Al-Cu), 알루미늄-구리-실리콘(Al-Cu-Si), 구리(Cu), 텅스텐(W), 텅스텐 티타늄(TiW) 및 텅스텐 실리사이드(WSix) 중에서 선택된 적어도 한가지 물질로 형성될 수 있다. 이때, 상기 금속 원소를 포함하는 질화물들은 TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN 및 TaAlN을 포함하고, 상기 금속 원소를 포함하는 산화질화물들은 TiON, TiAlON, WON, TaON을 포함한다.
한편, 상기 전극 구조체(180)은 절연 스페이서(181) 및 리세스 매립 패턴(187) 중의 적어도 하나를 더 포함할 수 있다. 상기 절연 스페이서(181)는 상기 반도체 패턴들(155)의 상부면을 노출시키면서 상기 리세스 영역(303)의 내벽에 형성될 수 있다. 상기 리세스 매립 패턴(187)은 상기 전극 패턴(185)이 형성된 상기 리세스 영역(303)을 채우도록 형성될 수 있다.
상기 절연 스페이서(181)는 상기 전극막을 형성하기 전에 형성될 수 있으며, 이를 형성하는 단계는 상기 리세스 영역(303)을 콘포말하게 덮는 제 1 절연막을 형성한 후, 상기 리세스 영역(303)의 바닥면을 다시 노출시키도록 상기 제 1 절연막을 이방적으로 식각하는 단계를 포함할 수 있다. 상기 리세스 매립 패턴(187)은 상기 전극막을 형성한 후에 형성될 수 있으며, 이를 형성하는 단계는 상기 전극막이 형성된 상기 리세스 영역(303)을 채우도록 제 2 절연막을 형성한 후, 상기 전극막을 평탄화 식각하는 단계에서 상기 제 2 절연막을 함께 식각하는 단계를 포함할 수 있다.
일부 변형된 실시예들에 따르면, 상기 전극 구조체(180)은 도 8에 도시된 것처럼 상기 전극 패턴들(185)과 상기 반도체 패턴(155) 사이에 형성되는 오믹층(183)을 더 포함할 수 있다. 상기 오믹층(183)은 상기 반도체 패턴(155)의 노출된 상부면을 금속 물질과 반응시킴으로써 형성될 수 있으며, 금속 실리사이드들 중의 하나일 수 있다.
도 9 및 도 10을 참조하면, 상기 전극 구조체들(180) 상에 메모리 요소들(200) 및 상부 배선들(210)을 형성한다. 상기 상부 배선들(210)은 상기 활성영역들 또는 상기 소자분리 트렌치들(105)을 가로지르는 방향으로 형성될 수 있다.
일부 실시예들에 따르면, 도 9에 도시된 것처럼, 상기 메모리 요소들(200)을 형성하기 전에, 상기 전극 구조체(180)의 상부면 일부를 리세스시키는 상부 트렌치(304)가 형성될 수 있다. 상기 상부 트렌치(304)는 상기 제 2 트렌치(302)를 가로지르는 방향으로 형성될 수 있지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 예를 들면, 상기 상부 트렌치(304)는 상기 소자분리 트렌치들(105) 또는 상기 활성 영역들을 가로지르는 방향으로 형성될 수도 있다.
이어서, 도 10에 도시된 것처럼, 상기 상부 트렌치(304)를 채우는 상부 매립 패턴(190) 및 상기 상부 매립 패턴(190)을 덮는 층간절연 패턴들(195)을 형성한다. 상기 층간절연 패턴들(195)은 상기 제 1 트렌치(301) 또는 상기 상부 매립 패턴(190)을 가로지르는 방향을 따라 형성될 수 있으며, 상기 전극 구조체(180)의 상부면을 노출시키는 개구부를 정의하는 측벽을 가질 수 있다. 상기 메모리 요소들(200)은 상기 층간절연 패턴들(195)에 의해 정의되는 상기 개구부를 채우도록 형성될 수 있으며, 이 단계는 다마신 공정을 이용하여 수행될 수 있다. 변형된 실시예들에 따르면, 상기 상부 매립 패턴(190)을 별도로 형성하지 않고, 상기 층간절연 패턴들(195)이 상기 상부 트렌치(304)를 채울 수 있다.
상기 메모리 요소(200)는, 그것을 통과하는 전류에 의해 그것의 저항이 선택적으로 변화될 수 있는, 가변저항 특성을 갖는 물질들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 상기 메모리 요소(200)는 그것을 통과하는 전류에 의해 발생하는 열에 의해 그것의 전기적 저항이 변화될 수 있는 물질들(예를 들면, 칼코겐 화합물들) 중의 적어도 하나를 포함할 수 있다. 상기 칼코겐 화합물은 안티몬(antimony, Sb), 텔루리움(tellurium, Te) 및 셀레늄(selenium, Se) 중의 적어도 한가지를 포함할 수 있다.
일부 실시예들에서, 상기 메모리 요소(200)는, 텔루리움(Te)은 대략 20 원자 퍼센트 내지 대략 80 원자 퍼센트의 농도를 갖고, 안티몬(Sb)은 대략 5 원자 퍼센트 내지 대략 50 원자 퍼센트의 농도를 갖고, 나머지는 게르마늄(Ge)인 칼코겐 화합물을 포함할 수 있다. 이에 더하여, 상기 메모리 요소(200)를 위한 칼코겐 화합물은, 불순물로서, N, O, C, Bi, In, B, Sn, Si, Ti, Al, Ni, Fe, Dy 및 La 중의 적어도 한가지를 포함할 수 있다. 다른 실시예들에서, 상기 메모리 요소(200)는 GeBiTe, InSb, GeSb 및 GaSb 중의 한가지로 형성될 수도 있다.
한편, 다른 실시예들에 따르면, 상기 메모리 요소(200)는 그것을 통과하는 전류에 의한 스핀 전달 과정을 이용하여 그것의 전기적 저항이 변화될 수 있는 박막 구조를 갖도록 형성될 수 있다. 예를 들면, 상기 메모리 요소(200)는 자기-저항(magnetoresistance) 특성을 보이도록 구성되는 박막 구조를 가질 수 있으며, 적어도 하나의 강자성 물질들 및/또는 적어도 하나의 반강자성 물질들을 포함할 수 있다. 또다른 실시예들에 따르면, 상기 메모리 요소(200)는 페로브스카이트(perovskite) 화합물들 또는 전이금속 산화물들 중의 적어도 하나를 포함할 수 있다.
상기 상부 배선들(210)은 금속 원소를 포함하는 질화물들, 금속 원소를 포함하는 산화질화물들, 탄소, 티타늄(Ti), 탄탈륨(Ta), 알루미늄 티타늄(TiAl), 지르코늄(Zr), 하프늄(Hf), 몰리브덴(Mo), 알루미늄(Al), 알루미늄-구리(Al-Cu), 알루미늄-구리-실리콘(Al-Cu-Si), 구리(Cu), 텅스텐(W), 텅스텐 티타늄(TiW) 및 텅스텐 실리사이드(WSix) 중에서 선택된 적어도 한가지 물질로 형성될 수 있다. 이때, 상기 금속 원소를 포함하는 질화물들은 TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN 및 TaAlN을 포함하고, 상기 금속 원소를 포함하는 산화질화물들은 TiON, TiAlON, WON, TaON을 포함할 수 있다.
도 12 내지 도 18은 본 발명의 변형된 실시예들에 따른 반도체 장치의 제조 방법을 도시하는 사시도들이다. 설명의 간결함을 위해, 앞서 설명된 실시예들과 중복되는 기술적 특징들에 대한 설명은 생략될 수 있다.
도 3을 참조하여 설명된 것처럼 상기 제 1 트렌치(301)의 내벽을 덮는 상기 반도체막(150)을 형성한 후, 상기 반도체막(150)의 측벽에 스페이서들(140)을 형성한다. 이어서, 상기 스페이서들(140)을 식각 마스크로 사용하여 상기 반도체막(150)을 이방적으로 식각한다. 이 단계는 적어도 상기 소자분리 패턴들(130)의 상부면이 노출될 때까지 실시될 수 있다. 그 결과, 도 12에 도시된 것처럼, 상기 반도체막(150)은 상기 하나의 제 1 트렌치(301) 내에서 공간적으로 분리된 두 개의 반도체 스페이서들(152)을 형성한다.
일부 실시예들에 따르면, 도 12에 도시된 것처럼, 상기 홀수번째 소자분리 패턴들(130a)의 상부면들은 리세스되어, 그것에 인접하는 상기 활성 영역의 상부면보다 낮아질 수 있다. 또한, 상기 반도체 스페이서들(152)은, 상기 제 1 트렌치(301)의 내측벽을 덮는 수직 몸체부(vertical body portion; 152v) 및 그것의 하부 영역으로부터 상기 홀수번째 소자분리 패턴들(130a)의 상부면 상으로 연장되는 수평 연장부(horizontal extending portion; 152h)를 가질 수 있다. 상기 수평 연장부(152h)는 상기 스페이서(140)와 상기 홀수번째 소자분리 패턴(130a) 사이에 개재될 수 있다.
이어서, 상기 스페이서들(140)이 형성된 상기 제 1 트렌치(301)를 채우는 제 1 매립 패턴(160)을 형성한다. 이 단계는 도 5를 참조하여 설명된 앞선 실시예의 제조 방법을 이용하여 실시될 수 있다. 한편, 변형된 실시예들에 따르면, 상기 제 1 매립 패턴(160)을 형성하기 전에, 도 13에 도시된 것처럼, 상기 스페이서들(140)은 제거될 수 있다.
이어서, 도 14에 도시된 것처럼, 상기 제 1 트렌치들(301)을 가로지르는 제 2 트렌치들(302)을 형성한 후, 도 15에 도시된 것처럼, 상기 제 2 트렌치들(302)을 채우는 제 2 매립 패턴들(170)을 형성한다. 상기 제 2 트렌치들(302) 및 상기 제 2 매립 패턴들(170)을 형성하는 단계는 도 6 및 도 7을 참조하여 설명된 실시예의 제조 방법을 이용하여 실시될 수 있다. 한편, 이 실시예들에 따르면, 도 7의 실시예와 달리, 상기 반도체 패턴들(155)의 상부면을 소정의 깊이로 식각하여 리세스 영역들(303)을 형성하는 단계는 생략될 수 있다.
도 16을 참조하면, 상기 제 2 매립 패턴들(170)이 형성된 결과물 상에 층간절연막(192) 및 상기 층간절연막(192)을 관통하여 상기 반도체 패턴들(155) 각각에 접속하는 전극 구조체들(180)을 형성한다. 상기 전극 구조체들(180) 각각은 상기 반도체 패턴들(155) 각각의 상부면을 덮는 패드 패턴(184) 및 상기 패드 패턴(184) 상에 형성되는 전극 패턴(185)을 포함할 수 있다. 한편, 도 18에 도시된 것처럼, 상기 전극 패턴(185)과 상기 층간절연막(192) 사이에는 상부 스페이서(197)가 더 형성될 수 있다. 상기 상부 스페이서(197)에 의해, 상기 전극 패턴(185)의 폭은 사진 기술을 통해 구현할 수 있는 최소 패턴 폭보다 작아질 수 있다.
이어서, 상기 전극 구조체들(180) 상에 메모리 요소들(200) 및 상부 배선들(210)을 형성한다. 이 단계는 도 10을 참조하여 설명된 실시예의 제조 방법을 이용하여 실시될 수 있다. 한편, 이 실시예에 따르면, 도 17에 도시된 것처럼, 상기 메모리 요소들(200) 각각은 그것의 하부에 위치하는 하나의 전극 구조체(180)에 접속하도록 형성될 수 있다. 결과적으로, 상기 메모리 요소들(200)은 2차원적으로 배열되고, 상기 상부 배선들(210)은 상기 활성 영역들을 가로지르는 방향을 따라 배열되는 상기 메모리 요소들(200)을 전기적으로 연결할 수 있다.
도 19 내지 도 25는 본 발명의 다른 실시예들에 따른 반도체 장치의 제조 방법을 도시하는 사시도들이다. 설명의 간결함을 위해, 앞서 설명된 실시예들과 중복되는 기술적 특징들에 대한 설명은 생략될 수 있다.
도 19에 도시된 것처럼, 기판(100) 상에 제 1 트렌치들(301)을 정의하는 주형 패턴들(250)을 형성한다. 상기 주형 패턴들(250)은 절연성 물질들 중의 적어도 한가지를 포함할 수 있다. 이 실시예들에서, 상기 주형 패턴들(250)은 상기 제 1 트렌치들(301)을 정의한다는 점에서, 앞서 설명된 실시예들에서의 상기 짝수번째 소자분리 패턴들(130b)에 대응될 수 있다.
한편, 상기 주형 패턴들(250)을 형성하기 전에, 상기 기판(100)의 상부 영역에는 불순물 영역(110)이 형성될 수 있다. 상기 불순물 영역(110)은 도 1을 참조하여 설명된 실시예에서와 동일하게, 상기 기판(100)과 다른 도전형을 갖도록 형성될 수 있다.
이어서, 도 20에 도시된 것처럼, 상기 주형 패턴들(250)이 형성된 결과물을 콘포말하게 덮는 반도체막(150) 및 상기 반도체막(150)이 형성된 상기 제 1 트렌치(301)를 채우는 제 1 매립 패턴들(160)을 형성한다.
상기 주형 패턴들(250)의 상부면이 노출될 때까지, 상기 반도체막(150)이 형성된 결과물을 평탄화 식각한다. 이에 따라, 상기 반도체막(150)은 상기 주형 패턴들(250)에 의해 수평적으로 분리되어, 도 21에 도시된 것처럼, 상기 제 1 트렌치들(301) 각각의 내부에 국소화된다. 이어서, 상기 국소화된 반도체막(151)의 상부면을 선택적으로 식각하여 상기 주형 패턴들(250)의 상부면보다 낮아지도록 만든다. 즉, 상기 주형 패턴(250) 및 상기 제 1 매립 패턴(160) 사이에는, 상기 국소화된 반도체막(151)의 리세스된 상부면에 의해 정의되는 공간이 형성된다. 이어서, 도 21에 도시된 것처럼, 상기 주형 패턴(250) 및 상기 제 1 매립 패턴(160) 사이의 공간을 채우는 캐핑 패턴들(260)을 형성한다.
상기 주형 패턴들(250) 및 상기 제 1 매립 패턴들(160)을 제거한 후, 상기 캐핑 패턴들(260)을 식각 마스크로 사용하여 상기 국소화된 반도체막(151) 및 상기 기판(100)을 이방적으로 식각한다. 이에 따라, 도 22에 도시된 것처럼, 상기 캐핑 패턴들(260) 각각의 아래에는 라인 형태의 반도체 라인들(153)이 형성되고, 상기 반도체 라인들(153) 아래에는 소자분리 트렌치들(105)에 의해 분리되는 활성 영역들이 형성된다. 상기 소자분리 트렌치들(105)의 최소 깊이는 상기 불순물 영역(110)의 두께보다 클 수 있다. 이에 따라, 상기 불순물 영역들(110) 역시 상기 소자분리 트렌치들(105)에 의해 공간적으로 분리될 수 있다.
한편, 상기 국소화된 반도체막(151)은 도 21에 도시된 것처럼 상기 제 1 매립 패턴(160) 아래에 배치되는 바닥부(151B)를 갖기 때문에, 인접하는 한 쌍의 소자분리 트렌치들(105)의 바닥면들 사이에는 도 22에 도시된 것처럼 높이 차이(H)가 있을 수 있다.
이어서, 도 23에 도시된 것처럼, 상기 소자분리 트렌치들(105)을 채우는 소자분리 패턴들(130)을 형성한 후, 도 24에 도시된 것처럼, 상기 소자분리 트렌치들(105)을 가로지르는 제 2 트렌치들(302)을 형성한다. 상기 제 2 트렌치들(302)에 의해, 상기 반도체 라인들(153)은 이차원적으로 분리된 반도체 패턴들(155)을 형성할 수 있다. 이어서, 도 25에 도시된 것처럼, 상기 반도체 패턴들(155) 각각의 상부에 접속하는 전극 구조체들(180), 상기 전극 구조체들(180) 상에 형성되는 메모리 요소들(200) 및 상부 배선들(210)을 차례로 형성한다. 이 단계들은 앞서 설명된 실시예들 또는 그것의 변형을 통해 구현될 수 있을 것이므로, 이들에 대한 설명들은 생략한다.
도 26 내지 도 32은 본 발명의 실시예들에 따른 반도체 장치들을 예시적으로 설명하기 위한 부분 사시도들이다. 도면에서의 복잡성을 줄이고 본 발명의 기술적 사상에 대한 보다 나은 이해를 위해, 반도체 장치를 구성하는 요소들의 일부분들은 의도적으로 생략되었다. 예를 들면, 전기적 신호의 전달을 위한 경로로서 사용되지 않는 절연성 물질들의 대부분은 도 26 내지 도 32에서 생략되었다. 당업자에게 있어, 이러한 생략된 부분은 앞서 설명되는 제조 방법으로부터 용이하게 복원될 수 있다는 점에서, 이에 대한 별도의 설명은 생략한다.
먼저, 도 26 내지 도 29을 참조하면, 반도체 장치들은 기판(100) 및 상기 기판(100) 상에 2차원적으로 배열되는 정류 소자들(rectifying elements; RE)을 구비할 수 있다. 상기 정류 소자들(RE)은 상기 메모리 요소(200)를 경유하는 전류의 흐름을 제어하는 선택 소자로서 기능할 수 있다.
보다 구체적으로, 상기 기판(100)은 소자분리 트렌치들(105)에 의해 정의되는 활성영역들을 포함할 수 있다. 상기 활성영역들의 상부영역에는, 상기 기판(100)과 다른 도전형을 갖는, 라인형 불순물 영역들(110)이 형성될 수 있다. 상기 라인형 불순물 영역들(110)은 하부 배선으로서 기능할 수 있도록 고농도로 도핑된 불순물들을 포함할 수 있다.
상기 정류 소자들(RE)은 상술한 실시예들에 따른 제조 방법을 통해 형성되는 반도체 패턴들(155)을 이용하여 구성될 수 있다. 즉, 상기 정류 소자(RE)는 상기 반도체 패턴(155)의 상부 및 하부 영역들에 각각 형성되는 상부 불순물 영역(DU) 및 하부 불순물 영역(DL)을 포함할 수 있으며, 상기 상부 및 하부 불순물 영역들(DU, DL)은 서로 다른 도전형을 갖도록 형성될 수 있다. 예를 들면, 상기 하부 불순물 영역(DL)은 상기 라인형 불순물 영역(110)과 같은 도전형을 갖고, 상기 상부 불순물 영역(DU)은 상기 라인형 불순물 영역(110)과 다른 도전형을 가질 수 있다. 이에 따라, 상기 상부 및 하부 불순물 영역들(DU, DL)은 정류 소자로서 기능하는 피엔 접합(PN junction)을 구성한다.
변형된 실시예들에 따르면, 상기 상부 및 하부 불순물 영역들(DU, DL) 사이에 진성 영역(intrinsic region)이 개재되어, 상기 반도체 패턴들(155) 각각은 피아이엔 접합을 구성할 수도 있다.
본 발명의 일 측면에 따르면, 상기 상부 불순물 영역(DU)과 상기 기판(100) 사이에는 이들과 다른 도전형을 갖는 상기 하부 불순물 영역(DL) 및 상기 라인형 불순물 영역(110)이 배치되기 때문에, 상기 기판(100) 및 상기 반도체 패턴(155)은, 정류 소자 또는 스위칭 소자로서 기능할 수 있는, 피엔피 또는 엔피엔 구조의 바이폴라 트랜지스터를 구성할 수 있다.
한편, 일부 실시예들에 따르면, 도 26 및 도 27에 도시된 것처럼, 상기 반도체 패턴들(155)은 x 및 y 방향을 따라 분리되어 2차원적으로 분리될 수 있다. 또한, 다른 실시예에 따르면, 도 28에 도시된 것처럼, 상기 제 2 트렌치(302)의 아래에는, 상기 소자분리 트렌치(105)에 평행한 방향을 따라 상기 반도체 패턴들(155)을 연결하는 연결부(155c)가 잔존할 수 있다. 하지만, 상기 연결부(155c)의 상부면은 상기 상부 및 하부 불순물 영역들(DU, DL) 사이의 경계면(즉, 도너와 억셉터의 농도가 같아지는 면)보다 상기 기판(100)에 인접하게 형성될 수 있다.
또다른 실시예에 따르면, 상기 반도체 패턴들(155) 각각은 상기 활성 영역 상에 배치되는 수직 몸체부(vertical body portion; 155v) 및 그것의 하부 영역으로부터 수평적으로 연장되는 수평 연장부(horizontal extending portion; 155h)를 포함할 수 있다. 상기 반도체 패턴(155)의 이러한 구조는, 도 12 내지 도 17을 참조하여 설명된 실시예의 제조 방법에서와 같이, 상기 반도체막(150)의 측벽에 형성되는 상기 스페이서들(140)을 식각 마스크로 사용함으로써 만들어질 수 있다.
다음으로, 도 30 내지 도 32을 참조하면, 상기 반도체 패턴들(155) 상에는 전극 구조체들(180), 메모리 요소들(200) 및 상부 배선들(210)이 배치된다. 상기 상부 배선들(210)은 상기 소자분리 트렌치들(105)을 가로지르고, 상기 메모리 요소들(200)은 상기 상부 배선들(210)과 상기 전극 구조체(180) 사이의 전류 경로 상에 배치된다.
일부 실시예들에 따르면, 상기 메모리 요소들(200) 각각은 상기 상부 배선(210)의 아래에서 복수의 상기 전극 구조체들(180)에 접속할 수 있다. 예를 들면, 도 30 및 도 32에 도시된 것처럼, 상기 메모리 요소들(200) 각각은 큰 종횡비를 갖는 라인 모양일 수 있다. 다른 실시예들에 따르면, 상기 메모리 요소들(200)은 2차원적으로 배열될 수 있다. 예를 들면, 도 31에 도시된 것처럼, 상기 메모리 요소들(200) 각각은 상기 반도체 패턴들(155) 각각의 상부에 하나씩 배치될 수 있다.
상기 전극 구조체들(180) 각각은 상기 반도체 패턴들(180) 각각의 상부면과 그것의 상부에 배치되는 상기 메모리 요소들(200) 중의 하나의 바닥면 사이에 배치된다. 상기 전극 구조체(180)는 상기 메모리 요소(200)의 바닥면에 접촉하는 전극 패턴(185)을 구비할 수 있다. 일부 실시예들에 따르면, 도 30 및 도 32에 도시된 것처럼, 상기 전극 패턴(185)은 바닥부 및 바닥부의 가장자리로부터 수직하게 연장된 측벽부를 갖는 컵 모양일 수 있다. 이 경우, 상기 메모리 요소(200)는 상기 측벽부의 전체 또는 일부 상부면에 직접 접촉할 수 있다. 다른 실시예에 따르면, 상기 전극 패턴(185)은, 도 31 또는 도 18에 도시된 것처럼, 좁은 폭을 갖도록 형성된 막대 모양일 수 있다. 이 경우, 상기 전극 패턴(185)의 최대 폭은 상술한 사진 공정을 통해 구현할 수 있는 패턴의 최소 선폭보다 작을 수 있다.
한편, 본 발명의 다른 변형된 실시예들에 따르면, 도 32에 도시된 것처럼, 상기 반도체 패턴들(155)은, 도핑된 실리콘보다 낮은 비저항을 갖는 물질로 형성되는, 하부 배선들(115)을 통해 전기적으로 연결될 수 있다. 예를 들면, 상기 하부 배선들(115)은 금속성 물질들 중의 적어도 한가지를 포함할 수 있다. 이에 더하여, 상기 하부 배선들(115) 사이의 전기적 분리를 위해, 상기 하부 배선들(115)과 상기 기판(100) 사이에는 하부 절연막(90)이 개재될 수 있다. 예를 들면, 상기 하부 절연막(90) 및 상기 기판(100)은 에스오아이(SOI) 웨이퍼의 형태로 제공될 수 있다. 또는, 상기 하부 절연막(90)은 앞선 실시예들에서의 상기 소자분리 패턴(130)이 상기 하부 절연막(90)으로서 제공될 쉬 있다. 이에 더하여, 이러한 실시예들에 따르면, 상기 기판(100)은 반도체 물질로 형성되지 않을 수도 있다.
본 발명의 상술한 실시예들에 따르면, 상기 제 2 트렌치들(302)은 상기 반도체 스페이서들(152) 또는 상기 반도체 라인들(153)을 가로지르도록 형성된다. 이에 따라, 도 26 내지 도 32에 도시된 것처럼, 상기 반도체 패턴들(155)의 수평 단면은 실질적으로 사각형일 수 있다. 예를 들면, 수평 단면에서, 상기 반도체 패턴들(155)의 네 모서리들은 상기 반도체 패턴(155)의 폭의 1/4보다 작은 곡률 반경을 가질 수 있다.
도 33 및 도 34은 본 발명의 실시예들에 따른 반도체 장치의 일 측면을 설명하기 위한 단면도 및 그래프이다.
도 33 및 도 34을 참조하면, 상기 제 1 트렌치(301)의 폭(W1)(즉, 인접하는 상기 주형 패턴들(250) 사이 또는 인접하는 상기 짝수번째 소자분리 패턴들(130b) 사이의 거리)은 그것의 상부 영역에서보다 그것의 하부 영역에서 더 좁을 수 있다. 더불어, 상기 제 1 트렌치(301)의 측벽을 정의하는 상기 주형 패턴(250)의 폭은 그것의 상부 영역에서보다 그것의 하부 영역에서 더 넓을 수 있다. 예를 들면, 상기 기판(100)으로부터의 거리(z)가 증가할수록, 상기 제 1 트렌치(301)의 폭(W1)은 단조 증가(monotonically increase)하고 상기 주형 패턴(250)의 폭(W3)은 단조 감소할 수 있다.
이에 더하여, 본 발명의 실시예들에 따르면, 하나의 상기 상부 배선(210) 아래에 배치되고 하나의 상기 제 1 트렌치(301) 내에 배치되는, 한 쌍의 반도체 패턴들(155)은 병진적 이동(translational movement)(즉, 슬라이딩) 아래에서 실질적으로 대칭성을 갖지 않을 수 있다. 즉, 하나의 반도체 패턴(155)을 다른 것의 위치로 병진 이동시키더라도, 상기 다른 것과 실질적으로 동일한 공간을 점유하지 않을 수 있다.
오히려, 상기 한 쌍의 반도체 패턴들(155)은 실질적으로 거울 대칭성을 가질 수 있다. 예를 들면, 상기 한 쌍의 반도체 패턴들(155)은, 도 33에 도시된 것처럼, 상기 제 1 트렌치(301)의 중앙을 지나는 가상의 평면(P1)에 대해, 거울 대칭성(mirror symmetry)을 가질 수 있다. 상기 평면 P1에 대한 상기 반도체 패턴들(155)의 이러한 거울 대칭성은, 상기 한 쌍의 반도체 패턴들(155)이 상기 제 1 트렌치(301)를 주형으로 사용하여 자기 정렬적으로 형성되는, 상술한 본 발명에 따른 제조 방법의 결과일 수 있다.
유사하게, 상기 한 쌍의 반도체 패턴들(155)은, 상기 주형 패턴(250)의 중앙을 지나는 가상의 평면(P2)에 대해, 거울 대칭성을 가질 수 있다. 상기 평면 P2에 대한 상기 반도체 패턴들(155)의 이러한 거울 대칭성은, 상기 제 1 트렌치(301)가 상기 주형 패턴(250) 또는 상기 짝수번째 소자분리 패턴들(130b)에 의해 정의되는, 상술한 본 발명에 따른 제조 방법에 따른 결과일 수 있다.
한편, 도 12 내지 도 17을 참조하여 설명된 실시예들에 따르면, 상기 반도체 패턴들(155)의 이러한 거울 대칭성은 더욱 분명하게 발견될 수 있다. 이러한 실시예들에 따르면, 상기 반도체 패턴들(155) 각각은 상술한 것처럼 수평 연장부(155h)를 갖기 때문에, 도 33에 도시된 것처럼, 소정의 높이(z1)에서 그것의 폭이 급격하게 변할 수 있다. 상기 평면 P1 또는 P2에 대한 거울 대칭성 때문에, 도 34에 도시된 것처럼, 상기 제 1 매립 패턴(160)의 폭(W2)(또는 상기 한 쌍의 반도체 패턴들(155) 사이의 간격)은 상기 반도체 패턴(155)의 폭에서의 변화량의 두배일 수 있다.
패턴들의 측벽 프로파일들은 제조 공정에 따라 다양하게 변화될 수 있다. 이런 이유에서, 상기 패턴들의 폭의 수직적 변화 또는 상기 반도체 패턴들(155)의 상술한 거울 대칭성 등은 상술한 양상으로부터 변화될 수 있다. 그럼에도 불구하고, 상기 반도체 패턴들(155)이 그것보다 넓은 폭을 갖는 상기 제 1 트렌치(301)를 주형으로 사용하여 형성되는, 상술한 실시예들의 기술적 특징들 중의 하나를 고려할 때, 이러한 변화는 이 분야에서 통상의 지식을 가진 자에게 있어 용이하게 이해 또는 예측될 수 있을 것이다. 따라서, 이러한 양상 변화들에 대한 설명은 생략한다.
일부 실시예들에서, 도 34에서 C1의 경우에서와 같이, 상기 제 1 트렌치(301)의 폭(W1)은 그것의 아래에 형성되는 한 쌍의 활성 영역들 그리고 이들 사이의 소자분리 패턴(130)의 폭들의 합(W4)과 같을 수 있다. 다른 실시예들에 따르면, 도 34에서 C2 또는 C3의 경우들에서와 같이, 상기 제 1 트렌치(301)의 폭(W1)은 상기 폭 W4보다 크거나 작을 수 있다.
한편, 도 6에 도시된 것처럼, 상기 반도체 패턴들(155) 모두는 상기 제 2 트렌치들(302)에 의해 정의는 측벽들을 갖는다. 따라서, 도 26 내지 도 32에 도시된 것처럼, 상기 반도체 패턴들(155) 각각은, 상기 불순물 영역(110) 또는 상기 하부 배선(115)에 수직하면서 상기 상부 배선(210)에 평행한 평면에 대해, 실질적으로 거울 대칭성(mirror symmetry)을 갖는다. 이에 더하여, 상기 반도체 패턴들(155)은 상기 하부 배선(115)의 장축에 평행한 병진적 이동에 대해 대칭성을 가질 수 있다.
도 35는 본 발명의 실시예들에 따른 반도체 장치의 다른 측면을 설명하기 위한 도면이다.
도 35를 참조하면, 상기 반도체 패턴들(155)은 상기 제 1 트렌치(301)의 양쪽 측벽들 중의 하나에 형성되기 때문에, 상기 반도체 패턴들(155) 각각의 측벽 기울기 또는 수평적 폭은 상기 제 1 트렌치(301)의 내측벽의 기울기 및/또는 상기 반도체막(150)의 증착 프로파일 등에 의존적이다. 따라서, 도 35에 도시된 것처럼, 상기 반도체 패턴들(155) 각각은, 상기 제 1 트렌치(301) 또는 상기 활성 영역의 장축에 평행하면서 상기 기판(100)의 상부면에 수직한 평면(P3)에 대해, 거울 대칭성을 갖지 않을 수 있다. 이러한 비대칭성은 상술한 것처럼 상기 반도체 패턴들(155) 각각이 상기 수평 연장부(155h)를 가질 경우에는 더욱 뚜렷하게 발견될 수 있다.
하나의 반도체 패턴(155)의 중심을 관통하는 축(AP)은 상기 기판(100)의 상부면(즉, xy 평면)에 대한 법선의 방향(즉, z축)과 평행하지 않을 수 있다. 즉, θ1 ≠0. 예를 들면, 상기 반도체 패턴(155)의 중심 축(AP)과 상기 z 축 사이의 각도는 0도보다 크고 15도보다 작을 수 있다(즉, 0˚<θ1<15˚).
한편, 상기 반도체 패턴(155)의 중심 축(AP)의 기울어짐은 인접하는 상기 반도체 패턴들(155) 사이의 거리(D)에서의 변화를 가져올 수 있다. 이러한 거리의 변화(D)는 상기 반도체 패턴(155)의 중심 축(AP)의 기울기(θ1)와 상기 반도체 패턴(155)의 종횡비(h/w)에 의존적이며, 방정식 D= 2 x (h/w) x tan(θ1)에 의해 표현될 수 있다(여기서, h 및 w는 각각 상기 반도체 패턴(155)의 높이 및 폭이다). 이에 따라, 상기 반도체 패턴(155)의 종횡비가 크면서 상기 각도 θ1이 상기 z축에 대해 기울어진 경우, 인접하는 상기 반도체 패턴들(155) 사이의 거리(D)가 크게 변할 수 있으며, 이는 메모리 반도체 장치의 집적도에서의 손실을 가져올 수 있다.
본 발명의 실시예들에 따르면, 상기 반도체 패턴들(155)의 기울기(θ1)는 아래의 부등식을 만족시키도록 형성될 수 있다.
Figure pat00001
여기서, a는 상술한 기술적 어려움을 경감하도록 선택되는 파라미터이다. 일부 실시예들에 따르면, 상기 파라미터 a는 10 내지 100일 수 있다. 이 경우, 상술한 상기 반도체 패턴들(155) 사이의 거리(D)에서의 변화 및 그에 따른 기술적 어려움은 경감될 수 있다.
이에 더하여, 도 33 및 도 34를 참조하여 설명한 것처럼, 상기 한 쌍의 반도체 패턴들(155)이 상기 평면 P1 또는 P2에 대해 실질적인 거울 대칭성을 가질 경우, 이들의 관통축들(AP)과 z축 사이의 각도들은 실질적으로 같을 수 있다. 즉, |θ1/θ2|~1.
도 36 및 도 37는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
도 36을 참조하면, 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치(1300)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들면 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있으며, 상술한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다. 전자 장치(1300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 37을 참조하면, 본 발명의 실시예들에 따른 반도체 장치들은 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리 소자(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리 소자(1410)는 상술한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (30)

  1. 하부 배선들, 상기 하부 배선들을 가로지르는 상부 배선들, 상기 하부 배선들과 상기 상부 배선들의 교차 영역들 각각에 배치되는 선택 소자들, 및 상기 선택 소자와 상기 상부 배선 사이에 배치되는 메모리 요소를 포함하되,
    상기 선택 소자들 각각은, 상기 하부 배선에 평행하면서 상기 상부 배선에 수직한 평면에 대해, 실질적으로 거울 비대칭성(mirror asymmetry)을 갖는 반도체 패턴 내에 구현되는 반도체 장치.
  2. 청구항 1에 있어서,
    상기 상부 배선들 중의 하나에 접속하는 선택 소자들 중의 인접하는 둘은, 병진 대칭성(translational symmetry)없이, 이들 사이를 지나는 평면에 대해 거울 대칭성을 갖는 반도체 장치.
  3. 청구항 1에 있어서,
    상기 반도체 패턴들 각각은, 상기 하부 배선에 수직하면서 상기 상부 배선에 평행한 평면에 대해, 실질적으로 거울 대칭성(mirror symmetry)을 갖는 반도체 장치.
  4. 청구항 1에 있어서,
    상기 반도체 패턴의 폭은 그것의 하부 영역에서보다 그것의 상부 영역에서 작은 반도체 장치.
  5. 청구항 1에 있어서,
    상기 반도체 패턴의 상부 폭은 상기 하부 배선의 폭보다 작고,
    상기 반도체 패턴의 하부 폭은 상기 하부 배선의 폭보다 큰 반도체 장치.
  6. 청구항 1에 있어서,
    상기 반도체 패턴은 실질적으로 사각형의 수평 단면을 갖고, 상기 수평 단면의 모서리는 상기 반도체 패턴의 폭의 1/4보다 작은 곡률 반경을 갖는 반도체 장치.
  7. 청구항 1에 있어서,
    상기 반도체 패턴은 그것의 하부 측벽으로부터 수평적으로 돌출되는 돌출부을 갖되, 상기 돌출부는 상기 하부 배선의 장축에 수직한 일 방향을 따라 돌출됨으로써 상기 반도체 패턴은 L자 모양의 수직 단면을 갖는 반도체 장치.
  8. 청구항 1에 있어서,
    상기 반도체 패턴들 각각은 심-프리(seam-free) 또는 보이드-프리(void-free) 구조로 형성되는 반도체 장치.
  9. 청구항 1에 있어서,
    상기 반도체 패턴은 서로 다른 도전형으로 도핑된 상부 불순물 영역 및 하부 불순물 영역을 포함하고, 상기 상부 및 하부 불순물 영역은 피엔 또는 피아이엔 다이오드를 구성함으로써 상기 선택 소자로서 기능하는 반도체 장치.
  10. 청구항 1에 있어서,
    상기 메모리 요소는, 이를 통과하는 전류에 의해 그것의 저항을 선택적으로 변화시킬 수 있는, 가변저항 특성을 갖는 물질들 중의 적어도 하나를 포함하는 반도체 장치.
  11. 청구항 1에 있어서,
    상기 메모리 요소는 칼코겐 화합물들, 페로브스카이트(perovskite) 화합물들, 전이금속 산화물들, 강자성 물질들 또는 반강자성 물질들 중의 적어도 하나의 물질을 포함하는 반도체 장치.
  12. 청구항 1에 있어서,
    상기 하부 배선은 도핑된 반도체 또는 금속들 중의 적어도 하나로 형성되는 반도체 장치.
  13. 청구항 1에 있어서,
    상기 상부 배선의 아래에는, 상기 반도체 패턴들 사이에 배치되는 제 1 절연 패턴들 및 제 2 절연 패턴들을 더 포함하되,
    상기 제 1 절연 패턴 및 상기 제 2 절연 패턴은 하나의 상기 반도체 패턴의 마주보는 두 측벽들을 각각 덮는 반도체 장치.
  14. 청구항 13에 있어서,
    상기 제 1 절연 패턴의 폭은 위쪽으로 갈수록 가늘어지고,
    상기 제 2 절연 패턴의 폭은 아래쪽으로 갈수록 가늘어지는 반도체 장치.
  15. 청구항 14에 있어서,
    상기 제 1 절연 패턴은 수직하게 연장되어 상기 하부 배선의 하부면보다 낮은 하부면을 갖고, 상기 하부 배선들은 상기 제 1 절연 패턴들에 의해 수평적으로 분리되는 반도체 장치.
  16. 기판 상에, 제 1 트렌치들을 정의하는 주형 패턴들을 형성하는 단계;
    서로 이격되어 상기 제 1 트렌치들 각각의 내측벽을 덮는 한 쌍의 반도체 스페이서들을 형성하는 단계; 및
    상기 반도체 스페이서들을 패터닝하여 상기 주형 패턴을 가로지르는 제 2 트렌치들을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  17. 청구항 16에 있어서,
    상기 반도체 스페이서를 형성하는 단계는
    상기 주형 패턴들을 포함하는 결과물을 콘포말하게 덮는 반도체막을 형성하는 단계; 및
    상기 반도체막을 이방적으로 식각하여 상기 제 1 트렌치의 바닥면을 노출시키는 단계를 포함하는 반도체 장치의 제조 방법.
  18. 청구항 17에 있어서,
    상기 반도체 스페이서를 형성하는 단계는 상기 제 1 트렌치 내에 상기 반도체막의 측벽을 덮는 보호 스페이서들을 형성하는 단계를 더 포함하고,
    상기 제 1 트렌치의 바닥면을 노출시키는 단계는 상기 보호 스페이서를 식각 마스크로 사용하여 상기 반도체막을 이방적으로 식각하는 단계를 포함하는 반도체 장치의 제조 방법.
  19. 청구항 17에 있어서,
    상기 반도체막은 섭씨 350도 내지 섭씨 550도의 온도에서 형성되는 반도체 장치의 제조 방법.
  20. 청구항 17에 있어서,
    상기 반도체막은 비정질 실리콘인 반도체 장치의 제조 방법.
  21. 청구항 16에 있어서,
    상기 주형 패턴들을 형성하는 단계는
    상기 기판을 패터닝하여 소자분리 트렌치들을 형성하는 단계;
    상기 소자분리 트렌치들 각각을 채우는 소자분리 패턴들을 형성하는 단계; 및
    상기 소자분리 패턴들 중의 짝수번째 것들 상에 상기 주형 패턴들을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  22. 청구항 16에 있어서,
    상기 주형 패턴들을 형성하는 단계는
    상기 기판을 패터닝하여 소자분리 트렌치들을 형성하는 단계;
    상기 소자분리 트렌치들 각각을 채우는 소자분리 패턴들을 형성하는 단계; 및
    상기 소자분리 패턴들 중의 홀수번째 것들의 상부영역을 제거하는 단계를 포함하되, 상기 소자분리 패턴들 중의 짝수번째 것들은 상기 주형 패턴들로서 사용되는 반도체 장치의 제조 방법.
  23. 청구항 16에 있어서,
    상기 반도체 스페이서들을 형성한 후,
    상기 주형 패턴들을 제거하는 단계; 및
    상기 반도체 스페이서들을 식각 마스크로 사용하여 상기 기판을 이방적으로 식각함으로써 소자분리 트렌치들을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  24. 청구항 16에 있어서,
    상기 제 2 트렌치들을 형성하는 단계는 상기 기판의 상부면이 노출되도록 상기 반도체 스페이서들을 식각함으로써, 상기 기판 상에 2차원적으로 배열되는 반도체 패턴들을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  25. 청구항 16에 있어서,
    상기 제 2 트렌치들은 상기 반도체 스페이서의 두께보다 작은 깊이로 형성되어, 상기 상부 트렌치들의 바닥면과 상기 기판 사이에는 상기 반도체 스페이서가 잔존하는 반도체 장치의 제조 방법.
  26. 청구항 16에 있어서,
    상기 제 1 트렌치 내에, 상기 반도체 스페이서들 사이에 배치되는 제 1 매립 패턴을 형성하는 단계; 및
    상기 제 2 트렌치 내에, 제 2 매립 패턴을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  27. 청구항 16에 있어서,
    상기 반도체 스페이서들 각각은, 상기 제 2 트렌치들에 의해 정의되는 측벽들을 갖는, 몸체부를 갖고,
    상기 몸체부들 각각은 서로 다른 도전형을 갖는 상부 및 하부 불순물 영역들을 포함하는 반도체 장치의 제조 방법.
  28. 청구항 27에 있어서,
    상기 제 2 트렌치들을 형성한 후,
    상기 몸체부들 각각의 상부에 하부 전극을 형성하는 단계;
    상기 하부 전극에 접촉하는 메모리 요소를 형성하는 단계; 및
    상기 메모리 요소들 상에 상기 제 1 트렌치를 가로지르는 상부 배선들을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  29. 청구항 28에 있어서,
    상기 메모리 요소는, 이를 통과하는 전류에 의해 그것의 저항을 선택적으로 변화시킬 수 있는, 가변저항 특성을 갖는 물질들 중의 적어도 하나를 포함하는 반도체 장치의 제조 방법.
  30. 청구항 28에 있어서,
    상기 메모리 요소는 칼코겐 화합물들, 페로브스카이트(perovskite) 화합물들, 전이금속 산화물들, 강자성 물질들 또는 반강자성 물질들 중의 적어도 하나의 물질을 포함하는 반도체 장치의 제조 방법.
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