KR20130076459A - 가변 저항 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

가변 저항 메모리 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 가변 저항 메모리 장치는, 제1 절연막 상의 일 방향으로 연장되는 제1 트렌치; 상기 제1 트렌치 내의 제1 도전층; 상기 제1 도전층 상의 보호막; 상기 제1 절연막 및 상기 보호막 상의 제2 절연막; 상기 제2 절연막을 관통하며, 상기 제1 트렌치와 교차하는 방향으로 연장되는 제2 트렌치; 상기 제1 트렌치와 상기 제2 트렌치가 교차하는 부분의 상기 제1 도전층을 노출시키는 개구부; 상기 개구부 내에 위치하며, 상기 제1 도전층과 접속되는 가변 저항층; 및 상기 제2 트렌치 내에 위치하며, 상기 가변 저항층과 접속되는 제2 도전층을 포함한다.

Description

가변 저항 메모리 장치 및 그 제조 방법{RESISTANCE VARIABLE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 가변 저항 메모리 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 크로스 포인트 셀 어레이(Cross Point Cell Array) 구조를 가지는 가변 저항 메모리 장치 및 그 제조 방법에 관한 것이다.
가변 저항 메모리 장치는 외부 자극에 따라 저항이 변화하여 적어도 서로 다른 두 저항 상태 사이에서 스위칭(Switching)하는 특성을 이용하여 데이터를 저장하는 장치로서, ReRAM(Resistive Random Access Memory), PCRAM(Phase Change RAM), STT-RAM(Spin Transfer Torque-RAM) 등이 이에 포함된다.
그중 ReRAM은 가변 저항 물질, 예컨대 페로브스카이트(Perovskite) 계열의 물질이나 전이금속 산화물로 이루어진 가변 저항층 및 가변 저항층 상·하부의 전극을 포함하는 구조를 가지는데, 전극에 인가되는 전압에 따라서 가변 저항층 내에 필라멘트(Filament) 전류 통로가 생성되거나 소멸된다. 이에 따라 가변 저항층은 필라멘트 전류 통로가 생성된 경우 저항이 낮은 상태가 되고, 필라멘트 전류 통로가 소멸된 경우 저항이 높은 상태가 된다. 이때, 고저항 상태에서 저저항 상태로 스위칭하는 것을 셋(Set) 동작이라 하고, 반대로 저저항 상태에서 고저항 상태로 스위칭하는 것을 리셋(Reset) 동작이라 한다.
한편, 가변 저항 메모리 장치의 집적도 향상을 위하여 이른바 크로스 포인트 셀 어레이 구조가 제안되었다. 이하에서는 이러한 크로스 포인트 셀 어레이 구조를 가지는 가변 저항 메모리 장치의 종래 제조 공정상 문제점을 살펴본다.
도 1은 크로스 포인트 셀 어레이 구조의 레이아웃을 나타내는 평면도이고, 도 2는 종래 기술에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 1 및 도 2를 참조하면, 복수의 비트라인(BL) 및 비트라인(BL)과 교차하는 복수의 워드라인(WL) 사이의 교차점마다 메모리 셀(MC)이 배치되어 있다. 여기서, 각 메모리 셀(MC)의 하부는 하부전극(BE)을 통해 비트라인(BL) 또는 워드라인(WL)과 접속되고, 상부는 상부전극(TE)을 통해 워드라인(WL) 또는 비트라인(BL)과 접속된다.
그러나 종래 기술에 의하면 하부전극(BE), 메모리 셀(MC) 및 상부전극(TE)을 각각 패터닝(Patterning)하여 형성함에 따라 상·하 층간의 오정렬이 발생할 수 있고, 이에 따라 콘택 저항이 급격하게 증가하는 등의 문제가 발생한다. 또한, 다수의 마스크 공정을 반복하게 됨에 따라 제조 공정이 복잡할 뿐만 아니라 제조 비용도 증가하는 문제가 있다.
본 발명이 해결하고자 하는 과제는, 크로스 포인트 셀 어레이 구조를 가지는 가변 저항 메모리 장치의 제조 공정을 단순화하고 제조 비용도 감소시킴과 더불어 마스크 패턴 오정렬에 따른 불량을 방지할 수 있는 가변 저항 메모리 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 가변 저항 메모리 장치는, 제1 절연막 상의 일 방향으로 연장되는 제1 트렌치; 상기 제1 트렌치 내의 제1 도전층; 상기 제1 도전층 상의 보호막; 상기 제1 절연막 및 상기 보호막 상의 제2 절연막; 상기 제2 절연막을 관통하며, 상기 제1 트렌치와 교차하는 방향으로 연장되는 제2 트렌치; 상기 제1 트렌치와 상기 제2 트렌치가 교차하는 부분의 상기 제1 도전층을 노출시키는 개구부; 상기 개구부 내에 위치하며, 상기 제1 도전층과 접속되는 가변 저항층; 및 상기 제2 트렌치 내에 위치하며, 상기 가변 저항층과 접속되는 제2 도전층을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 제조 방법은, 제1 절연막을 선택적으로 식각하여 일 방향으로 연장되는 제1 트렌치를 형성하는 단계; 상기 제1 트렌치 내에 제1 도전층 및 상기 제1 도전층 상의 보호막을 형성하는 단계; 상기 보호막이 형성된 상기 제1 절연막 상에 제2 절연막을 형성하는 단계; 상기 제2 절연막을 선택적으로 식각하여 상기 보호막 일부를 노출시키며 상기 제1 트렌치와 교차하는 방향으로 연장되는 제2 트렌치를 형성하는 단계; 상기 제2 트렌치 형성에 의해 노출된 상기 보호막을 제거하는 단계; 상기 보호막이 제거된 부분에 가변 저항층을 형성하는 단계; 및 상기 제2 트렌치 내에 제2 도전층을 형성하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 가변 저항 메모리 장치의 제조 방법은, 제1 절연막을 선택적으로 식각하여 일 방향으로 연장되는 제1 트렌치를 형성하는 단계; 상기 제1 트렌치 내에 제1 도전층 및 상기 제1 도전층 상의 제1 보호막을 형성하는 단계; 상기 제1 보호막이 형성된 상기 제1 절연막 상에 제2 절연막을 형성하는 단계; 상기 제2 절연막을 선택적으로 식각하여 상기 제1 보호막 일부를 노출시키며 상기 제1 트렌치와 교차하는 방향으로 연장되는 제2 트렌치를 형성하는 단계; 상기 제2 트렌치 형성에 의해 노출된 상기 제1 보호막을 제거하는 단계; 상기 제1 보호막이 제거된 부분에 제1 가변 저항층을 형성하는 단계; 상기 제2 트렌치 내에 제2 도전층 및 상기 제2 도전층 상의 제2 보호막을 형성하는 단계; 상기 제2 보호막 및 상기 제2 절연막 상에 제3 절연막을 형성하는 단계; 상기 제3 절연막을 선택적으로 식각하여 상기 제2 보호막 일부를 노출시키며 상기 제1 트렌치와 같은 방향으로 연장되는 제3 트렌치를 형성하는 단계; 상기 제3 트렌치 형성에 의해 노출된 상기 제2 보호막을 제거하는 단계; 상기 제2 보호막이 제거된 부분에 제2 가변 저항층을 형성하는 단계; 및 상기 제3 트렌치 내에 제3 도전층을 형성하는 단계를 포함한다.
본 발명에 따른 가변 저항 메모리 장치 및 그 제조 방법에 의하면, 크로스 포인트 셀 어레이 구조를 가지는 가변 저항 메모리 장치의 제조 공정을 단순화하고 제조 비용도 감소시킴과 더불어 마스크 패턴 오정렬에 따른 불량을 방지할 수 있다.
도 1은 크로스 포인트 셀 어레이 구조의 레이아웃을 나타내는 평면도이다.
도 2는 종래 기술에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 3은 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 메모리 셀 배열을 보여주는 단면도이다.
도 4a 내지 도 16b는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 크로스 포인트 셀 어레이 구조의 레이아웃을 나타내는 평면도이고, 도 3은 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 메모리 셀 배열을 보여주는 단면도이며, 도 4a 내지 도 16b는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 여기서, 각 번호의 'a'도는 도 1의 Ⅰ-Ⅰ' 선에 따른 단면을 도시한 것이고, 'b'도는 도 1의 Ⅱ-Ⅱ' 선에 따른 단면을 도시한 것이다.
도 4a 및 도 4b를 참조하면, 소정의 하부 구조물을 갖는 기판(미도시됨) 상에 제1 절연막(105)을 형성한다. 제1 절연막(105)은 산화막 계열의 물질, 예컨대 실리콘 산화막(SiO2), TEOS(Tetra Ethyl Ortho Silicate), BPSG(Boron Phosphorus Silicate Glass), BSG(Boron Silicate Glass), PSG(Phosphorus Silicate Glass), FSG(Fluorinated Silicate Glass), SOG(Spin On Glass) 중 어느 하나 이상을 포함할 수 있다. 한편, 본 단면도에는 도시되지 않았으나 상기 기판은 가변 저항 메모리 장치를 구동하기 위한 주변 회로를 포함할 수 있다.
이어서, Ⅱ-Ⅱ' 방향(도 1 참조)으로 연장되는 라인 형태의 마스크 패턴(미도시됨)을 식각마스크로 제1 절연막(105)을 식각하여 제1 트렌치(T1)를 형성한다. 제1 트렌치(T1)는 복수개가 평행하게 배열될 수 있다.
도 5a 및 도 5b를 참조하면, 제1 트렌치(T1) 측벽에 제1 스페이서(110)를 형성한다. 제1 스페이서(110)는 후속 에치백(Etch-back) 등의 공정에서 제1 트렌치(T1)를 보호하기 위한 것으로서, 제1 트렌치(T1)가 형성된 제1 절연막(105) 상에 예컨대 질화막 계열의 물질을 증착한 후 전면 식각하여 형성할 수 있다.
이어서, 제1 트렌치(T1) 내에 매립되는 제1 도전라인(115)을 형성한다. 제1 도전라인(115)은 제1 트렌치(T1) 상에 도전물질, 예컨대 텅스텐(W) 또는 알루미늄(Al)을 화학적 기상 증착(Chemical Vapor Deposition; CVD) 등의 방식으로 증착한 후, 에치백 등의 공정을 통해 리세스(Recess)하여 형성할 수 있다. 이때, 리세스하는 깊이는 후술하는 제1 전극, 제1 가변 저항층 및 제2 전극의 두께를 고려하여 결정하며, 제1 도전라인(115)은 비트라인(도 3의 BL 참조) 또는 워드라인(도 3의 WL 참조)일 수 있다.
이어서, 제1 도전라인(115) 상에 제1 전극(120)을 형성한다. 제1 전극(120)은 도전물질, 예컨대 티타늄 질화막(TiN)을 증착한 후, 에치백 등의 공정을 통해 리세스하여 형성할 수 있다.
도 6a 및 도 6b를 참조하면, 제1 전극(120) 상에 제1 보호막(125)을 형성한다. 제1 보호막(125)은 제1 전극(120)이 형성된 제1 트렌치(T1)를 매립하는 두께로 제1 절연막(105)과 식각 선택비를 갖는 물질, 예컨대 질화막 계열의 물질을 증착한 후, 제1 절연막(105) 최상면이 드러날 때까지 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다. 본 공정 결과 형성되는 제1 보호막(125)은 제1 전극(120)을 보호함과 더불어 후술하는 제2 트렌치를 형성하기 위한 식각 공정에서 식각정지막 역할을 하게 된다.
이어서, 제1 보호막(125)이 형성된 제1 절연막(105) 상에 제2 절연막(130)을 형성한다. 제2 절연막(130)은 산화막 계열의 물질, 예컨대 실리콘 산화막(SiO2), TEOS, BPSG, BSG, PSG, FSG, SOG 중 어느 하나 이상을 포함할 수 있다.
도 7a 및 도 7b를 참조하면, Ⅰ-Ⅰ' 방향(도 1 참조)으로 연장되는 라인 형태의 마스크 패턴(미도시됨)을 식각마스크로 제2 절연막(130)을 식각하여 제2 트렌치(T2)를 형성한다. 제2 트렌치(T2)는 복수개가 평행하게 배열될 수 있다. 한편, 본 공정이 완료된 후에도 잔류하는 제2 절연막(130)을 제2 절연막 패턴(130A)이라 한다.
도 8a 및 도 8b를 참조하면, 제2 트렌치(T2) 형성에 의해 노출된 제1 보호막(125), 즉 Ⅰ-Ⅰ' 방향(도 1 참조)으로 연장되는 제2 트렌치(T2)와 Ⅱ-Ⅱ' 방향(도 1 참조)으로 연장되는 제1 트렌치(T1)가 교차하는 부분의 제1 보호막(125)을 제거한다. 이때, 제1 보호막(125)과 제1 절연막(105) 간의 식각 선택비를 이용하여 제1 보호막(125)을 선택적으로 제거할 수 있다. 이 과정에서 제1 보호막(125) 측벽의 제1 스페이서(110)가 함께 제거될 수 있으며, 본 공정 결과 제1 트렌치(T1)와 제2 트렌치(T2)가 교차하는 부분의 제1 전극(120) 상면이 노출된다. 한편, 본 공정이 완료된 후에도 잔류하는 제1 보호막(125)을 제1 보호막 패턴(125A)이라 한다.
도 9a 및 도 9b를 참조하면, 제2 트렌치(T2) 측벽에 제2 스페이서(135)를 형성한다. 제2 스페이서(135)는 후속 에치백 등의 공정에서 제2 트렌치(T2)를 보호하기 위한 것으로서, 제2 트렌치(T2)를 포함하는 제2 절연막 패턴(130A) 상에 예컨대 질화막 계열의 물질을 증착한 후 전면 식각하여 형성할 수 있다.
이어서, 제1 전극(120) 상에 제1 가변 저항층(140)을 형성한다. 제1 가변 저항층(140)은 산소 공공(Vacancy)이나 이온의 이동(Migration) 또는 물질의 상변화(Phase Change)에 의해 전기저항이 변하는 구조를 포함하거나, 자기장(Magnetic Field)이나 스핀 전달 토크(Spin Transfer Torque; STT)에 의해 전기저항이 변하는 자기 터널 접합(Magnetic Tunnel Junction; MTJ) 구조를 포함할 수 있다.
여기서, 산소 공공이나 이온의 이동에 의해 전기저항이 변하는 구조는 STO(SrTiO3), BTO(BaTiO3), PCMO(Pr1 - xCaxMnO3) 등의 페로브스카이트(Perovskite) 계열의 물질이나 티타늄 산화물(TiO2), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O5), 니오븀 산화물(Nb2O5), 코발트 산화물(Co3O4), 니켈 산화물(NiO), 텅스텐 산화물(WO3), 란탄 산화물(La2O3) 등의 전이금속 산화물(Transition Metal Oxide, TMO)을 포함하는 이원산화물을 포함할 수 있으며, 물질의 상변화에 의해 전기저항이 변하는 구조는 열에 의해 결정질 또는 비정질 상태로 변화되는 물질, 예컨대 게르마늄, 안티몬 및 텔루륨이 소정 비율로 결합된 GST(GeSbTe) 등의 칼코게나이드(Chalcogenide) 계열의 물질을 포함할 수 있다.
또한, 상기 자기 터널 접합(MTJ) 구조는 자성 자유층, 자성 고정층 및 이들 사이에 개재되는 장벽층을 포함할 수 있으며, 상기 자성 자유층 및 상기 자성 고정층은 강자성체, 예컨대 철(Fe), 니켈(Ni), 코발트(Co), 가돌리늄(Gd), 디스프로슘(Dy) 또는 이들의 화합물을 포함할 수 있으며, 상기 장벽층은 마그네슘 산화물(MgO), 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 실리콘 산화물(SiO2) 등을 포함할 수 있다.
한편, 본 단면도에는 도시되지 않았으나 필요에 따라 제1 가변 저항층(140) 상부 또는 하부와 접속되는 선택 소자, 예컨대 트랜지스터 또는 다이오드 등을 추가로 형성할 수 있으며, 제1 가변 저항층(140) 상면의 높이는 제1 절연막(105) 최상면의 높이보다 낮도록 형성함으로써 평면상에서 볼 때 제1 가변 저항층(140)은 매트릭스 형태로 배열되는 섬(Island) 모양을 가질 수 있다.
도 10a 및 도 10b를 참조하면, 제2 트렌치(T2) 내에 매립되는 제2 전극(145)을 형성한다. 제2 전극(145)은 제2 트렌치(T2) 상에 도전물질, 예컨대 티타늄 질화막(TiN)을 증착한 후, 에치백 등의 공정을 통해 리세스하여 형성할 수 있다.
이어서, 제2 전극(145) 상에 제2 도전라인(150)을 형성한다. 제2 도전라인(150)은 도전물질, 예컨대 텅스텐(W) 또는 알루미늄(Al)을 화학적 기상 증착(CVD) 등의 방식으로 증착한 후, 에치백 등의 공정을 통해 리세스하여 형성할 수 있다. 이때, 리세스하는 깊이는 후술하는 제3 전극, 제2 가변 저항층 및 제4 전극의 두께를 고려하여 결정하며, 제2 도전라인(150)은 워드라인(도 3의 WL 참조) 또는 비트라인(도 3의 BL 참조)일 수 있다.
이어서, 제2 도전라인(150) 상에 제3 전극(155)을 형성한다. 제3 전극(155)은 도전물질, 예컨대 티타늄 질화막(TiN)을 증착한 후, 에치백 등의 공정을 통해 리세스하여 형성할 수 있다.
도 11a 및 도 11b를 참조하면, 제3 전극(155) 상에 제2 보호막(160)을 형성한다. 제2 보호막(160)은 제3 전극(155)이 형성된 제2 트렌치(T2)를 매립하는 두께로 제2 절연막 패턴(130A)과 식각 선택비를 갖는 물질, 예컨대 질화막 계열의 물질을 증착한 후, 제2 절연막 패턴(130A)의 최상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다. 본 공정 결과 형성되는 제2 보호막(160)은 제3 전극(155)을 보호함과 더불어 후술하는 제3 트렌치를 형성하기 위한 식각 공정에서 식각정지막 역할을 하게 된다.
도 12a 및 도 12b를 참조하면, 제2 보호막(160) 및 제2 절연막 패턴(130A) 상에 제3 절연막(165)을 형성한다. 제3 절연막(165)은 산화막 계열의 물질, 예컨대 실리콘 산화막(SiO2), TEOS, BPSG, BSG, PSG, FSG, SOG 중 어느 하나 이상을 포함할 수 있다.
도 13a 및 도 13b를 참조하면, 제1 트렌치(T1)와 같은 방향으로 연장되는 라인 형태의 마스크 패턴(미도시됨)을 식각마스크로 제3 절연막(165)을 식각하여 제3 트렌치(T3)를 형성한다. 제3 트렌치(T3)는 복수개가 평행하게 배열될 수 있다.
이어서, 제3 트렌치(T3) 형성에 의해 노출된 제2 보호막(160), 즉 Ⅰ-Ⅰ' 방향(도 1 참조)으로 연장되는 제2 트렌치(T2)와 Ⅱ-Ⅱ' 방향(도 1 참조)으로 연장되는 제3 트렌치(T3)가 교차하는 부분의 제2 보호막(160)을 제거한다. 이때, 제2 보호막(160)과 제2 절연막 패턴(130A) 간의 식각 선택비를 이용하여 제2 보호막(160)을 선택적으로 제거할 수 있다. 이 과정에서 제2 보호막(160) 측벽의 제2 스페이서(135)가 함께 제거될 수 있으며, 본 공정 결과 제2 트렌치(T2)와 제3 트렌치(T3)가 교차하는 부분의 제3 전극(155) 상면이 노출된다. 한편, 본 공정이 완료된 후에도 잔류하는 제2 보호막(160) 및 제3 절연막(165)을 각각 제2 보호막 패턴(160A) 및 제3 절연막 패턴(165A)이라 한다.
도 14a 및 도 14b를 참조하면, 제3 트렌치(T3) 측벽에 제3 스페이서(170)를 형성한다. 제3 스페이서(170)는 후속 에치백 등의 공정에서 제3 트렌치(T3)를 보호하기 위한 것으로서, 제3 트렌치(T3)를 포함하는 제3 절연막 패턴(165A) 상에 예컨대 질화막 계열의 물질을 증착한 후 전면 식각하여 형성할 수 있다.
이어서, 제3 전극(155) 상에 제2 가변 저항층(175)을 형성한다. 제2 가변 저항층(175)은 산소 공공이나 이온의 이동 또는 물질의 상변화에 의해 전기저항이 변하는 구조를 포함하거나, 자기장이나 스핀 전달 토크(STT)에 의해 전기저항이 변하는 자기 터널 접합(MTJ) 구조를 포함할 수 있으며, 제1 가변 저항층(140)과 같은 물질로 형성할 수 있다.
한편, 본 단면도에는 도시되지 않았으나 필요에 따라 제2 가변 저항층(175) 상부 또는 하부와 접속되는 선택 소자, 예컨대 트랜지스터 또는 다이오드 등을 추가로 형성할 수 있으며, 제2 가변 저항층(175) 상면의 높이는 제2 절연막 패턴(130A) 최상면의 높이보다 낮도록 형성함으로써, 평면상에서 볼 때 제2 가변 저항층(175)은 매트릭스 형태로 배열되는 섬(Island) 모양을 가질 수 있다.
도 15a 및 도 15b를 참조하면, 제3 트렌치(T3) 내에 매립되는 제4 전극(180)을 형성한다. 제4 전극(180)은 제3 트렌치(T3) 상에 도전물질, 예컨대 티타늄 질화막(TiN)을 증착한 후, 에치백 등의 공정을 통해 리세스하여 형성할 수 있다.
이어서, 제4 전극(180) 상에 제3 도전라인(185)을 형성한다. 제3 도전라인(185)은 도전물질, 예컨대 텅스텐(W) 또는 알루미늄(Al)을 화학적 기상 증착(CVD) 등의 방식으로 증착한 후, 에치백 등의 공정을 통해 리세스하여 형성할 수 있다. 이때, 제3 도전라인(185)은 비트라인(도 3의 BL 참조) 또는 워드라인(도 3의 WL 참조)일 수 있다.
도 16a 및 도 16b를 참조하면, 제3 도전라인(185) 상에 제5 전극(190)을 형성한다. 제5 전극(190)은 도전물질, 예컨대 티타늄 질화막(TiN)을 증착한 후, 에치백 등의 공정을 통해 리세스하여 형성할 수 있다.
이어서, 제5 전극(190) 상에 제3 보호막(195)을 형성한다. 제3 보호막(195)은 제5 전극(190)이 형성된 제3 트렌치(T3)를 매립하는 두께로 제3 절연막 패턴(165A)과 식각 선택비를 갖는 물질, 예컨대 질화막 계열의 물질을 증착한 후, 제3 절연막 패턴(165A)의 최상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다. 본 공정 결과 형성되는 제3 보호막(195)은 제5 전극(190)을 보호함과 더불어 후속 식각 공정에서 식각정지막 역할을 하게 된다.
이상에서 설명한 제조 방법에 의하여, 도 16a 및 도 16b에 도시된 것과 같은 본 발명의 일 실시예에 따른 가변 저항 메모리 장치가 제조될 수 있다.
도 16a 및 도 16b를 참조하면, 본 발명의 일 실시예에 따른 가변 저항 메모리 장치는, 제1 절연막(105) 상의 일 방향으로 연장되는 제1 트렌치(T1), 제1 트렌치(T1) 내의 제1 도전라인(115) 및 제1 도전라인(115) 상의 제1 전극(120)을 포함하는 제1 도전층, 상기 제1 도전층 상의 제1 보호막(125), 제1 절연막(105) 및 제1 보호막(125) 상의 제2 절연막(130), 제2 절연막(130)을 관통하면서 제1 트렌치(T1)와 교차하는 방향으로 연장되는 제2 트렌치(T2), 제1 트렌치(T1)와 제2 트렌치(T2)가 교차하는 부분의 상기 제1 도전층을 노출시키는 개구부, 상기 개구부 내에 위치하면서 상기 제1 도전층과 접속되는 제1 가변 저항층(140), 제2 트렌치(T2) 내에 위치하면서 제1 가변 저항층(140)과 접속되는 제2 전극(145) 및 제2 전극(145) 상의 제2 도전라인(150)을 포함하는 제2 도전층, 제1 또는 제2 트렌치(T1, T2) 측벽에 형성된 제1 또는 제2 스페이서(110, 135), 및 제1 가변 저항층(140) 상부 또는 하부와 접속되는 선택 소자를 포함할 수 있다.
여기서, 제1 보호막(125)은 제1 절연막(105)과 식각 선택비를 갖는 물질로 이루어질 수 있으며, 제1 가변 저항층(140)은 산소 공공이나 이온의 이동 또는 물질의 상변화에 의해 전기저항이 변하는 구조를 포함하거나, 또는 자기장이나 스핀 전달 토크에 의해 전기저항이 변하는 자기 터널 접합 구조를 포함할 수 있다.
도 1 및 도 3을 참조하면, 이상에서 설명한 제조 공정을 반복 수행하여 크로스 포인트 셀 어레이(Cross Point Cell Array) 구조를 다층으로 형성할 수 있다. 크로스 포인트 셀 어레이 구조는 서로 평행한 복수개의 비트라인(BL) 및 비트라인(BL)과 교차하면서 서로 평행한 복수개의 워드라인(WL) 사이의 교차점에 메모리 셀(MC)이 배열되는 구조로서, 각 메모리 셀(MC) 상부 또는 하부에 선택 소자(미도시됨), 예컨대 트랜지스터 또는 다이오드 등이 접속될 수 있다.
여기서, 메모리 셀(MC)은 가변 저항층을 포함할 수 있고, 각 메모리 셀(MC)과 비트라인(BL) 및 워드라인(WL) 사이에 전극(미도시됨)이 추가로 개재될 수 있다. 한편, 상기 전극, 비트라인(BL) 및 워드라인(WL)은 도전물질, 예컨대 텅스텐(W), 알루미늄(Al), 구리(Cu), 금(Au), 은(Ag), 백금(Pt), 니켈(Ni), 크롬(Cr), 코발트(Co), 티타늄(Ti), 루테늄(Ru), 하프늄(Hf), 지르코늄(Zr) 등의 금속이나 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN) 등의 금속 질화물 등을 포함할 수 있다. 한편, 도 3에서는 메모리 셀(MC)이 4개 층으로 적층된 모습을 도시하였으나 본 발명이 이에 한정되는 것은 아니며, 메모리 셀(MC)은 3개 층 이하 또는 5개 층 이상으로도 적층할 수 있다.
이상에서 설명한 본 발명의 일 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법에 의하면, 가변 저항층 및 상기 가변 저항층 상·하부의 전극을 별도의 마스크 패턴을 이용한 패터닝(Patterning) 공정에 의하지 아니하고, 트렌치 내에 도전라인과 함께 매립하는 방식으로 형성할 수 있다. 이에 따라 마스크 패턴의 오정렬에 따른 콘택 저항 증가 등의 문제를 해결할 수 있을 뿐만 아니라, 종래 기술에 비해 마스크 공정을 줄임으로써 제조 공정을 단순화하고 제조 비용도 감소시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
105 : 제1 절연막 110 : 제1 스페이서
115 : 제1 도전라인 120 : 제1 전극
125A : 제1 보호막 패턴 130A : 제2 절연막 패턴
135 : 제2 스페이서 140 : 제1 가변 저항층
145 : 제2 전극 150 : 제2 도전라인
155 : 제3 전극 160A : 제2 보호막 패턴
165A : 제3 절연막 패턴 170 : 제3 스페이서
175 : 제2 가변 저항층 180 : 제4 전극
185 : 제3 도전라인 190 : 제5 전극
195 : 제3 보호막 T1 : 제1 트렌치
T2 : 제2 트렌치 T3 : 제3 트렌치

Claims (18)

  1. 제1 절연막 상의 일 방향으로 연장되는 제1 트렌치;
    상기 제1 트렌치 내의 제1 도전층;
    상기 제1 도전층 상의 보호막;
    상기 제1 절연막 및 상기 보호막 상의 제2 절연막;
    상기 제2 절연막을 관통하며, 상기 제1 트렌치와 교차하는 방향으로 연장되는 제2 트렌치;
    상기 제1 트렌치와 상기 제2 트렌치가 교차하는 부분의 상기 제1 도전층을 노출시키는 개구부;
    상기 개구부 내에 위치하며, 상기 제1 도전층과 접속되는 가변 저항층; 및
    상기 제2 트렌치 내에 위치하며, 상기 가변 저항층과 접속되는 제2 도전층을 포함하는
    가변 저항 메모리 장치.
  2. 제1 항에 있어서,
    상기 제1 도전층은, 제1 도전라인 및 상기 제1 도전라인 상의 제1 전극을 포함하고,
    상기 제2 도전층은, 제2 전극 및 상기 제2 전극 상의 제2 도전라인을 포함하는
    가변 저항 메모리 장치.
  3. 제1 항에 있어서,
    상기 제1 또는 제2 트렌치 측벽에 형성된 스페이서를 더 포함하는
    가변 저항 메모리 장치.
  4. 제1 항에 있어서,
    상기 보호막은, 상기 제1 절연막과 식각 선택비를 갖는 물질로 이루어지는
    가변 저항 메모리 장치.
  5. 제1 항에 있어서,
    상기 가변 저항층은, 산소 공공이나 이온의 이동 또는 물질의 상변화에 의해 전기저항이 변하는 구조를 포함하거나, 또는 자기장이나 스핀 전달 토크에 의해 전기저항이 변하는 자기 터널 접합 구조를 포함하는
    가변 저항 메모리 장치.
  6. 제1 항에 있어서,
    상기 가변 저항층 상부 또는 하부와 접속되는 선택 소자를 더 포함하는
    가변 저항 메모리 장치.
  7. 제1 절연막을 선택적으로 식각하여 일 방향으로 연장되는 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치 내에 제1 도전층 및 상기 제1 도전층 상의 보호막을 형성하는 단계;
    상기 보호막이 형성된 상기 제1 절연막 상에 제2 절연막을 형성하는 단계;
    상기 제2 절연막을 선택적으로 식각하여 상기 보호막 일부를 노출시키며 상기 제1 트렌치와 교차하는 방향으로 연장되는 제2 트렌치를 형성하는 단계;
    상기 제2 트렌치 형성에 의해 노출된 상기 보호막을 제거하는 단계;
    상기 보호막이 제거된 부분에 가변 저항층을 형성하는 단계; 및
    상기 제2 트렌치 내에 제2 도전층을 형성하는 단계를 포함하는
    가변 저항 메모리 장치의 제조 방법.
  8. 제7 항에 있어서,
    상기 제1 도전층은, 제1 도전라인 및 상기 제1 도전라인 상의 제1 전극을 포함하고,
    상기 제2 도전층은, 제2 전극 및 상기 제2 전극 상의 제2 도전라인을 포함하는
    가변 저항 메모리 장치의 제조 방법.
  9. 제7 항에 있어서,
    상기 제1 또는 제2 트렌치 형성 단계 후에,
    상기 제1 또는 제2 트렌치 측벽에 스페이서를 형성하는 단계를 더 포함하는
    가변 저항 메모리 장치의 제조 방법.
  10. 제7 항에 있어서,
    상기 보호막은, 상기 제1 절연막과 식각 선택비를 갖는 물질로 형성하는
    가변 저항 메모리 장치의 제조 방법.
  11. 제7 항에 있어서,
    상기 가변 저항층은, 산소 공공이나 이온의 이동 또는 물질의 상변화에 의해 전기저항이 변하는 구조를 포함하거나, 또는 자기장이나 스핀 전달 토크에 의해 전기저항이 변하는 자기 터널 접합 구조를 포함하는
    가변 저항 메모리 장치의 제조 방법.
  12. 제7 항에 있어서,
    상기 가변 저항층 상부 또는 하부와 접속되는 선택 소자를 형성하는 단계를 더 포함하는
    가변 저항 메모리 장치의 제조 방법.
  13. 제1 절연막을 선택적으로 식각하여 일 방향으로 연장되는 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치 내에 제1 도전층 및 상기 제1 도전층 상의 제1 보호막을 형성하는 단계;
    상기 제1 보호막이 형성된 상기 제1 절연막 상에 제2 절연막을 형성하는 단계;
    상기 제2 절연막을 선택적으로 식각하여 상기 제1 보호막 일부를 노출시키며 상기 제1 트렌치와 교차하는 방향으로 연장되는 제2 트렌치를 형성하는 단계;
    상기 제2 트렌치 형성에 의해 노출된 상기 제1 보호막을 제거하는 단계;
    상기 제1 보호막이 제거된 부분에 제1 가변 저항층을 형성하는 단계;
    상기 제2 트렌치 내에 제2 도전층 및 상기 제2 도전층 상의 제2 보호막을 형성하는 단계;
    상기 제2 보호막 및 상기 제2 절연막 상에 제3 절연막을 형성하는 단계;
    상기 제3 절연막을 선택적으로 식각하여 상기 제2 보호막 일부를 노출시키며 상기 제1 트렌치와 같은 방향으로 연장되는 제3 트렌치를 형성하는 단계;
    상기 제3 트렌치 형성에 의해 노출된 상기 제2 보호막을 제거하는 단계;
    상기 제2 보호막이 제거된 부분에 제2 가변 저항층을 형성하는 단계; 및
    상기 제3 트렌치 내에 제3 도전층을 형성하는 단계를 포함하는
    가변 저항 메모리 장치의 제조 방법.
  14. 제13 항에 있어서,
    상기 제1 도전층은, 제1 도전라인 및 상기 제1 도전라인 상의 제1 전극을 포함하고,
    상기 제2 도전층은, 제2 전극, 상기 제2 전극 상의 제2 도전라인 및 상기 제2 도전라인 상의 제3 전극을 포함하며,
    상기 제3 도전층은, 제4 전극, 상기 제4 전극 상의 제3 도전라인 및 상기 제3 도전라인 상의 제5 전극을 포함하는
    가변 저항 메모리 장치의 제조 방법.
  15. 제13 항에 있어서,
    상기 제1, 제2 또는 제3 트렌치 형성 단계 후에,
    상기 제1, 제2 또는 제3 트렌치 측벽에 스페이서를 형성하는 단계를 더 포함하는
    가변 저항 메모리 장치의 제조 방법.
  16. 제13 항에 있어서,
    상기 제1 보호막은, 상기 제1 절연막과 식각 선택비를 갖는 물질로 형성하고,
    상기 제2 보호막은, 상기 제2 절연막과 식각 선택비를 갖는 물질로 형성하는
    가변 저항 메모리 장치의 제조 방법.
  17. 제13 항에 있어서,
    상기 제1 및 제2 가변 저항층은, 산소 공공이나 이온의 이동 또는 물질의 상변화에 의해 전기저항이 변하는 구조를 포함하거나, 또는 자기장이나 스핀 전달 토크에 의해 전기저항이 변하는 자기 터널 접합 구조를 포함하는
    가변 저항 메모리 장치의 제조 방법.
  18. 제13 항에 있어서,
    상기 제1 및 제2 가변 저항층 상부 또는 하부와 접속되는 선택 소자를 형성하는 단계를 더 포함하는
    가변 저항 메모리 장치의 제조 방법.
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