KR102293859B1 - 가변 저항 메모리 소자 및 이의 제조 방법 - Google Patents

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Abstract

가변 저항 메모리 소자는, 기판의 절연막 상에 제1 방향으로 연장되는 복수의 제1 도전 라인들과, 상기 제1 방향과 교차하는 제2 방향으로 각각 연장되는 복수의 제2 도전 라인들과, 상기 제1 도전 라인들 및 상기 제2 도전 라인들의 교차부들에 각각 배치되고, 제1 방향을 따라 순차적으로 배치되는 제1 가변 저항 패턴, 제1 희생막 패턴 및 제2 가변 저항 패턴을 포함하는 제1 가변 저항 구조물을 포함하는 제1 메모리 셀들과, 상기 제1 방향으로 연장되는 복수의 제3 도전 라인들 및 상기 제2 도전 라인들 및 상기 제3 도전 라인들의 교차부들에 각각 배치되고, 상기 제1 방향을 따라 순차적으로 배치되는 제3 가변 저항 패턴, 제2 희생막 패턴 및 제4 가변 저항 패턴을 포함하는 제2 가변 저항 구조물을 포함하는 제2 메모리 셀들을 포함한다. 상기 가변 저항 메모리 소자는 높은 신뢰성을 가질 수 있다.

Description

가변 저항 메모리 소자 및 이의 제조 방법{VARIABLE RESISTANCE DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것이다. 보다 상세하게, 본 발명은 가변 저항 메모리 소자 및 이의 제조 방법에 관한 것이다.
반도체 소자가 고집적화되면서, 복층으로 구성되는 크로스 포인트 어레이 구조의 가변 저항 메모리 소자들이 개발되고 있다.
본 발명의 일 과제는 상, 하층에 배치되는 메모리 셀들이 균일한 특성을 갖는 가변 저항 메모리 소자를 제공하는 데 있다.
본 발명의 다른 과제는 상, 하층에 배치되는 메모리 셀들이 균일한 특성을 갖는 가변 저항 메모리 소자를 제조하는 방법을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 본 발명의 일 실시예에 따른 가변 저항 메모리 소자는, 기판의 절연막 상에, 제1 방향으로 연장되는 복수의 제1 도전 라인들이 구비된다. 상기 제1 도전 라인들 상부에 배치되며, 상기 제1 방향과 교차하는 제2 방향으로 각각 연장되는 복수의 제2 도전 라인들이 구비된다. 상기 제1 도전 라인들 및 상기 제2 도전 라인들의 교차부들에 각각 배치되고, 상기 제2 방향으로 연장되면서, 동일 평면상에 제1 방향을 따라 순차적으로 배치되는 제1 가변 저항 패턴, 제1 희생막 패턴 및 제2 가변 저항 패턴을 포함하는 제1 가변 저항 구조물을 갖는 제1 메모리 셀들이 구비된다. 상기 제2 도전 라인들 상부에 배치되며, 상기 제1 방향으로 연장되는 복수의 제3 도전 라인들이 구비된다. 또한, 상기 제2 도전 라인들 및 상기 제3 도전 라인들의 교차부들에 각각 배치되고, 상기 제2 방향으로 연장되면서 동일 평면상에 상기 제1 방향을 따라 순차적으로 배치되는 제3 가변 저항 패턴, 제2 희생막 패턴 및 제4 가변 저항 패턴을 갖는 제2 가변 저항 구조물을 포함하는 제2 메모리 셀들을 포함한다.
예시적인 실시예에 있어서, 상기 제1 메모리 셀은 상기 제1 도전 라인 상에 순차적으로 적층된 제1 하부 전극, 제1 선택 소자, 제1 가변 저항 구조물 및 제1 상부 전극을 포함하고, 상기 제2 메모리 셀은 상기 제2 도전 라인 상에 순차적으로 적층된 제2 하부 전극, 제2 선택 소자, 제2 가변 저항 구조물 및 제2 상부 전극을 포함할 수 있다.
예시적인 실시예에 있어서, 상기 제1 및 제2 메모리 셀들은 제1 내지 제4 면을 갖는 필러 형상을 가질 수 있다.
예시적인 실시예에 있어서, 상기 제1 내지 제4 가변 저항 패턴은 실질적으로 동일한 가변 저항 물질을 포함할 수 있다.
예시적인 실시예에 있어서, 상기 제1 내지 제4 가변 저항 패턴은 실질적으로 동일한 전이 금속 산화물을 포함할 수 있다.
예시적인 실시예에 있어서, 상기 제1 내지 제4 가변 저항 패턴은 티타늄 산화물(TiOx), 지르코늄 산화물(ZrOx), 알루미늄 산화물(AlOx), 하프늄 산화물(HfOx), 탄탈륨 산화물(TaOx), 니오븀 산화물(NbOx), 코발트 산화물(CoOx), 텅스텐 산화물(WOx), 란탄 산화물(LaOx), 아연 산화물(ZnOx) 등을 포함할 수 있다.
예시적인 실시예에 있어서, 상기 제1 가변 저항 구조물 상에는 상기 제1 및 제2 가변 저항 패턴의 산소를 흡수하거나 또는 상기 제1 및 제2 가변 저항 패턴으로 산소를 공급하기 위한 제1 버퍼막 패턴을 더 포함하고, 상기 제2 가변 저항 구조물 상에는 상기 제3 및 제4 가변 저항 패턴의 산소를 흡수하거나 또는 상기 제3 및 제4 가변 저항 패턴으로 산소를 공급하기 위한 제2 버퍼막 패턴을 더 포함할 수 있다.
예시적인 실시예에 있어서, 상기 제1 및 제2 메모리 셀들에서, 상기 제1 방향으로 서로 마주하는 제1 및 제3 면 상에는 제2 캡핑막 패턴을 더 포함할 수 있다.
예시적인 실시예에 있어서, 상기 제2 캡핑막 패턴은 상기 제1 내지 제4 가변 저항 패턴과 실질적으로 동일한 물질을 포함할 수 있다.
예시적인 실시예에 있어서, 상기 제2 캡핑막 패턴은 상기 제1 및 제2 메모리 셀들의 제1 및 제3 면과 상기 제2 도전 라인의 측벽 및 상기 제1 도전 라인의 상부면을 따라 컨포멀하게 구비될 수 있다.
예시적인 실시예에 있어서, 상기 제1 메모리 셀들에서, 상기 제2 방향으로 서로 마주하는 제2 및 제4 면 상에는 제1 캡핑막 패턴이 더 구비되고, 상기 제2 메모리 셀들에서, 상기 제2 방향으로 서로 마주하는 제2 및 제4 면 상에는 제3 캡핑막이 더 구비될 수 있다.
예시적인 실시예에 있어서, 상기 제1 캡핑막 패턴 및 제3 캡핑막은 상기 제2 캡핑막 패턴과 다른 물질을 포함할 수 있다.
예시적인 실시예에 있어서, 상기 제1 캡핑막 패턴 및 제3 캡핑막은 실리콘 질화물 또는 실리콘 산 질화물을 포함할 수 있다.
예시적인 실시예에 있어서, 상기 제1 및 제2 희생막 패턴은 절연 물질을 포함할 수 있다.
예시적인 실시예에 있어서, 상기 제1 및 제2 희생막 패턴은 실리콘 산화물을 포함할 수 있다.
예시적인 실시예에 있어서, 상기 제1 가변 저항 구조물은 상기 제1 희생막 패턴에서 상기 제1 방향으로 마주하는 양 측벽과 접하여 상기 제1 및 제2 가변 저항 패턴이 각각 구비되는 형상을 가질 수 있다.
예시적인 실시예에 있어서, 상기 제2 가변 저항 구조물은 상기 제2 희생막 패턴에서 상기 제1 방향으로 마주하는 양 측벽과 접하여 상기 제3 및 제4 가변 저항 패턴이 각각 구비되는 형상을 가질 수 있다.
예시적인 실시예에 있어서, 상기 제1 도전 라인들 및 제1 메모리 셀들의 제2 방향으로의 사이에는 제1 층간 절연 패턴이 더 포함될 수 있다.
예시적인 실시예에 있어서, 상기 제1 메모리 셀들, 제2 도전 라인들 및 제2 메모리 셀들의 제1 방향으로의 사이에는 제2 층간 절연 패턴이 더 포함될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 내지 제4 가변 저항 패턴은 페로브스카이트 계열 물질, 강자성체를 포함하는 물질, 칼코게나이드(chalcogenide) 계열의 상전이 물질을 포함할 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 본 발명의 일 실시예에 따른 가변 저항 메모리 소자를 형성하기 위하여, 기판의 절연막 상에, 제1 방향으로 연장되는 제1 도전 패턴들을 형성한다. 상기 제1 도전 패턴들 상에, 제1 하부 희생막 패턴을 포함하고 필러 형상을 갖는 제1 예비 메모리 셀들을 형성한다. 상기 제1 예비 메모리 셀들 상에, 상기 제1 방향과 수직한 제2 방향으로 연장되도록, 제2 도전 패턴과, 제1 상부 희생막 패턴을 포함하는 제2 예비 메모리 구조물들을 형성한다. 상기 제1 예비 메모리 셀들 및 제3 도전 패턴 측벽에 노출되는 상기 제1 하부 및 제1 상부 희생막 패턴의 일부를 제거하여, 양 측으로 리세스된 부위를 포함하는 제1 희생막 패턴 및 제2 상부 희생막 패턴을 각각 형성한다. 상기 제1 희생막 패턴 및 제2 상부 희생막 패턴의 리세스된 부위를 채우는 가변 저항 패턴들과, 상기 제1 예비 메모리 셀들 측벽, 제1 도전 패턴 상부면, 제2 도전 패턴 측벽 및 제2 예비 메모리 구조물의 측벽 표면 상에 캡핑막 패턴을 각각 형성하여, 제1 메모리 셀을 형성한다. 상기 제2 예비 메모리 구조물 상에 상기 제1 방향으로 연장되는 라인 형상의 제3 도전 패턴을 형성한다. 그리고, 상기 제3 도전 패턴 사이에 트렌치가 형성되도록 상기 제2 예비 구조물을 식각하여, 제2 희생막 패턴을 포함하는 제2 메모리 셀을 형성한다.
예시적인 실시예들에 있어서, 상기 제1 예비 메모리 셀은 제1 하부 전극, 제1 선택 소자, 상기 제1 하부 희생막 패턴 및 제1 상부 전극을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 하부 및 제1 상부 희생막 패턴의 일부를 제거하는 공정은 등방성 식각 공정을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 패턴들 및 캡핑막 패턴을 형성하는 공정은 동일한 증착 단계에서 형성되고, 가변 저항 물질막을 컨포멀하게 증착할 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 패턴 및 캡핑막은 동일한 전이 금속 산화물을 증착하여 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 예비 메모리 구조물은 상기 제2 방향으로 연장되는 제2 예비 하부 전극 패턴, 제2 예비 선택 소자 패턴, 상기 제1 상부 희생막 패턴을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 예비 선택 소자 패턴을 형성하기 위하여, 하부막 상에 폴리실리콘막을 형성한다. 상기 폴리실리콘막에 불순물을 도핑한다. 그리고, 상기 불순물을 결정화하기 위한 열처리 공정을 수행한다.
예시적인 실시예들에 있어서, 상기 제1 예비 메모리 셀의 측벽, 제1 도전 패턴 상부면, 제2 도전 패턴 측벽 및 제2 예비 메모리 구조물의 측벽 표면에 형성된 상기 캡핑막을 제거할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 예비 메모리 셀들에서 상기 제2 방향으로 서로 마주하는 측벽과 상기 제1 도전 라인 측벽 및 절연막 상에 컨포멀하게 상기 캡핑막과 다른 물질을 포함하는 제1 캡핑막 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 메모리 셀들에서 상기 제2 방향으로 서로 마주하는 측벽과 상기 제2 도전 패턴 상부면, 상기 제3 도전 패턴 측벽과 상부면 상에 컨포멀하게 상기 캡핑막과 다른 물질의 제3 캡핑막을 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 가변 저항 메모리 소자에서 제1 및 제2 메모리 셀에 포함되는 가변 저항 구조물은 희생막 패턴 및 상기 희생막 패턴 양 측에 가변 저항 패턴이 구비되는 구조를 갖는다. 상, 하부에 형성되는 제1 및 제2 메모리 셀에 포함되는 상기 가변 저항 패턴은 동일한 단계의 증착 공정을 통해 형성될 수 있다. 또한, 상기 가변 저항 패턴은 상기 제1 및 제2 메모리 셀을 형성을 위한 열처리 공정이 수행된 이 후에 형성될 수 있다. 그러므로, 상기 제1 및 제2 메모리 셀에 포함되는 가변 저항 패턴들은 열적 버짓에 의한 문제가 감소되고, 동일한 특성을 가질 수 있다. 따라서, 상기 가변 저항 메모리 소자는 우수한 전기적 특성을 가질 수 있다.
도 1은 본 발명의 일 실시예에 따른 가변 저항 메모리 소자를 설명하기 위한 사시도이다.
도 2는 도 1에 도시된 가변 저항 메모리 소자의 제1 및 제2 방향의 단면도이다.
도 3은 도 1에 도시된 가변 저항 메모리 소자의 평면도이다.
도 4 내지 도 15는 도 1 내지 도 4에 도시된 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 사시도들이다.
도 16은 본 발명의 일 실시예에 따른 가변 저항 메모리 소자를 설명하기 위한 사시도이다.
도 17 내지 도 19는 도 16에 도시된 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 사시도이다.
도 20은 본 발명의 일 실시예에 따른 가변 저항 메모리 소자를 설명하기 위한 사시도이다.
도 21은 도 20에 도시된 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 사시도이다.
도 22는 예시적인 실시예들에 따른 정보처리 시스템의 개략적인 구성을 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에" 와 "바로 ~사이에" 또는 "~에 이웃하는" 과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 가변 저항 메모리 소자를 설명하기 위한 사시도이다. 도 2는 도 1에 도시된 가변 저항 메모리 소자의 제1 및 제2 방향의 단면도이다. 도 3은 도 1에 도시된 가변 저항 메모리 소자의 평면도이다.
상기 제1 및 제2 방향은 기판 상면에 평행한 방향이고, 상기 제1 및 방향은 실질적으로 서로 수직한 방향일 수 있다. 또한, 상기 기판 상면과 수직한 방향은 제3 방향일 수 있다. 이하 모든 도면들에서, 상기 제1 내지 제3 방향의 정의는 동일하다.
도 1 내지 도 3을 참조하면, 상기 가변 저항 메모리 소자는 기판(100) 상에 절연막(101)이 구비된다. 상기 절연막(101) 상에, 제1 도전 라인들(102a), 제2 도전 라인들(130a), 제1 메모리 셀들(117b), 제2 메모리 셀들(143a) 및 제3 도전 라인들(164)을 포함할 수 있다.
상기 절연막(101)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 절연 물질을 포함할 수 있다. 다른 예로, 상기 기판(100)은 전체가 절연 물질로 이루어질 수도 있다.
상기 제1 도전 라인들(102a)은 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수개로 배치될 수 있다. 제1 도전 라인들(102a)은 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al), 티타늄(Ti) 또는 탄탈륨(Ta)과 같은 금속 또는 이들의 질화물을 포함할 수 있다. 상기 제1 도전 라인들(102a)은 상기 가변 저항 메모리 소자의 하부 비트 라인(bit line)으로 제공될 수 있다.
상기 제2 도전 라인들(130a)은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 배치될 수 있다. 상기 제2 도전 라인들(130a)은 예를 들어, 텅스텐, 구리, 알루미늄, 티타늄 또는 탄탈륨과 같은 금속 또는 이들의 질화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 도전 라인(102a)이 하부 비트 라인으로 제공되는 경우 제2 도전 라인(130a)은 제1 및 제2 메모리 셀들(117b, 143a)의 공통 워드 라인으로 제공될 수 있다.
상기 제1 메모리 셀(117b)은 상기 제1 및 제2 도전 라인들(102a, 130a)이 교차하는 교차부에 형성될 수 있다. 즉, 상기 제1 메모리 셀(117b)은 상기 제1 및 제2 도전 라인(102a, 130a)의 상기 제3 방향으로의 사이에 각각 배치될 수 있다. 예시적인 실시예에서, 상기 제1 메모리 셀(117b)은 4개의 측면을 갖는 필러 형상을 가질 수 있다. 상기 제1 메모리 셀(117b)에서 상기 제1 방향으로 서로 마주하는 측면을 각각 제1 면 및 제3 면이라 하고, 상기 제1 메모리 셀(117b)에서 상기 제2 방향으로 서로 마주하는 측면을 각각 제2 및 제4 면이라 한다.
상기 제3 도전 라인들(164)은 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 배치될 수 있다. 즉, 상기 제3 도전 라인들(164)은 상기 제1 도전 라인들(102a)과 오버랩 되도록 배치될 수 있다. 상기 제3 도전 라인들(164)은 예를 들어, 텅스텐, 구리, 알루미늄, 티타늄 또는 탄탈륨과 같은 금속 또는 이들의 질화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 제2 도전 라인(130a)이 공통 워드 라인으로 제공되는 경우 제3 도전 라인(164)은 상부 비트 라인으로 제공될 수 있다.
상기 제2 메모리 셀(143a)은 상기 제2 및 제3 도전 라인들(130a, 164)이 교차하는 교차부에 형성될 수 있다. 즉, 상기 제2 메모리 셀(143a)은 상기 제2 및 제3 도전 라인들(130a, 164)의 상기 제3 방향으로의 사이에 각각 배치될 수 있다. 예시적인 실시예에서, 상기 제2 메모리 셀(143a)은 4개의 측면을 갖는 필러 형상을 가질 수 있다. 상기 제2 메모리 셀(143a)에서 상기 제1 방향으로 서로 마주하는 측면을 각각 제1 면 및 제3 면이라 하고, 상기 제2 메모리 셀(143a)에서 상기 제2 방향으로 서로 마주하는 측면을 각각 제2 및 제4 면이라 한다.
상기 제1 메모리 셀(117b)에는 제1 선택 소자(106b) 및 제1 가변 저항 구조물(170a)이 포함될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 선택 소자(106b) 및 제1 가변 저항 구조물(170a)은 순서가 바뀌어 적층될 수도 있다.
예시적인 실시예들에 있어서, 상기 제1 선택 소자(106b)의 아래에는 제1 하부 전극(104b)이 더 포함되고, 상기 제1 선택 소자(106b)의 상에 상기 제1 중간 전극(108b)이 더 포함될 수 있다. 또한, 상기 제1 가변 저항 구조물(170a)과 제2 도전 라인(130a) 사이에는 제1 버퍼막 패턴(114b) 및 제1 상부 전극(116b)을 더 포함할 수 있다.
즉, 상기 제1 메모리 셀(117b)은 상기 제1 도전 라인(102a) 상에 순차적으로 적층되는 제1 하부 전극(104b), 제1 선택 소자(106b), 제1 중간 전극(108b), 제1 가변 저항 구조물(170a), 제1 버퍼막 패턴(114b) 및 제1 상부 전극(116b)을 포함할 수 있다.
상기 제1 하부 전극(104b), 제1 중간 전극(108b) 및 제1 상부 전극(116b)은 예를 들어, 텅스텐(W), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 루테늄(Ru), 이리듐(Ir), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속을 포함할 수 있다. 또는, 상기 제1 제1 하부 전극 및 제1 상부 전극은 티타늄 질화물(TiNx), 티타늄 실리콘 질화물(TiSiNx), 텅스텐 질화물(WNx), 텅스텐 실리콘 질화물(WSiNx), 탄탈륨 질화물(TaNx), 탄탈륨 실리콘 질화물(TaSiNx), 지르코늄 질화물(ZrNx), 지르코늄 실리콘 질화물(ZrSiNx) 등과 같은 금속 질화물 또는 금속 실리콘 질화물을 각각 포함할 수 있다.
상기 제1 선택 소자(106b)는 다이오드를 포함할 수 있다. 상기 제1 선택 소자(106b)는 예를들어, 결정질의 실리콘을 포함하는 반도체 패턴일 수 있다. 상기 반도체 패턴에는 P형 및 N형 불순물이 각각 도핑되어 있다.
상기 제1 가변 저항 구조물(170a)은 상기 제2 방향으로 연장되는 형상의 제1 가변 저항 패턴(160a), 제1 희생막 패턴(110c) 및 제2 가변 저항 패턴(160b)을 포함할 수 있다. 상기 제1 가변 저항 패턴(160a), 제1 희생막 패턴(110c) 및 제2 가변 저항 패턴(160b)은 서로 접촉되면서 상기 제1 방향을 따라 순차적으로 배치될 수 있다. 즉, 상기 제1 희생막 패턴(110c)의 양 측에 상기 제1 및 제2 가변 저항 패턴(160a, 160b)이 배치될 수 있다. 따라서, 상기 제1 가변 저항 패턴(160a), 제1 희생막 패턴(110c) 및 제2 가변 저항 패턴(160b)의 각각의 제1 방향의 폭은 상기 제1 메모리 셀(117b)의 제1 방향의 폭보다 좁을 수 있다.
상기 제1 및 제2 가변 저항 패턴(160a, 160b)은 동일한 증착 단계에서 동일한 공정으로 형성된 실질적으로 동일한 가변 저항 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 및 제2 가변 저항 패턴(160a, 160b)은 상, 하부 전극에 전압이 가해지지 않았을 때 절연성을 갖는 물질을 포함할 수 있다.
상기 제1 및 제2 가변 저항 패턴(160a, 160b)은 전이 금속 산화물을 포함할 수 있다. 상기 전이 금속 산화물의 예로서, 티타늄 산화물(TiOx), 지르코늄 산화물(ZrOx), 알루미늄 산화물(AlOx), 하프늄 산화물(HfOx), 탄탈륨 산화물(TaOx), 니오븀 산화물(NbOx), 코발트 산화물(CoOx), 텅스텐 산화물(WOx), 란탄 산화물(LaOx), 아연 산화물(ZnOx) 등을 포함할 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다.
다른 예로, 상기 제1 및 제2 가변 저항 패턴(160a, 160b)은 페로브스카이트(perovskite) 계열의 물질을 포함할 수 있다. 상기 페로브스카이트 계열 물질의 예로서, STO(SrTiO3), BTO(BaTiO3), PCMO(Pr1-XCaXMnO3) 등을 들 수 있다.
상기 제1 희생막 패턴(110c)은 상기 제1 메모리 셀(117b)을 구성하는 다른 물질들과 식각 선택비를 갖는 절연 물질을 포함할 수 있다. 상기 제1 희생막 패턴(110c)은 예를들어, 실리콘 산화물을 포함할 수 있다.
상기 제1 버퍼막 패턴(114b)은 산소 베이컨시(oxygen vacancy) 혹은 산소 이동에 의해 전기 저항이 변화하는 물질을 사용하여 상기 제1 가변 저항 구조물(170a)이 형성된 경우에만 선택적으로 구비될 수 있다. 이 경우, 상기 제1 버퍼막 패턴(114b)은 상기 제1 가변 저항 구조물(170a)의 산소를 흡수하거나 상기 제1 가변 저항 구조물(170a)로 산소를 공급하기 위한 막으로써 제공될 수 있다. 상기 제1 버퍼막 패턴(114b)은 전이 금속 산화물을 포함할 수 있으며, 예를들어, 탄탈륨 산화물(TaOx)을 포함할 수 있다.
상기 제1 메모리 셀(117b)의 제2 및 제4 면 상에 상기 제1 도전 라인(102a) 및 절연막(101)을 따라 컨포멀하게 제1 캡핑막 패턴(118a)이 구비될 수 있다. 상기 제1 캡핑막 패턴(118a)은 실리콘 질화물 또는 실리콘 산 질화물을 포함할 수 있다.
또한, 상기 제1 캡핑막 패턴(118a) 상에는 상기 제1 메모리 셀들(117b)의 제2 방향으로의 사이를 채우는 제1 층간 절연 패턴(120a)이 구비될 수 있다. 상기 제1 층간 절연 패턴(120a)은 실리콘 산화물을 포함할 수 있다. 예를들어, 상기 제1 층간 절연 패턴(120a)은 TOSZ(TOnen SilaZene), FOX(Flowable OXide), SOG(Spin On Glass) 물질막을 포함할 수 있다. 그러므로, 상기 제1 층간 절연 패턴(120a) 및 상기 제1 메모리 셀(117b) 상에는 상기 제2 도전 라인(130a)이 형성될 수 있다.
상기 제2 메모리 셀(143a)은 제2 선택 소자(134b) 및 제2 가변 저항 구조물(170b)을 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 제2 선택 소자(134b) 및 제2 가변 저항 구조물(170b)은 순서가 바뀌어 적층될 수도 있다.
예시적인 실시예들에 있어서, 상기 제2 선택 소자(134b)의 아래에는 제2 하부 전극(132b)이 더 포함되고, 상기 제2 선택 소자(134b)의 상에는 제2 중간 전극(136b)을 더 포함될 수 있다. 또한, 상기 제2 가변 저항 구조물(170b) 및 제3 도전 라인(164) 사이에는 제2 버퍼막 패턴(140b) 및 제2 상부 전극(142b)이 더 포함될 수 있다.
즉, 상기 제2 메모리 셀(143a)은 상기 제2 도전 라인(130a) 상에 순차적으로 적층되는 제2 하부 전극(132b), 제2 선택 소자(134b), 제2 중간 전극(136b), 제2 가변 저항 구조물(170b), 제2 버퍼막 패턴(140b) 및 제2 상부 전극(142b)을 포함할 수 있다.
상기 제2 가변 저항 구조물(170b)은 상기 제2 방향으로 연장되는 형상의 제3 가변 저항 패턴(161c), 제2 희생막 패턴(138c) 및 제4 가변 저항 패턴(161d)을 포함할 수 있다. 상기 제3 가변 저항 패턴(161c), 제2 희생막 패턴(138c) 및 제4 가변 저항 패턴(161d)은 서로 접촉되는 형상을 갖고 상기 제1 방향을 따라 순차적으로 배치될 수 있다. 즉, 상기 제2 희생막 패턴(138c)의 양 측으로 상기 제3 및 제4 가변 저항 패턴(161c, 161d)이 배치될 수 있다. 따라서, 상기 제3 가변 저항 패턴(161c), 제2 희생막 패턴(138c) 및 제4 가변 저항 패턴(161d)의 각각의 제1 방향의 폭은 상기 제2 메모리 셀(143a)의 제1 방향의 폭보다 좁을 수 있다.
상기 제3 및 제4 가변 저항 패턴(161c, 161d)은 동일한 증착 단계에서 동일한 공정으로 형성된 실질적으로 동일한 가변 저항 물질을 포함할 수 있다. 따라서, 상기 제1 내지 제4 가변 저항 패턴(160a, 160b, 161c, 161d)은 실질적으로 동일한 전기적 특성을 가질 수 있고, 이로인해, 제1 및 제2 메모리 셀(117b, 143a)의 전기적 특성 차이가 감소될 수 있다.
상기 제2 희생막 패턴(138c)은 상기 제2 메모리 셀(143a)을 구성하는 다른 물질들과 식각 선택비를 갖는 절연 물질을 포함할 수 있다. 상기 제2 희생막 패턴(138c)은 예를들어, 실리콘 산화물을 포함할 수 있다.
상기 제2 메모리 셀(143a)과 상기 제1 메모리 셀(117b)은 실질적으로 동일한 구조를 가질 수 있다. 즉, 상기 제2 메모리 셀(143a)에 포함되는 상기 제2 하부 전극(132b), 제2 선택 소자(134b), 제2 중간 전극(136b), 제2 가변 저항 구조물(170b), 제2 버퍼막 패턴(140b) 및 제2 상부 전극(142b)은 각각 상기 제1 메모리 셀(117b)의 상기 제1 하부 전극(104b), 제1 선택 소자(106b), 제1 중간 전극(108b), 제1 가변 저항 구조물(170a), 제1 버퍼막 패턴(114b) 및 제1 상부 전극(116b)과 실질적으로 동일할 수 있다.
상기 제1 및 제2 메모리 셀(117b, 143a)의 제1 및 제3면과 상기 제2 도전 라인(130a)의 측벽, 상기 제1 도전 라인(102a)의 상부면을 따라 컨포멀하게 제2 캡핑막 패턴(161e)이 구비될 수 있다.
상기 제2 캡핑막 패턴(161e)은 상기 제1 내지 제4 가변 저항 패턴(160a, 160b, 161c, 161d)을 형성하기 위한 것과 동일한 증착 단계에서 형성될 수 있다. 따라서, 상기 제2 캡핑막 패턴(161e)은 상기 제1 내지 제4 가변 저항 패턴(160a, 160b, 161c, 161d)과 실질적으로 동일한 물질일 수 있다. 그러나, 상기 제2 캡핑막 패턴(161e) 양 단에는 전극이 구비되지 않으므로, 상기 제2 캡핑막 패턴(161e)은 가변 저항 소자로 제공되지 않고 절연 물질로써 제공될 수 있다.
상기 제2 캡핑막 패턴(161e)은 전이 금속 산화물을 포함할 수 있다. 상기 전이 금속 산화물의 예로서, 티타늄 산화물(TiOx), 지르코늄 산화물(ZrOx), 알루미늄 산화물(AlOx), 하프늄 산화물(HfOx), 탄탈륨 산화물(TaOx), 니오븀 산화물(NbOx), 코발트 산화물(CoOx), 텅스텐 산화물(WOx), 란탄 산화물(LaOx), 아연 산화물(ZnOx) 등을 포함할 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다. 다른 예로, 상기 제2 캡핑막 패턴(161e)은 페로브스카이트(perovskite) 계열의 물질을 포함할 수 있다.
이와같이, 상기 제2 캡핑막 패턴(161e)은 상기 제1 캡핑막 패턴(118a)과는 다른 물질을 포함할 수 있다.
상기 제2 캡핑막 패턴(161e) 상에는 상기 제1 및 제2 메모리 셀들(117b, 143a)의 제1 방향으로의 사이를 채우는 제2 층간 절연 패턴(162a)이 구비될 수 있다. 상기 제2 층간 절연 패턴(162a)은 실리콘 산화물을 포함할 수 있다. 예를들어, 상기 제2 층간 절연 패턴(162a)은 TOSZ(TOnen SilaZene), FOX(Flowable OXide), SOG(Spin On Glass) 물질막을 포함할 수 있다. 그러므로, 상기 제2 층간 절연 패턴(162a) 및 상기 제2 메모리 셀(143a) 상에는 상기 제3 도전 라인(164)이 형성될 수 있다.
상기 제2 메모리 셀(143a)의 제2 및 제4면과 상기 제2 및 제3 도전 라인(130a, 164)의 표면을 따라 컨포멀하게 제3 캡핑막(167)이 구비될 수 있다. 상기 제3 캡핑막(167)은 실리콘 질화물 또는 실리콘 산 질화물을 포함할 수 있다.
또한, 상기 제3 캡핑막(167) 상에는 상기 제2 메모리 셀들(143a)의 제2 방향으로의 사이를 채우면서 상기 제3 도전 라인(164)을 덮는 제3 층간 절연막(168)이 구비될 수 있다. 상기 제3 층간 절연막(168)은 실리콘 산화물을 포함할 수 있다. 예를들어, 상기 제3 층간 절연막(168)은 TOSZ(TOnen SilaZene), FOX(Flowable OXide), SOG(Spin On Glass) 물질막을 포함할 수 있다.
상기 가변 저항 메모리 소자의 제1 및 제2 메모리 셀(117b, 143a)에는 동일한 단계의 증착 공정에 의해 형성되는 제1 내지 제4 가변 저항 패턴(160a, 160b, 161c, 161d)이 포함된다. 즉, 상기 제1 내지 제4 가변 저항 패턴(160a, 160b, 161c, 161d)은 실질적으로 동일한 물질일 수 있다. 따라서, 상기 제1 내지 제4 가변 저항 패턴(160a, 160b, 161c, 161d)은 실질적으로 전기적 특성을 가질 수 있고, 이로인해, 제1 및 제2 메모리 셀(117b, 143a)의 전기적 특성 차이가 감소될 수 있다. 따라서, 상기 가변 저항 메모리 소자는 상, 하부 메모리 셀들의 특성 차이가 거의 없고 우수한 특성을 가질 수 있다.
도 1에서는 2층으로 메모리 셀들이 적층된 구조를 가지고 있으나, 그 이상으로 상기 메모리 셀들을 반복 적층한 구조를 가질 수도 있다.
도 4 내지 도 15는 도 1 내지 도 4에 도시된 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 사시도들이다.
도 4를 참조하면, 기판(100)상에 절연막(101)을 형성한다. 상기 절연막(101) 상에 제1 도전막(102), 제1 예비 메모리막들을 형성한다. 상기 제1 예비 메모리막들 상에 제1 하드 마스크(50)를 형성한다.
상기 절연막(101)은 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물과 같은 절연 물질을 포함할 수 있다. 다른 예로, 상기 기판(100)은 전체가 절연 물질로 이루어질 수도 있다.
상기 제1 예비 메모리막들은 적어도 제1 선택 소자막(106) 및 제1 희생막(110)을 포함할 수 있다. 상기 제1 선택 소자막(106)의 아래에는 제1 하부 전극막(104)이 더 형성되고, 상기 제1 선택 소자막(106) 상에는 제1 중간 전극막(108)이 더 형성될 수 있다. 또한, 상기 제1 희생막(110) 상에는 버퍼막(114) 및 제1 상부 전극막(116)이 더 형성될 수 있다. 구체적으로, 상기 절연막(101) 상에 제1 도전막(102), 제1 하부 전극막(104), 제1 선택 소자막(106), 제1 중간 전극막(108), 제1 희생막(110), 제1 버퍼막(114), 제1 상부 전극막(116)을 순차적으로 형성할 수 있다.
상기 막들은 예를 들어, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정, 스퍼터링(sputtering) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 또는 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정을 수행하여 형성될 수 있다.
상기 제1 도전막(102)은 금속 또는 금속 질화물을 포함할 수 있다. 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al), 티타늄(Ti) 또는 탄탈륨(Ta)과 같은 금속 또는 이들의 질화물을 포함할 수 있다.
상기 제1 하부 전극막(104), 제1 중간 전극막(108) 및 제1 상부 전극막(116)은 예를 들어, 텅스텐(W), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 루테늄(Ru), 이리듐(Ir), 구리(Cu), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속을 포함할 수 있다. 또는, 상기 제1 하부 전극막(104), 제1 중간 전극막(108) 및 제1 상부 전극막(116)은 티타늄 질화물(TiNx), 티타늄 실리콘 질화물(TiSiNx), 텅스텐 질화물(WNx), 텅스텐 실리콘 질화물(WSiNx), 탄탈륨 질화물(TaNx), 탄탈륨 실리콘 질화물(TaSiNx), 지르코늄 질화물(ZrNx), 지르코늄 실리콘 질화물(ZrSiNx) 등과 같은 금속 질화물 또는 금속 실리콘 질화물을 각각 포함할 수 있다.
상기 제1 선택 소자막(106)은 다이오드를 형성하기 위한 반도체막을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 선택 소자막(106)을 형성하기 위하여, 제1 하부 전극막(104) 상에 폴리실리콘막을 형성한다. 상기 폴리실리콘막에 P형 및 N형 불순물을 각각 도핑한다. 상기 폴리실리콘막을 형성한 다음에는, 상기 폴리실리콘을 결정화하기 위한 열처리 공정이 수행될 수 있다. 또한, 상기 불순물들을 활성화(Activation)시키기 위한 열처리 공정이 수행될 수 있다. 예시적인 실시예에서, 상기 결정화를 위한 열처리 공정은 500도 내지 700도의 온도에서 4 내지 8 시간 진행될 수 있으며, 상기 불순물을 활성화시키는 열처리 공정은 상기 결정화 열처리 공정보다 높은 온도에서 1초 내지 60초 동안 진행될 수 있다.
상기 제1 희생막(110)은 제1 메모리 구조물을 구성하는 다른 물질막들과 식각 선택비를 갖는 절연 물질을 포함할 수 있다. 상기 제1 희생막(110)은 예를들어, 실리콘 산화물을 포함할 수 있다.
상기 제1 버퍼막(114)은 하부막으로부터 산소를 흡수하거나 또는 하부막으로 산소를 공급하기 위한 막으로 제공될 수 있다. 상기 제1 버퍼막(114)은 전이 금속 산화물을 포함할 수 있으며, 예를들어, 탄탈륨 산화물(TaOx)을 포함할 수 있다.
상기 제1 하드 마스크(50)는 제1 하드 마스크막을 형성하고, 사진 식각 공정에 의해 패터닝하여 형성할 수 있다. 상기 제1 하드 마스크막은 예를들어 실리콘 질화물을 포함할 수 있다. 상기 제1 하드 마스크(50)는 상기 제1 방향으로 연장되는 라인 형상을 갖도록 형성할 수 있다.
상기 제1 예비 메모리막들에는 각 메모리 셀의 가변 저항체로 제공되어 실질적인 데이터를 기록하기 위한 가변 저항막이 형성되지 않는다. 상기 가변 저항막이 형성되어야 할 부위에는 상기 제1 희생막(110)이 형성된다.
도 5 및 도 6을 참조하면, 상기 제1 하드 마스크(50)를 이용하여 상기 제1 예비 메모리막들 및 제1 도전막(102)을 식각한다. 따라서, 상기 절연막(100) 상에 제1 도전 라인(102a), 제1 예비 메모리 구조물(117) 및 제1 하드 마스크(50)가 적층된 제1 예비 구조물들이 형성된다.
상기 제1 예비 구조물들은 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 상기 제1 예비 구조물들 사이에는 제1 트렌치(119)가 생성될 수 있다. 한편, 상기 제1 트렌치(119)를 형성하기 위한 상기 식각 공정에 의해 절연막(101)의 상부가 일부 식각될 수도 있다.
상기 제1 도전 라인(102a)은 상기 가변 저항 메모리 소자의 하부에 배치되는 제1 메모리 셀들의 비트 라인으로 제공될 수 있다
예시적인 실시예에서, 상기 예비 메모리 구조물(117)은 제1 예비 하부 전극(104a), 제1 예비 선택 소자(106a), 제1 예비 중간 전극(108a), 제1 하부 희생막 패턴(110a), 예비 제1 버퍼막 패턴(114a) 및 제1 예비 상부 전극(116a)을 포함할 수 있다.
도 7을 참조하면, 상기 제1 트렌치(119) 내부에 제1 캡핑막(118) 및 제1 층간 절연막(120)을 형성한다. 그리고, 상기 제1 하드 마스크(50)를 제거한다.
구체적으로, 상기 제1 트렌치(119) 내부 표면 및 상기 제1 하드 마스크(50) 표면 상에 컨포멀하게 제1 캡핑막(118)을 형성한다. 상기 제1 캡핑막(118)은 실리콘 질화물을 포함할 수 있다.
상기 제1 캡핑막(118) 상에 상기 제1 트렌치(119) 내부를 완전하게 채우도록 제1 층간 절연막(120)을 형성한다. 상기 제1 층간 절연막(120)은 실리콘 산화물을 포함할 수 있다. 상기 제1 트렌치(119)의 내부 폭이 매우 좁기 때문에, 상기 제1 층간 절연막(120)은 매립 특성이 우수한 물질을 사용하여 형성될 수 있다. 예시적인 실시예에 있어서, 상기 제1 층간 절연막은 상기 캡핑막 상에 TOSZ(TOnen SilaZene), FOX(Flowable OXide) 또는 SOG(Spin On Glass) 물질막을 형성하고, 이를 열처리함으로써 형성할 수 있다. 예시적인 실시예에 있어서, 상기 열처리 공정은 400 내지 600도의 온도에서 30분 내지 2시간 동안 수행될 수 있다.
상기 제1 예비 상부 전극(116a)이 노출되도록 상기 제1 캡핑막(118), 제1 층간 절연막(120)을 평탄화한다. 상기 평탄화 공정을 통해 상기 제1 하드 마스크(50)는 완전하게 제거될 수 있다. 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정에 의해 수행될 수 있다.
도 8을 참조하면, 상기 제1 층간 절연막(120), 제1 캡핑막(118) 및 제1 예비 메모리 구조물(117)의 상에 제2 도전막(130), 제2 예비 메모리막들을 형성한다. 상기 제2 예비 메모리막들 상에 제2 하드 마스크(144)를 형성한다.
상기 제2 도전막은 상기 금속 또는 금속 질화물을 포함할 수 있다. 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al), 티타늄(Ti) 또는 탄탈륨(Ta)과 같은 금속 또는 이들의 질화물을 포함할 수 있다.
상기 제2 예비 메모리막들은 적어도 제2 선택 소자막(134) 및 제2 희생막(138)을 포함할 수 있다. 상기 제2 선택 소자막(134)의 아래에는 제2 하부 전극막(132)이 더 형성되고, 상기 제2 선택 소자막(134) 상에는 제2 중간 전극막(136)이 더 형성될 수 있다. 또한, 상기 제2 희생막(138) 상에는 제2 버퍼막(140) 및 제2 상부 전극막(142)이 더 형성될 수 있다.
상기 제2 예비 메모리막은 상기 제1 예비 메모리막과 실질적으로 동일한 적층 구조를 가질 수 있다. 그러므로, 상기 제2 하부 전극막(132), 제2 선택 소자막(134), 제2 중간 전극막(136), 제2 희생막(138), 제2 버퍼막(140) 및 제2 상부 전극막(142)의 적층 구조는 각각의 상기 제1 하부 전극막(104), 제1 선택 소자막(106), 제1 중간 전극막(108), 제1 희생막(110), 제1 버퍼막(114) 및 제1 상부 전극막(116)의 적층 구조와 실질적으로 동일할 수 있다.
상기 제2 예비 메모리막들을 형성할 때, 고온의 증착 공정 및 열처리 공정이 수행될 수 있다. 예를들어, 상기 제2 선택 소자막(134)을 형성하기 위한 공정에서, 폴리실리콘을 결정화하기 위한 열처리 공정 또는 폴리실리콘 내에 도핑된 불순물들을 활성화시키기 위한 열처리 공정이 각각 수행될 수 있다. 예시적인 실시예에서, 상기 결정화를 위한 열처리 공정은 500도 내지 700도의 온도에서 4 내지 8 시간 진행될 수 있으며, 상기 불순물을 활성화시키는 열처리 공정은 상기 결정화 열처리 공정보다 높은 온도에서 1초 내지 60초 동안 진행될 수 있다.
그러나, 상기 제2 도전막(130)의 하부에 형성되는 제1 예비 메모리 구조물(117)에는 메모리 셀의 가변 저항체로 제공되어 데이터를 기록하기 위한 가변 저항막이 형성되지 않는다. 그러므로, 상기 결정화 열처리 또는 불순물의 활성화를 위한 열처리 공정을 수행할 때 하부 메모리 셀의 가변 저항 패턴이 열화되는 문제가 발생되지 않는다.
한편, 상기 제2 예비 메모리막에도 상기 각 메모리 셀의 가변 저항체로 제공되어 실질적인 데이터를 기록하기 위한 가변 저항막이 형성되지 않는다. 상기 가변 저항막이 형성되어야 할 부위에는 상기 제2 희생막(138)이 형성된다.
상기 제2 하드 마스크(144)는 제2 하드 마스크막을 형성하고, 이를 사진 식각 공정에 의해 패터닝하여 형성할 수 있다. 상기 제2 하드 마스크막은 예를들어 실리콘 질화물을 포함할 수 있다. 상기 제2 하드 마스크(144)는 상기 제2 방향으로 연장되는 라인 형상을 갖도록 형성할 수 있다.
도 9 및 도 10을 참조하면, 상기 제2 하드 마스크(144)를 식각 마스크로 이용하여, 상기 제2 예비 메모리막들, 제2 도전막(130), 제1 예비 메모리 구조물(117), 상기 제1 층간 절연막(120) 및 제1 캡핑막(118)을 식각하여 상기 제1 도전 라인(102a)의 상부면이 노출되는 제2 트렌치(115)를 형성한다. 상기 제2 트렌치(115)는 상기 제2 방향으로 연장되는 형상을 가질 수 있다.
상기 공정에 의해, 상기 제1 예비 메모리 구조물(117)이 상기 제2 방향으로 식각되면서, 상기 제1 도전 라인(102a) 상에는 상기 제1 내지 제4 측면을 갖는 필러 형상의 제1 예비 메모리 셀(117a)이 형성될 수 있다. 또한, 상기 제1 예비 메모리 셀(117a)의 제2 방향으로의 사이에는 제1 캡핑막 패턴(118a) 및 제1 층간 절연 패턴(120a)이 형성될 수 있다.
상기 제1 예비 메모리 셀(117a)은 제1 하부 전극(104b), 제1 선택 소자(106b), 제1 중간 전극(108b), 제2 하부 희생막 패턴(110b), 제1 버퍼막 패턴(114b) 및 제1 상부 전극(116b)을 포함할 수 있다. 이와같이, 상기 제1 예비 메모리 셀(117a)은 데이터가 저장되는 가변 저항 패턴이 포함되지 않으며, 그 외 메모리 셀에 필요한 다른 부재들은 모두 형성되어 있다.
또한, 상기 제2 도전막(130)이 식각되어 제2 도전 라인(130a)이 형성된다. 상기 제2 도전 라인(130a) 상에는 상기 제2 방향으로 연장되는 라인 형상의 제2 예비 메모리 구조물(143)이 형성될 수 있다. 상기 제2 예비 메모리 구조물(143)은 제2 예비 하부 전극(132a), 제2 예비 선택 소자(134a), 제2 예비 중간 전극(136a), 제1 상부 희생막 패턴(138a), 제2 예비 버퍼막 패턴(140a) 및 제2 예비 상부 전극(142a)을 포함할 수 있다.
도 11을 참조하면, 상기 제2 트렌치(115)의 측벽에 노출되는 제2 하부 희생막 패턴(110b) 및 제1 상부 희생막 패턴(138a)의 양 측벽 일부를 식각하여 제1 희생막 패턴(110c) 및 제2 상부 희생막 패턴(138b)을 각각 형성한다. 상기 식각 공정은 등방성 식각 공정을 포함할 수 있다.
상기 식각 공정을 수행하면, 상기 제1 희생막 패턴(110c) 및 제2 상부 희생막 패턴(138b)의 제1 방향의 폭은 상기 제2 하부 희생막 패턴(110b) 및 상기 제1 상부 희생막 패턴(138a)의 제1 방향의 폭보다 감소된다. 따라서, 상기 제1 희생막 패턴(110c)에서 제1 방향으로 마주하는 양 측벽 부위에는 각각 제1 및 제2 리세스부(150a, 150b)가 형성된다. 또한, 상기 제2 상부 희생막 패턴(138b)에서 상기 제1 방향으로 마주하는 양 측벽 부위에는 각각 제3 및 제4 리세스부(152a, 152b)가 형성된다.
상기 제1 희생막 패턴(110c)은 필러 형상의 상기 제1 예비 메모리 셀(117a) 내에 각각 형성될 수 있다.
상기 제2 상부 희생막 패턴(138b)은 상기 제2 방향으로 연장되는 제2 예비 메모리 구조물(143) 내에 형성될 수 있다. 따라서, 상기 제2 상부 희생막 패턴(138b)은 상기 제2 방향으로 길게 연장되는 라인 형상을 가질 수 있다.
상기 제1 및 제2 리세스부(150a, 150b)의 제1 방향으로의 폭은 각각 후속 공정에 의해 형성되는 제1 및 제2 가변 저항 패턴의 폭과 동일할 수 있다. 따라서, 상기 제1 및 제2 리세스부(150a, 150b)의 폭을 조절하여 상기 제1 및 제2 가변 저항 패턴의 폭을 조절할 수 있다.
또한, 상기 제3 및 제4 리세스부(152a, 152b)의 제1 방향으로의 폭은 각각 후속 공정에 의해 형성되는 제3 및 제4 가변 저항 패턴의 폭과 동일할 수 있다. 따라서, 상기 제3 및 제4 리세스부(152a, 152b)의 폭을 조절하여 상기 제3 및 제4 가변 저항 패턴의 폭을 조절할 수 있다.
상기 제1 내지 제4 리세스부(150a, 150b, 152a, 152b)는 동일한 등방성 식각 공정을 통해 형성될 수 있으므로, 상기 제1 내지 제4 리세스부(150a, 150b, 152a, 152b)는 상기 제1 방향으로의 폭이 실질적으로 동일할 수 있다.
도 12를 참조하면, 상기 제1 내지 제4 리세스부(150a, 150b, 152a, 152b)를 채우면서 상기 제2 트렌치(115)의 측벽 및 저면과 상기 제2 도전 라인(130a)의 상부면 상에 컨포멀하게 가변 저항 물질막을 형성한다.
따라서, 상기 제1 및 제2 리세스부(150a, 150b) 내부에는 제1 및 제2 가변 저항 패턴(160a, 160b)이 각각 형성된다. 상기 제3 및 제4 리세스부 (152a, 152b)내부에는 각각 제3 및 제4 예비 가변 저항 패턴(160c, 160d)이 형성된다. 또한, 상기 제2 트렌치(115) 측벽 및 저면과 제2 하드 마스크의 표면에는 제2 캡핑막(160e)이 형성된다.
상기 제1 및 제2 가변 저항 패턴(160a, 160b), 제3 및 제4 예비 가변 저항 패턴(160c, 160d) 및 제2 캡핑막(160e)은 동일한 증착 공정에 의해 형성될 수 있다. 그러므로, 상기 제1 및 제2 가변 저항 패턴(160a, 160b), 제3 및 제4 예비 가변 저항 패턴(160c, 160d) 및 제2 캡핑막(160e)은 실질적으로 동일한 물질을 포함할 수 있다.
상기 공정에 의해, 상기 제1 도전 라인(102a) 상에는 제1 가변 저항 구조물(170a)을 포함하는 상기 제1 메모리 셀(117b)이 완성될 수 있다. 상기 제1 메모리 셀(117b)은 제1 하부 전극(104b), 제1 선택 소자(106b), 제1 중간 전극(108b), 제1 가변 저항 구조물(170a), 제1 버퍼막 패턴(114b) 및 제1 상부 전극(116b)을 포함할 수 있다.
상기 제1 가변 저항 구조물(170a)은 제1 가변 저항 패턴(160a), 제1 희생막 패턴(110c) 및 제2 가변 저항 패턴(160b)을 포함할 수 있다. 상기 제1 가변 저항 패턴(160a), 제1 희생막 패턴(110c) 및 제2 가변 저항 패턴(160b)은 동일 평면 상에서 상기 제1 방향을 따라 순차적으로 배치될 수 있다. 상기 제1 가변 저항 패턴(160a), 제1 희생막 패턴(110c) 및 제2 가변 저항 패턴(160b) 각각 제2 방향으로 연장되는 형상을 가질 수 있다. 상기 제1 메모리 셀(117b)에서 상기 제1 및 제2 가변 저항 패턴(160a, 160b)은 실질적으로 고저항 상태 또는 저저항 상태가 유지되어 데이터를 저장하도록 하는 역할을 할 수 있다.
한편, 상기 제3 및 제4 예비 가변 저항 패턴(160c, 160d)은 상기 제2 방향으로 연장되는 형상을 가질 수 있다.
상기 제2 캡핑막(160e)은 상기 제2 트렌치(115)의 측벽 및 저면과 상기 제2 하드 마스크(144) 표면 상에 형성되어 절연 물질로써 제공된다.
상기 가변 저항 물질막은 전이 금속 산화물을 포함할 수 있다. 상기 전이 금속 산화물의 예로서, 티타늄 산화물(TiOx), 지르코늄 산화물(ZrOx), 알루미늄 산화물(AlOx), 하프늄 산화물(HfOx), 탄탈륨 산화물(TaOx), 니오븀 산화물(NbOx), 코발트 산화물(CoOx), 텅스텐 산화물(WOx), 란탄 산화물(LaOx), 아연 산화물(ZnOx) 등을 포함할 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다.
다른 예로, 상기 가변 저항 물질막은 페로브스카이트(perovskite) 계열의 물질을 포함할 수 있다. 상기 페로브스카이트 계열 물질의 예로서, STO(SrTiO3), BTO(BaTiO3), PCMO(Pr1-XCaXMnO3) 등을 들 수 있다.
이와같이, 제1 및 제2 메모리 셀들의 가변 저항체로 제공되어 실질적인 데이터가 저장되는 가변 저항 물질막들은 상기 제1 및 제2 메모리 셀에 포함되는 다른 패턴들이 형성된 다음에 형성된다. 따라서, 이 전의 단계에서 진행되었던 열처리 공정들에 의해 상기 가변 저항 물질막들이 열화되지 않는다. 그러므로, 상기 제1 및 제2 메모리 셀에 포함되는 제1 내지 제4 가변 저항 패턴은 열적 버짓에 의한 전기적 열화가 감소될 수 있다.
도 13을 참조하면, 상기 제2 캡핑막(160e) 상에 상기 제2 트렌치(115) 내부를 완전하게 채우도록 제2 층간 절연막(162)을 형성한다. 상기 제2 층간 절연막(162)은 실리콘 산화물을 포함할 수 있다. 상기 제2 트렌치의 내부 폭이 매우 좁기 때문에, 상기 제2 층간 절연막(162)은 매립 특성이 우수한 물질을 사용하여 형성될 수 있다. 예시적인 실시예에 있어서, 상기 제1 캡핑막 상에 TOSZ(TOnen SilaZene), FOX(Flowable OXide) 또는 SOG(Spin On Glass) 물질을 사용하여 막을 형성할 수 있다. 이 후, 상기 물질막을 열처리함으로써, 실리콘 산화물을 형성할 수 있다. 예시적인 실시예에 있어서, 상기 열처리 공정은 400 내지 600도의 온도에서 30분 내지 2시간 동안 수행될 수 있다.
상기 열처리 공정을 수행할 때, 상기 제1 및 제2 가변 저항 패턴(160a, 160b)과 상기 제3 및 제4 예비 가변 저항 패턴(160c, 160d)에는 동일한 열이 가해진다. 그러므로, 상기 제1 및 제2 가변 저항 패턴(160a, 160b)과, 상기 제3 및 제4 예비 가변 저항 패턴(160c, 160d)은 동일한 열적 버짓이 가해질 수 있다.
상기 제2 상부 전극(142b)이 노출되도록 상기 제2 캡핑막(160e) 및 제2 층간 절연막(162)을 평탄화한다. 따라서, 상기 제2 하드 마스크(144)는 제거된다. 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정에 의해 수행될 수 있다.
도 14를 참조하면, 상기 제2 층간 절연막(162), 제2 캡핑막(160e) 및 제2 예비 메모리 구조물(143)의 상부면 상에 제3 도전막(도시안됨)을 형성한다. 상기 제3 도전막 상에 제3 하드 마스크(도시안됨)를 형성한다. 상기 제3 하드 마스크는 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 상기 제3 하드 마스크는 하부의 제1 도전 라인과 오버랩되도록 형성할 수 있다.
상기 제3 하드 마스크를 식각 마스크로 이용하여 상기 제2 예비 메모리 구조물, 제2 캡핑막(160e) 및 제2 층간 절연막(162)을 식각하여 상기 제2 도전 라인(130a)이 노출되는 제3 트렌치(166)를 형성한다.
상기 공정에 의해, 상기 제3 도전막이 식각되어 상기 제ㅇ1방향으로 연장되는 제3 도전 라인(164)이 형성된다. 또한, 상기 제2 예비 메모리 구조물(143)이 상기 제1 방향으로 식각되어, 상기 제2 도전 라인(130a) 상에는 상기 제1 내지 제4 측면을 갖는 필러 형상의 제2 메모리 셀(143a)이 형성될 수 있다. 또한, 상기 제2 층간 절연막(162) 및 제2 캡핑막(160e)이 식각되어 제2 층간 절연 패턴(162a) 및 제2 캡핑막 패턴(161e)이 형성된다.
상기 제2 메모리 셀(143a)은 제2 하부 전극(132b), 제2 선택 소자(134b), 제2 중간 전극(136b), 제2 가변 저항 구조물(170b), 제2 버퍼막 패턴(140b) 및 제2 상부 전극(142b)을 포함할 수 있다.
상기 제2 가변 저항 구조물(170b)은 제3 가변 저항 패턴(161c), 제2 희생막 패턴(138c) 및 제4 가변 저항 패턴(161d)을 포함한다. 상기 제3 가변 저항 패턴(161c), 제2 희생막 패턴(138c) 및 제4 가변 저항 패턴(161d)은 동일 평면 상에서 상기 제1 방향을 따라 순차적으로 배치될 수 있다. 상기 제3 가변 저항 패턴(161c), 제2 희생막 패턴(138c) 및 제4 가변 저항 패턴(161d)은 각각 제2 방향으로 연장되는 형상을 가질 수 있다. 상기 제2 메모리 셀에서 상기 제3 및 제4 가변 저항 패턴(161c, 161d)은 실질적으로 고저항 상태 또는 저저항 상태가 유지되어 데이터를 저장하도록 하는 역할을 할 수 있다.
도 15를 참조하면, 상기 제3 트렌치(166) 내부에 제3 캡핑막(167) 및 제3 층간 절연막(168)을 형성한다.
구체적으로, 상기 제3 트렌치(166) 내부 표면 및 상기 제3 도전 라인 표면을 따라 컨포멀하게 제3 캡핑막(167)을 형성한다. 상기 제3 캡핑막(167)은 실리콘 질화물을 포함할 수 있다.
상기 제3 캡핑막(167) 상에 상기 제3 트렌치(166) 내부를 완전하게 채우도록 제3 층간 절연막(168)을 형성한다. 상기 제3 층간 절연막(168)은 실리콘 산화물을 포함할 수 있다. 상기 제3 트렌치(166)의 내부 폭이 매우 좁기 때문에, 상기 제3 층간 절연막(168)은 매립 특성이 우수한 물질을 사용하여 형성될 수 있다.
예시적인 실시예에 있어서, 상기 제3 캡핑막(167) 상에 TOSZ(TOnen SilaZene), FOX(Flowable OXide) 또는 SOG(Spin On Glass) 물질막을 형성할 수 있다. 이 후, 상기 물질막을 열처리함으로써, 실리콘 산화물을 형성할 수 있다. 예시적인 실시예에 있어서, 상기 열처리 공정은 400 내지 600도의 온도에서 30분 내지 2시간 동안 수행될 수 있다.
상기 열처리 공정을 수행할 때, 상기 제1 내지 제4 가변 저항 패턴(160a, 160b, 161c, 161d)에는 동일한 열이 가해진다. 그러므로, 상기 제1 내지 제4 가변 저항 패턴(160a, 160b, 161c, 161d)에는 동일한 열적 버짓이 가해질 수 있다.
예시적인 실시예들에 따른 가변 저항 메모리 소자는 상기 제1 내지 제4 가변 저항 패턴(160a, 160b, 161c, 161d)이 상, 하부 메모리 셀들을 구성하는 다른 패턴들이 형성되어 있는 상태에서 최종적으로 형성될 수 있다. 그러므로, 상기 상, 하부 메모리 셀들을 형성하기 위한 증착, 결정화 열처리 또는 도핑 공정 등의 열처리 공정들에 의해 상기 제1 내지 제4 가변 저항 패턴(160a, 160b, 161c, 161d)이 열화되는 것을 감소시킬 수 있다. 또한, 상기 상, 하부 메모리 셀에 포함되는 상기 제1 내지 제4 가변 저항 패턴(160a, 160b, 161c, 161d)에는 동일한 횟수의 열처리가 수행되기 때문에, 상기 제1 내지 제4 가변 저항 패턴(160a, 160b, 161c, 161d)은 실질적으로 동일한 전기적 특성을 가질 수 있다. 따라서, 상기 가변 저항 메모리 소자의 제1 및 제2 메모리 셀들은 전기적 특성 산포가 감소될 수 있다.
도 16은 본 발명의 일 실시예에 따른 가변 저항 메모리 소자를 설명하기 위한 사시도이다.
도 16에 도시된 가변 저항 메모리 소자는 상기 제2 캡핑막 패턴을 이루는 물질을 제외하고는 도 1에 도시된 가변 저항 메모리 소자와 동일하다.
도 16을 참조하면, 상기 가변 저항 메모리 소자는 기판(100) 상에 절연막(101)이 구비된다. 상기 절연막(101) 상에, 제1 도전 라인들(102a), 제2 도전 라인들(130a), 제1 메모리 셀들(117b), 제2 메모리 셀들(143a) 및 제3 도전 라인들(164)을 포함할 수 있다.
상기 제1 메모리 셀들에서, 상기 제2 방향으로 서로 마주하는 제2 및 제4 면 상에는 제1 캡핑막 패턴(118a)이 더 구비되고, 상기 제2 메모리 셀들에서, 상기 제2 방향으로 서로 마주하는 제2 및 제4 면 상에는 제3 캡핑막(167)이 더 구비될 수 있다. 상기 제1 캡핑막 패턴(118a) 및 제3 캡핑막(167)은 각각 실리콘 질화물 또는 실리콘 산 질화물을 포함할 수 있다.
상기 제1 및 제2 메모리 셀(117b, 143a)의 제1 및 제3면과 상기 제2 도전 라인(130a)의 측벽, 상기 제1 도전 라인(102a)의 상부면을 따라 컨포멀하게 제2 캡핑막 패턴(180)이 구비될 수 있다.
상기 제2 캡핑막 패턴(180)은 상기 제1 내지 제4 가변 저항 패턴(160a, 160b, 161c, 161d)과 다른 절연 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제2 캡핑막 패턴(180)은 상기 제1 캡핑막 패턴(118a) 및 제3 캡핑막(167)과 동일한 물질을 포함할 수 있다. 예를들어, 상기 제2 캡핑막 패턴(180)은 실리콘 질화물 또는 실리콘 산 질화물을 포함할 수 있다.
도 17 내지 도 19는 도 16에 도시된 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 사시도이다.
먼저, 도 4 내지 도 11을 참조로 설명한 공정을 동일하게 수행하여 도 11에 도시된 구조를 형성한다.
도 17을 참조하면, 상기 제1 내지 제4 리세스부(150a, 150b, 152a, 152b)를 채우면서 상기 제2 트렌치(115)의 측벽 및 저면과 상기 제2 도전 라인(130a)의 상부면 상에 컨포멀하게 가변 저항 물질막을 형성한다.
따라서, 상기 제1 및 제2 리세스부(150a, 150b) 내부에는 제1 및 제2 가변 저항 패턴(160a, 160b)이 각각 형성된다. 상기 제3 및 제4 리세스부 (152a, 152b)내부에는 각각 제3 및 제4 예비 가변 저항 패턴(160c, 160d)이 형성된다. 또한, 상기 제2 트렌치(115) 측벽 및 저면과 제2 하드 마스크의 표면에도 상기 가변 저항 물질막이 형성된다.
상기 공정에 의해, 상기 제1 도전 라인(102a) 상에는 제1 가변 저항 구조물(170a)을 포함하는 상기 제1 메모리 셀(117b)이 완성될 수 있다. 상기 제1 메모리 셀(117b)은 제1 하부 전극(104b), 제1 선택 소자(106b), 제1 중간 전극(108b), 제1 가변 저항 구조물(170a), 제1 버퍼막 패턴(114b) 및 제1 상부 전극(116b)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 물질막은 전이 금속 산화물을 포함할 수 있다. 상기 전이 금속 산화물의 예로서, 티타늄 산화물(TiOx), 지르코늄 산화물(ZrOx), 알루미늄 산화물(AlOx), 하프늄 산화물(HfOx), 탄탈륨 산화물(TaOx), 니오븀 산화물(NbOx), 코발트 산화물(CoOx), 텅스텐 산화물(WOx), 란탄 산화물(LaOx), 아연 산화물(ZnOx) 등을 포함할 수 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 물질막은 페로브스카이트(perovskite) 계열의 물질을 포함할 수 있다. 상기 페로브스카이트 계열 물질의 예로서, STO(SrTiO3), BTO(BaTiO3), PCMO(Pr1-XCaXMnO3) 등을 들 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 물질막은 상변화에 따라 저항이 변하는 물질을 포함할 수 있으며, 이에 따라 상기 가변 저항 메모리 소자는 상변화 메모리(PRAM) 소자일 수 있다. 예를 들어, 가변 저항 물질막은 게르마늄(Ge), 안티몬(Sb) 및/또는 텔루륨(Te)이 소정의 비율로 조합된 칼코게나이드(chalcogenide) 계열의 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 물질막은 자기장 또는 스핀 전달 토크(Spin Transfer Torque: STT)에 의해 저항이 변하는 물질을 포함할 수 있으며, 이에 따라 상기 가변 저항 메모리 소자는 자기 메모리(MRAM) 소자일 수 있다. 예를 들어, 가변 저항 물질막은 철(Fe), 니켈(Ni), 코발트(Co), 디스프로슘(Dy), 가돌리늄(Gd) 등을 포함하는 강자성체를 포함할 수 있다.
도 18을 참조하면, 상기 제2 트렌치(115) 측벽 및 저면과 제2 하드 마스크의 표면에 형성되는 가변 저항 물질막(160e)을 선택적으로 제거한다. 따라서, 상기 제1 및 제2 리세스부(150a, 150b) 내부에 제1 및 제2 가변 저항 패턴(160a, 160b)이 각각 형성된다.
도 19를 참조하면, 상기 제2 트렌치(115)의 측벽 및 저면과 상기 제2 도전 라인(130a)의 상부면 상에 컨포멀하게 제2 캡핑막(180)을 형성한다. 예시적인 실시예에서, 상기 제2 캡핑막(180)은 상기 제1 캡핑막 패턴(118a) 과 동일한 물질을 사용하여 형성할 수 있다. 예를들어, 상기 제2 캡핑막(180)은 실리콘 질화물 또는 실리콘 산 질화물을 포함할 수 있다.
상기 제2 캡핑막(160e) 상에 상기 제2 트렌치(115) 내부를 완전하게 채우도록 제2 층간 절연막(162)을 형성한다.
상기 제2 상부 전극(142b)이 노출되도록 상기 제2 캡핑막(180) 및 제2 층간 절연막(162)을 평탄화한다. 따라서, 상기 제2 하드 마스크(144)는 제거된다. 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정에 의해 수행될 수 있다.
계속하여, 도 14 내지 도 15를 참조로 설명한 공정들을 동일하게 수행한다. 따라서, 도 16에 도시된 가변 저항 메모리 소자를 제조할 수 있다.
도 20은 본 발명의 일 실시예에 따른 가변 저항 메모리 소자를 설명하기 위한 사시도이다.
도 20에 도시된 가변 저항 메모리 소자는 상기 제2 캡핑막 패턴이 구비되지 않는 것을 제외하고는 도 1에 도시된 가변 저항 메모리 소자와 동일하다.
도 21은 도 20에 도시된 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 사시도이다.
먼저, 도 4 내지 도 11을 참조로 설명한 공정을 동일하게 수행하여 도 11에 도시된 구조를 형성한다.
이 후, 도 17 및 18을 참조로 설명한 것과 같이, 상기 제2 트렌치(115) 측벽 및 저면과 제2 하드 마스크의 표면에 형성되는 가변 저항 물질막(160e)을 선택적으로 제거한다.
도 21을 참조하면, 상기 제2 트렌치(115) 내부를 완전하게 채우도록 제2 층간 절연막(190)을 형성한다. 상기 제2 상부 전극(142b)이 노출되도록 상기 제2 층간 절연막(190)을 평탄화한다. 따라서, 상기 제2 하드 마스크(144)는 제거된다. 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정에 의해 수행될 수 있다.
계속하여, 도 14 내지 도 15를 참조로 설명한 공정들을 동일하게 수행한다. 따라서, 도 20에 도시된 가변 저항 메모리 소자를 제조할 수 있다.
도 22는 예시적인 실시예들에 따른 정보처리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 22를 참조하면, 상기 정보처리 시스템(500)은 시스템 버스(505)에 전기적으로 연결된 중앙처리장치(CPU)(520), 램(RAM)(530), 사용자 인터페이스(User Interface)(540), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(MODEM)(550) 및 메모리 시스템(510)을 포함할 수 있다. 상기 메모리 시스템(510)은 메모리 소자(512)와 메모리 컨트롤러(511)를 포함할 수 있다. 메모리 소자(512)는 상술한 예시적인 실시예들에 따른 가변 저항 메모리 소자를 포함할 수 있다. 따라서, 상기 중앙처리장치(520)에서 처리된 데이터 또는 외부에서 입력된 고용량의 데이터를 안정적으로 저장할 수 있다. 상기 메모리 컨트롤러(511)는 상기 메모리 소자(512)를 제어할 수 있도록 구성된다. 상기 메모리 소자(512)와 상기 메모리 컨트롤러(511)의 결합에 의해 상기 메모리 시스템(510)은 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD) 등으로 제공될 수 있다. 상기 정보처리 시스템(500)이 모바일 장치인 경우, 정보처리 시스템(500)의 동작 전압을 공급하기 위한 배터리가 추가적으로 제공될 수 있다. 도시되지 않았지만, 예시적인 실시예들에 따른 정보처리 시스템(500)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수도 있다. 이러한, 정보처리 시스템(500)은 모바일 폰, MP3 플레이어, 각종 가전 제품 등에 이용될 수 있다.
전술한 가변 저항 메모리 소자는 높은 신뢰성이 요구되는 저항 변화메모리(ReRAM) 장치, 상변화 메모리(PRAM) 장치, 자기 메모리(MRAM) 장치 등에 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
102a : 제1 도전 라인 104b : 제1 하부 전극
106b : 제1 선택 소자 108b : 제1 중간 전극
110c : 제1 희생막 패턴 114b : 제1 버퍼막 패턴
116b : 제1 상부 전극 117b : 제1 메모리 셀
118a : 제1 캡핑막 패턴 120a : 제1 층간 절연 패턴
130a : 제2 도전 라인 132b : 제2 하부 전극
134b : 제2 선택 소자 136b : 제2 중간 전극
138c : 제2 희생막 패턴 140b : 제2 버퍼막 패턴
142b : 제2 상부 전극 143a : 제2 메모리 셀
160a, 160b : 제1 및 제2 가변 저항 패턴
161c, 161d : 제3 및 제4 가변 저항 패턴
161e : 제2 캡핑막 패턴 162a : 제2 층간 절연 패턴
170a : 제1 가변 저항 구조물 170b : 제2 가변 저항 구조물
167 : 제3 캡핑막 168 : 제3 층간 절연막

Claims (20)

  1. 기판의 절연막 상에, 제1 방향으로 연장되는 복수의 제1 도전 라인들;
    상기 제1 도전 라인들 상부에 배치되며, 상기 제1 방향과 교차하는 제2 방향으로 각각 연장되는 복수의 제2 도전 라인들;
    상기 제1 도전 라인들 및 상기 제2 도전 라인들의 교차부들에 각각 배치되고, 상기 제2 방향으로 연장되면서, 동일 평면상에 제1 방향을 따라 순차적으로 배치되는 제1 가변 저항 패턴, 제1 희생막 패턴 및 제2 가변 저항 패턴을 포함하는 제1 가변 저항 구조물을 포함하는 제1 메모리 셀들;
    상기 제2 도전 라인들 상부에 배치되며, 상기 제1 방향으로 연장되는 복수의 제3 도전 라인들; 및
    상기 제2 도전 라인들 및 상기 제3 도전 라인들의 교차부들에 각각 배치되고, 상기 제2 방향으로 연장되면서 동일 평면상에 상기 제1 방향을 따라 순차적으로 배치되는 제3 가변 저항 패턴, 제2 희생막 패턴 및 제4 가변 저항 패턴을 포함하는 제2 가변 저항 구조물을 포함하는 제2 메모리 셀들을 포함하고,
    상기 제1 내지 제4 가변 저항 패턴은 실질적으로 동일한 가변 저항 물질을 포함하는 가변 저항 메모리 소자.
  2. 제1항에 있어서, 상기 제1 메모리 셀은 상기 제1 도전 라인 상에 순차적으로 적층된 제1 하부 전극, 제1 선택 소자, 제1 가변 저항 구조물 및 제1 상부 전극을 포함하고, 상기 제2 메모리 셀은 상기 제2 도전 라인 상에 순차적으로 적층된 제2 하부 전극, 제2 선택 소자, 제2 가변 저항 구조물 및 제2 상부 전극을 포함하는 가변 저항 메모리 소자.
  3. 삭제
  4. 삭제
  5. 제1 항에 있어서, 상기 제1 내지 제4 가변 저항 패턴은 실질적으로 동일한 전이 금속 산화물을 포함하는 가변 저항 메모리 소자.
  6. 삭제
  7. 제5 항에 있어서, 상기 제1 가변 저항 구조물 상에는 상기 제1 및 제2 가변 저항 패턴의 산소를 흡수하거나 또는 상기 제1 및 제2 가변 저항 패턴으로 산소를 공급하기 위한 제1 버퍼막 패턴을 더 포함하고, 상기 제2 가변 저항 구조물 상에는 상기 제3 및 제4 가변 저항 패턴의 산소를 흡수하거나 또는 상기 제3 및 제4 가변 저항 패턴으로 산소를 공급하기 위한 제2 버퍼막 패턴을 더 포함하는 가변 저항 메모리 소자.
  8. 제1 항에 있어서, 상기 제1 및 제2 메모리 셀들에서, 상기 제1 방향으로 서로 마주하는 제1 및 제3 면 상에는 제2 캡핑막 패턴을 더 포함하는 가변 저항 메모리 소자.
  9. 제8 항에 있어서, 상기 제2 캡핑막 패턴은 상기 제1 내지 제4 가변 저항 패턴과 실질적으로 동일한 물질을 포함하는 가변 저항 메모리 소자.
  10. 삭제
  11. 제8 항에 있어서, 상기 제1 메모리 셀들에서, 상기 제2 방향으로 서로 마주하는 제2 및 제4 면 상에는 제1 캡핑막 패턴이 더 구비되고, 상기 제2 메모리 셀들에서, 상기 제2 방향으로 서로 마주하는 제2 및 제4 면 상에는 제3 캡핑막이 더 구비되는 가변 저항 메모리 소자.
  12. 제11 항에 있어서, 상기 제1 캡핑막 패턴 및 제3 캡핑막은 상기 제2 캡핑막 패턴과 다른 물질을 포함하는 가변 저항 메모리 소자.
  13. 삭제
  14. 삭제
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  16. 제1항에 있어서, 상기 제1 가변 저항 구조물은 상기 제1 희생막 패턴에서 상기 제1 방향으로 마주하는 양 측벽과 접하여 상기 제1 및 제2 가변 저항 패턴이 각각 구비되는 형상을 갖고, 상기 제2 가변 저항 구조물은 상기 제2 희생막 패턴에서 상기 제1 방향으로 마주하는 양 측벽과 접하여 상기 제3 및 제4 가변 저항 패턴이 각각 구비되는 형상을 갖는 가변 저항 메모리 소자.
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