KR101145331B1 - 저항 메모리 장치 - Google Patents

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Abstract

본 발명은 메모리부 내 위치별 저항 차이를 완화시킬 수 있는 저항 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 서로 교차하는 복수개의 제1도전라인과 제2도전라인을 구비한 메모리부; 및 각각의 상기 제1 및 제2도전라인과 연결된 콘택을 갖는 구동부를 포함하고, 상기 제1 및 제2도전라인의 교차점이 상기 구동부에서 멀어질수록 상기 콘택의 저항값이 증가하는 저항 메모리 장치를 제공하며, 상술한 본 발명에 따르면, 상술한 본 발명에 따르면, 도전라인과 구동부를 연결하는 콘택의 위치를 조절함으로써, 메모리부 내 위치별 저항 차이를 완화시킬 수 있는 효과가 있다.

Description

저항 메모리 장치{RESISTANCE MEMORY DEVICE}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 저항 메모리 장치에 관한 것이다.
최근 디램(DRAM)과 플래쉬메모리(Flash memory)를 대체할 수 있는 차세대 메모리 장치에 대한 연구가 활발하게 수행되고 있다. 대표적인 차세대 메모리 장치로는 PRAM(Phase-change Random Access Memory), MRAM(Magnetic Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), ReRAM(Resistance Random Access Memory)등이 있다. 상술한 차세대 메모리 장치는 저항변화를 이용하여 데이터를 저장하는 저항 메모리 장치로 기존 메모리 장치에 비해 구조가 단순하고 센싱전류(sensing current)가 크다는 장점이 있다.
도 1은 종래기술에 따른 저항 메모리 장치를 도시한 평면도이다.
도 1에 도시된 바와 같이, 종래기술에 따른 저항 메모리 장치는 메모리부(100), 제1구동부(101) 및 제2구동부(102)를 포함한다. 메모리부(100)는 서로 교차하는 복수개의 제1도전라인(11)과 제2도전라인(12) 및 이들 사이에 개재된 가변저항부(미도시)을 포함하고, 제1 및 제2도전라인(11, 12)이 교차하는 교차점(crosspoint)에 메모리셀(memory cell) 배치된다. 제1도전라인(11)을 제어하는 제1구동부(101) 및 제2도전라인(12)을 제어하는 제2구동부(102)는 각각 복수개의 제1도전라인(11)과 제1구동부(101)를 연결하는 복수개의 제1콘택(13) 및 복수개의 제2도전라인(12)과 제2구동부(102)를 연결하는 복수개의 제2콘택(14)을 구비한다.
제1구동부(101) 및 제2구동부(102)는 복수개의 트랜지스터(T)로 구성되며, 트랜지스터(T)는 게이트(15)와 게이트(15) 양측에 배치된 접합영역(16)을 포함한다. 여기서, 제1콘택(13) 및 제2콘택(14)은 메모리부(101)와 게이트(15) 사이의 접합영역(16)에 연결된 구조를 가지며, 게이트(15)과 제1 및 제2콘택(13, 14) 사이의 간격은 모두 동일하다. 그리고, 각각의 트랜지스터(T)에서 제1 및 제2콘택(13, 14)이 연결되는 접합영역(16)의 면적도 모두 동일하다.
하지만, 상술한 구조를 갖는 저항 메모리 장치는 센싱 및 프로그램 과정에서 발생하는 메모리부(100) 내 위치별 저항 차이로 인하여 데이터의 정확도가 저하되는 문제점이 있다.
구체적으로, 메모리부(100)에서 제1메모리셀(C1)은 제1 및 제2구동부(101, 102)와 가장 가까운 거리에 위치하고, 제2메모리셀(C2)은 제1 및 제2구동부(101, 102)와 가장 먼 거리에 위치한다. 이때, 제1 및 제2메모리셀(C1, C2)과 제1 및 제2구동부(101, 102) 사이의 라인저항을 살펴보면, 제1메모리셀(C1)은 라인저항이 가장 작고, 제2메모리셀(C2)은 라인저항이 가장 크다. 이처럼, 제1메모리셀(C1)과 제2메모리셀(C2)은 배치된 위치에 따라 라인저항이 차이가 발생하고, 제1 및 제2도전라인(11, 12) 사이에 삽입된 가변저항부의 저항이 라인저항에 비해 월등히 크지 않을 경우에 메모리부(100) 내에서 산포가 크 만큼 증가하게 된다.
이처럼, 메모리부(100) 내 위치별 저항 차이에 따른 문제점을 해결하기 위하여 메모리부(100)의 크기를 감소시키는 방법, 제1 및 제2도전라인(11, 12)의 저항을 감소시키는 방법 및 가변저항부의 저항을 증가시키는 방법이 제안된 바 있다. 그러나 상술한 방법들은 각각 칩 크기가 증가하는 문제점, 공정난이도 및 제조비용이 증가하는 문제점 및 메모리셀의 온/오프비(on/off ratio)가 낮아지는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 메모리부 내 위치별 저항 차이를 완화시킬 수 있는 저항 메모리 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 서로 교차하는 복수개의 제1도전라인과 제2도전라인을 구비한 메모리부; 및 복수개의 콘택을 통해 각각의 상기 제1 및 제2도전라인과 연결된 구동부를 포함하고, 상기 제1 및 제2도전라인의 교차점이 상기 구동부에서 멀어질수록 상기 구동부와 상기 콘택 사이의 저항값이 감소하는 저항 메모리 장치를 제공한다.
상기 구동부는 각각의 상기 제1 및 제2도전라인에 대응하는 복수개의 트랜지스터를 포함하고, 각각의 상기 트랜지스터의 접합영역에 상기 콘택이 연결된 구조를 가질 수 있다. 이때, 상기 콘택은 플러그를 포함하고, 상기 트랜지스터의 접합영역과 상기 플러그 사이의 접촉면적은 모두 동일할 수 있다. 그리고, 상기 제1 및 제2도전라인의 교차점이 상기 구동부에서 멀어질수록 상기 콘택과 상기 트랜지스터의 게이트 사이의 간격이 감소할 수 있다.
또한, 상기 메모리부는 상기 제1도전라인과 상기 제2도전라인 사이에 개재된 가변저항부을 더 포함할 수 있다. 상기 가변저항부는 상변화물질층, 가변저항층, 자기터널접합층 및 강유전체층으로 이루어진 그룹으로부터 선택된 어느 하나를 포함할 수 있다.
또한, 상기 제1도전라인 또는 상기 제2도전라인과 상기 가변저항부 사이에 삽입된 스위칭부를 더 포함할 수 있다. 상기 스위칭부는 다이오드를 포함할 수 있다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명은 서로 교차하는 복수개의 제1도전라인과 제2도전라인을 구비한 메모리부; 상기 제1도전라인이 연장된 방향에 배치되어 각각의 상기 제1도전라인에 대응하는 복수개의 트랜지스터를 구비한 제1구동부; 상기 제2도전라인이 연장된 방향에 배치되어 각각의 상기 제2도전라인에 대응하는 복수개의 트랜지스터를 구비한 제2구동부; 및 각각의 상기 제1 및 제2도전라인과 각각의 상기 트랜지스터의 접합영역 사이를 연결하는 복수개의 콘택을 포함하고, 상기 제1 및 제2도전라인의 교차점이 상기 제1 및 제2구동부에서 멀어질수록 상기 트랜지스터의 게이트와 상기 콘택 사이의 간격이 감소하는 저항 메모리 장치를 제공한다.
상기 트랜지스터의 접합영역은 상기 메모리부와 상기 트랜지스터의 게이트 일측 사이의 제1접합영역; 및 상기 게이트 타측의 제2접합영역을 포함하고, 상기 콘택은 상기 제1접합영역에 연결된 구조를 가질 수 있다. 이때, 상기 제1접합영역의 면적이 상기 제2접합영역의 면적보다 클 수 있다. 그리고, 상기 제1 및 제2콘택은 플러그를 포함하고, 상기 제1접합영역과 상기 플러그 사이의 접촉면적은 모두 동일할 수 있다.
또한, 상기 메모리부는 상기 제1도전라인과 상기 제2도전라인 사이에 개재된 가변저항부을 더 포함할 수 있다. 상기 가변저항부는 상변화물질층, 가변저항층, 자기터널접합층 및 강유전체층으로 이루어진 그룹으로부터 선택된 어느 하나를 포함할 수 있다.
또한, 상기 제1도전라인 또는 상기 제2도전라인과 상기 가변저항부 사이에 삽입된 스위칭부를 더 포함할 수 있다. 상기 스위칭부는 다이오드를 포함할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 도전라인과 구동부를 연결하는 콘택의 위치를 조절함으로써, 메모리부 내 위치별 저항 차이를 완화시킬 수 있는 효과가 있다. 이로써, 본 발명은 메모리부의 위치별 저항 차이로 인하여 데이터의 정확도가 저하되는 문제점을 해결할 수 있다.
도 1은 종래기술에 따른 저항 메모리 장치를 도시한 평면도.
도 2는 본 발명의 일실시예에 따른 저항 메모리 장치를 도시한 평면도.
도 3a 내지 도 3c는 도 2에 도시된 A-A'절취선 내지 I-I'절취선을 따라 도시한 단면도.
도 4a 내지 도 4d는 본 발명의 일실시예에 따른 저항 메모리 장치에 적용할 수 있는 가변저항부를 도시한 단면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명은 메모리부 내 위치별 저항 차이를 완화시킬 수 있는 저항 메모리 장치를 제공한다. 이를 위해, 본 발명은 메모리부 내 위치별 저항 차이를 완화시키기 위해 구동부에서 가장 먼 거리에 위치하는 메모리셀에 연결된 도전라인의 저항값을 기준으로 상대적으로 가까운 거리에 위치하는 메모리셀에 연결된 도전라인에 의도적으로 저항을 추가하는 것을 기술요지로 한다.
도 2는 본 발명의 일실시예에 따른 저항 메모리 장치를 도시한 평면도이다. 그리고, 도 3a 내지 도 3c는 도 2에 도시된 A-A'절취선 내지 I-I'절취선을 따라 도시한 단면도로, 도 3a는 제2구동부, 도 3b는 제1구동부, 도 3c는 메모리셀을 도시한 단면도이다.
도 2, 도 3a, 도 3b 및 도 3c에 도시된 바와 같이, 본 발명의 일실시예에 따른 저항 메모리 장치는 메모리부(200), 제1구동부(201) 및 제2구동부(202)를 포함한다.
메모리부(200)는 서로 교차하는 복수개의 제1도전라인(203)과 제2도전라인(204) 및 이들 사이에 삽입된 가변저항부(207)를 포함한다. 구체적으로, 메모리부(200)는 기판(21) 상에 형성된 제1층간절연막(29), 제1층간절연막(29) 상에 형성된 제2층간절연막(30), 제2층간절연막(30) 내 형성된 제1도전라인(203)과 가변저항부(207), 가변저항부(207) 상에 형성된 제2도전라인(204)을 포함한다. 가변저항부(207)는 제1 및 제2도전라인(203, 204)를 통해 인가되는 바이어스에 의하여 적어도 두 가지 상태의 저항상태(고저항상태 및 저저항상태)를 갖지며, 이를 통해 데이터를 저장한다. 본 발명의 일실시예에 적용가능한 가변저항부에 대해서는 도 4a 내지 도 4c를 통해 자세히 설명하기로 한다.
또한, 메모리부(200)는 가변저항부(207)와 제1도전라인(203) 사이에 삽입된 스위칭부(208)를 더 포함할 수 있다. 이때, 스위칭부(208)는 가변저항부(207)와 제2도전라인(204) 사이에 삽입될 수도 있다. 스위칭부(208)는 다이오드(Diode)를 포함할 수 있다.
제1도전라인(203)을 제어하는 제1구동부(201) 및 제2도전라인(204)을 제어하는 제2구동부(202)는 제1 및 제2도전라인(203, 204)에 각각 연결된 복수개의 트랜지스터(T)로 구성한다. 제1 및 제2구동부(201, 202)는 각각 복수개의 제1도전라인(203)과 제1구동부(201)를 연결하는 복수개의 제1콘택(205) 및 복수개의 제2도전라인(204)과 제2구동부(202)를 연결하는 복수개의 제2콘택(206)을 구비한다. 제1 및 제2콘택(205, 206)은 트랜지스터(T)의 접합영역(28)에 연결된 구조를 갖되, 각각의 제1 및 제2콘택(205, 206)은 메모리부(200) 내 위치별 저항 차이를 완화시키기 위하여 서로 다른 위치에 연결된 구조를 갖는다. 즉, 제1 및 제2도전라인(203, 204)의 교차점이 제1 및 제2구동부(201, 202)에서 멀어질수록 제1 및 제2콘택(205, 206)과 제1 및 제2구동부(201, 202) 사이의 저항값이 감소하도록 배치한다.
제1 및 제2구동부(201, 202)는 공통적으로 기판(21), 기판(21) 상에 형성되어 각각의 트랜지스터(T)를 전기적으로 분리하는 소자분리막(22), 기판(21) 상에 형성된 게이트(26), 게이트(26) 양측 기판(21)에 형성되고, 서로 다른 면적을 갖는 제1접합영역(28A)과 제2접합영역(28B)을 포함한다. 이때, 게이트(26)는 게이트절연막(23), 게이트전극(24), 게이트하드마스크막(25)이 적층된 구조를 갖고, 게이트(26) 양측벽에는 스페이서(27)가 형성되어 있다.
제1구동부(201)는 기판(21) 상에 형성된 제1층간절연막(29), 제1층간절연막(29)을 관통하여 제1접합영역(28A)에 연결된 제1콘택(205) 및 메모리부(200)로부터 연장되어 제1콘택(205)에 연결된 제1도전라인(203)을 더 포함한다. 그리고, 제2구동부(202)는 기판(21) 상에 형성된 제1 및 제2층간절연막(29, 30), 제1 및 제2층간절연막(29, 30)을 관통하여 제1접합영역(28A)에 연결된 제2콘택(206) 및 메모리부(200)로부터 연장되어 제2콘택(206)에 연결된 제2도전라인(203)을 더 포함한다. 여기서, 제1 및 제2콘택(205, 206)은 플러그(plug)를 포함하고, 플러그와 접합영역(28) 사이의 접촉면적(또는 콘택면적)은 모두 동일하다.
접합영역(28)은 소스 및 드레인영역으로 메모리부(200)와 게이트(26) 사이에 위치하는 제1접합영역(28A)의 면적이 제2접합영역(28B)의 면적보다 큰 구조를 갖는다. 제1접합영역(28A)에 연결되는 제1 및 제2콘택(205, 206)은 서로 직교하는 제1 및 제2방향으로 갈수록 점차 게이트(26)와 가까워지도록 배치한다. 구체적으로, 제1 및 제2콘택(205, 206)은 제1 및 제2도전라인(203, 204)의 교차점이 제1 및 제2구동부(201, 202)에서 멀어질수록 제1 및 제2콘택(205, 206)과 게이트(26) 사이의 간격이 감소하도록 배치한다. 이는 제1 및 제2구동부(201, 202)에서 가장 먼거리에 위치하는 메모리셀에 연결된 제1 및 제2도전라인(203, 204)의 저항값을 기준으로 상대적으로 가까운 거리에 위치하는 메모리셀에 연결된 제1 및 제2도전라인(203, 204)에 의도적으로 저항을 연결한 것과 같은 효과를 구현하여 메모리부(200) 내 위치별 저항 차이를 완화시키기 위함이다. 이때, 제1 및 제2도전라인(203, 204)에 의도적으로 연결된 저항은 제1 및 제2콘택(205, 206)과 게이트(26) 사이의 간격만큼의 제1접합영역(28A)이 제공한다. 즉, 제1 및 제2구동부(201, 202)의 내부저항을 이용하여 메모리부(200) 내 위치별 저항 차이를 완화시킨다.
상술한 구조를 갖는 본 발명의 일실시예에 따른 저항 메모리 장치는 제1 및 제2도전라인(203, 204)과 제1 및 제2구동부(201, 202)를 연결하는 제1 및 제2콘택(205, 206)의 위치를 조절함으로써, 메모리부(200) 내 위치별 저항 차이를 완화시킬 수 있다. 이를 통해, 메모리부(200) 내 위치별 저항 차이로 인하여 데이터의 정확도가 저하되는 문제점을 해결할 수 있다.
한편, 제1 및 제2콘택(205, 206)의 위치를 조절하기 위하여 이들이 연결되는 제1접합영역(28A)의 면적을 증가시킴에 따라 종래대비 제1 및 제2구동부(201, 202)의 면적은 증가한다. 하지만, 메모리부(200) 내 위치별 저항 차이를 완화시킴으로써, 메모리부(200)의 면적을 증가시킬 수 있기 때문에 제1 및 제2구동부(201, 202)의 면적이 증가하더라도 전체 저항 메모리 장치의 면적은 감소시킬 수 있다. 이때, 메모리부(200)의 면적이 증가한다는 것은 메모리부(200) 내 더 많은 메모리셀을 집적하는 것을 의미한다.
또한, 제1접합영역(28A)을 통해 제공하는 내부저항 - 또는, 제1 및 제2도전라인(203, 204)에 인위적으로 연결된 저항 - 은 이온주입과 같은 방법으로 손쉽게 조절할 수 있기 때문에 공정난이도가 매우 낮다는 장점이 있다.
도 4a 내지 도 4d는 본 발명의 일실시예에 따른 저항 메모리 장치에 적용할 수 있는 가변저항부를 도시한 단면도이다.
도 4a에 도시된 바와 같이, 가변저항부는 제1전극(301), 상변화물질층(302) 및 제2전극(303)이 순차적으로 적층된 구조를 가질 수 있다.
상변화물질층(302)은 외부자극 예컨대, 전류 또는 전압에 의해 막내 결정상태가 비정질상태(Amorphous state, 고저항) 또는 결정질상태(crystal state, 저저항)로 변화하면서 저항값이 변화한다. 이때, 상변화물질층(302)이 비정질상태 또는 결정상태로 변화는 정도에 따라 다수의 저항값을 가질 수도 있다. 또한, 제1전극(301), 상변화물질층(302) 및 제2전극(303)이 적층된 구조체 다수를 직렬로 연결하여 다수의 저항값을 갖도록 형성할 수도 있다.
상변화물질층(302)은 칼코겐화합물(chalcogen compound)로 형성할 수 있다. 상변화물질층(302)에 사용가능한 칼코겐화합물은 게르마늄-안티몬-텔루늄(Ge-Sb-Te), 비소-안티몬-텔루늄(As-Sb-Te), 주석-안티몬-텔루늄(Sn-Sb-Te), 주석-인듐-안티몬-텔루늄(Sn-In-Sb-Te), 비소-게르마늄-안티몬-텔루늄(As-Ge-Sb-Te), 탄탈륨(Ta), 니오브(Nb) 내지 바나듐(V) 등과 같은 5A족 원소-안티몬-텔루늄(5A족 원소-Sb-Te), 텅스텐(W), 몰리브덴(Mo) 내지 크롬(Cr) 등과 같은 6A족 원소-안티몬-텔루늄(6A족 원소-Sb-Te), 5A족 원소-안티몬-셀렌(5A족 원소-Sb-Se), 또는 6A족 원소-안티몬-셀렌(6A족 원소-Sb-Se) 등을 포함한다. 통상적으로, 상변화물질층(302)으로 게르마늄-안티몬-텔루늄(Ge-Sb-Te)이 소정 비율로 혼합된 'GST'가 많이 사용된다.
도 4b에 도시된 바와 같이, 가변저항부는 제1전극(401), 가변저항층(402) 및 제2전극(403)이 순차적으로 적층된 구조를 가질 수 있다.
가변저항층(402)으로는 페로브스카이트(Perovskite) 계열의 물질 또는 전이금속산화물(Transition Metal Oxide, TMO)을 포함하는 이원산화물을 사용할 수 있다. 구체적으로, 페로브스카이트 계열의 물질로는 STO(SrTiO), PCMO(PrCaMnO) 등을 사용할 수 있고, 이원산화물로는 니켈(Ni)산화물, 티타늄(Ti)산화물, 하프늄(Hf)산화물, 지르코늄(Zr)산화물, 텅스텐(W)산화물, 코발트(Co)산화물등을 사용할 수 있다.
여기서, 전이금속산화물(TMO)로 가변저항층(402)을 형성한 경우에 가변저항층(402)은 막내 다수의 산소공공(oxygen vacancy)을 포함하고, 외부자극 예컨대, 전류 또는 전압에 의해 가변저항층(402)내 산소공공의 재배열에 따른 도전성 필라멘트의 생성여부에 따라 층내 저항값이 변화한다. 이때, 도전성 필라멘트의 생성정도에 따라 다수의 저항값을 가질 수도 있다. 또한, 제1전극(401), 가변저항층(402) 및 제2전극(403)이 적층된 구조체 다수를 직렬로 연결하여 다수의 저항값을 갖도록 형성할 수도 있다.
도 4c에 도시된 바와 같이, 가변저항부는 제1전극(501), 자기터널접합층(506) 및 제2전극(507)이 순차적으로 적층된 구조를 가질 수 있다.
자기터널접합층(506)은 피닝막(pinning layer, 502), 핀드막(pinned layer, 503), 터널절연막(tunnel insulator, 504) 및 자유막(free layer, 505)이 적층된 적층막일 수 있다. 이때, 자기터널접합층(506)은 외부자극 예컨대, 자기장(magnetic field) 또는 스핀전달토크(Spin Transfer Torque, STT)에 의해 자유막(505)의 자화방향에 따라 저항값이 변화한다. 이때, 자기터널접합층(506)에서 자유막(505)의 자화방향의 변화정도에 따라 다수의 저항값을 가질 수도 있다. 또한, 제1전극(501), 자기터널접합층(506) 및 제2전극(507)이 적층된 구조체 다수를 직렬로 연결하여 다수의 저항값을 갖도록 형성할 수도 있다.
피닝막(502)은 핀드막(503)의 자화방향을 고정시키는 역할을 수행하는 것으로, 반강자성(antiferromagnetic)을 갖는 물질로 형성할 수 있다. 반강자성을 갖는 물질로는 IrMn, PtMn, MnO, MnS, MnTe, MnF2, FeF2, FeCl2, FeO, CoCl2, CoO, NiCl2 또는 NiO를 사용할 수 있다.
핀드막(503) 및 자유막(505)은 강자성(ferromagnetic)을 갖는 물질을 사용하여 형성할 수 있다. 강자성을 갖는 물질로는 Fe, Co, Ni, Gd, Dy, NiFe, CoFe, MnAs, MnBi, MnSb,CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 또는 Y3Fe5O12 를 사용할 수 있다.
터널절연막(504)은 핀드막(503)과 자유막(505) 사이의 터널링장벽(tunneling barrier)으로 작용하며, 마그네슘산화막(MgO), 알루미늄산화막(Al2O3), 실리콘질화막(Si3N4), 실리콘질화산화막(SiON), 실리콘산화막(SiO2), 하프늄산화막(HfO2) 또는 지르코늄산화막(ZrO2)으로 형성할 수 있다. 이외에도 터널절연막(504)은 절연특성을 갖는 물질은 모두 사용할 수 있다.
도 4d에 도시된 바와 같이, 가변저항부는 제1전극(601), 강유전체층(602) 및 제2전극(603)이 순차적으로 적층된 구조를 가질 수 있다.
강유전체층(602)은 자발분극을 가지고 있으며, 외부자극에 의해 분극반전을 일으켜 막내 저항값을 변화시킨다. 이때, 강유전체층(602)의 자발분극이 변화하는 정도에 따라 다수의 저항값을 가질 수도 있다. 또한, 제1전극(601), 강유전체층(602) 및 제2전극(603)이 적층된 구조체 다수를 직렬로 연결하여 다수의 저항값을 갖도록 형성할 수도 있다. 강유전체층(602)으로는 SBT(SrBiTa), PZT(PbZrTi), BLT(BiLaTi)등을 사용할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
200 : 메모리부 201 : 제1구동부
202 : 제2구동부 203 : 제1도전라인
204 : 제2도전라인 205 : 제1콘택
206 : 제2콘택 207 : 가변저항부
208 : 스위칭부 21 : 기판
22 : 소자분리막 23 : 게이트절연막
24 : 게이트전극 25 : 게이트하드마스크막
26 : 게이트전극 27 : 스페이서
28 : 접합영역 28A : 제1접합영역
28B : 제2접합영역 29 : 제1층간절연막
30 : 제2층간절연막 T : 트랜지스터

Claims (16)

  1. 서로 교차하는 복수개의 제1도전라인과 제2도전라인을 구비한 메모리부; 및
    복수개의 콘택을 통해 각각의 상기 제1 및 제2도전라인과 연결된 구동부를 포함하고,
    상기 제1 및 제2도전라인의 교차점이 상기 구동부에서 멀어질수록 상기 구동부와 상기 콘택 사이의 저항값이 감소하는 저항 메모리 장치.
  2. 제1항에 있어서,
    상기 구동부는 각각의 상기 제1 및 제2도전라인에 대응하는 복수개의 트랜지스터를 포함하고, 각각의 상기 트랜지스터의 접합영역에 상기 콘택이 연결된 저항 메모리 장치.
  3. 제2항에 있어서,
    상기 콘택은 플러그를 포함하고, 상기 트랜지스터의 접합영역과 상기 플러그 사이의 접촉면적은 모두 동일한 저항 메모리 장치.

  4. 제2항에 있어서,
    상기 제1 및 제2도전라인의 교차점이 상기 구동부에서 멀어질수록 상기 콘택과 상기 트랜지스터의 게이트 사이의 간격이 감소하는 저항 메모리 장치.
  5. 제1항에 있어서,
    상기 메모리부는,
    상기 제1도전라인과 상기 제2도전라인 사이에 개재된 가변저항부을 더 포함하는 저항 메모리 장치.
  6. 제5항에 있어서,
    상기 가변저항부는 상변화물질층, 가변저항층, 자기터널접합층 및 강유전체층으로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 저항 메모리 장치.
  7. 제5항에 있어서,
    상기 제1도전라인 또는 상기 제2도전라인과 상기 가변저항부 사이에 삽입된 스위칭부를 더 포함하는 저항 메모리 장치.
  8. 제7항에 있어서,
    상기 스위칭부는 다이오드를 포함하는 저항 메모리 장치.
  9. 서로 교차하는 복수개의 제1도전라인과 제2도전라인을 구비한 메모리부;
    상기 제1도전라인이 연장된 방향에 배치되어 각각의 상기 제1도전라인에 대응하는 복수개의 트랜지스터를 구비한 제1구동부;
    상기 제2도전라인이 연장된 방향에 배치되어 각각의 상기 제2도전라인에 대응하는 복수개의 트랜지스터를 구비한 제2구동부; 및
    각각의 상기 제1 및 제2도전라인과 각각의 상기 트랜지스터의 접합영역 사이를 연결하는 복수개의 콘택을 포함하고,
    상기 제1 및 제2도전라인의 교차점이 상기 제1 및 제2구동부에서 멀어질수록 상기 트랜지스터의 게이트와 상기 콘택 사이의 간격이 감소하는 저항 메모리 장치.
  10. 제9항에 있어서,
    상기 트랜지스터의 접합영역은
    상기 메모리부와 상기 트랜지스터의 게이트 일측 사이의 제1접합영역; 및
    상기 게이트 타측의 제2접합영역을 포함하고,
    상기 콘택은 상기 제1접합영역에 연결된 저항 메모리 장치.
  11. 제10항에 있어서,
    상기 제1접합영역의 면적이 상기 제2접합영역의 면적보다 큰 저항 메모리 장치.
  12. 제10항에 있어서,
    상기 콘택은 플러그를 포함하고, 상기 제1접합영역과 상기 플러그 사이의 접촉면적은 모두 동일한 저항 메모리 장치.
  13. 제9항에 있어서,
    상기 메모리부는,
    상기 제1도전라인과 상기 제2도전라인 사이에 개재된 가변저항부을 더 포함하는 저항 메모리 장치.
  14. 제13항에 있어서,
    상기 가변저항부는 상변화물질층, 가변저항층, 자기터널접합층 및 강유전체층으로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 저항 메모리 장치.
  15. 제13항에 있어서,
    상기 제1도전라인 또는 상기 제2도전라인과 상기 가변저항부 사이에 삽입된 스위칭부를 더 포함하는 저항 메모리 장치.
  16. 제15항에 있어서,
    상기 스위칭부는 다이오드를 포함하는 저항 메모리 장치.
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