KR101934013B1 - 가변 저항 메모리 장치 - Google Patents

가변 저항 메모리 장치 Download PDF

Info

Publication number
KR101934013B1
KR101934013B1 KR1020120031042A KR20120031042A KR101934013B1 KR 101934013 B1 KR101934013 B1 KR 101934013B1 KR 1020120031042 A KR1020120031042 A KR 1020120031042A KR 20120031042 A KR20120031042 A KR 20120031042A KR 101934013 B1 KR101934013 B1 KR 101934013B1
Authority
KR
South Korea
Prior art keywords
variable
variable resistance
material layer
resistance material
electrodes
Prior art date
Application number
KR1020120031042A
Other languages
English (en)
Other versions
KR20130109364A (ko
Inventor
이승환
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120031042A priority Critical patent/KR101934013B1/ko
Priority to US13/736,581 priority patent/US8884264B2/en
Priority to CN201310089478.1A priority patent/CN103367387B/zh
Publication of KR20130109364A publication Critical patent/KR20130109364A/ko
Application granted granted Critical
Publication of KR101934013B1 publication Critical patent/KR101934013B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)

Abstract

가변 저항 메모리 장치가 제공된다. 본 발명의 일 실시예에 따른 가변 저항 메모리 장치는, 한 쌍의 제1 전극과 상기 한 쌍의 제1 전극 사이에 개재되는 제2 전극; 상기 한 쌍의 제1 전극 중 어느 하나와 상기 제2 전극 사이에 개재되고 고저항 상태 및 저저항 상태 사이에서 스위칭하는 제1 가변 저항 물질층; 및 상기 한 쌍의 제1 전극 중 다른 하나와 상기 제2 전극 사이에 개재되고 고저항 상태 및 저저항 상태 사이에서 스위칭하는 제2 가변 저항 물질층을 포함하고, 상기 한 쌍의 제1 전극은 전기적으로 서로 연결되고, 상기 제1 가변 저항 물질층의 제1 셋 전압 및 제1 리셋 전압은 각각 상기 제2 가변 저항 물질층의 제2 셋 전압 및 제2 리셋 전압과 상이하다.

Description

가변 저항 메모리 장치{RESISTANCE VARIABLE MEMORY DEVICE}
본 발명은 반도체 기술에 관한 것으로, 보다 상세하게는 인가되는 전압에 따라 서로 다른 저항 상태를 갖는 가변 저항 물질을 이용하여 데이터를 저장하는 가변 저항 메모리 장치에 관한 것이다.
최근 ReRAM(Resistive Random Access Memory), PCRAM(Phase-change Random Access Memory) 등과 같이 다양한 가변 저항 메모리 장치가 개발되고 있다. 이들 가변 저항 메모리 장치는 공통적으로 전압 인가를 위한 두 개의 전극 사이에 인가되는 전압에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 물질층이 개재된 구조를 갖는다.
이러한 가변 저항 메모리 장치는 스위칭 특성에 따라 크게 두 가지로 구분할 수 있다. 즉, 셋/리셋(set/reset) 동작이 하나의 극성(polarity)에서 일어나는 유니폴라 모드(unipolar mode)와, 셋/리셋(set/reset) 동작이 서로 다른 극성에서 일어나는 바이폴라 모드(bipolar mode)로 구분할 수 있다. 바이폴라 모드로 스위칭하는 가변 저항 메모리 장치의 경우, 균일한 스위칭 특성을 보이고, 전계(electric field)를 통한 리셋 동작을 수행하므로 리셋 전류가 작다는 것 등의 여러가지 장점이 있어, 이에 대한 연구가 활발히 수행되고 있다.
도 1은 바이폴라 모드로 동작하는 가변 저항 메모리 장치의 동작을 설명하기 위한 도면이다.
도 1을 참조하면, 고저항 상태(HRS)의 가변 저항 메모리 장치가 저저항 상태(LRS)로 바뀌는 동작을 셋 동작이라 하며, 셋 동작시의 전압을 셋 전압(Vset)이라 한다. 반대로, 저저항 상태(LRS)의 가변 저항 메모리 장치가 고저항 상태(HRS)로 바뀌는 동작을 리셋 동작이라 하며, 리셋 동작시의 전압을 리셋 전압(Vreset)이라 한다.
이때, 셋 전압(Vset)과 리셋 전압(Vreset)은 절대값은 유사하지만 그 극성이 서로 상이하다. 예를 들어, 셋 전압(Vset)이 음전압인 경우 리셋 전압(Vreset)은 크기가 유사한 양전압일 수 있다.
이러한 가변 저항 메모리 장치가 저저항 상태(LRS)에 있는 경우를 예컨대, 데이터 '1'이 저장된 상태라 한다면, 고저항 상태(HRS)에 있는 경우를 예컨대, 데이터 '0'이 저장된 상태라 할 수 있다. 즉, 저저항 상태(LRS)와 고저항 상태(HRS) 사이에서 스위칭하는 가변 저항 메모리 장치는 '0' 및 '1'의 1 비트 데이터 저장이 가능하다.
그러나, 최근 반도체 메모리 장치의 집적도 증가에 따라 하나의 셀에 2비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀(Mutli Level Cell) 구현이 요구되고 있다. 가변 저항 메모리 장치에서도 멀티 레벨 셀 구현이 요구됨은 마찬가지이나, 대부분의 가변 저항 물질들은 두 가지 저항 상태만을 갖기 때문에 멀티 레벨 셀을 구현하기 어렵다.
본 발명이 해결하려는 과제는, 멀티 레벨 셀 구현이 가능하고 그에 따라 집적도 증가가 가능한 가변 저항 메모리 장치를 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 가변 저항 메모리 장치는, 한 쌍의 제1 전극과 상기 한 쌍의 제1 전극 사이에 개재되는 제2 전극; 상기 한 쌍의 제1 전극 중 어느 하나와 상기 제2 전극 사이에 개재되고 고저항 상태 및 저저항 상태 사이에서 스위칭하는 제1 가변 저항 물질층; 및 상기 한 쌍의 제1 전극 중 다른 하나와 상기 제2 전극 사이에 개재되고 고저항 상태 및 저저항 상태 사이에서 스위칭하는 제2 가변 저항 물질층을 포함하고, 상기 한 쌍의 제1 전극은 전기적으로 서로 연결되고, 상기 제1 가변 저항 물질층의 제1 셋 전압 및 제1 리셋 전압은 각각 상기 제2 가변 저항 물질층의 제2 셋 전압 및 제2 리셋 전압과 상이하다.
상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 가변 저항 메모리 장치는, 교대로 배열되는 복수의 제1 전극 및 복수의 제2 전극; 및 상기 제1 전극과 상기 제2 전극 사이마다 개재되는 복수의 가변 저항 물질층을 포함하고, 상기 복수의 제1 전극은 전기적으로 서로 연결되고, 상기 복수의 제2 전극은 전기적으로 서로 연결되고, 상기 복수의 가변 저항 물질층 각각의 셋 전압 및 리셋 전압은 서로 상이하다.
상술한 본 발명에 의한 가변 저항 메모리 장치에 의하면, 멀티 레벨 셀 구현이 가능하고 그에 따라 집적도 증가가 가능하다.
도 1은 바이폴라 모드로 동작하는 가변 저항 메모리 장치의 동작을 설명하기 위한 도면이다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 단위 셀 및 그 동작 방법을 설명하기 위한 도면이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치를 나타내는 도면이다.
도 4a 및 도 4b는 본 발명의 다른 일 실시예에 따른 가변 저항 메모리 장치의 단위 셀 및 그 동작 방법을 설명하기 위한 도면이다.
도 5a 및 도 5b는 본 발명의 다른 일 실시예에 따른 가변 저항 메모리 장치를 나타내는 도면이다.
도 6은 본 발명의 또다른 일 실시예에 따른 가변 저항 메모리 장치의 단위 셀을 나타내는 도면이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 단위 셀 및 그 동작 방법을 설명하기 위한 도면이다. 구체적으로, 도 2e 및 도 2f는 본 발명의 일 실시예에 따른 단위 셀 및 그 동작을 나타내고, 도 2a 및 도 2b는 도 2e의 단위 셀의 일부를 이루는 제1 구조물(200A) 및 그 동작을 나타내고, 도 2c 및 도 2d는 도 2e의 단위 셀의 다른 일부를 이루는 제2 구조물(200B) 및 그 동작을 나타낸다.
도 2a 및 도 2b를 참조하면, 제1 구조물(200A)은 제1 전극(210A), 제2 전극(230A), 및 제1 전극(210A)과 제2 전극(230A) 사이에 개재되는 제1 가변 저항 물질층(220A)을 포함한다.
제1 전극(210A) 및 제2 전극(230A)은 제1 가변 저항 물질층(220A)에 전압을 인가하기 위한 것으로서, 도전성 물질 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속이나, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물을 포함할 수 있다. 본 실시예에서 제1 전극(210A)은 아래에 위치하고 제2 전극(230A)은 위에 위치하는 것으로 도시되어 있으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 전극(210A)과 제2 전극(230A)의 상하가 뒤바뀔 수도 있고, 또는, 제1 전극(210A)과 제2 전극(230A)이 위아래가 아닌 동일한 층에 위치하면서 수평 방향에서 이격되어 위치할 수도 있다.
제1 가변 저항 물질층(220A)은 양단에 인가되는 전압에 따라 저저항 상태(LRS1) 및 고저항 상태(HRS1)의 두 가지 저항 상태 사이에서 스위칭하는 물질이다. 특히, 본 실시예에서 제1 가변 저항 물질층(220A)은 양단에 인가되는 전압에 따라 바이폴라 모드로 스위칭하는 물질일 수 있다. 즉, 제1 가변 저항 물질층(220A)의 저항 상태가 고저항 상태(HRS1)에서 저저항 상태(LRS1)로 변하는 셋 동작(① 참조)과 저저항 상태(LRS1)에서 고저항 상태(HRS1)로 변하는 리셋 동작(② 참조)이 서로 다른 극성의 전압에서 수행된다. 제1 가변 저항 물질층(220A)의 셋 동작 및 리셋 동작시의 전압을 각각 제1 셋 전압(Vset1) 및 제1 리셋 전압(Vreset1)이라 한다.
이러한 제1 가변 저항 물질층(220A)으로는 예컨대, Ta, Ni, Ti, Fe, Co, Mn, W 등과 같은 전이 금속의 산화물, 페로브스카이트 계열 물질, GeSe와 같은 고체 전해질(solid electrolyte) 등을 포함하는 단일막 또는 다중막이 이용될 수 있다. 본 실시예에서, 제1 가변 저항 물질층(220A)은 산소 공공의 거동에 따라 전류 통로 필라멘트가 생성 또는 소멸되는 스위칭층(222A) 및 스위칭층(222A)으로 산소를 제공하기 위한 산소 공급층(224A)의 적층 구조일 수 있고, 여기서, 스위칭층(222A)으로는 TaOx(여기서, x는 2.5 미만임)이, 산소 공급층(224A)으로는 Ti4O7이 각각 이용될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 제1 가변 저항 물질층(220A)으로는 가변 저항 특성을 갖는 모든 물질이 이용될 수 있음은 물론이다.
도 2c 및 도 2d를 참조하면, 제2 구조물(200B)은 제1 전극(210B), 제2 전극(230B), 및 제1 전극(210B)과 제2 전극(230B) 사이에 개재되는 제2 가변 저항 물질층(220B)을 포함한다.
제1 전극(210B) 및 제2 전극(230B)은 도전성 물질일 수 있으며, 나아가 전술한 제1 구조물(200A)의 제1 전극(210A) 및 제2 전극(230A)과 각각 동일한 물질일 수 있다.
제2 가변 저항 물질층(220A)은 양단에 인가되는 전압에 따라 저저항 상태(LRS2) 및 고저항 상태(HRS2)의 두 가지 저항 상태 사이에서 스위칭하는 물질로서, 특히, 바이폴라 모드로 스위칭하는 물질일 수 있다. 즉, 제2 가변 저항 물질층(220B)은 고저항 상태(HRS2)에서 저저항 상태(LRS2)로 변하는 셋 동작(③ 참조)과 저저항 상태(LRS2)에서 고저항 상태(HRS2)로 변하는 리셋 동작(④ 참조)이 서로 다른 극성의 전압에서 수행된다. 제2 가변 저항 물질층(220B)의 셋 동작 및 리셋 동작시의 전압을 각각 제2 셋 전압(Vset2) 및 제2 리셋 전압(Vreset2)이라 한다.
여기서, 제2 셋 전압(Vset2)은 제1 셋 전압(Vset1)과 상이하고, 제2 리셋 전압(Vreset2)은 제1 리셋 전압(Vreset1)과 상이하다. 예를 들어, 도 2b 및 도 2d에 도시된 바와 같이, 제2 셋 전압(Vset2) 및 제2 리셋 전압(Vreset2)의 절대값은 각각 제1 셋 전압(Vset1) 및 제1 리셋 전압(Vreset1)의 절대값 보다 작을 수 있다.
이를 위하여, 제2 가변 저항 물질층(220B)은 제1 가변 저항 물질층(220A)과 상이한 물질로 이루어질 수 있다. 또는, 제2 가변 저항 물질층(220B)은 제1 가변 저항 물질층(220A)과 동일한 물질이면서 두께 및/또는 폭이 상이할 수 있다. 본 실시예에서, 제2 가변 저항 물질층(220B)은 스위칭층(222B) 및 산소 공급층(224B)의 적층 구조일 수 있는데, 이러한 경우에 스위칭층(222B)은 스위칭층(222A)과 상이한 물질이거나 상이한 두께 및/또는 폭을 가질 수 있고, 산소 공급층(224B)은 산소 공급층(224A)과 상이한 물질이거나 상이한 두께 및/또는 폭을 가질 수 있다.
도 2e 및 도 2f를 참조하면, 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 단위 셀은 도 2a의 제1 구조물(200A)과 도 2c의 제2 구조물(200B)이 하나의 전극 예컨대, 제2 전극(230A 또는 230B)을 공유하면서 적층된 구조를 갖는다. 이하, 설명의 편의를 위하여 공유되는 제2 전극을 230A로 표기하기로 한다.
구체적으로, 본 실시예의 단위 셀은 한 쌍의 제1 전극(210A, 210B)과, 한 쌍의 제1 전극(210A, 210B) 사이에 개재되는 제2 전극(230A)과, 한 쌍의 제1 전극(210A, 210B) 중 하부에 위치하는 제1 전극(210A)과 제2 전극(230A) 사이에 개재되는 제1 가변 저항 물질층(220A)과, 한 쌍의 제1 전극(210A, 210B) 중 상부에 위치하는 제1 전극(210B)과 제2 전극(230A) 사이에 개재되는 제2 가변 저항 물질층(220B)을 포함한다. 본 실시예의 단위 셀에서 제1 및 제2 구조물(200A, 200B)의 제2 전극(230A)이 공유되기 때문에, 어느 하나의 구조물 예컨대, 도 2c의 제2 구조물(200B)이 상하가 뒤바뀌어 배치된다. 예컨대, 도 2c에서 제2 가변 저항 물질층(220B)이 예컨대, 스위칭층(222B) 및 산소 공급층(224B)이 하부 및 상부로 적층된 구조를 포함하는 경우, 도 2e의 단위 셀에서 스위칭층(222B) 및 산소 공급층(224B)은 상부 및 하부로 적층된 구조를 포함한다.
이때, 한 쌍의 제1 전극(210A, 210B)은 도시되지 않은 도전체 등에 의해 전기적으로 연결될 수 있으며, 그에 따라 함께 제어된다. 이와 같이 한 쌍의 제1 전극(210A, 210B)이 전기적으로 연결되고 제2 전극(230A)은 공유되기 때문에, 제1 가변 저항 물질층(220A)의 양단에 인가되는 전압과 제2 가변 저항 물질층(220B)의 양단에 인가되는 전압은 동일할 수밖에 없다.
이러한 단위 셀은 다음과 같은 방식으로 동작할 수 있다.
먼저, 제1 및 제2 가변 저항 물질층(220A, 220B)이 모두 고저항 상태(HRS1, HRS2)에 있다고 가정할 때, 제1 및 제2 가변 저항 물질층(220A, 220B)의 양단에 인가되는 전압을 음의 방향으로 이동시키면 제2 셋 전압(Vset2)에 도달하는 시점에서 제2 가변 저항 물질층(220B)의 고저항 상태(HRS2)가 저저항 상태(LRS2)로 변화하는 셋 동작이 수행된다(③ 참조). 반면, 제2 셋 전압(Vset2)에서 제1 가변 저항 물질층(220A)의 고저항 상태(HRS1)는 그대로 유지된다. 한편, 제1 및 제2 가변 저항 물질층(220A, 220B)이 모두 고저항 상태(HRS1, HRS2)에 있는 경우의 선이 겹쳐져 있는 것처럼 보이나, 이는 도시의 편의를 위한 것으로, 선이 겹치지 않고 약간의 차이를 가질 수 있음은 물론이다.
이어서, 제1 및 제2 가변 저항 물질층(220A, 220B)의 양단에 인가되는 전압을 음의 방향으로 더욱 이동시키면 제1 셋 전압(Vset1)에 도달하는 시점에서 제1 가변 저항 물질층(220A)의 고저항 상태(HRS1)가 저저항 상태(LRS1)로 변화하는 셋 동작이 수행된다(① 참조). 전압이 음의 방향으로 이동하였으므로 제2 가변 저항 물질층(220B)의 저저항 상태(LRS2)가 유지됨은 물론이다.
이어서, 제1 및 제2 가변 저항 물질층(220A, 220B)의 양단에 인가되는 전압을 양의 방향으로 이동시키면 제2 리셋 전압(Vreset2)에 도달하는 시점에서 제2 가변 저항 물질층(220B)의 저저항 상태(LRS2)가 고저항 상태(HRS2)로 변화하는 리셋 동작이 수행된다(④ 참조). 반면, 제2 리셋 전압(Vreset2)에서 제1 가변 저항 물질층(220A)의 저저항 상태(LRS1)는 그대로 유지된다.
이어서, 제1 및 제2 가변 저항 물질층(220A, 220B)의 양단에 인가되는 전압을 양의 방향으로 더욱 이동시키면 제1 리셋 전압(Vreset1)에 도달하는 시점에서 제1 가변 저항 물질층(220A)의 저저항 상태(LRS1)가 고저항 상태(HRS1)로 변화하는 리셋 동작이 수행된다(② 참조). 전압이 양의 방향으로 이동하였으므로 제2 가변 저항 물질층(220B)의 고저항 상태(HRS2)가 유지됨은 물론이다.
결과적으로, 본 실시예의 단위 셀은 전압 조건에 따라 네 가지 상태 즉, 제1 및 제2 가변 저항 물질층(220A, 220B)이 모두 고저항 상태(HRS1, HRS2)인 제1 상태, 제1 가변 저항 물질층(220A)은 고저항 상태(HRS1)이나 제2 가변 저항 물질층(220B)은 저저항 상태(LRS2)인 제2 상태, 제1 및 제2 가변 저항 물질층(220A, 220B)이 모두 저저항 상태(LRS1, LRS2)인 제3 상태, 및 제1 가변 저항 물질층(220A)은 저저항 상태(LRS1)이나 제2 가변 저항 물질층(220B)은 고저항 상태(HRS2)인 제4 상태 사이에서 스위칭할 수 있다. 단위 셀이 제1 상태, 제2 상태, 제3 상태 및 제4 상태인 경우를 각각 단위 셀에 데이터 '00', '01', 11' 및 '10'이 저장된 상태라 할 수 있으므로, 결국 2 비트의 데이터 저장이 가능하다.
단위 셀에 저장된 데이터를 읽어내는 읽기 동작은 제1 및 제2 가변 저항 물질층(220A, 220B)의 양단에 제2 셋 전압(Vset2)과 제2 리셋 전압(Vreset2) 사이의 범위에 있는 전압을 인가함으로써 수행될 수 있다. 예를 들어, 도시된 바와 같이 제2 리셋 전압(Vreset2)보다 크기가 작은 양전압을 리드 전압(Vread)으로 인가하면, 제1 가변 저항 물질층(220A)이 고저항 상태(HRS1) 및 저저항 상태(LRS1) 중 어느 상태에 있는지 및 제2 가변 저항 물질층(220B)이 고저항 상태(HRS2) 및 저저항 상태(LRS2) 중 어느 상태에 있는지를 확인할 수 있다. 이 정보를 조합하면 단위 셀이 전술한 제1 내지 제4 상태 중 어느 하나에 있는지를 확인할 수 있고, 그에 따라 해당 상태를 읽어낼 수 있다.
이상으로 설명한 단위 셀은 한 쌍의 전극과, 이들 사이에 개재되는 공통 전극과, 한 쌍의 전극 중 어느 하나와 상기 공통 전극 사이 및 한 쌍의 전극 중 다른 하나와 상기 공통 전극 사이 각각에 개재되는 두 층의 가변 저항 물질층을 포함하되, 특히 한 쌍의 전극을 함께 제어하고, 두 층의 가변 저항 물질층으로 서로 다른 셋 전압 및 리셋 전압을 갖는 물질을 이용함으로써, 2 비트의 데이터 저장이 가능하다.
한편, 도시하지는 않았지만, 도 2e의 단위 셀은 제1 및 제2 가변 저항 물질층(220A, 220B) 각각과 직렬로 연결되는 선택 소자를 더 포함할 수 있다. 구체적으로, 선택 소자는 일정 전압 이하에서는 전류를 거의 흘리지 않지만 일정 전압 이상이 되면 전류 흐름이 급격히 증가하는 소자로서 크로스 포인트 구조 등에서의 누설 전류 방지를 위하여 본 실시예의 단위 셀에 더 포함될 수 있다. 선택 소자로는 예컨대, 다이오드나 NPN 트랜지스터 등이 이용될 수 있다. 이러한 선택 소자는 제1 및 제2 가변 저항 물질층(210A, 220B)과 제1 전극(210A, 210B)의 사이 또는 제1 및 제2 가변 저항 물질층(210A, 220B)과 제2 전극(230A)의 사이에 개재될 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치를 나타내는 도면으로, 도 3a는 사시도를 나타내고, 도 3b는 도 3a의 A-A'선에 따른 단면으로서 특히 셀 영역과 함께 도 3a에는 도시되지 않은 주변 영역을 함께 나타낸다. 나아가 본 도면은, 서로 교차하는 방향으로 연장되는 복수의 도전 라인의 교차점마다 전술한 도 2e의 단위 셀이 형성되는 크로스 포인트 구조의 가변 저항 메모리 장치를 나타낸다.
도 3a 및 도 3b를 참조하면, 본 발명의 일 실시예에 따른 가변 저항 메모리 장치는, 상하부에 위치하고 제1 방향으로 연장되는 한 쌍의 제1 도전 라인(310A, 310B)과, 한 쌍의 제1 도전 라인(310A, 310B) 사이에 개재되고 상기 제1 방향과 교차하는 방향으로 연장되는 제2 도전 라인(330A)과, 제1 도전 라인(310A)과 제2 도전 라인(330A) 사이에 개재되는 제1 가변 저항 물질층(320A)과, 제1 도전 라인(310B)과 제2 도전 라인(330A) 사이에 개재되는 제2 가변 저항 물질층(320B)을 포함한다.
이때, 한 쌍의 제1 도전 라인(310A, 310B) 중 일 층의 제1 도전 라인(310A)은 서로 평행하게 제1 방향으로 연장하는 복수의 도전 라인일 수 있고, 한 쌍의 제1 도전 라인(310A, 310B) 중 타층의 제1 도전 라인(310B)은 일 층의 제1 도전 라인(310A)과 다른 층에 위치하면서 서로 평행하게 제1 방향으로 연장하는 복수의 도전 라인일 수 있다. 제2 도전 라인(330A)은 한 쌍의 제1 도전 라인(310A, 310B) 사이의 층에 위치하면서 서로 평행하게 제2 방향으로 연장하는 복수의 도전 라인일 수 있다. 이러한 경우, 제1 가변 저항 물질층(320A)은 일층의 제1 도전 라인(310A)과 제2 도전 라인(330A) 사이의 교차점마다 배치되고, 제2 가변 저항 물질층(320B)은 타층의 제1 도전 라인(310B)과 제2 도전 라인(330A) 사이의 교차점마다 배치될 수 있다. 그에 따라, 한 쌍의 제1 도전 라인(310A, 310B)과 제2 도전 라인(330A)의 교차점마다 단위 셀(MC 참조)이 형성된다. 종래 기술에서 두 개의 가변 저항 물질층의 제어를 위해서는 적어도 세개 또는 네개의 도전 라인을 제어하여야 하였으나, 본 실시예에서는 한 쌍의 제1 도전 라인(310A, 310B)이 서로 연결되어 있으므로 결국 두 개의 도전 라인을 제어함으로써 제1 및 제2 가변 저항 물질층(320A, 320B)의 제어가 가능하다.
한편, 본 발명의 일 실시예에 따른 가변 저항 메모리 장치는 위와 같은 단위 셀(MC)이 배치되는 셀 영역 외에 주변 영역을 더 포함한다. 한 쌍의 제1 도전 라인(310A, 310B)은 주변 영역까지 연장될 수 있고, 주변 영역에 형성된 제1 콘택(CT1)을 통하여 서로 전기적으로 연결될 수 있다. 그에 따라 한 쌍의 제1 도전 라인(310A, 310B)은 함께 제어되고 동일한 전압이 인가된다.
이상으로 설명한 가변 저항 메모리 장치는 예를 들어 다음과 같은 제조 방법을 통하여 형성될 수 있다.
우선, 기판(미도시됨) 상에 도전 물질을 증착하고 패터닝하여 일층의 제1 도전 라인(310A)을 형성한다. 이어서, 일층의 제1 도전 라인(310A)을 덮는 제1 절연층(미도시됨)을 형성하고, 제1 절연층을 선택적으로 식각하여 형성된 공간에 제1 가변 저항 물질층(320A)을 매립한다. 이어서, 제1 가변 저항 물질층(320A) 및 제1 절연층 상에 도전 물질을 증착하고 패터닝하여 제2 도전 라인(330A)을 형성한다. 이어서, 제2 도전 라인(330A)을 덮는 제2 절연층(미도시됨)을 형성하고, 제2 절연층을 선택적으로 식각하여 형성된 공간에 제2 가변 저항 물질층(320B)을 매립한다. 이어서, 주변 영역의 제1 및 제2 절연층을 선택적으로 식각하여 일층의 제1 도전 라인(310A) 일부를 노출시키는 홀을 형성한 후, 홀에 도전 물질을 매립하여 제1 콘택(CT1)을 형성한다. 이어서, 제2 가변 저항 물질층(320B) 및 제2 절연층 상에 도전 물질을 증착하고 패터닝하여 타층의 제1 도전 라인(310B)을 형성한다. 이때, 타층의 제1 도전 라인(310B)은 제1 콘택(CT1)과 접하여 일층의 제1 도전 라인(310A)과 전기적으로 연결된다.
한편, 전술한 실시예들에서는 두 개의 전극 사이에 가변 저항 물질층이 개재된 구조물을 2개 적층하여 2 비트의 데이터 저장이 가능한 단위 셀 및 이를 포함하는 가변 저항 메모리 장치에 관하여 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 두 개의 전극 사이에 가변 저항 물질층이 개재된 구조물을 3개 이상으로 적층할 수도 있고, 이러한 경우 구조물의 적층 개수에 따라 단위 셀에 멀티 비트의 데이터 저장이 가능하다. 이하에서 도 4a 내지 도 6을 참조하여 예시적으로 설명하기로 한다.
도 4a 및 도 4b는 본 발명의 다른 일 실시예에 따른 가변 저항 메모리 장치의 단위 셀 및 그 동작 방법을 설명하기 위한 도면이다.
도 4a 및 도 4b를 참조하면, 본 발명의 다른 일 실시예에 따른 가변 저항 메모리 장치의 단위 셀은 순차적으로 적층된 제1 내지 제3 구조물(400A, 400B, 400C)을 포함하고, 이때, 제1 내지 제3 구조물(400A, 400B, 400C) 각각은 두 개의 전극과 이들 사이에 개재된 가변 저항 물질층을 포함하고 인접한 두개의 구조물은 하나의 전극을 공유한다.
구체적으로, 본 실시예의 단위 셀은 서로 교대로 배치되는 두 개의 제1 전극(410A, 410B) 및 두 개의 제2 전극(430A, 430C)과, 두 개의 제1 전극(410A, 410B)과 두 개의 제2 전극(430A, 430C) 사이에 배치되는 제1 내지 제3 가변 저항 물질층(420A, 420B, 420C)을 포함한다.
이때, 두 개의 제1 전극(410A, 410B)은 도시되지 않은 도전체 등에 의해 전기적으로 연결될 수 있으며, 그에 따라 함께 제어된다. 또한, 두 개의 제2 전극(430A, 430C)은 도시되지 않은 도전체 등에 의해 전기적으로 연결될 수 있으며, 그에 따라 함께 제어된다. 그에 따라, 제1 내지 제3 가변 저항 물질층(420A, 420B, 420C) 각각의 양단에 인가되는 전압은 동일하다.
이때, 제1 내지 제3 가변 저항 물질층(420A, 420B, 420C) 각각은 양단에 인가되는 전압에 따라 저저항 상태(LRS1, LRS2, LRS3) 및 고저항 상태(HRS1, HRS2, HRS3)의 두 가지 저항 상태 사이에서 바이폴라 모드로 스위칭하는 물질이다. 나아가, 제1 가변 저항 물질층(420A)의 제1 셋 전압(Vset1) 및 제1 리셋 전압(Vreset1)과, 제2 가변 저항 물질층(420B)의 제2 셋 전압(Vset2) 및 제2 리셋 전압(Vreset2)과, 제3 가변 저항 물질층(420C)의 제3 셋 전압(Vset3) 및 제3 리셋 전압(Vreset3)은 모두 서로 상이하다. 예를 들어, 도 4b에 도시된 바와 같이, 제3 셋 전압(Vset3) 및 제3 리셋 전압(Vreset3)이 가장 작고, 제1 셋 전압(Vset1) 및 제1 리셋 전압(Vreset1)이 가장 클 수 있다.
이러한 단위 셀은 다음과 같은 방식으로 동작한다.
먼저, 제1 내지 제3 가변 저항 물질층(420A, 420B, 420C)이 모두 고저항 상태(HRS1, HRS2, HRS3)에 있다고 가정할 때, 제1 내지 제3 가변 저항 물질층(420A, 420B, 420C)의 양단에 인가되는 전압을 음의 방향으로 이동시키면 제3 셋 전압(Vset3)에 도달하는 시점에서 제3 가변 저항 물질층(420C)의 고저항 상태(HRS3)가 저저항 상태(LRS3)로 변화하는 셋 동작이 수행된다(⑤ 참조).
이어서, 제1 내지 제3 가변 저항 물질층(420A, 420B, 420C)의 양단에 인가되는 전압을 음의 방향으로 더욱 이동시키면 제2 셋 전압(Vset2)에 도달하는 시점에서 제2 가변 저항 물질층(420B)의 고저항 상태(HRS2)가 저저항 상태(LRS2)로 변화하는 셋 동작이 수행된다(③ 참조).
이어서, 제1 내지 제3 가변 저항 물질층(420A, 420B, 420C)의 양단에 인가되는 전압을 음의 방향으로 더욱 이동시키면 제1 셋 전압(Vset1)에 도달하는 시점에서 제1 가변 저항 물질층(420A)의 고저항 상태(HRS1)가 저저항 상태(LRS1)로 변화하는 셋 동작이 수행된다(① 참조).
이어서, 제1 내지 제3 가변 저항 물질층(420A, 420B, 420C)의 양단에 인가되는 전압을 양의 방향으로 점차 이동시키면, 제3 리셋 전압(Vreset3)에서 제3 가변 저항 물질층(420C)의 저저항 상태(LRS3)가 고저항 상태로(HRS3)로 변화하고, 제2 리셋 전압(Vreset2)에서 제2 가변 저항 물질층(420B)의 저저항 상태(LRS2)가 고저항 상태(HRS2)으로 변화하고, 제1 리셋 전압(Vreset1)에서 제1 가변 저항 물질층(420A)의 저저항 상태(LRS1)가 고저항 상태(HRS1)로 변화한다.
결과적으로, 본 실시예의 단위 셀은 전압 조건에 따라 6 가지 상태 즉, 제1 내지 제3 가변 저항 물질층(420A, 420B, 420C)의 저항 상태가 HRS1, HRS2, HRS3인 제1 상태, HRS1, HRS2, LRS3인 제2 상태, HRS1, LRS2, LRS3인 제3 상태, LRS1, LRS2, LRS3인 제4 상태, LRS1, LRS2, HRS3인 제5 상태 및 LRS1, HRS2, HRS3인 제6 상태 중 어느 하나를 가질 수 있다. 즉, 6개의 데이터 저장이 가능하다.
단위 셀에 저장된 데이터를 읽어내는 읽기 동작은 제1 내지 제3 가변 저항 물질층(420A, 420B, 420C)의 양단에 제3 셋 전압(Vset3)과 제3 리셋 전압(Vreset3) 사이의 범위에 있는 전압을 인가함으로써 수행될 수 있다.
도 5a 및 도 5b는 본 발명의 다른 일 실시예에 따른 가변 저항 메모리 장치를 나타내는 도면으로, 도 5a는 일 방향 즉, 제1 도전 라인의 연장 방향에 따른 단면을 나타내고, 도 5b는 일 방향과 교차하는 방향 즉, 제2 도전 라인의 연장 방향에 따른 단면을 나타낸다. 나아가 본 도면은, 서로 교차하는 방향으로 연장되는 복수의 도전 라인의 교차점마다 전술한 도 4a의 단위 셀이 형성되는 크로스 포인트 구조의 가변 저항 메모리 장치를 나타낸다.
도 5a 및 도 5b를 참조하면, 본 발명의 일 실시예에 따른 가변 저항 메모리 장치는, 수직 방향에서 서로 교대로 배열되는 제1 도전 라인(510A, 510B) 및 제2 도전 라인(530A, 530C)과 이들 사이에 개재되는 제1 내지 제3 가변 저항 물질층(520A, 520B, 520C)을 포함한다.
이때, 제1 도전 라인(510A, 510B) 중 일 층의 제1 도전 라인(510A)은 서로 평행하게 제1 방향으로 연장하는 복수의 도전 라인일 수 있고, 타층의 제1 도전 라인(510B)은 일 층의 제1 도전 라인(510A)과 다른 층에 위치하면서 서로 평행하게 제1 방향으로 연장하는 복수의 도전 라인일 수 있다. 제2 도전 라인(530A, 530C) 중 일 층의 제2 도전 라인(530A)은 제1 도전 라인(510A, 510B) 사이의 층에 위치하면서 서로 평행하게 제2 방향으로 연장하는 복수의 도전 라인일 수 있고, 타층의 제2 도전 라인(530C)은 타층의 제1 도전 라인(510B) 상에 위치하면서 서로 평행하게 제2 방향으로 연장하는 복수의 도전 라인일 수 있다. 그에 따라, 제1 도전 라인(510A, 510B)과 제2 도전 라인(530A, 530C)의 교차점마다 단위 셀(MC 참조)이 형성된다.
제1 도전 라인(510A, 510B)은 주변 영역까지 연장될 수 있고, 주변 영역에 형성된 제1 콘택(CT1)을 통하여 서로 전기적으로 연결될 수 있다. 제2 도전 라인(530A, 530C)은 주변 영역까지 연장될 수 있고, 주변 영역에 형성된 제2 콘택(CT2)을 통하여 서로 전기적으로 연결될 수 있다.
도 6은 본 발명의 또다른 일 실시예에 따른 가변 저항 메모리 장치의 단위 셀을 나타내는 도면이다.
도 6을 참조하면, 본 발명의 또다른 일 실시예에 따른 가변 저항 메모리 장치의 단위 셀은 순차적으로 적층된 제1 내지 제4 구조물(600A, 600B, 600C, 600D)을 포함하고, 이 구조물 각각은 두 개의 전극과 이들 사이에 개재된 가변 저항 물질층을 포함하고, 인접한 두개의 구조물은 하나의 전극을 공유한다.
구체적으로, 본 실시예의 단위 셀은 서로 교대로 배치되는 세 개의 제1 전극(610A, 610B, 610D) 및 두 개의 제2 전극(630A, 630C)과, 이들 사이에 개재되는 제1 내지 제4 가변 저항 물질층(620A, 620B, 620C, 620D)을 포함한다.
제1 전극(610A, 610B, 610D)끼리는 도시되지 않은 도전체 등에 의해 전기적으로 연결될 수 있다. 또한, 제2 전극(630A, 630C)끼리는 도시되지 않은 도전체 등에 의해 전기적으로 연결될 수 있다.
제1 내지 제4 가변 저항 물질층(620A, 620B, 620C, 620D) 각각은 양단에 인가되는 전압에 따라 저저항 상태 및 고저항 상태의 두 가지 저항 상태 사이에서 바이폴라 모드로 스위칭하는 물질이다. 제1 내지 제4 가변 저항 물질층(620A, 620B, 620C, 620D) 각각의 셋 전압/리셋 전압은 모두 상이하다. 그에 따라 전압 조건에 따라 제1 내지 제4 가변 저항 물질층(620A, 620B, 620C, 620D) 각각의 저항 상태를 별개로 제어할 수 있어 멀티 비트의 데이터 저장이 가능하다. 예를 들어, 제1 내지 제4 가변 저항 물질층(620A, 620B, 620C, 620D)으로 갈수록 셋 전압 및 리셋 전압이 감소한다고 가정하면, 단위 셀은 8가지 상태 즉, HRS1, HRS2, HRS3, HRS4인 제1 상태, HRS1, HRS2, HRS3, LRS4인 제2 상태, HRS1, HRS2, LRS3, LRS4인 제3 상태, HRS1, LRS2, LRS3, LRS4인 제4 상태, LRS1, LRS2, LRS3, LRS4인 제5 상태, LRS1, LRS2, LRS3, HRS4인 제6 상태, LRS1, LRS2, HRS3, HRS4인 제7 상태, 및 LRS1, HRS2, HRS3, HRS4인 제8 상태 중 어느 하나를 가질 수 있다. 즉, 8개의 데이터 저장이 가능하다.
도 6의 단위 셀은 도 3A 및 도 3B, 또는 도 5A 및 도 5B에서 설명한 것과 유사한 크로스 포인트 구조의 가변 저항 메모리 장치에 포함될 수 있으며, 이에 대한 상세한 설명은 생략하기로 한다.
이상으로 설명한 실시예들에서는, 두 개의 제1 및 제2 전극 사이에 가변 저항 물질층이 개재된 구조물이 2개, 3개 또는 4개 적층된 단위 셀 및 이를 포함하는 가변 저항 메모리 장치에 관하여 예시하였으나, 구조물이 5개 이상 적층된 단위 셀 및 이를 포함하는 가변 저항 메모리 장치의 구현이 가능함은 당연하다.
복수의 구조물 각각은 두 개의 제1 및 제2 전극과 이들 사이에 개재된 가변 저항 물질층을 포함하고, 인접한 두 개의 구조물은 하나의 전극 즉, 제1 전극 또는 제2 전극을 공유한다. 그에 따라, 일 방향에서 제1 전극 및 제2 전극은 교대로 배열된다. 제1 전극끼리는 전기적으로 연결되어 함께 제어되고, 제2 전극끼리는 전기적으로 연결되어 함께 제어된다. 가변 저항 물질층은 제1 전극과 제2 전극 사이마다 개재된다.
여기서, 복수의 가변 저항 물질층 각각은 저저항 상태 및 고저항 상태 사이에서 바이폴라 모드로 스위칭할 수 있고, 스위칭시의 셋 전압 및 리셋 전압은 모두 상이하다. 이와 같이 복수의 가변 저항 물질층 각각의 셋 전압 및 리셋 전압이 모두 상이하기 때문에, 전압을 조절하여 복수의 가변 저항 물질층 각각의 저항 상태를 제어할 수 있다. 예를 들어, N개의 가변 저항 물질층이 존재하고 그에 따라 동일한 극성 예컨대, 마이너스 극성을 가지면서 크기가 상이한 N 개의 셋 전압 및 셋 전압과 반대되는 극성 예컨대, 플러스 극성을 가지면서 크기가 상이한 N개의 리셋 전압이 존재한다고 할 때, 고저항 상태의 N개의 가변 저항 물질층 양단에 인가되는 전압을 마이너스 방향으로 이동시키면 N 개의 셋 전압 각각에 도달하는 시점마다 해당 셋 전압을 갖는 가변 저항 물질층이 저저항 상태로 스위칭되고, 저저항 상태의 N개의 가변 저항 물질층 양단에 인가되는 전압을 플러스 방향으로 이동시키면 N 개의 리셋 전압 각각에 도달하는 시점마다 해당 리셋 전압을 갖는 가변 저항 물질층이 고저항 상태로 스위칭된다. 이와 같이 복수의 가변 저항 물질층 각각이 갖는 저항 상태 - 고저항 상태 또는 저저항 상태 - 의 조합에 따라 복수의 데이터 저장 상태가 가능하므로, 멀티 레벨 셀이 구현될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
200A: 제1 구조물 200B: 제2 구조물
210A, 210B: 제1 전극 230A: 제2 전극
220A: 제1 가변 저항 물질층 220B: 제2 가변 저항 물질층

Claims (17)

  1. 한 쌍의 제1 전극과 상기 한 쌍의 제1 전극 사이에 개재되는 제2 전극;
    상기 한 쌍의 제1 전극 중 어느 하나와 상기 제2 전극 사이에 개재되고 고저항 상태 및 저저항 상태 사이에서 스위칭하는 제1 가변 저항 물질층; 및
    상기 한 쌍의 제1 전극 중 다른 하나와 상기 제2 전극 사이에 개재되고 고저항 상태 및 저저항 상태 사이에서 스위칭하는 제2 가변 저항 물질층을 포함하고,
    상기 한 쌍의 제1 전극은 전기적으로 서로 연결되고,
    상기 제1 가변 저항 물질층의 제1 셋 전압 및 제1 리셋 전압은 각각 상기 제2 가변 저항 물질층의 제2 셋 전압 및 제2 리셋 전압과 상이한
    가변 저항 메모리 장치.
  2. 제1 항에 있어서,
    상기 제1 셋 전압 및 상기 제2 셋 전압은 제1 극성을 갖고,
    상기 제1 리셋 전압 및 상기 제2 리셋 전압은 상기 제1 극성과 상이한 제2 극성을 갖는
    가변 저항 메모리 장치.
  3. 제1 항에 있어서,
    상기 제1 및 제2 가변 저항 물질층 양단에 인가되는 전압에 따라, 상기 제1 및 제2 가변 저항 물질층이 고저항 상태인 제1 상태, 상기 제1 가변 저항 물질층이 고저항 상태이고 상기 제2 가변 저항 물질층이 저저항 상태인 제2 상태, 상기 제1 및 제2 가변 저항 물질층이 저저항 상태인 제3 상태, 및 상기 제1 가변 저항 물질층이 저저항 상태이고 상기 제2 가변 저항 물질층이 고저항 상태인 제4 상태 중 어느 하나를 갖는
    가변 저항 메모리 장치.
  4. 제2 항에 있어서,
    상기 제2 셋 전압은 상기 제1 셋 전압보다 절대값이 작고, 상기 제2 리셋 전압은 상기 제1 리셋 전압보다 절대값이 작은
    가변 저항 메모리 장치.
  5. 제4 항에 있어서,
    고저항 상태의 제1 및 제2 가변 저항 물질층 양단에 인가되는 전압이 상기 제2 셋 전압에 도달하면, 상기 제2 가변 저항 물질층이 저저항 상태로 스위칭되고,
    저저항 상태의 제2 가변 저항 물질층 및 고저항 상태의 제1 가변 저항 물질층 양단에 인가되는 전압이 상기 제1 셋 전압에 도달하면, 상기 제1 가변 저항 물질층이 저저항 상태로 스위칭되고,
    저저항 상태의 제1 및 제2 가변 저항 물질층 양단에 인가되는 전압이 상기 제2 리셋 전압에 도달하면, 상기 제2 가변 저항 물질층이 고저항 상태로 스위칭되고,
    고저항 상태의 제2 가변 저항 물질층 및 저저항 상태의 제1 가변 저항 물질층 양단에 인가되는 전압이 제1 리셋 전압에 도달하면, 상기 제1 가변 저항 물질층은 고저항 상태로 스위칭되는
    가변 저항 메모리 장치.
  6. 제1 항에 있어서,
    상기 한 쌍의 제1 전극 중 상기 제1 가변 저항 물질층과 접하는 제1 전극은, 제1 층에 위치하고 제1 방향으로 평행하게 연장하는 복수의 도전 라인을 포함하고,
    상기 한 쌍의 제1 전극 중 상기 제2 가변 저항 물질층과 접하는 제1 전극은, 상기 제1 층과 상이한 제2 층에 위치하고 상기 제1 방향으로 평행하게 연장하는 복수의 도전 라인을 포함하고,
    상기 제2 전극은, 상기 제1 층과 상기 제2 층 사이의 층에 위치하고 상기 제1 방향과 교차하는 제2 방향으로 평행하게 연장하는 복수의 도전 라인을 포함하는
    가변 저항 메모리 장치.
  7. 제1 항에 있어서,
    상기 한 쌍의 제1 전극 중 어느 하나와 일단이 접하고 다른 하나와 타단이 접하는 콘택을 더 포함하는
    가변 저항 메모리 장치.
  8. 제1 항에 있어서,
    상기 제1 가변 저항 물질층을 이루는 물질, 폭 및 두께 중 적어도 하나는 상기 제2 가변 저항 물질층과 상이한
    가변 저항 메모리 장치.
  9. 교대로 배열되는 복수의 제1 전극 및 복수의 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이마다 개재되는 복수의 가변 저항 물질층을 포함하고,
    상기 복수의 제1 전극은 전기적으로 서로 연결되고,
    상기 복수의 제2 전극은 전기적으로 서로 연결되고,
    상기 복수의 가변 저항 물질층 각각의 셋 전압 및 리셋 전압은 서로 상이한
    가변 저항 메모리 장치
  10. 제9 항에 있어서,
    상기 셋 전압은 제1 극성을 갖고,
    상기 리셋 전압은 상기 제1 극성과 상이한 제2 극성을 갖는
    가변 저항 메모리 장치.
  11. 제9 항에 있어서,
    상기 복수의 가변 저항 물질층 각각의 양단에 인가되는 전압에 따라, 상기 복수의 가변 저항 물질층 각각의 저항 상태의 조합에 따른 복수의 상태 중 어느 하나를 갖는
    가변 저항 메모리 장치.
  12. 제10 항에 있어서,
    상기 복수의 가변 저항 물질층이 N개(여기서, N은 3 이상의 자연수임)라 할 때,
    상기 셋 전압은, 절대값이 상이한 N개의 셋 전압을 포함하고,
    상기 리셋 전압은, 절대값이 상이한 N개의 리셋 전압을 포함하는
    가변 저항 메모리 장치.
  13. 제12 항에 있어서,
    고저항 상태의 복수의 가변 저항 물질층 양단에 인가되는 전압을 일 방향으로 이동시켜 상기 N개의 셋 전압 각각에 도달할 때마다 해당 셋 전압을 갖는 가변 저항 물질층이 저저항 상태로 스위칭되고,
    저저항 상태의 복수의 가변 저항 물질층 양단에 인가되는 전압을 상기 일 방향과 반대인 방향으로 이동시켜 상기 N개의 리셋 전압 각각에 도달할 때마다 해당 리셋 전압을 갖는 가변 저항 물질층이 고저항 상태로 스위칭되는
    가변 저항 메모리 장치.
  14. 제12 항에 있어서,
    복수의 가변 저항 물질층 각각의 저항 상태의 조합에 따라 2N개의 데이터가 저장되는
    가변 저항 메모리 장치.
  15. 제9 항에 있어서,
    상기 복수의 제1 전극 각각은 서로 다른 층에 배치되고,
    각 층의 제1 전극은 제1 방향으로 평행하게 연장하는 복수의 도전 라인을 포함하고,
    상기 복수의 제2 전극 각각은 서로 다른 층에 배치되고,
    상기 각 층의 제2 전극은 상기 제1 방향과 교차하는 제2 방향으로 평행하게 연장하는 복수의 도전 라인을 포함하는
    가변 저항 메모리 장치.
  16. 제9 항에 있어서,
    상기 복수의 제1 전극 사이마다 개재되어 제1 전극을 연결시키는 제1 콘택; 및
    상기 복수의 제2 전극 사이마다 개재되어 제2 전극을 연결시키는 제2 콘택을 더 포함하는
    가변 저항 메모리 장치.
  17. 제9 항에 있어서,
    상기 복수의 가변 저항 물질층 중 어느 하나의 가변 저항 물질층을 이루는 물질, 폭 및 두께 중 적어도 하나는 다른 하나의 가변 저항 물질층과 상이한
    가변 저항 메모리 장치.
KR1020120031042A 2012-03-27 2012-03-27 가변 저항 메모리 장치 KR101934013B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020120031042A KR101934013B1 (ko) 2012-03-27 2012-03-27 가변 저항 메모리 장치
US13/736,581 US8884264B2 (en) 2012-03-27 2013-01-08 Variable resistance memory device
CN201310089478.1A CN103367387B (zh) 2012-03-27 2013-03-20 可变电阻存储器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120031042A KR101934013B1 (ko) 2012-03-27 2012-03-27 가변 저항 메모리 장치

Publications (2)

Publication Number Publication Date
KR20130109364A KR20130109364A (ko) 2013-10-08
KR101934013B1 true KR101934013B1 (ko) 2018-12-31

Family

ID=49233653

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120031042A KR101934013B1 (ko) 2012-03-27 2012-03-27 가변 저항 메모리 장치

Country Status (3)

Country Link
US (1) US8884264B2 (ko)
KR (1) KR101934013B1 (ko)
CN (1) CN103367387B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102008365B1 (ko) * 2014-02-03 2019-08-07 에스케이하이닉스 주식회사 전자 장치
KR102293859B1 (ko) * 2014-12-22 2021-08-25 삼성전자주식회사 가변 저항 메모리 소자 및 이의 제조 방법
US9691475B2 (en) * 2015-03-19 2017-06-27 Micron Technology, Inc. Constructions comprising stacked memory arrays
WO2016191830A1 (en) * 2015-06-05 2016-12-08 Australian Advanced Materials Pty Ltd A memory structure for use in resistive random access memory devices and method for use in manufacturing a data storage device
US9882126B2 (en) * 2016-04-09 2018-01-30 International Business Machines Corporation Phase change storage device with multiple serially connected storage regions
JP2020038950A (ja) * 2018-09-06 2020-03-12 キオクシア株式会社 半導体記憶装置及びそのデータ読み出し方法
CN111430537B (zh) * 2019-01-09 2023-08-15 华邦电子股份有限公司 电阻式随机存取存储器
KR102706732B1 (ko) * 2019-04-08 2024-09-19 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR102706417B1 (ko) * 2019-05-03 2024-09-13 에스케이하이닉스 주식회사 전자 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008300841A (ja) * 2007-05-30 2008-12-11 Samsung Electronics Co Ltd 抵抗性メモリ素子
US20100038616A1 (en) * 2008-08-13 2010-02-18 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and producing method thereof
JP2011029418A (ja) * 2009-07-27 2011-02-10 Hitachi Ltd 半導体記憶装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080094885A1 (en) * 2006-10-24 2008-04-24 Macronix International Co., Ltd. Bistable Resistance Random Access Memory Structures with Multiple Memory Layers and Multilevel Memory States
KR20080105979A (ko) * 2007-05-30 2008-12-04 삼성전자주식회사 저항성 메모리 소자
WO2009001534A1 (ja) * 2007-06-22 2008-12-31 Panasonic Corporation 抵抗変化型不揮発性記憶装置
JP5113584B2 (ja) * 2008-03-28 2013-01-09 株式会社東芝 不揮発性記憶装置及びその製造方法
KR20110101983A (ko) * 2010-03-10 2011-09-16 삼성전자주식회사 바이폴라 메모리셀 및 이를 포함하는 메모리소자
JP5186634B2 (ja) * 2010-06-29 2013-04-17 シャープ株式会社 不揮発性半導体記憶装置
US8658997B2 (en) * 2012-02-14 2014-02-25 Intermolecular, Inc. Bipolar multistate nonvolatile memory

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008300841A (ja) * 2007-05-30 2008-12-11 Samsung Electronics Co Ltd 抵抗性メモリ素子
US20100038616A1 (en) * 2008-08-13 2010-02-18 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and producing method thereof
JP2011029418A (ja) * 2009-07-27 2011-02-10 Hitachi Ltd 半導体記憶装置

Also Published As

Publication number Publication date
US8884264B2 (en) 2014-11-11
US20130256625A1 (en) 2013-10-03
CN103367387A (zh) 2013-10-23
CN103367387B (zh) 2018-07-27
KR20130109364A (ko) 2013-10-08

Similar Documents

Publication Publication Date Title
KR101934013B1 (ko) 가변 저항 메모리 장치
TWI419171B (zh) 交錯式記憶體陣列裝置
JP5186634B2 (ja) 不揮発性半導体記憶装置
US8426837B2 (en) Resistive memory device and method of manufacturing the same
KR101744758B1 (ko) 비휘발성 메모리요소 및 이를 포함하는 메모리소자
JP6577954B2 (ja) 切り替えコンポーネントおよびメモリユニット
CN108336224B (zh) 可变电阻存储器件
US9252189B2 (en) Nonvolatile semiconductor memory element, nonvolatile semiconductor memory device, and method for manufacturing nonvolatile semiconductor memory device
KR20120021539A (ko) 비휘발성 메모리요소 및 이를 포함하는 메모리소자
KR20130020426A (ko) 비휘발성 메모리요소 및 이를 포함하는 메모리소자
JP2011040483A (ja) 抵抗変化メモリ
KR20090037277A (ko) 크로스 포인트 메모리 어레이
US20190272874A1 (en) Memory device, method of forming the same, method for controlling the same and memory array
US11018189B2 (en) Storage apparatus
KR101999342B1 (ko) 저항 변화 소자 및 이를 포함하는 메모리 장치
US8867257B2 (en) Variable resistance memory device
KR20120073435A (ko) 3차원 저항 변화 메모리 소자, 이를 포함하는 저항 변화 메모리 소자 어레이 및 전자제품
Cha et al. Selector devices for 3-D cross-point ReRAM
KR101915686B1 (ko) 가변 저항 메모리 장치 및 그 제조 방법
US9373787B2 (en) Nonvolatile memory devices
TW202105681A (zh) 選擇元件、記憶胞、及記憶裝置
KR20230173357A (ko) 반도체 장치
JP2012227275A (ja) 抵抗変化型不揮発性メモリセルおよび抵抗変化型不揮発性記憶装置
KR20240074441A (ko) 반도체 장치 및 그 제조 방법
KR20230136321A (ko) 반도체 장치

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant