JP2011029418A - 半導体記憶装置 - Google Patents

Abstract

【課題】 抵抗変化型素子を用いた不揮発性半導体記憶装置の低消費電力化と高速化を促進する。
【解決手段】 金属酸化物を含む記録層と２つの電極を有する抵抗変化型素子で、抵抗変化型素子の構造を非対称とし、抵抗変化型素子への電圧の印加により流れる電流の方向毎に、高抵抗化させるためのしきい電流を異ならせる。高抵抗化させるためのしきい電流が小さい方向に電流を流すことでデータの書き換えを行い、高抵抗化させるためのしきい電流が大きい方向に電流を流すことで抵抗値判定によるデータの読出しを行う。
【選択図】 図３

Description

本発明は半導体集積回路装置及びその製造方法に関し、特に電気的書き換えが可能な不揮発性半導体記憶装置の低消費電力書換えと高速読み出しを両立して実現する技術に関する。

近年、ＮｉＯ、ＴｉＯ_２などの金属酸化物を用いたＲｅＲＡＭが盛んに研究されている（非特許文献１）。ＲｅＲＡＭは、記録材料となる金属酸化物の層を金属電極で挟んだ抵抗変化型素子の高抵抗状態と低抵抗状態の２状態あるいは３つ以上の抵抗状態を用いて情報を記憶する。データの書き換えのための、低抵抗状態から高抵抗状態へ抵抗状態を変化させる高抵抗化動作と、高抵抗状態から低抵抗状態へ抵抗状態を変化させる低抵抗化動作は、２電極間に電圧を印加して充分に大きな電流を流すことで行われる。ＲｅＲＡＭには、高抵抗化動作と低抵抗化動作とを同一方向の電流掃印または電圧印加によって生じさせることができるノンポーラ型と、高抵抗化動作と低抵抗化動作を逆方向の電流掃印または電圧印加で行うバイポーラ型の２種類がある（非特許文献１）。

図１に従来のノンポーラ型の抵抗変化型素子の電流‐電圧特性、図２にバイポーラ型の抵抗変化型素子の電流‐電圧特性を示す。低抵抗状態（ＬＲＳ）から高抵抗状態（ＨＲＳ）への高抵抗化、ＨＲＳからＬＲＳへの低抵抗化にはしきい電圧、しきい電流があり、それより低い電圧、電流では抵抗値の変化は起こらない。しきい電圧、しきい電流以上の電圧、電流の印加によって、高抵抗化動作、低抵抗化動作が行われる。

ノンポーラ型の抵抗変化型素子は、ＮｉＯなどの金属酸化物の記録層を白金などの金属電極で挟んだ構造で構成される。作製直後の抵抗変化型素子は、高抵抗状態であり、しきい電圧よりも高い電圧を印加することで、低抵抗状態に変化する。この動作を初期化、あるいはフォーミングと呼ぶ。フォーミングの際には、電圧印加により金属電極と金属酸化物の間で生じる電界が一定のしきい値を越えると、高電界による電気化学反応で金属酸化膜中に導電性のフィラメントが生じる。これが電極間でつながることで低抵抗状態が実現する。次に、高抵抗化動作の際には、フィラメントに流れる電流によるジュール熱で、ヒューズのようにフィラメントが破壊されることで高抵抗状態に変化する。フォーミングを行った後、高抵抗化した素子では金属的フィラメントが部分的に残っているために、次の低抵抗化動作はフォーミングの際よりも低い電圧で行うことができる。フォーミングを行った後の高抵抗化動作と低抵抗化動作とによる書き込み動作は複数回繰り返し行うことができる。

図１は、２つの白金電極がＮｉＯを介して対向した構造のメモリ素子の直流書換え特性を示した図である。一方の電極を０Vに固定し、他方の電極の電位を変化させたときの電流変化を示している。電流が小さい高抵抗状態で電圧を大きくしていくと電圧Ｖｓｅｔで電流が急激に上昇し、低抵抗状態に変化する。低抵抗化した後の電流がＶｓｅｔ付近で電圧によらず一定値をとっているのは、低抵抗化後の電流値を測定系側で制限しているからである。この制限により、低抵抗化後に流れる電流による、フィラメントの破壊が防がれ、低抵抗化動作が実現される。

一方、電流が大きい低抵抗状態で電圧を印加していくと、Ｖｒｅｓｅｔで電流が急激に減少し高抵抗状態に変化する。従って、Ｖｓｅｔ未満でＶｒｅｓｅｔ以上の電圧を抵抗変化型素子に印加することで、高抵抗化動作が実現される。２つの白金電極が、ＮｉＯを介して対向する対称構造の素子では、正負両方の電圧印加に対してほぼ同程度の電圧、電流の大きさで低抵抗化、高抵抗化が生じる。

抵抗変化型素子の抵抗値を判定し情報を読出す場合には、抵抗変化型素子に大きさがＶｒｅｓｅｔ以下の電圧が印加される。低抵抗状態にある抵抗変化型素子が高抵抗状態に変化することで、保存されている情報が破壊されるのを防ぐためである。したがって、抵抗値判定の際に低抵抗状態の素子に流せる電流ＩＲＥＡＤＬはＩｒｅｓｅｔ以下である。高抵抗状態と低抵抗状態を判別する際には判定電流Ｉｃと素子電流の大小を比較することで行なうが、Ｉｃの大きさは大きい方が感度良く高速に高抵抗状態と低抵抗状態を判別することができる。Ｉｃは、ＩＲＥＡＤＬ以下、かつ高抵抗状態の素子に流れる電流ＩＲＥＡＤＨ以上である必要があるので、
ＩＲＥＡＤＨ＜ Ｉｃの大きさ ＜ ＩＲＥＡＤＬ＜ Ｉｒｅｓｅｔの大きさ ・・・（１）
の関係を満たすように設定される。

バイポーラ型では、データの書き込みの際、高抵抗化動作と低抵抗化動作とで逆方向の電圧印加、電流掃印が行われる。酸化銅ＣｕＯｘを窒化チタンＴｉＮ上部電極と銅Ｃｕ下部電極で挟んだ抵抗変化型素子を有するバイポーラ型のＲｅＲＡＭは図２に示したような特性を示す。バイポーラ型の場合、図２に示したように、ＶｓｅｔとＶｒｅｓｅｔは符号が逆である。ＶｓｅｔとＶｒｅｓｅｔの大きさは異なる場合が多い。また、図２に示したように、ＩｓｅｔとＩｒｅｓｅｔは符号が逆である。ＩｓｅｔとＩｒｅｓｅｔは大きさが異なる場合が多い。バイポーラ型でＶｓｅｔとＶｒｅｓｅｔとで符号が反対なのは、ノンポーラ型とは記録の原理が異なるからである。バイポーラ型では、電極から溶出するイオンの移動により、抵抗変化型素子の抵抗値が変化する現象を利用する。

バイポーラ型素子で、抵抗変化型素子の抵抗値を判定し情報を読出す場合には、図２の正電圧方向に抵抗変化型素子に電圧を印加する場合には、大きさがＶｓｅｔ未満の電圧が印加される。Ｖｓｅｔ未満とするのは、高抵抗状態にある抵抗変化型素子が低抵抗状態に変化することで、保存されている情報が破壊されるのを防ぐためである。図２の負電圧方向に抵抗変化型素子に電圧を印加する場合には、大きさがＶｒｅｓｅｔ未満の電圧が印加される。Ｖｒｅｓｅｔ未満とするのは、低抵抗状態にある抵抗変化型素子が高抵抗状態に変化することで、保存されている情報が破壊されるのを防ぐためである。したがって、抵抗値判定の際に低抵抗状態の素子に流れる電流は正電圧方向の電圧の印加の場合Ｉｓｅｔ未満、負電圧方向の電圧の印加の場合、大きさがＩｒｅｓｅｔの大きさ未満である。ノンポーラ型の場合と同様に、高抵抗状態と低抵抗状態を判別する際には判定電流Ｉｃと素子電流の大小を比較することで行われる。Ｉｃは、書き換え動作時に流れる電流未満となるので、図２の負電圧方向で読み出す場合は式（１）、正電圧方向で読み出しを行う場合は、
ＩＲＥＡＤＨの大きさ＜Ｉｃの大きさ＜ＩＲＥＡＤＬの大きさ＜Ｉｓｅｔの大きさ ・・・（２）
の関係を満たすように設定される。

ＲｅＲＡＭは、集積化する際にはダイオードやトランジスタといった選択素子が個々の抵抗変化型素子に付加された構造で用いられる。選択素子付きの抵抗変化型素子をクロスポイント型アレイに配置することで、高密度のメモリアレイを形成することが可能である。ダイオードやトランジスタは、メモリアレイの中から個々のメモリを選択して書き換えや読み出しを行うために用いられる。

Ｅｘｔ. Ａｂｓ. Ｉｎｔ. Ｃｏｎｆ. ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ, ２００６, ｐｐ. ２８６‐２８７．

ＲｅＲＡＭは、メモリ構造を微細化することで大容量化が可能である。また、ＲｅＲＡＭのデータの書き換えに必要な電流は、メモリ構造の寸法とともに減少するため、微細化するほど省電力化にも有利である。

しかしながら、上述のように、読出し時に抵抗値判定のために流れる電流は、ノンポーラ型ではＩｒｅｓｅｔよりも小さくなり、バイポーラ型ではＩｓｅｔ、Ｉｒｅｓｅｔのうちの大きさが大きい方よりも小さくなる。従って、書き換え電流が小さくなると、書き換え電流よりもさらに読出し電流が小さくなる。読み出しの際に流れる電流が小さいと、電流値の判定に時間がかかる、すなわち読み出し動作が遅くなるという問題が生じる。

本発明の目的は、抵抗変化型素子を用いたメモリセルの低電流書き換え動作と、高速読み出し動作を両立させる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本発明は、第１電極と、第１電極に接続されている金属酸化物を含む記録層と、記録層に接続されている第２電極とを有する抵抗変化型素子を備え、抵抗変化型素子の抵抗値の変化を用いてデータを記憶する半導体記憶装置において、前記抵抗変化型素子は、前記抵抗変化型素子への電圧の印加により流れる電流の方向毎に、高抵抗化が生じる互いに異なるしきい電流を有するようにする。データの書き換え時には、前記方向のうち低いしきい電流を有する方向に電流が流れるように抵抗変化型素子に電圧を印加して抵抗変化型素子の高抵抗化動作と低抵抗化動作とを行うことができ、小さい電流でデータの書き換えが可能となり、データの読み出し時には、前記しきい電流のうち高いしきい電流を有する方向に電流が流れるように前記記録層に電圧を印加することができ、大きい電流でデータの読み出しが可能となり、上述の課題を解決できる。

本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。

抵抗変化型素子の書換え動作の低電力化と読み出し動作の高速化を両立させることで、大容量、高性能かつ高信頼な不揮発性半導体記憶装置を提供できる。

従来のノンポーラ型抵抗変化型素子の直流電圧印加による書換え特性を示した図である。 バイポーラ型抵抗変化型素子の直流電圧印加による書換え特性を示した図である。 本発明の実施例１に用いるメモリセルと電源、セレクタの構成を示した図である。 本発明の実施例１、２、３、４、５に用いる抵抗変化型素子の一例を示した図である。（ａ）は２つの電極の電位が等しい場合である。（ｂ）は電極Ｍ２に０Ｖ、電極Ｍ１に正電圧を印加した場合である。（ｃ）は電極Ｍ１に０Ｖ、電極Ｍ２に正電圧を印加した場合である。 本発明の実施例１に用いる抵抗変化型素子の特性を示した図である。 本発明の実施例１の効果を示した図である。 本発明の実施例２の一例を示したトランジスタと抵抗変化型素子を備えたメモリセル構造である。 本発明の実施例２の装置構成を示した図である。 本発明の実施例２のメモリアレイ構成を示した図である。 図９のメモリアレイの、読出し動作の電圧印加シーケンスを説明した回路図である。 図９のメモリアレイの、電源セレクタ、配線セレクタの接続を説明した図である。 図９のメモリアレイの、低抵抗化動作の電圧印加シーケンスを説明した回路図である。 図９のメモリアレイの、電源セレクタ、配線セレクタの接続を説明した図である。 図７のメモリアレイの、高抵抗化動作の電圧印加シーケンスを説明した回路図である。 図７のメモリアレイの、電源セレクタ、配線セレクタの接続を説明した図である。 本発明の実施例３で用いるダイオードと抵抗変化型素子からなるメモリセル構造の一例である。 実施例３のメモリセルからなるアレイ構成を示した回路図である。 実施例３の、読出し動作の電圧印加シーケンスを説明した回路図である。 実施例３の、電源セレクタ、配線セレクタの接続を説明した図である。 実施例３で用いる読出し電圧ＶＲＥＡＤの範囲を示した図である。 実施例３の、低抵抗化動作の電圧印加シーケンスを説明した回路図である。 実施例３の、電源セレクタ、配線セレクタの接続を説明した図である。 実施例３の、高抵抗化動作の電圧印加シーケンスを説明した回路図である。 実施例３の、電源セレクタ、配線セレクタの接続を説明した図である。 本発明の実施例４で用いるダイオードと抵抗変化型素子からなるメモリセル構造の一例である。 実施例４のメモリセルからなるアレイ構成を示した回路図である。 実施例４の、読出し動作の電圧印加シーケンスを説明した回路図である。 実施例４の、電源セレクタ、配線セレクタの接続を説明した図である。 実施例４で用いる読出し電圧ＶＲＥＡＤの範囲を示した図である。 実施例４の、低抵抗化動作の電圧印加シーケンスを説明した回路図である。 実施例４の、電源セレクタ、配線セレクタの接続を説明した図である。 実施例４の、高抵抗化動作の電圧印加シーケンスを説明した回路図である。 実施例４の、電源セレクタ、配線セレクタの接続を説明した図である。 本発明の実施例５の一例を示した回路図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。

本発明の実施例の半導体記憶装置の構成を図３に示す。本実施例の半導体記憶装置は、接地電位に比べて正の電圧を出力する第１電源３０１と、第１電源３０１よりも出力電圧が高い、接地電位に比べて正の電圧を出力する第２電源３０２と、第２電源３０２よりも出力電圧の絶対値が高い、接地電位に比べて負の電圧を出力する第３電源３０３と、抵抗変化型素子３０４と、抵抗変化型素子３０４と第１電源３０１、第２電源３０２、第３電源３０３との接続を切り替える配線セレクタ３０５とを備える。抵抗変化型素子３０４は、直列に接続されている第１電極Ｍ１と記録層Ｍ０と第２電極Ｍ２とを備える。第１電極Ｍ１、第２電極Ｍ２はそれぞれ金属を用いて形成され、記録層Ｍ０は金属酸化物を含む。本実施例の抵抗変化型素子はノンポーラ型である。記録層Ｍ０に含まれる金属酸化物としては、酸化ニッケルや酸化チタンを用いることができる。本実施例では、以下酸化ニッケルを用いた場合について記載するが、酸化チタンと置き換えても以下に説明する効果を得ることができる。

本実施例の半導体記憶装置に用いる抵抗変化型素子３０４には、（ｉ）2つの電極Ｍ１およびＭ２を互いに仕事関数が異なる材料で形成する、（ｉｉ）記録層Ｍ０に含まれる金属酸化物のキャリア濃度が２つの電極近傍で異なるように組成を変える、（ｉｉｉ）２つの電極Ｍ１およびＭ２とで、それぞれが記録層Ｍ０と接触する面積を異ならせる、のうちの１つ、または２つ、または全てを適用したものを用いる。

（ｉ）のように２つの電極Ｍ１、Ｍ２の間で仕事関数が異なる場合、抵抗変化型素子３０４には、図４に示すようなバンド構造が生じる。図４の（ａ）（ｂ）（ｃ）に示したバンド図の横軸は、第１電極Ｍ１、記録層Ｍ０、第２電極Ｍ２の位置を示し、縦軸は価電子帯（ＶＢ）と伝導帯（ＣＢ）のエネルギーレベルを示す。本実施例では、記録層Ｍ０は金属酸化物として酸化ニッケル（ＮｉＯ）を含むものとし、左側の電極Ｍ１は仕事関数が小さいＮｉ（５．２ｅＶ）、右側の電極Ｍ２は仕事関数が大きいＰｔ（５．６１ｅＶ）にする。ＮｉＯ中には少数ながらキャリアが存在し、それぞれの電極界面ではＮｉＯとＮｉ、ＮｉＯとＰｔのフェルミレベルが一致するようにキャリアが移動する。その結果、図４（ａ）に示したように、Ｎｉ、Ｐｔ電極に外部から電位を与えなくても、ＮｉＯの伝導帯は曲がりＮｉＯ／Ｎｉ界面、Ｐｔ／ＮｉＯ界面には電界が生じる。生じる電界の強さは仕事関数がより大きい電極Ｍ２側、すなわちＰｔ側で強くなる。

Ｍ２側、すなわちＰｔ側に負電圧を印加する場合、印加電圧の大きさを増大させていくと、ショットキー接合の逆方向の電圧が印加されるＰｔ／ＮｉＯ界面に選択的に電圧が印加されるようになる。図４（ｂ）が、Ｍ２側に負電圧、すなわち、Ｍ１側に正電圧を印加した場合のバンド図である。ＮｉＯ／Ｎｉ界面はショットキー接合の順バイアス方向なのでＰｔ／ＮｉＯ界面ほどは電圧が印加されない。その結果、高抵抗状態の場合には、Ｐｔ／ＮｉＯ界面でＮｉＯの還元反応による導電フィラメント形成が生じ低抵抗化が生じ、逆に低抵抗状態の場合には導電フィラメントが消失し高抵抗化が生じる。

逆にＭ１側、すなわちＮｉ側に負電圧を印加する場合、印加電圧の大きさを増大させていくと、ショットキー接合の逆方向の電圧が印加されるＮｉＯ／Ｎｉ界面に選択的に電圧が印加されるようになる。図４（ｃ）が、Ｍ１側に負電圧、すなわち、Ｍ２側に正電圧を印加した場合のバンド図である。Ｎｉ／Ｐｔ界面はショットキー接合の順バイアス方向なのでＮｉＯ／Ｎｉ界面ほどは電圧が印加されない。その結果、高抵抗状態の場合には、ＮｉＯ／Ｎｉ界面でＮｉＯの還元反応による導電フィラメント形成が生じ低抵抗化が生じ、逆に低抵抗状態の場合には導電フィラメントが消失し高抵抗化が生じる。

前述したＮｉとＰｔの仕事関数の違いにより、Ｐｔ側に負電圧を印加する場合にＰｔ／ＮｉＯ界面に印加される電圧は、Ｎｉ側に同じ大きさの負電圧を印加する場合にＮｉＯ／Ｎｉ界面に印加される電圧よりも大きい。

そのため、界面での電界が強い電極Ｍ２すなわちＰｔ側に負電圧を印加した場合の方が、電極Ｍ１すなわちＮｉ側に負電圧を印加した場合に比べて、低抵抗化電圧、低抵抗化電流、高抵抗化電圧、高抵抗化電流が小さくなる。これらの結果、書換え特性は、図５のように非対称な特性となる。図５の横軸は、M1電位から見たＭ２の電位を示し、縦軸はＭ２からＭ１への電流の方向を正としている。

図５に示した本実施例の半導体記憶装置の電流電圧特性には、その非対称性のために、電流の掃引方向に対して、高抵抗化動作に必要な異なる電流Ｖｒｅｓｅｔ１、Ｖｒｅｓｅｔ２と、低抵抗化動作に必要な異なる電流Ｖｓｅｔ１、Ｖｓｅｔ２とを有することになる。Ｖｒｅｓｅｔ１、Ｖｒｅｓｅｔ２、Ｖｓｅｔ１、Ｖｓｅｔ２の大小関係は、それぞれ、
Ｖｓｅｔ２の大きさ ＜ Ｖｓｅｔ１の大きさ ・・・（３）
Ｖｒｅｓｅｔ２の大きさ ＜ Ｖｒｅｓｅｔ１の大きさ ・・・（４）
Ｉｓｅｔ２の大きさ ＜ Ｉｓｅｔ１の大きさ ・・・（５）
Ｉｒｅｓｅｔ２の大きさ ＜ Ｉｒｅｓｅｔ１の大きさ ・・・（６）
である。

また、（ｉｉ）のように金属酸化物のキャリア濃度が２つの電極近傍で異なるように組成を変える場合では、仮に、２つの電極材料の仕事関数が同じでありバリア高さΦＢ１、ΦＢ２が同じであったとしても、各電極界面に印加される電圧は（ｉ）の場合と同様に異なる。Ｍ１界面でＭＯのキャリア濃度が低く、Ｍ２界面でＭＯのキャリア濃度が高くなるようにＭＯを成膜して素子を作製すると、図４でΦＢ１とΦＢ２が等しくなるが、Ｍ１、Ｍ２電極に外部から電位を与えなくても、ＮｉＯの伝導帯は曲がりＮｉＯ／Ｍ１、Ｍ２／ＮｉＯ界面には電界が生じる。生じる電界の強さはキャリア濃度がより大きいＭ２側で強くなる。そのため、Ｍ２側に負電圧を印加する場合にＭ２／ＮｉＯ界面に印加される電圧は、Ｍ１側に同じ大きさの負電圧を印加する場合にＮｉＯ／Ｍ１界面に印加される電圧よりも大きい。界面での電界が強いＭ２側に負電圧を印加した場合の方が、低抵抗化電圧、低抵抗化電流、高抵抗化電圧、高抵抗化電流が大きくなる。これらの結果、（ｉ）の場合と同様に、書換え特性は図５のように非対称な特性となる。

記録層Ｍ０中のキャリア濃度は、記録層Ｍ０中のニッケルの割合を増加させ、酸素欠損を増加させることで、増大させることが出来る。従って、電極Ｍ２の近傍の記録層Ｍ０中のニッケル濃度を、電極Ｍ１の近傍の記録層Ｍ０中のニッケル濃度よりも高くすることで、上述のキャリア濃度の分布が実現できる。金属酸化物、ここではＮｉＯを含む記録層Ｍ０を作製する際に、ニッケル層の製膜と酸化を複数回繰り返して行い、回数毎に酸化の条件を変えることで、ニッケルと酸素の記録層Ｍ０中の割合を変調することで記録層Ｍ０中のニッケル濃度を調整できる。

（ｉｉ）によって、使用できる電極材料や記録層の材料に制限があったとしても、非対称性の大きい書き換え特性が得られる。また、（ｉ）や後述の（ｉｉｉ）と組み合わせることで、さらに大きい電流−電圧特性の非対称性が得られる。

また、（ｉｉｉ）の、２つの電極が金属酸化物と接触する面積を変える場合では、仮に、２つの電極材料の仕事関数が同じでありバリア高さΦＢ１、ΦＢ２が同じであり、かつＭ１界面とＭ２界面でのＭＯのキャリア濃度が同じであったとしても、電極Ｍ２と記録層Ｍ０との接触面積を電極Ｍ１と記録層Ｍ０との接触面積よりも小さくすると、（ｉ）の場合と同様に、書換え特性は図５のように非対称な特性となる。電極Ｍ２と記録層Ｍ０との接触面積を小さくすることで、電極Ｍ２側に負電圧を印加して電流を流すとより小さな電流値でＭ２／ＮｉＯ界面に流れる電流密度を大きくすることができ、セット動作、リセット動作に十分な電流密度にすることができるからである。

（ｉｉｉ）によって、使用できる電極材料や記録層の材料に制限があったとしても、非対称性の大きい書き換え特性が得られる。また、（ｉ）や（ｉｉ）と組み合わせることで、さらに大きい電流−電圧特性の非対称性が得られる。

以下の説明では、高抵抗化電流が大きい極性の電流電圧方向を方向Ｍ２−Ｍ１、高抵抗化電流が小さい極性の電流電圧方向を方向Ｍ１−Ｍ２として記述する。ここでは、方向Ｍ２−Ｍ１は電極Ｍ２から電極Ｍ１へ電流が流れる状況を表し、方向Ｍ１−Ｍ２は電極Ｍ１から電極Ｍ２へ電流が流れる状況を表す。方向Ｍ２−Ｍ１へ電流を流すには、電極Ｍ２の電位が電極Ｍ１よりも高くなるように抵抗変化型素子３０４に電圧を印加する。方向Ｍ１−Ｍ２へ電流を流すには、電極Ｍ１の電位が電極Ｍ２の電位よりも高くなるように抵抗変化型素子３０４に電圧を印加する。また、以下、高抵抗化動作をリセット動作、低抵抗化動作をセット動作と呼ぶ。図５の正電圧が方向Ｍ２−Ｍ１、負電圧が方向Ｍ１−Ｍ２に対応する。

図５から分かるように、リセット動作、セット動作は、方向Ｍ２−Ｍ１、方向Ｍ１−Ｍ２の両方で可能である。低抵抗状態にある抵抗変化型素子にＶｒｅｓｅｔ1よりも高くＶｓｅｔ１よりも低い電圧を方向Ｍ２−Ｍ１に印加すると、抵抗変化型素子は高抵抗化する。また高抵抗状態にある抵抗変化型素子に、Ｖｓｅｔよりも高い電圧を方向Ｍ２−Ｍ１に印加すると抵抗変化型素子は低抵抗化する。同様に、低抵抗状態にある抵抗変化型素子にＶｒｅｓｅｔ２よりも高くＶｓｅｔ２より低い電圧を方向Ｍ１−Ｍ２に印加すると、抵抗変化型素子は高抵抗化する。また高抵抗状態にある抵抗変化型素子にＶｓｅｔ２よりも高い電圧を方向Ｍ１−Ｍ２に印加すると抵抗変化型素子は低抵抗化する。

本実施例では、図５に示した非対称の特性を有する抵抗変化型素子を用いて、リセット動作、セット動作は、電極Ｍ２に対して電極Ｍ１に高い電圧を印加して、方向Ｍ２−Ｍ１に対して、高抵抗化電圧、高抵抗化電流、低抵抗化電圧、低抵抗化電流が小さい方向である方向Ｍ１−Ｍ２に電流を流すことで行い、従来並みかそれ以下の低消費電力での書換えを実現する。一方、読出し時には、電極Ｍ２に対して電極Ｍ１に低い電圧を印加し、方向Ｍ２−Ｍ１の方向に電流を流すことで抵抗値判定を行う。これにより、Ｉｃの上限値がＩｒｅｓｅｔ１の大きさまで取りえるために、書き換え時に流れる電流未満に制限されることはなく、高速な読出しが実現できる。

印加電圧、電流の、方向Ｍ２−Ｍ１と方向Ｍ１−Ｍ２の切り替えは、配線セレクタ３０５で、第１電極Ｍ１と、第１電源３０１、第２電源３０２、第３電源３０３との接続を切り替えて行う。

リセット動作時には、第１電極Ｍ１と第１電源３０１とが接続され、第１電源３０１の出力により、リセット電圧が抵抗変化型素子に印加される。第１電源３０１の出力電圧は、接地電位よりも高く、大きさをＶｒｅｓｅｔ２以上で、かつＶｓｅｔ２未満にする。第２電極Ｍ２の第１電極Ｍ１に対する電位で示した図５からわかるように、Ｖｒｅｓｅｔ２以上でＶｓｅｔ２よりも低い電位になるので、低抵抗状態ＬＲＳの抵抗変化型素子は高抵抗状態ＨＲＳに変化する。すなわち、抵抗変化型素子の抵抗値は上昇する。なお、高抵抗状態ＨＲＳの抵抗変化型素子は高抵抗状態ＨＲＳのままである。以上のように、リセット動作が実現される。第１電源３０１の出力電圧は、パルス状にすることができて、１マイクロ秒以下にできる。従って、高速にリセット動作させることが可能である。

セット動作時には、第１電極Ｍ１と第２電源３０２とが接続され、第２電源３０２の出力により、セット電圧が抵抗変化型素子に印加される。第２電源３０２の出力は接地電位よりも高く、大きさをＶｓｅｔ２以上にする。第２電極Ｍ２の第１電極Ｍ１に対する電位で示した図５からわかるように、Ｖｓｅｔ２よりも高い電位になるので、高抵抗状態ＨＲＳの抵抗変化型素子は低抵抗状態ＬＲＳに変化する。すなわち、抵抗変化型素子の抵抗値は下降する。第１電源３０２の電圧は、パルス状にすることができて、１マイクロ秒以下にできる。低抵抗状態ＬＲＳの状態の抵抗変化型素子については、パルス電圧の立ち上がり時に電圧がＶｒｅｓｅｔ２を越えた瞬間にいったん高抵抗状態ＨＲＳに変化するが、電圧の大きさがＶｓｅｔ２を越えた瞬間に低抵抗状態ＬＲＳに戻る。

読み出し時には、第１電極Ｍ１と第３電源３０３とが接続される。第３電源３０３の出力電圧は、接地電位よりも低く、絶対値がＶｒｅｓｅｔ１の大きさよりも小さい。また、前述のように、第３電源３０３の出力電圧の絶対値は、第２電源３０２の出力電圧の絶対値よりも大きくする。第２電極Ｍ２の第１電極Ｍ１に対する電位で示した図５からわかるように、Ｖｒｅｓｅｔ１よりも小さい電位が印加されることになるので、高抵抗状態ＨＲＳの抵抗変化型素子と低抵抗状態ＬＲＳの抵抗変化型素子はどちらも抵抗値を変化させない。低抵抗状態ＬＲＳの抵抗変化型素子では、印加する電圧値に応じて、Ｉｒｅｓｅｔ１より小さい電流が流れ、高抵抗状態ＨＲＳの抵抗変化型素子ではほとんど電流が流れない。判定電流Ｉｃは高抵抗状態の読み出し電流値よりも大きく、低抵抗状態の読み出し電流値よりも小さくする。第３電源３０３の出力電圧の絶対値を、第２電源３０２の出力電圧の絶対値よりも大きくしているので、第１電源３０１、第２電源３０２を用いて書き換えを行う際に流れる電流の大きさを越えてＩｃを大きくとれるため、短時間で電流の大小を判定でき、高速な読み出しが可能である。

本発明の実施例１の効果を図６に示す。素子寸法の減少とともに書換えに必要な電流は減少するが、従来技術では式（１）を満たす必要があるために読み出し判定電流Ｉｃは書換え電流よりも小さくする必要があり、読み出し速度が微細化により低下した。

これに対し、本実施例１の半導体記憶装置は、従来と同程度の書換え電流を維持したまま、または書き換え電流を低減し、読み出し時に低抵抗状態に流せる電流値をＩｒｅｓｅｔ１まで増加させることができる。これにより、判定電流Ｉｃの上限もＩｒｅｓｅｔ１にまで増加でき、Ｉｃ低下による読出し速度低下を防止することができる。

本実施例２では、実施例１で用いたノンポーラ型抵抗変化型素子で、トランジスタと組み合わせることでメモリアレイを形成し動作させる。

メモリアレイ中の特定の素子を選択して読出し動作、書換え動作を行えるようにするために、各々の抵抗変化型素子と選択トランジスタを図７のように接続し、１つのトランジスタと１つの抵抗変化型素子で１つのメモリ素子を形成するようにする。抵抗変化型素子の上部電極７に０Ｖ、下部電極８に正電圧を印加する方向が図５の方向Ｍ１−Ｍ２、下部電極８に０V、上部電極７に正電圧を印加する方向が図５の方向Ｍ２−Ｍ１となるように抵抗変化型素子を作製する。たとえば、
Ｖｓｅｔ１の大きさ= １．５V ・・・（７）
Ｖｒｅｓｅｔ１の大きさ= １．０Ｖ ・・・（８）
Ｖｓｅｔ２の大きさ= １．０V ・・・（９）
Ｖｒｅｓｅｔ２の大きさ= ０．５Ｖ ・・・（１０）
のようにすることが可能である。

図７のメモリセルは、シリコン基板上１に形成したP型ウェル１０１、トランジスタのゲート絶縁膜２１、トランジスタのゲート２２とソース／ドレインN型拡散層２３、ソース線１１１、ソース線１１１とＮ型拡散層２３をつなぐ電極プラグ１１２、抵抗変化型素子の上部電極７と下部電極８、抵抗変化型素子の記録膜６、下部電極８とＮ型拡散層２３をつなぐ電極プラグ１１３、上部電極と接続されるビット線３から形成される。

メモリセルの書換え動作の際には、ウェル１０１、ビット線３に０Ｖを印加する。また、ゲート２２に正電圧を印加してトランジスタをオン状態にする。ソース線１１１に正電圧を印加すると、抵抗変化型素子に方向Ｍ１−Ｍ２の方向に電圧が印加される。抵抗変化型素子の高抵抗化電流が小さい極性での書換えが実現できる。

読出し動作の際には、ウェル１０１、ソース線１１１に０Vを印加する。ビット線３に正電圧を印加しトランジスタのゲート２に正電圧を印加してトランジスタをオン状態にすると、メモリ素子に方向Ｍ２−Ｍ１の方向に電圧が印加される。これにより、高抵抗化電流が大きい方向Ｍ２−Ｍ１の極性での読み出しが実現できる。ビット線に接続されたセンスアンプにはＳＭＣに流れる電流ＩＲＥＡＤが、Ｉｃより大きいか小さいかを判定し、高抵抗状態と低抵抗状態を判別し読出しを行う。

このような動作を実現するための装置構成を図８と図９に示す。本実施例２の半導体記憶装置は、図８に示すような外部からのデータの入力、外部へのデータの出力を行うI/O １００１、情報を記憶するメモリセルアレイ１００２、メモリセルアレイへの情報の書込みやメモリセルからの情報の読出しの際にメモリセルアレイに印加する電圧を発生させる少なくとも２種類の電源１００３、１００４、１００５、１００６、複数の電源が発生した電圧からメモリセルアレイに印加する電圧を選択する電圧セレクタ１００７、メモリセルアレイの複数の配線から電圧を印加する配線を選択する配線セレクタ１００８、読出し動作の際にメモリセルアレイの情報を読み出す読み取り部１０１０、外部からの入力に応じて電源１００３、１００４、１００５、１００６、電圧セレクタ１００７、配線セレクタ１００８、読み取部１０１０の動作を制御する制御部１００９を備える。

図９は、図７のメモリセルを複数備えるアレイ構成を示した回路図である。図７のソース線１１１はＵＳＳ、ＳＳを介して複数メモリセルどうしが接続され、図７のビット線もＳＢＬ、ＵＳＢＬ介して複数メモリセルどうしが接続され、図７のゲート２２はＳＷＬ、ＵＳＷＬを介して複数メモリセルどうしが接続される。

ＶＳＥＴ、ＶＲＥＳＥＴ、ＶＯＮ，ＶＲＥＡＤ、０Ｖを発生する電源回路と電源電圧を伝達する配線Ｍｎ（ｎ＝１，２，３，４，５）、電源回路と配線Ｍｎの接続の仕方を選択する電源セレクタ、配線Ｍｎとビット線、ワード線の接続の仕方を選択する配線セレクタ（スイッチ）が有り、メモリアレイの各ビット線、ワード線に適切な電圧を印加してセット動作、リセット動作、読み出し動作を行う。ＶＲＥＡＤに対して、ＶＳＥＴおよびＶＲＥＳＥＴは異なる極性とする。

図９に示すメモリアレイ中から1つのメモリセルＳＭＣを選択して読出しを行なうには、選択セルが接続されているワード線（ＳＷＬ：選択ワード線）、選択セルが接続されていないワード線（ＵＳＷＬ：非選択ワード線）、選択セルが接続されているビット線（ＳＢＬ：選択ビット線）、選択セルが接続されていないビット線（ＵＳＢＬ：非選択ビット線）、選択セルが接続されているソース線（ＳＳ：選択ソース線）、選択セルが接続されていないソース線（ＵＳＳ：選択ソース線）に、例えばそれぞれ、ＶＯＮ、０Ｖ、ＶＲＥＡＤ、０Ｖ、０Ｖ、０Ｖの電圧を印加する。ゲートに印加される電圧ＶＯＮは電圧を印加されたトランジスタがオン状態になるように選ぶ。ゲート電圧が０Ｖではトランジスタがオフ状態になるようにトランジスタを設計する。これらの印加電圧を実現するためには、電源セレクタ２でＭ４とＶＲＥＡＤを接続し、ＳＷＬが接続されている配線セレクタでＳＷＬとＭ２を接続し、ＵＳＷＬが接続されている配線セレクタでＵＳＷＬとＭ３を接続し、ＳＢＬが接続されている配線セレクタでＳＢＬとＭ４を接続し、ＵＳＢＬが接続されている配線セレクタでＵＳＢＬとＭ５を接続し、ＳＳが接続されている配線セレクタでＳＳとＭ３を接続し、ＵＳＳが接続されている配線セレクタでＳＳとＭ３を接続すれば良い。

ＳＷＬ、ＵＳＢＬ、ＳＳに接続されたセル、例えばＣｅｌｌ Ｃではトランジスタはオン状態になるが、ＳＳとＵＳＢＬがともに０Ｖで等電位であるためメモリセルに電流は流れない。ＵＳＷＬ、ＳＢＬ、ＵＳＳに接続されたセル、例えばＣｅｌｌ Ｂではトランジスタがオフ状態になるのでメモリセルに電流は流れない。ＵＳＷＬ、ＵＳＢＬ、ＵＳＳに接続されたセル、例えばＣｅｌｌ Ｄではトランジスタがオフ状態になり、ＳＳとＵＳＢＬがともに０Ｖで等電位であるためメモリセルに電流は流れない。ＳＷＬ、ＳＢＬ、ＳＳに接続されたＣｅｌｌ Ａ、つまり選択メモリセルＳＭＣだけに図５、図７の方向Ｍ２−Ｍ１の方向に電流が流れる。読み出し時のＳＷＬの電位ＶＯＮは例えば２Ｖとして、トランジスタのオン抵抗を十分小さくする。ＳＢＬの電位ＶＲＥＡＤはＳＭＣの抵抗変化型素子への印加電圧がＶｒｅｓｅｔ１の大きさを超えない範囲で大きくする。こうすることで、Ｉｒｅｓｅｔ１の大きさを超えない範囲のなるべく大きな読み出し電流ＩＲＥＡＤＬを低抵抗状態時のＳＭＣに流すことができる。
ＩＲＥＡＤＨの大きさ＜Ｉｃ＜ＩＲＥＡＤＬの大きさ＜Ｉｒｅｓｅｔ１の大きさ ・・・（１１）
の関係が成り立つ範囲でＩｃを大きくする。抵抗変化型素子の大きなＩｒｅｓｅｔ１を活かした大きなＩｃを用いて読み取り部１０１０のセンスアンプ(Ｓｅｎｓｅ Ａｍｐ．)で高速に抵抗値を読みだすことができる。

なお、実際の読み出し動作の際には、図１０（ａ）のように印加電圧を時間変化させ、時刻ｔ４〜ｔ５の間に読み出しを行う。各時刻での電源セレクタ、配線セレクタの接続先を図１０（ｂ）のようにすることで図１０（ａ）の電圧印加は実現できる。

低抵抗化動作には、図９で、ＳＷＬ、ＵＳＷＬ、ＳＢＬ、ＵＳＢＬ、ＳＳ、ＵＳＳに例えばそれぞれ、ＶＯＮ、０Ｖ、０Ｖ、ＶＳＥＴ、ＶＳＥＴ、０Ｖの電圧を印加する。ＶＳＥＴは式（９）のＶｓｅｔ２を越える電圧を用いることができる。たとえば、ＶＯＮ＝２．５Ｖ、ＶＳＥＴ＝１．２Ｖのようにできる。

これを実現するためには、電源セレクタ１でＭ１とＶＳＥＴを接続し、電源セレクタ２でＭ４とＶＳＥＴを接続し、ＳＷＬが接続されている配線セレクタでＳＷＬとＭ２を接続し、ＵＳＷＬが接続されている配線セレクタでＵＳＷＬとＭ３を接続し、ＳＢＬが接続されている配線セレクタでＳＢＬとＭ５を接続し、ＵＳＢＬが接続されている配線セレクタでＵＳＢＬとＭ４を接続し、ＳＳが接続されている配線セレクタでＳＳとＭ１を接続し、ＵＳＳが接続されている配線セレクタでＳＳとＭ３を接続すれば良い。

ＳＷＬ、ＵＳＢＬ、ＳＳに接続されたセル、例えばＣｅｌｌ Ｃではトランジスタはオン状態になるが、ＳＳとＵＳＢＬがともにＶＳＥＴで等電位であるためメモリセルに電流は流れない。ＵＳＷＬ、ＳＢＬ、ＵＳＳに接続されたセル、例えばＣｅｌｌ Ｂではトランジスタがオフ状態になるのでメモリセルに電流は流れない。ＵＳＷＬ、ＵＳＢＬ、ＵＳＳに接続されたセル、例えばＣｅｌｌ Ｄではトランジスタがオフ状態になり、ＳＳとＵＳＢＬがともにＶＳＥＴで等電位であるためメモリセルに電流は流れない。結局、ＳＷＬ、ＳＢＬ、ＳＳに接続されたＣｅｌｌ Ａ、つまり選択メモリセルＳＭＣだけに図５、図７の方向Ｍ１−Ｍ２の方向にセット電圧が印加され電流が流れ、低抵抗化動作を行うことができる。

なお、実際の低抵抗化動作の際には、図１１（ａ）のように印加電圧を時間変化させ、時刻ｔ４〜ｔ５の間に低抵抗化動作を行う。各時刻での電源セレクタ、配線セレクタの接続先を図１１（ｂ）のようにすることで図１１（ａ）の電圧印加は実現できる。

高抵抗化動作には、図９で、ＳＷＬ、ＵＳＷＬ、ＳＢＬ、ＵＳＢＬ、ＳＳ、ＵＳＳに例えばそれぞれ、ＶＯＮ、０Ｖ、０Ｖ、ＶＲＥＳＥＴ、ＶＲＥＳＥＴ、０Ｖの電圧を印加する。たとえば、ＶＯＮ＝３Ｖ、ＶＲＥＳＥＴ＝０．７Vとできる。

これを実現するためには、電源セレクタ１でＭ１とＶＲＥＳＥＴを接続し、電源セレクタ２でＭ４とＶＲＥＳＥＴを接続し、ＳＷＬが接続されている配線セレクタでＳＷＬとＭ２を接続し、ＵＳＷＬが接続されている配線セレクタでＵＳＷＬとＭ３を接続し、ＳＢＬが接続されている配線セレクタでＳＢＬとＭ５を接続し、ＵＳＢＬが接続されている配線セレクタでＵＳＢＬとＭ４を接続し、ＳＳが接続されている配線セレクタでＳＳとＭ１を接続し、ＵＳＳが接続されている配線セレクタでＳＳとＭ３を接続すれば良い。

ＳＷＬ、ＵＳＢＬ、ＳＳに接続されたセル、例えばＣｅｌｌ Ｃではトランジスタはオン状態になるが、ＳＳとＵＳＢＬがともにＶＲＥＳＥＴで等電位であるためメモリセルに電流は流れない。ＵＳＷＬ、ＳＢＬ、ＵＳＳに接続されたセル、例えばＣｅｌｌ Ｂではトランジスタがオフ状態になるのでメモリセルに電流は流れない。ＵＳＷＬ、ＵＳＢＬ、ＵＳＳに接続されたセル、例えばＣｅｌｌ Ｄではトランジスタがオフ状態になり、ＳＳとＵＳＢＬがともにＶＲＥＳＥＴで等電位であるためメモリセルに電流は流れない。結局、ＳＷＬ、ＳＢＬ、ＳＳに接続されたＣｅｌｌ Ａ、つまり選択メモリセルＳＭＣだけに図５、図７の方向Ｍ１−Ｍ２の方向にリセット電圧が印加され電流が流れ、高抵抗化動作を行うことができる。

なお、実際の低抵抗化動作の際には、図１２（ａ）のように印加電圧を時間変化させ、時刻ｔ４〜ｔ５の間に低抵抗化動作を行う。各時刻での電源セレクタ、配線セレクタの接続先を図１２（ｂ）のようにすることで図１２（ａ）の電圧印加は実現できる。

本発明の実施例２でも実施例１と同様に、従来並みの書換え電流を維持したままでＩｃを増加させることができる。その結果メモリアレイの読み出し速度を向上することができる。

本実施例３では、実施例１で用いたノンポーラ型抵抗変化型素子で、ダイオードと組み合わせることでメモリアレイを形成し動作させた。メモリアレイ中の特定の素子を選択して読出し動作、書換え動作を行えるようにするために、各々の抵抗変化型素子と選択ダイオードを図１３のように接続し、１つのダイオードと１つの抵抗変化型素子で１つのメモリ素子を形成するようにした。ダイオードを選択素子に用いたメモリアレイは、トランジスタを用いたメモリアレイと比べて微細化に適している。

電極７が仕事関数が小さい金属Ｍ１、電極８が仕事関数が大きい金属Ｍ２、６が金属酸化物ＭＯとすると、抵抗変化型素子の上部電極７に０V、下部電極８に正電圧を印加する方向が図５の方向Ｍ２−Ｍ１の方向、下部電極８に０Ｖ、上部電極７に正電圧を印加する方向が図５の方向Ｍ１−Ｍ２の方向となるように抵抗変化型素子を作製できる。

抵抗変化型素子は、たとえば、Ｖｓｅｔ１、Ｖｒｅｓｅｔ１、Ｖｓｅｔ２、Ｖｒｅｓｅｔ２を、式（７）（８）（９）（１０）のようにすることが可能である。

図１３のメモリセルアレイは、金属配線からなるワード線２、ワード線２と接するＰ型シリコン４、不純物が低濃度のシリコンでダイオードの電界緩和層として機能する１１、Ｎ型シリコン５、Ｔｉシリサイドなどのバリアメタル１０、抵抗変化型素子の下部電極８、抵抗変化型素子６、抵抗変化型素子の上部電極７、ビット線となる金属配線３からなる。

Ｐ型シリコン４、不純物が低濃度のシリコン１１、Ｎ型シリコン５からなるダイオードは整流性を持ち、方向Ｍ２−Ｍ１が順バイアス方向、方向Ｍ１−Ｍ２が逆バイアス方向と一致している。なおこれらのシリコン部分は、例えばポリシリコンとすることもできる。ダイオードに順方向電圧を印加した際に十分大きな電流が流れる電圧の大きさＶｄｔｈはたとえば１．５Ｖ、ダイオードの逆バイアス方向の耐圧Ｖｊｂはたとえば３Ｖになるように作製することが可能である。

図１４はメモリアレイ構成を示した回路図である。ＶＳＥＴ、ＶＲＥＳＥＴ、ＶＲＥＡＤ、ＶＳＥＴ０、ＶＲＥＳＥＴ０、０Ｖを発生する電源回路と電源電圧を伝達する配線Ｍｎ（ｎ＝１，２，３，４）、電源回路と配線Ｍｎの接続の仕方を選択する電源セレクタ、配線Ｍｎとビット線、ワード線の接続の仕方を選択する配線セレクタが有り、メモリアレイの各ビット線、ワード線に適切な電圧を印加してセット動作、リセット動作、読み出し動作を行う。

図１４に示すメモリアレイ中から1つのメモリセルＳＭＣを選択して読出しを行なうには、図１４で、ＳＷＬ、ＵＳＷＬ、ＳＢＬ、ＵＳＢＬに、それぞれ、ＶＲＥＡＤ、０Ｖ、０Ｖ、ＶＲＥＡＤの電圧を印加する。

これを実現するためには、図１４の電源セレクタ１でＭ１とＶＲＥＡＤを接続し、電源セレクタ２でＭ３とＶＲＥＡＤを接続し、電源セレクタ３でＭ４と０Ｖを接続し、ＳＷＬが接続されている配線セレクタでＳＷＬとＭ１を接続し、ＵＳＷＬが接続されている配線セレクタでＵＳＷＬとＭ２を接続し、ＳＢＬが接続されている配線セレクタでＳＢＬとＭ４を接続し、ＵＳＢＬが接続されている配線セレクタでＵＳＢＬとＭ３を接続すれば良い。

ＳＷＬ、ＵＳＢＬに接続されたセル、例えばＣｅｌｌ ＣではＳＷＬとＵＳＢＬがともにVＲＥＡＤで等電位であるためメモリセルに電流は流れない。ＵＳＷＬ、ＳＢＬに接続されたセル、例えばＣｅｌｌ ＢではＵＳＷＬ、ＳＢＬがともに０Vで等電位であるためメモリセルに電流は流れない。ＵＳＷＬ、ＵＳＢＬに接続されたセル、例えばＣｅｌｌ Ｄではダイオードの逆バイアス方向にＶＲＥＡＤの電圧が印加される。ＶＲＥＡＤがダイオードの耐圧Ｖｊｂよりも低ければメモリセルに電流は流れない。結局、ＳＷＬ、ＳＢＬに接続されたＣｅｌｌ Ａ、つまり選択メモリセルＳＭＣだけに図５、図１３の方向Ｍ２−Ｍ１の方向に電流が流れる。読み出し時のＳＷＬ，ＵＳＢＬ電位ＶＲＥＡＤは低抵抗状態のセルが高抵抗化しないこと、つまり抵抗変化型素子への印加電圧がＶｒｅｓｅｔ１の大きさを超えない
ＶＲＥＡＤ ＜ Ｖｒｅｓｅｔ１の大きさ＋Ｖｄｔｈ ・・・（１２）
の範囲で大きくすることが可能である。ＣｅｌｌＤなどのＵＳＷＬ、ＵＳＢＬに接続されたセルのダイオードへの逆方向電圧が耐圧を超えない条件
ＶＲＥＡＤ ＜ Ｖｊｂ ・・・（１３）
は満たさなくてはならない。

こうすることで、Ｉｒｅｓｅｔ１の大きさを超えない範囲のなるべく大きな読み出し電流ＩＲＥＡＤを低抵抗状態時のＳＭＣに流すことができる。
ＩＲＥＡＤＨの大きさ＜Ｉｃ＜ＩＲＥＡＤＬの大きさ＜Ｉｒｅｓｅｔ１の大きさ ・・・（１４）
の関係が成り立つ範囲でＩｃを大きくする。抵抗変化型素子の大きなＩｒｅｓｅｔ１を活かした大きなＩｃを用いることができるので、Ｓｅｎｓｅ Ａｍｐ．で高速に抵抗値を読みだすことができる。

なお、実際の読み出し動作の際には、図１５（ａ）のように印加電圧を時間変化させ、時刻ｔ４〜ｔ５の間に読み出しを行う。各時刻での電源セレクタ、配線セレクタの接続先を図１５（ｂ）のようにすることで図１５（ａ）の電圧印加は実現できる。

読出し動作のＶＲＥＡＤと、Ｖｊｂ、Ｖｄｔｈ、Ｖｒｅｓｅｔ１の関係を従来動作のＶＲＥＡＤ、ＶＲＥＳＥＴの関係と比較して示したのが図１６である。式（１２）（１３）の範囲でなるべく大きいＶＲＥADで読出しを行うが、Ｖｊｂ ＜ Ｖｒｅｓｅｔ１の大きさ＋ＶｄｔｈだとＶｊｂに制限されて、ＶＲＥＡＤを上げられなくなるので、Ｖｊｂは十分大きくなるようにダイオードのデバイス設計をすることが必要である。

低抵抗化動作には、図１４で、ＳＷＬ、ＵＳＷＬ、ＳＢＬ、ＵＳＢＬに例えばそれぞれ、０Ｖ、ＶＳＥＴ０、ＶＳＥＴ、ＶＳＥＴ０の電圧を印加する。たとえば、ＶＳＥＴ０＝２．２Ｖ、ＶＳＥＴ＝４．４Vとできる。ＳＷＬ、ＵＳＢＬに接続されたセル、例えばＣｅｌｌ Ｃではダイオードの逆バイアス方向に２．２Ｖの電圧が印加される。耐圧３Ｖよりも低い電圧がダイオードの逆バイアス方向に印加されるのでメモリセルに電流は流れない。ＵＳＷＬ、ＳＢＬに接続されたセル、例えばＣｅｌｌ Ｂではダイオードの逆バイアス方向に２．２Ｖの電圧が印加される。耐圧３Ｖよりも低い電圧がダイオードの逆バイアス方向に印加されるのでメモリセルに電流は流れない。ＵＳＷＬ、ＵＳＢＬに接続されたセル、例えばＣｅｌｌ ＤではＵＳＷＬ、ＵＳＢＬがともに２．２Ｖで等電位であるためにメモリセルに電流は流れない。ＳＷＬ、ＳＢＬに接続されたＣｅｌｌＡ、つまり選択メモリセルＳＭＣでは、ダイオードの耐圧３Ｖを越える４．４Vの電圧が印加されるので方向Ｍ１−Ｍ２の方向に電流が流れる。ＳＭＣのダイオードに３Ｖ、抵抗変化型素子にはＶｓｅｔ２の大きさ=１．０Ｖを越える１．４Ｖが印加されるので低抵抗化動作を行うことができる。図１７（ａ）のように途中、時刻ｔ１からｔ2でＳＢＬ、ＵＳＢＬを同時に立上げその後時刻ｔ３からｔ４でＵＳＷＬを立ち上げ、ｔ５からｔ６でＳＢＬを低抵抗化に必要なＶＳＥTに立ち上げている。こうすることで、低抵抗化動作の途中で過渡的な電流による非選択セルへの誤書換えを防止できる。ＶＳＥＴ０、ＶＳＥＴは抵抗変化型素子のＶｓｅｔ２、ダイオードのＶｊｂと、下記の式（１５）（１６）（１７）の関係があれば良い。
ＶＳＥＴ０ ＜ Ｖｊｂ ・・・（１５）
０ ＜ＶＳＥＴ−ＶＳＥＴ０ ＜ Ｖｊｂ ・・・（１６）
Ｖｊｂ＋Ｖｓｅｔ２の大きさ ＜ ＶＳＥＴ ・・・（１７）
なお、実際の低抵抗化動作の際には、図１７（ａ）のように印加電圧を時間変化させ、時刻ｔ６〜ｔ７の間に低抵抗化動作を行う。各時刻での電源セレクタ、配線セレクタの接続先を図１７（ｂ）のようにすることで図１７（ａ）の電圧印加は実現できる。

高抵抗化動作には、図１４で、ＳＷＬ、ＵＳＷＬ、ＳＢＬ、ＵＳＢＬに例えばそれぞれ、０Ｖ、ＶＲＥＳＥＴ０、ＶＲＥＳＥＴ、ＶＲＥＳＥＴ０を印加する。たとえば、ＶＲＥＳＥＴ０＝１．８Ｖ、ＶＲＥＳＥＴ＝３．６Ｖとできる。ＳＷＬ、ＵＳＢＬに接続されたセル、例えばＣｅｌｌ Ｃではダイオードの逆バイアス方向に１．８Ｖの電圧が印加される。耐圧３Ｖよりも低い電圧がダイオードの逆バイアス方向に印加されるのでメモリセルに電流は流れない。ＵＳＷＬ、ＳＢＬに接続されたセル、例えばＣｅｌｌ Ｂではダイオードの逆バイアス方向に１．８Vの電圧が印加される。耐圧３ Ｖよりも低い電圧がダイオードの逆バイアス方向に印加されるのでメモリセルに電流は流れない。ＵＳＷＬ、ＵＳＢＬに接続されたセル、例えばＣｅｌｌ ＤではＵＳＷＬ、ＵＳＢＬがともに１．８Vで等電位であるためにメモリセルに電流は流れない。ＳＷＬ、ＳＢＬに接続されたＣｅｌｌ Ａ、つまり選択メモリセルＳＭＣでは、ダイオードの耐圧３ Ｖを越える３．６Vの電圧が印加されるので方向Ｍ１−Ｍ２の方向に電流が流れる。抵抗変化型素子にはＶｒｅｓｅｔ２の大きさ = ０．５Ｖを越える０．６Ｖが印加されるので高抵抗化動作を行うことができる。図１８（ａ）のように低抵抗化動作の場合と同様に、途中、時刻ｔ１からｔ2でＳＢＬ、ＵＳＢＬを同時に立上げその後時刻ｔ３からｔ４でＵＳＷＬを立ち上げ、ｔ５からｔ６でＳＢＬを高抵抗化に必要なＶＲＥＳＥTに立ち上げている。こうすることで、高抵抗化動作の途中で過渡的な電流による非選択セルへの誤書換えを防止できる。ＶＲＥＳＥＴ０、ＶＲＥＳＥＴは抵抗変化型素子のＶｒｅｓｅｔ２、ダイオードのＶｊｂと、下記の式（１８）、（１９）、（２０）の関係があれば良い。
ＶＲＥＳＥＴ０ ＜ Ｖｊｂ ・・・（１８）
０ ＜ＶＲＥＳＥＴ−ＶＲＥＳＥＴ０ ＜ Ｖｊｂ ・・・（１９）
Ｖｊｂ＋Ｖｒｅｓｅｔ２の大きさ ＜ ＶＲＥＳＥＴ ・・・（２０）
なお、実際の高抵抗化動作の際には、図１８（ａ）のように印加電圧を時間変化させ、時刻ｔ６〜ｔ７の間に高抵抗化動作を行う。各時刻での電源セレクタ、配線セレクタの接続先を図１８（ｂ）のようにすることで図１８（ａ）の電圧印加は実現できる。

図１７、図１８では、SWL、USWL、SBL、USBLに電圧パルスを印加することで低抵抗化動作、高抵抗化動作を行ったが、ＳＢＬに対してそれぞれＩｓｅｔ２、Ｉｒｅｓｅｔ２の電流パルスを印加することもできる。

また、実際のデバイスでは、Ｖｒｅｓｅｔ２、Ｖｓｅｔ２などにある程度のばらつきがあるので、低抵抗化では式（１５）（１６）（１７）、高抵抗化では式（１８）（１９）（２０）を満たす範囲で、それぞれＶＳＥＴ、ＶＲＥＳＥＴを印加するたびに図１５のシーケンスで読出しを行い、低抵抗化動作、高抵抗化動作が完了するまで繰り返すことを行う。

本発明の実施例３でも実施例２と同様に、従来並みの書換え電流を維持したままでＩｃを増加させることができる。その結果メモリアレイの読み出し速度を向上することができる。

実施例３では高抵抗化動作と低抵抗化動作をＳＭＣのダイオードの耐圧以上の逆方向電圧印加で行ない読み出しをＳＭＣのダイオードの順方向電圧印加によって行ったが、本実施例４のように読み出し動作をＳＭＣのダイオードの耐圧以上の逆方向電圧印加で行ない高抵抗化動作と低抵抗化動作をＳＭＣのダイオードの順方向電圧印加によって行うこともできる。

実施例１、２の方法で用いたノンポーラ型抵抗変化型素子で、ダイオードと組み合わせることでメモリアレイを形成した。メモリアレイ中の特定の素子を選択して読出し動作、書換え動作を行えるようにするために、各々の抵抗変化型素子と選択ダイオードを図１９のように接続し、１つのダイオードと１つの抵抗変化型素子で１つのメモリ素子を形成するようにした。また、その他の方法であっても、図５のような特性をもつノンポーラ型抵抗変化型素子であれば、低抵抗化動作、高抵抗化動作、読出し動作を行うことができ、効果を得ることができる。

電極７が仕事関数が大きい金属Ｍ２、電極８が仕事関数が小さい金属Ｍ１、６が金属酸化物ＭＯとすると、抵抗変化型素子の上部電極７に０V、下部電極８に正電圧を印加する方向が図５の方向Ｍ１−Ｍ２の方向、下部電極８に０Ｖ、上部電極７に正電圧を印加する方向が図５の方向Ｍ２−Ｍ１の方向となるように抵抗変化型素子を作製できる。実施例４の場合と逆であることに注意する必要がある。

抵抗変化型素子は、たとえば、Ｖｓｅｔ１、Ｖｒｅｓｅｔ１、Ｖｓｅｔ２、Ｖｒｅｓｅｔ２を、式（７）、（８）、（９）、（１０）のようにすることが可能である。

図１９のメモリセルアレイは、金属配線からなるワード線２、ワード線２と接するＰ型シリコン４、不純物が低濃度のシリコンでダイオードの電界緩和層として機能する１１、Ｎ型シリコン５、Ｔｉシリサイドなどのバリアメタル１０、抵抗変化型素子の下部電極８、抵抗変化型素子６、抵抗変化型素子の上部電極７、ビット線となる金属配線３を備える。Ｐ型シリコン４、不純物が低濃度のシリコン１１、Ｎ型シリコン５からなるダイオードは整流性を持ち、方向Ｍ２−Ｍ１が逆バイアス方向、方向Ｍ１−Ｍ２が順バイアス方向と一致している。なおこれらのシリコン部分は、例えばポリシリコンとすることもできる。

ダイオードに順方向電圧を印加した際に十分大きな電流が流れる電圧の大きさＶｄｔｈはたとえば１．５Ｖ、ダイオードの逆バイアス方向の耐圧Ｖｊｂはたとえば３Ｖになるように作製することが可能である。

図２０はメモリアレイ構成を示した回路図である。ＶＳＥＴ、ＶＲＥＳＥＴ、ＶＲＥＡＤ、ＶＲＥＡＤ０、０Ｖを発生する電源回路と電源電圧を伝達する配線Ｍｎ（ｎ＝１，２，３，４）、電源回路と配線Ｍｎの接続の仕方を選択する電源セレクタ、配線Ｍｎとビット線、ワード線の接続の仕方を選択する配線セレクタが有り、メモリアレイの各ビット線、ワード線に適切な電圧を印加してセット動作、リセット動作、読み出し動作を行う。

図２０に示すメモリアレイ中から1つのメモリセルＳＭＣを選択して読出しを行なうには、ＳＷＬ、ＵＳＷＬ、ＳＢＬ、ＵＳＢＬに、例えばそれぞれ、０Ｖ、ＶＲＥＡＤ０、ＶＲＥＡＤ、ＶＲＥＡＤ０の電圧を印加する。たとえばＶＲＥAD０はＶＲＥＡＤと符号が同じで半分の大きさにすることができる。

これを実現するためには、図２０の電源セレクタ１でＭ１とＶＲＥＡＤ０を接続し、電源セレクタ２でＭ３とＶＲＥＡＤを接続し、電源セレクタ３でＭ４とＶＲＥＡＤ０を接続し、ＳＷＬが接続されている配線セレクタでＳＷＬとＭ１を接続し、ＵＳＷＬが接続されている配線セレクタでＵＳＷＬとＭ２を接続し、ＳＢＬが接続されている配線セレクタでＳＢＬとＭ３を接続し、ＵＳＢＬが接続されている配線セレクタでＵＳＢＬとＭ４を接続すれば良い。

ＳＷＬ、ＵＳＢＬに接続されたセル、例えばＣｅｌｌ Ｃではダイオードの逆方向に０．５×ＶＲＥＡＤが印加されるが、耐圧Ｖｊｂ以下であればメモリセルに電流は流れない。ＵＳＷＬ、ＳＢＬに接続されたセル、例えばＣｅｌｌ ＢではＵＳＷＬ、ＳＢＬがともにダイオードの逆方向に０．５×ＶＲＥＡＤが印加されるが、耐圧Ｖｊｂ以下であればメモリセルに電流は流れない。ＵＳＷＬ、ＵＳＢＬに接続されたセル、例えばＣｅｌｌ ＤではＵＳＷＬ、ＵＳＢＬの電位がともに０．５×ＶＲＥＡＤで等電位なので電流が流れない。ＳＷＬ、ＳＢＬに接続されたＣｅｌｌ Ａ、つまりＳＭＣでは、ダイオードの耐圧３Ｖを越える電圧が印加できれば方向Ｍ２−Ｍ１の方向に電流が流れる。ＳＭＣへの印加電圧ＶＲＥADは低抵抗状態のセルが高抵抗化しないこと、つまり抵抗変化型素子への印加電圧がＶｒｅｓｅｔ１の大きさを超えず、かつ非選択セルのダイオードへの逆方向電圧が耐圧を超えない
ＶＲＥＡＤ ＞ Ｖｊｂ ・・・（２１）
ＶＲＥＡＤ ＜ Ｖｊｂ ＋ Ｖｒｅｓｅｔ１の大きさ ・・・（２２）
の範囲で大きくすることが可能である。

Ｃｅｌｌ ＣなどのＳＷＬ、ＵＳＢＬに接続されたセル、Ｃｅｌｌ ＢなどのＵＳＷＬ、ＳＢＬに接続されたセルのダイオードへの逆方向電圧が耐圧を超えない条件、
０．５ ×ＶＲＥＡＤ ＜ Ｖｊｂ ・・・（２３）
式（２１）、（２２）、（２３）の範囲でなるべく大きなＶＲＥＡＤを用いることで、ＩＳＥＴ１を超えない範囲のなるべく大きなＩｃを用いてＳｅｎｓｅ Ａｍｐ．で高速に抵抗値を読みだすことができる。

図２１（ａ）に示すように、途中、時刻ｔ１からｔ2でＳＢＬ、ＵＳＢＬを同時に立上げその後時刻ｔ３からｔ４でＵＳＷＬを立ち上げ、ｔ５からｔ６でＳＢＬを読出しに必要なＶＳＥTＳＢＬに立ち上げている。こうすることで、読出し動作の途中で過渡的な電流が非選択セルへ流れることによる誤読出しを防止できる。

読出し動作のＶＲＥＡＤと、Ｖｊｂ、Ｖｄｔｈ、Ｖｒｅｓｅｔ１の関係を従来動作のＶＲＥＡＤ、ＶＲＥＳＥＴの関係と比較して示したのが図２２である。式（２１）、（２２）、（２３）の範囲でなるべく大きいＶＲＥADで読出しを行う。

なお、実際の読み出し動作の際には、図２１（ａ）のように印加電圧を時間変化させ、時刻ｔ６〜ｔ７の間に読み出しを行う。各時刻での電源セレクタ、配線セレクタの接続先を図２１（ｂ）のようにすることで図２１（ａ）の電圧印加は実現できる。

低抵抗化動作には、図２０で、ＳＷＬ、ＵＳＷＬ、ＳＢＬ、ＵＳＢＬに例えばそれぞれ、ＶＳＥＴ、０Ｖ、０Ｖ、ＶＳＥＴの電圧を印加する。

たとえば、ＶＳＥＴ＝２．７Ｖとできる。ＳＷＬ、ＵＳＢＬに接続されたセル、例えばＣｅｌｌ ＣではＳＷＬ、ＵＳＢＬがともに２．７Vで等電位なので電流は流れない。ＵＳＷＬ、ＳＢＬに接続されたセル、例えばＣｅｌｌ Ｂでは、ＵＳＷＬ、ＳＢＬがともに０Vで等電位なので電流は流れない。

ＵＳＷＬ、ＵＳＢＬに接続されたセル、例えばＣｅｌｌ Ｄではメモリセルのダイオードに２．７Ｖの逆方向電圧が印加されるが、耐圧３Ｖ以下なので電流は流れない。ＳＷＬ、ＳＢＬに接続されたＣｅｌｌ Ａ、つまりＳＭＣでは、ダイオードの順方向に２．７Ｖが印加されるので方向Ｍ１−Ｍ２の方向に電流が流れる。ダイオードにはＶｄｔｈ＝１．５Ｖが印加され、抵抗変化型素子にはＶｓｅｔ２の大きさ=１．０Ｖを越える１．２Ｖが印加されるので低抵抗化動作を行うことができる。

ＶＳＥＴは抵抗変化型素子のＶｓｅｔ２、ダイオードのＶｊｂ、Ｖｄｔｈと、下記の式（２４）、（２５）の関係があれば良い。
ＶＳＥＴ ＜ Ｖｊｂ ・・・（２４）
Ｖｄｔｈ＋Ｖｓｅｔ２の大きさ ＜ ＶＳＥＴ ・・・（２５）
なお、実際の低抵抗化動作の際には、図２３（ａ）のように印加電圧を時間変化させ、時刻ｔ４〜ｔ５の間に低抵抗化動作を行う。各時刻での電源セレクタ、配線セレクタの接続先を図２３（ｂ）のようにすることで図２３（ａ）の電圧印加は実現できる。

高抵抗化動作には、図２０で、ＳＷＬ、ＵＳＷＬ、ＳＢＬ、ＵＳＢＬに例えばそれぞれ、ＶＲＥＳＥＴ、０Ｖ、０Ｖ、ＶＲＥＳＥＴの電圧を印加する。たとえば、ＶＲＥＳＥＴ＝２．２Ｖとできる。ＳＷＬ、ＵＳＢＬに接続されたセル、例えばＣｅｌｌ ＣではＳＷＬ、ＵＳＢＬがともに２．２Vで等電位なので電流は流れない。ＵＳＷＬ、ＳＢＬに接続されたセル、例えばＣｅｌｌ Ｂでは、ＵＳＷＬ、ＳＢＬがともに０Vで等電位なので電流は流れない。

ＵＳＷＬ、ＵＳＢＬに接続されたセル、例えばＣｅｌｌ Ｄではメモリセルのダイオードに２．２Ｖの逆方向電圧が印加されるが、耐圧３Ｖ以下なので電流は流れない。ＳＷＬ、ＳＢＬに接続されたＣｅｌｌ Ａ、つまりＳＭＣでは、ダイオードの順方向に２．２Ｖが印加されるので方向Ｍ１−Ｍ２の方向に電流が流れる。ダイオードにはＶｄｔｈ＝１．５Ｖが印加され、抵抗変化型素子にはＶｒｅｓｅｔ２の大きさ=０．５Ｖを越える０．７Ｖが印加されるので高抵抗化動作を行うことができる。

ＶＲＥＳＥＴは抵抗変化型素子のＶｒｅｓｅｔ２、ダイオードのＶｊｂ、Ｖｄｔｈと、下記の式（２６）、（２７）の関係があれば良い。
ＶＲＥＳＥＴ ＜ Ｖｊｂ ・・・（２６）
Ｖｄｔｈ＋Ｖｒｅｓｅｔ２の大きさ ＜ ＶＲＥＳＥＴ ・・・（２７）
なお、実際の高抵抗化動作の際には、図２４（ａ）のように印加電圧を時間変化させ、時刻ｔ４〜ｔ５の間に高抵抗化動作を行う。各時刻での電源セレクタ、配線セレクタの接続先を図２４（ｂ）のようにすることで図２４（ａ）の電圧印加は実現できる。

また、実際のデバイスでは、Ｖｒｅｓｅｔ２、Ｖｓｅｔ２などにある程度のばらつきがあるので、低抵抗化では式（２４）、（２５）、高抵抗化では式（２６）、（２７）を満たす範囲で、それぞれＶＳＥＴ、ＶＲＥＳＥＴを印加するたびに図２１のシーケンスで読出しを行い、低抵抗化動作、高抵抗化動作が完了するまで繰り返すことを行う。

本発明の実施例4でも実施例3と同様に、従来並みの書換え電流を維持したままでＩｃを増加させることができる。その結果メモリアレイの読み出し速度を向上することができる。

実施例３では、低抵抗化動作、高抵抗化動作時に、ダイオードの耐圧以上の電圧を印加して動作させている。しかし、ダイオードに接合耐圧以上の電圧を印加すると急激に電流が流れる。

高抵抗化動作の場合には、メモリセルへの印加電圧がＶｒｅｓｅｔ２の大きさ＋Ｖｊｂになると、抵抗変化型素子の抵抗は高抵抗化する。抵抗変化型素子に印加される電圧は、高抵抗化前はＶｒｅｓｅｔ２だったのが高抵抗化後ではＶｒｅｓｅｔ２の大きさより大きな値に変化する 。これに伴い、ダイオードへの印加電圧は、高抵抗化前はＶｊｂだったのが、Ｖｊｂより小さな値に変化する。ダイオードへの印加電圧がＶｊｂより小さくなるので自動的に、高抵抗化後にはメモリセルに流れる電流が非常に小さくなる。ただし、メモリセルへの印加電圧がＶｓｅｔ２の大きさ＋Ｖｊｂを越えると再び低抵抗化動作が生じてしまうので高抵抗化動作時のメモリセル印加電圧は、Ｖｒｅｓｅｔ２の大きさ＋Ｖｊｂ以上でかつＶｓｅｔ２の大きさ＋Ｖｊｂより小さくしなくてはならない。

低抵抗化動作の場合には、メモリセルへの印加電圧がＶｓｅｔ２の大きさ＋Ｖｊｂになると、抵抗変化型素子の抵抗は低抵抗化する。抵抗変化型素子に印加される電圧は、低抵抗化前はＶｓｅｔ２の大きさだったのが高抵抗化後ではＶｓｅｔ２の大きさより小さな値に変化する 。これに伴い、ダイオードへの印加電圧は、高抵抗化前はＶｊｂだったのが、Ｖｊｂより大きな値に変化する。ダイオードへの印加電圧がＶｊｂより大きくなるので、低抵抗化後にはメモリセルに流れる電流は激増し、ジュール熱による発熱により、ダイオードやメモリ素子が破壊される場合がある。

低抵抗化動作時の過渡的な高電流を防止するために、図２５のようにワード線、ビット線とメモリアレイ外部の電源との間にワード線選択トランジスタＳＴＴWL，ビット線選択トランジスタＳＴＴＢＬを設置した。

電源回路、電源セレクタ、配線セレクタは図示しないが、実施例３すなわち図１４と同じ構成であり、ＳＷＬ、ＵＳＷＬと配線セレクタとがＳＴＴWL，ＳＢＬ，ＵＳＢＬと配線セレクタとがＳＴＴＢＬを介して接続されていることが実施例３と本実施例５が異なる点である。

高抵抗化動作、低抵抗化動作、読出し動作でのＳＷＬ、ＵＳＷＬ、ＳＢＬ、ＵＳＢＬ電位は実施例３と同様である。

低抵抗化動作時にＳＷＬ−ＳＢＬ間に印加される電圧ＶＳＥＴは、ＳＴＴＷＬ、ＳＭＣのダイオード、ＳＭＣの抵抗変化型素子、ＳＴＴＢＬの直列構造に印加される。ＳＴＴＷＬ、ＳＴＴＢＬの飽和電流をたとえばＩｒｅｓｅｔ２の２倍の大きさ程度になるようにＳＴＴＷＬ、ＳＴＴＢＬ電圧を設定すると、低抵抗化動作時にＳＭＣのダイオードがＶｊｂ以上の電圧印加で低抵抗化し、ＳＭＣの抵抗変化型素子が低抵抗化してもＳＴＴＷＬ、ＳＴＴＢＬで電流が制限されるので発熱によるダイオードやメモリ素子が破壊を避けることができる。

高抵抗化動作、読出し動作の際には、ＳＴＴＷＬ、ＳＴＴＢＬの飽和電流がＩｒｅｓｅｔ２の大きさと比較して十分に大きくし、かつＳＴＴＷＬ、ＳＴＴＢＬでの電圧降下が十分小さくなるように、ＳＴＴＷＬ、ＳＴＴＢＬへの印加電圧を大きくする。

本発明の実施例５でも実施例3と同様に、従来並みの書換え電流を維持したままでＩｃを増加させることができる。その結果メモリアレイの読み出し速度を向上することができる。

本発明の不揮発性半導体記憶装置は、携帯型パーソナルコンピュータやデジタルスチルカメラ等の小型携帯情報機器用記憶装置などに用いて好適なものである。

1・・・半導体基板（シリコン基板）、
２・・・ワード線、または選択トランジスタのゲート
３・・・ビット線
４・・・ｐ型シリコン
５・・・ｎ型シリコン
６・・・金属酸化物などの記憶材料
７・・・抵抗変化型素子の上部電極
８・・・抵抗変化型素子の下部電極
１０・・・ｎ型シリコン界面のバリアメタル、またはシリサイド
１１・・・不純物が低濃度のシリコン、ダイオードの電界緩和層
２１・・・ゲート絶縁膜
２２・・・ゲート電極
２３・・・拡散層
１０１・・・チャネル
１１１・・・ソース線
１１２、１１３・・・電極
ＨＲＳ・・・高抵抗状態
ＬＲＳ・・・低抵抗状態
Ｍ１・・・仕事関数が小さい金属
Ｍ２・・・仕事関数が大きい金属
ＭＯ・・・金属酸化物
ＶＢ・・・価電子帯
ＣＢ・・・伝導帯
ΦＢ１、ΦＢ２・・・バリア高さ
ＥＦ・・・フェルミ準位
Ｖ１・・・第１電源
Ｖ２・・・第２電源
ＳＷＬ・・・選択ワード線
ＵＳＷＬ・・・非選択ワード線
ＳＢＬ・・・選択ビット線
ＵＳＢＬ・・・非選択ビット線
ＳＳ・・・選択ソース線
ＵＳＳ・・・非選択ソース線
ＳＭＣ・・・選択メモリセル
ＣｅｌｌＡ・・・選択ワード線、選択ビット線に接続されたメモリセル
ＣｅｌｌＢ・・・非選択ワード線、選択ビット線に接続されたメモリセル
ＣｅｌｌＣ・・・選択ワード線、非選択ビット線に接続されたメモリセル
ＣｅｌｌＤ・・・非選択ワード線、非選択ビット線に接続されたメモリセル
Ｓｅｎｓｅ Ａｍｐ．・・・センスアンプ
Ｖｓｅｔ、Ｖｓｅｔ１、Ｖｓｅｔ２・・・抵抗変化型素子の低抵抗化電圧
Ｖｒｅｓｅｔ、Ｖｒｅｓｅｔ１、Ｖｒｅｓｅｔ２・・・抵抗変化型素子の高抵抗化電圧
Ｉｓｅｔ、Ｉｓｅｔ１、Ｉｓｅｔ２・・・抵抗変化型素子の低抵抗化電流
Ｉｒｅｓｅｔ，Ｉｒｅｓｅｔ１、Ｉｒｅｓｅｔ２・・・抵抗変化型素子の高抵抗化電流
Ｖｊｂ・・・ダイオードの逆バイアス耐圧 （降伏電圧）
ＶＲＥＡＤ・・・読み出し時のメモリセル印加電圧
ＶＳＥＴ・・・低抵抗化動作時のメモリセル印加電圧
ＶＲＥＳＥＴ・・・高抵抗化動作時のメモリセル印加電圧
ＶＳＥＴ０、ＶＲＥＳＥＴ０、ＶＲＥＡＤ０・・・電源電圧
ＩＲＥＡＤ・・・読み出し時センスアンプ電流
ＩＲＥＡＤＬ・・・低抵抗状態の抵抗変化型素子に流れる電流
ＩＲＥＡＤＨ・・・高抵抗状態の抵抗変化型素子に流れる電流
Ｉｃ・・・読出し動作の際に高抵抗状態と低抵抗状態を区別する電流レベル
Ｉｃｆ・・・大容量フラッシュメモリの高閾値状態と低閾値状態を区別する電流レベル
ＶＯＮ・・・選択素子トランジスタのチャネルをオン状態にするゲート電圧
方向Ｍ２−Ｍ１・・・抵抗変化型素子の電圧印加、電流を流す方向で高抵抗化電流が大きい方向
方向Ｍ１−Ｍ２・・・抵抗変化型素子の電圧印加、電流を流す方向で高抵抗化電流が小さい方向
ＳＴＴＷＬ・・・ワード線と外部電源を接続するトランジスタ
ＳＴＴＢＬ・・・ビット線と外部電源を接続するトランジスタ
ｔ１、ｔ２、ｔ３、ｔ４、ｔ５、ｔ６、ｔ７、ｔ８、ｔ９、ｔ１０、ｔ１１、ｔ１２、ｔ１３・・・時刻

Claims (15)

1. 第１電源と、
   前記第１電源と極性が同じで、かつ前記第１電源よりも出力電圧が高い第２電源と、
   前記第１電源と極性が反対で、かつ前記第２電源の出力電圧の絶対値よりも出力電圧が高い第３電源と、
   抵抗変化型素子とを有し、
   前記抵抗変化型素子は、
   第１電極と、
   前記第１電極に接続されている、金属酸化物を含む記録層と、
   前記記録層に接続されている第２電極とを有し、
   前記第２電極の仕事関数が、前記第１電極の仕事関数よりも大きく、
   前記第１電極から前記第２電極の方向に電流が流れるように前記抵抗変化型素子に前記第１電源の出力電圧を印加することで、前記抵抗変化型素子の抵抗値を上昇させ、前記第１電極から前記第２電極の方向に電流が流れるように前記抵抗変化型素子に前記第２電源の出力電圧を印加することで、前記抵抗変化型素子の抵抗値を下降させることでデータを書き換え、
   前記第２電極から前記第１電極の方向に電流が流れるように前記抵抗変化型素子に前記第３電源の出力電圧を印加することでデータの読み出しを行うことを特徴とする半導体記憶装置。
2. 請求項１に記載の半導体記憶装置において、
   前記金属酸化物は酸化ニッケルであることを特徴とする半導体記憶装置。
3. 請求項１に記載の半導体記憶装置において、
   前記金属酸化物は酸化チタンであることを特徴とする半導体記憶装置。
4. 請求項２に記載の半導体記憶装置において、
   前記第１電極はニッケルを含み、
   前記第２電極は白金を含むことを特徴とする半導体記憶装置。
5. 請求項１に記載の半導体記憶装置において、
   前記記録層の前記第２電極近傍の前記金属酸化物のキャリア濃度が、前記第１電極近傍の前記金属酸化物のキャリア濃度よりも高いことを特徴とする半導体記憶装置。
6. 請求項１に記載の半導体記憶装置において、
   前記第２電極と前記記録層との接触面積が、前記第１電極と前記記録層との接触面積よりも小さいことを特徴とする半導体記憶装置。
7. 第１電極と、
   前記第１電極に接続されている、金属酸化物を含む記録層と、
   前記記録層に接続されている第２電極とを有し、
   前記記録層の前記第２電極近傍の前記金属酸化物のキャリア濃度が、前記第１電極近傍の前記金属酸化物のキャリア濃度よりも高いことを特徴とする半導体記憶装置。
8. 請求項７に記載の半導体記憶装置において、
   前記金属酸化物は酸化ニッケルであることを特徴とする半導体記憶装置。
9. 請求項７に記載の半導体記憶装置において、
   前記金属酸化物は酸化チタンであることを特徴とする半導体記憶装置。
10. 請求項８に記載の半導体記憶装置において、
    前記第１電極はニッケルを含み、
    前記第２電極は白金を含むことを特徴とする半導体記憶装置。
11. 請求項７に記載の半導体記憶装置において、
    前記第２電極と前記記録層との接触面積が、前記第１電極と前記記録層との接触面積よりも小さいことを特徴とする半導体記憶装置。
12. 第１電極と、
    前記第１電極に接続されている、金属酸化物を含む記録層と、
    前記記録層に接続されている第２電極とを有し、
    前記第２電極と前記記録層との接触面積が、前記第１電極と前記記録層との接触面積よりも小さいことを特徴とする半導体記憶装置。
13. 請求項１２に記載の半導体記憶装置において、
    前記金属酸化物は酸化ニッケルであることを特徴とする半導体記憶装置。
14. 請求項１２に記載の半導体記憶装置において、
    前記金属酸化物は酸化チタンであることを特徴とする半導体記憶装置。
15. 請求項１３に記載の半導体記憶装置において、
    前記第１電極はニッケルを含み、
    前記第２電極は白金を含むことを特徴とする半導体記憶装置。

Images