CN100483542C - 非易失性存储单元及非易失性半导体存储装置 - Google Patents

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Abstract

本发明的目的在于，不会伴随存储单元阵列整体面积的增加，即可降低存储单元的选择晶体管的通态电阻，达成存储单元的存储数据的读出操作的高速化及稳定操作。为此，具备多个根据电阻变化可以存储信息的可变电阻元件(2)；连接各可变电阻元件(2)的一端之间，由共同选择多个可变电阻元件(2)的MOSFET或二极管元件构成的选择元件(3)的一个电极与各可变电阻元件(2)的上述一端连接，构成存储单元(1)。

Description

非易失性存储单元及非易失性半导体存储装置
技术领域
本发明涉及非易失性半导体存储装置以及使用于其中的存储单元，更具体地讲涉及存储单元具备利用电阻的变化可以存储信息的可变电阻元件的非易失性半导体存储装置。
背景技术
目前，作为将利用电阻的变化可存储信息的可变电阻元件作为存储元件使用的非易失性存储器，存在MRAM(Magnetic RAM)或OUM(Ovonic Unified Memory)、RRAM(Resistance control nonvolatile RandomAccess Memory)等。这些元件以使电阻变化的方式来存储信息，利用其电阻值的变化来读出信息的形式实现非易失性存储装置。例如，MRAM是利用MTJ(Magnetic Tunnel Junction)元件构成存储单元，其内容，例如，在特开2002-151661号公报中揭示。图16中表示与该存储单元构成的与读出相关的部分构成。另外，作为利用了RRAM元件的存储单元，有本案申请人在特愿2002-185234号的说明书中记载的构成。图17中表示该存储单元构成。图16与图17中示出的存储单元，虽然每个存储单元的可变电阻元件不同，但在可变电阻元件与属于选择元件的选择晶体管均为串联连接方面是相同的。存储单元，字线WL上连接选择晶体管3的栅极，位线BL上连接可变电阻元件2的一端，源线SL上连接晶体管3的源极，可变电阻元件2的另一端与选择晶体管3的漏极连接。
以下，对使用了RRAM元件的存储单元的情况进行说明。图18中表示使用了图17的存储单元的情况下的存储单元阵列构成。存储阵列(与存储单元阵列意思相同)，具有多根位线BL、多根字线WL及多根源线SL，在位线BL与字线WL的相交处上具有存储单元，存储单元呈矩阵状排列。图19表示图18中示出的存储单元的示意性剖面图。
现在，说明该存储阵列的读出操作。控制位线选择晶体管4、字线驱动器6等，以便由位线BL与字线WL选择读出对象的存储单元，源线控制电路7让与被选择的存储单元连接的源线SL成接地电位。在该条件下，若在由读出电路5的位线的充电电路被选择的位线上施加读出用的偏置电压，则可以形成从选择位线向已被选择存储单元的RRAM元件2、选择晶体管3、源线SL、接地电位的电流通路。根据已被选择的存储单元的RRAM元件2的电阻值，在选择位线中流动的电流变化。在读出电路5中判别流过该位线的电流，输出已被存储于存储单元内的数据。在图20中表示判别该电流值的读出电路的一例。若根据图20的读出电路，则负载电路8通过位线选择晶体管4与位线BL连接，在负载电路8与位线选择晶体管4的连接点N上，将位线电流变换为电压。准备产生判别与存储单元的存储数据值对应的各电流值用的基准电流的电流源，在比较电路9中判别从该电流源生成的电压(以下将其称为基准电压Vref)与变换位线电流而得的电压，输出该判别结果(CPout)。在图21中示意性地表示作为负载电路8，利用了电阻的情况下的负载曲线(直线)A以及与每个2值数据对应的位线电流的电流—电压特性B、C的一例。
在进行上述读出操作时，如从图21的曲线图看出，位线电流差越大，输入到比较电路9的电压差就越大。若被输入到比较电路9的电压差大，则比较电路9的操作自身也成为高速。因此，为了更高速且更稳定地读出存储单元的信息，希望增大位线电流差。在这里，位线电流是根据位线电流的流经各部的电阻值，即RRAM元件2自身的电阻、选择晶体管3的通态电阻、位线选择晶体管4的通态电阻、位线BL的布线电阻(寄生电阻)等的合计值确定。因此，相对于RRAM元件2自身的电阻，若其它的电阻值大，则相对地上述位线电流差减小，稳定的读出操作或高速操作是困难的。
在图22中表示位线电流通路的简单的模型例。在图22中，由与RRAM元件2自身连接的选择晶体管3、选择多根位线BL的位线选择晶体管4及位线BL构成。由于位线选择晶体管4以选择多根位线BL为目的，故可以为和位线相同的数目，若与存储单元的选择晶体管3比较，则其个数少，即使为降低通态电阻而提高晶体管的驱动能力，即增大晶体管的栅极宽度，对在存储阵列整体中所占面积增大的影响少。另一方面，为了减小位线自身的电阻值，存在将位线的布线材料低电阻化或缩短位线长度等方法。这些在一直以来的非易失性存储单元中均是共同的课题。再有，对于存储单元内的选择晶体管3，状况则不同。为了提高该选择晶体管3的驱动能力，虽然上述的增大晶体管的栅极宽度的方法是有效的，但在每个RRAM元件2中连接该晶体管，其个数多，增大栅极宽度一下造成存储阵列整体的面积增加，对制造成本影响大。作为结论，选择晶体管3的通态电阻成为上述位线电流差不能增大的大的主要原因。
发明内容
本发明鉴于上述问题点，其目的在于，提供一种不会伴随存储阵列整体面积的增加，即可降低存储单元的选择晶体管的通态电阻，达成存储单元的存储数据的读出操作的高速化及稳定操作的非易失性存储单元及非易失性半导体存储装置。
为了达到该目的，本发明的非易失性存储单元，其特征在于，具备多个根据电阻变化可以存储信息的可变电阻元件，上述各可变电阻元件的一端之间互相连接，共同选择上述多个可变电阻元件的选择元件的一个电极与上述各可变电阻元件的上述一端连接。
再有，本发明的非易失性存储单元，其特征在于，上述可变电阻元件为，由电应力导致电阻变化的RRAM元件、由磁场导致电阻变化的MRAM元件或由热导致电阻变化的OUM元件。
另外，本发明的非易失性存储单元，其特征在于，上述选择元件由MOSFET构成，与上述各可变电阻元件的上述一端连接的上述电极是上述MOSFET的漏极或源极，或上述选择元件由二极管构成，与上述各可变电阻元件的上述一端连接的上述电极是上述二极管的阳极或阴极。
为了达成上述目的，本发明的非易失性半导体存储装置，其特征在于，本发明的非易失性存储单元沿行方向及列方向呈矩阵状排列，在上述存储单元的各行上具备沿行方向延伸的字线，在上述存储单元的各列上具备沿列方向延伸的与上述存储单元内的上述可变电阻元件相同数目的位线。
还有，本发明的非易失性半导体存储装置，其特征在于，在每个上述存储单元中，上述选择元件由MOSFET构成，上述MOSFET的漏极与上述各可变电阻元件的一端连接，上述多个可变电阻元件的未与上述MOSFET连接的一端分别与上述位线连接，上述MOSFET的源极与源线连接，上述MOSFET的栅极与上述字线连接。
再有，本发明的非易失性半导体存储装置，其特征在于，在每个上述存储单元中，上述选择元件由二极管构成，上述二极管的阳极或阴极与上述各可变电阻元件的一端连接，上述多个可变电阻元件的未与上述二极管连接的一端分别与上述位线连接，上述二极管的未与上述可变电阻元件连接侧的电极和上述字线连接。
根据上述特征构成，由于通过在多个可变电阻元件中共用由MOSFET或二极管元件等构成的选择元件，可以将在可变电阻元件中分别设置时的选择元件的配置区域作为1个选择元件的配置区域利用，所以，不会伴随存储阵列整体面积的增加即可减小选择元件的电阻值，增大流过与存储数据对应并被选择的可变电阻元件的位线电流的电流差。其结果是，可以提供存储单元的存储数据的读出操作的高速化及稳定操作成为可能的非易失性存储单元及非易失性半导体存储装置。
另外，本发明的非易失性半导体存储装置，其特征在于，具有：将上述存储单元阵列作为1块，至少沿上述列方向排列多块，将上述各块的上述位线作为局部位线，设置选择该局部位线的局部位线选择晶体管，上述局部位线通过上述局部位线选择晶体管与全局位线连接的分层位线结构。
通过在多个可变电阻元件中共用选择元件，存储单元的存储数据的读出操作的高速化及稳定操作成为可能，而且由于在与多个可变电阻元件的每个连接的位线之间，产生经由非选择的存储单元的可变电阻元件的漏电流通路，故在同一位线上可连接的存储单元的个数能达到上限。
然而，根据具有分层位线结构的上述特征构成，存储单元向位线方向的增设可以超过上述上限值，不但达到选择元件的低电阻化目的，而且可以构筑大规模的存储阵列构成。
还有，本发明的非易失性半导体存储装置，其特征在于，将与作为读出对象而被选择的上述存储单元连接的上述位线，在该读出动作前分别充电为规定电位，或为了将与作为读出对象而被选择的上述存储单元连接的上述位线，在该读出动作前分别充电为规定电位，在该当位线之间设置均衡用晶体管。
另外，根据上述特征构成，由于在读出操作前将各位线充电为规定电位，对于与在与多个可变电阻元件的每个连接的位线之间，产生经由非选择的存储单元的可变电阻元件的漏电流通路的情况，通过减小该漏电流的影响，以成为所选择的存储单元的读出对象的可变电阻元件的电阻变化为主进行读出操作，该读出操作的高速化及稳定操作成为可能。
附图说明
图1是表示本发明的非易失性半导体存储装置的存储单元构成的一例的电路图。
图2是表示本发明的非易失性半导体存储装置的存储阵列的构成例(第1实施方式)的电路方框图。
图3A是示意性地表示图2所示的存储阵列构成的A—A剖面的主要部分剖面的剖面图。
图3B是示意性地表示图2所示的存储阵列构成的B—B剖面的主要部分剖面的剖面图。
图4是表示本发明的非易失性半导体存储装置的采用了分层位线结构的存储阵列的构成例(第2实施方式)的电路方框图。
图5是表示图4所示的存储阵列构成中读出电路的一例的电路方框图。
图6是说明图4所示的存储阵列构成中读出操作的信号时序波形图。
图7是表示本发明的非易失性半导体存储装置的采用了分层位线结构的存储阵列的另一构成例(第3实施方式)的电路方框图。
图8是说明图7所示的存储阵列构成中读出操作的信号时序波形图。
图9是表示本发明的非易失性半导体存储装置的存储单元构成的另一示例(第4实施方式)的电路图。
图10是表示本发明的非易失性半导体存储装置的采用了分层位线结构的存储阵列的另一构成例(第4实施方式)的电路方框图。
图11A示意性地表示图10所示的存储阵列构成的A—A剖面的主要部分剖面的剖面图。
图11B是示意性地表示图10所示的存储阵列构成的B—B剖面的主要部分剖面的剖面图。
图12是表示本发明的非易失性半导体存储装置的采用了分层位线结构的存储阵列的又一构成例(第5实施方式)的电路方框图。
图13是表示图12所示的存储阵列构成中读出电路的一例的电路方框图。
图14是表示本发明的非易失性半导体存储装置的存储单元构成的其它示例(其它实施方式)的电路图。
图15是表示本发明的非易失性半导体存储装置的采用了分层位线结构的存储阵列的其它构成例(其它实施方式)的电路方框图。
图16是表示现有的非易失性半导体存储装置的利用了MTJ元件的存储单元构成的电路图。
图17是表示现有的非易失性半导体存储装置的利用了RRAM元件的存储单元构成的电路图。
图18是表示使用了图17所示的存储单元时的存储单元阵列构成的电路图。
图19A是示意性地表示图18所示的存储阵列构成的A—A剖面的主要部分剖面的剖面图。
图19B是示意性地表示图18所示的存储阵列构成的B—B剖面的主要部分剖面的剖面图。
图20是表示现有的非易失性半导体存储装置的读出电路的一例的电路方框图。
图21是表示位线电流的电流—电压特性与负载特性的曲线图。
图22是表示现有的非易失性半导体存储装置的位线电流通路的简单模型例的电路图。
具体实施方式
以下，参照附图，说明本发明非易失性存储单元及非易失性半导体存储装置(以下适当称为“本发明装置”)的实施方式。再有，对于和现有技术的非易失性存储单元及非易失性半导体存储装置重复的部分，在附图上采用相同的符号进行说明。
(第1实施方式)
图1中表示本发明装置的存储单元1的构成。存储单元1具备：两个可变电阻元件；与作为选择这两个变电阻元件的选择元件的1个N型MOSFET构成的选择晶体管3，各可变电阻元件2的一端分别与选择晶体管3的漏电极连接。另外，各可变电阻元件2的另一端与各不相同的位线BL连接，选择晶体管3的栅极连接在字线WL上，选择晶体管3的源极连接在源线SL上。在本实施方式中，由于在1个存储单元内具备两个可变电阻元件2，故与图17所示的现有存储单元比较，虽然具有2倍的存储容量，但若使1个可变电阻元件2与1个存储单元对应，则本实施方式中的存储单元1可以称为两个存储单元合为一体的方式。
在本实施方式中，作为可变电阻元件2使用的是RRAM元件。RRAM元件，是通过根据电应力的施加改变电阻，即使解除电应力后也保持变化后的电阻，而可以以其电阻变化来进行数据存储的非易失性存储元件，例如是利用MOCVD法、旋转镀膜法、激光侵蚀、溅射法等形成用Pr(1-x)CaxMnO3、La(1-x)CaxMnO3或La(1-x-y)CaxPbyMnO3(其中x<1，y<1，x+y<1)表示的任何物质，例如Pr0.7Ca0.3MnO3、La0.65Ca0.35MnO3、La0.65Ca0.175Pb0.175MnO3等的锰氧化膜，来做成的。另外，作为电应力，在RRAM元件的电极间施加电压脉冲，通过调整该脉冲宽度、电压振幅或两方都调整，来控制RRAM元件的电阻变化量。
图2表示本发明装置的存储阵列的构成。存储阵列是存储单元沿行方向(字线方向)与列方向(位线方向)呈矩阵状排列，还具有多根位线BL、多根字线WL及多根源线SL。对于1个存储单元1，相邻的1对位线BL与1根字线WL交叉。各存储单元1，与相邻的1对位线BL连接的可变电阻元件2共用选择晶体管3，并与源线SL连接。在这里，通过使由N型MOSFET构成的位线选择晶体管4的一方接通，来选择相邻的1对位线BL的1个，从而与被选择的位线BL连接的可变电阻元件2被选择。
图3中示意性地表示图2示出的存储阵列构成的主要部分剖面图。在这里，若比较图3(B)与现有的存储阵列构成的图19(B)，则表明选择晶体管3的栅极宽度(W2＝2×W1+d)为现有的选择晶体管3的栅极宽度(W1)的2倍以上。即，2个栅极宽度(2×W1)+元件分离区域10的宽度(d)成为本实施方式中的选择晶体管3的栅极宽度(W2)。即，与图19的现有技术相比，表示选择晶体管3的驱动能力在相同的布局面积中提高为2倍以上。其结果是，不会伴随存储阵列整体面积的增加即可减小选择晶体管3的电阻值，增大流过可变电阻元件2的位线电流的存储数据之间的电流差(例如，2值数据的情况下，读出数据0的电流值与读出数据1的电流值的差)。
(第2实施方式)
接着，分别在图4中表示在基板上采用了分层位线结构的存储阵列构成，在图5中表示该分层位线结构中读出电路的一例。为了实现从存储单元1高速且稳定地读出存储数据，可以做成如图4所示的分层位线结构的存储阵列构成。
在本实施方式的分层位线结构中，将与存储单元1直接连接的位线称为局部位线LBL。将在列方向上与相同的局部位线LBL连接的存储阵列作为1块，沿列方向配置多块，设置选择各块的局部位线LBL的局部位线选择晶体管11，局部位线LBL通过局部位线选择晶体管11与全局位线GBL连接。另外，全局位线GBL通过全局位线选择晶体管12与读出电路5连接。在这里，通过选择性地接通局部位线选择晶体管11与全局位线选择晶体管12的各一个，从而读出对象的可变电阻元件2通过局部位线LBL和全局位线GBL，与读出电路5连接。因此，局部位线选择晶体管11与全局位线选择晶体管12，相当于图2所示的实施方式的存储阵列中的位线选择晶体管4。
利用图4、图5及图6所示的信号时序波形图，说明存储单元1的读出操作。在这里，在图4中，将读出对象的存储单元1作为1A，将其中的读出对象的可变电阻元件2作为2A，将不是读出对象的可变电阻元件2作为2B，将存储单元1A的选择晶体管3作为3A。为了使连接在与可变电阻元件2A连接的局部位线LBL1和与可变电阻元件2B连接的局部位线LBL2上的局部位线选择晶体管11a及11b为接通状态，使局部位线选择信号BK1与BK2为高电平。同时，为了让选择晶体管3A为接通状态，故使字线WL2为高电平。使与存储单元1A连接的源线SL为接地电平，则应选择通过局部位线选择晶体管11a、11b与局部位线LBL1、LBL2连接的全局位线GBL1，为了使全局位线选择晶体管12为接通状态，使全局位线选择信号COL1为高电平。在该状态下，从读出电路5内的负载电路8，进行已被选择的全局位线GBL1与局部位线LBL1、LBL2的充电。对已被选择的局部位线LBL1的读出用的充电电平，例如，为1～1.5V。在达到某个充电电平时，使局部位线选择信号BK2为低电平，断开局部位线选择晶体管11b，停止对局部位线LBL2的充电。根据上述的处理顺序，形成从充电电路开始，全局位线GBL1、局部位线LBL1、可变电阻元件2A、选择晶体管3A、源线SL的连续电流通路。在这里，根据由负载电路8的负载特性与可变电阻元件2A的电阻值决定的位线电流决定比较电路9的输入电压。比较电路9的操作与图20所示的现有技术相同。
如图5所示，虽然不是读出对象侧的可变电阻元件2B与选择晶体管3A的漏极连接，但由于局部位线选择信号BK2为低电平，局部位线选择晶体管11b为断开状态，所以对通过可变电阻元件的2A的电流通路没有影响。
再有，沿列方向与共同的局部位线LBL连接的存储单元1的总数在电路动作上存在上限值，该上限值根据与可变电阻元件2的存储数据对应确定的各电阻值(若在存储2值数据的情况下，则为数据0的电阻值与数据1的电阻值)及选择晶体管3的通态电阻确定。虽然这是起因于在1对局部位线LBL1、LBL2之间通过非选择的存储单元1的2个可变电阻元件2形成漏电流通路，但如上所述，通过将1对局部位线LBL1、LBL2充电，可以降低该漏电流通路的影响。
(第3实施方式)
图7表示本发明装置的第3实施方式。与图4所示的第2实施方式不同的是，在与相同的存储单元1连接的1对局部位线LBL1、LBL2之间，连接有在上述充电期间将该对局部位线LBL1、LBL2均衡为相同电位用的晶体管13。如图8的信号时序波形图所示，在第2实施方式中，虽然位线选择信号BK2在充电期间暂且为高电平，但在本第3实施方式中，局部位线选择信号BK2维持在低电平，另一方面，均衡信号EQ1在充电期间为高电平，从而使均衡用晶体管13接通，进行局部位线LBL2的充电。只有1对局部位线LBL1、LBL2的充电方法不同，其它动作与第2实施方式的情况相同。
(第4实施方式)
图9及图10表示本发明装置的第4实施方式。图9所示的存储单元构成，具备：3个可变电阻元件2和作为选择这3个可变电阻元件2的选择元件的由1个MOSFET构成的选择晶体管3，各可变电阻元件2的一端分别与选择晶体管3的漏电极连接。另外，各可变电阻元件2的另一端与各不相同的位线BL连接，选择晶体管3的栅极连接在字线WL上，选择晶体管3的源极与源线SL连接。在本实施方式中，由于1个存储单元14内具备3个可变电阻元件2，故与图17所示的现有存储单元比较，虽然具有3倍的存储容量，但若使1个可变电阻元件2与1个存储单元对应，则本实施方式中的存储单元14可以称为3个存储单元合为一体的方式。图10中表示使用了图9示出的存储单元14的分层位线结构的存储阵列构成。
由于与图4所示的第2实施方式相比，只是共用1个选择晶体管3的可变电阻元件2的个数不同，所以通过控制局部位线选择晶体管11a、11b、11c，可以与第2实施方式同样地进行读出。再有，读出电路5与图5所示的电路构成相同。
具体地讲，在图10中，将读出对象的存储单元14作为14A，将其中的读出对象的可变电阻元件2作为2A，将不是读出对象的可变电阻元件2作为2B与2C，将存储单元14A的选择晶体管3作为3A，为了使连接在与可变电阻元件2A连接的局部位线LBL1、与可变电阻元件2B连接的局部位线LBL2和与可变电阻元件2C连接的局部位线LBL3上的局部位线选择晶体管11a、11b、11c分别为接通状态，使局部位线选择信号BK1、BK2、BK3为高电平。同时，为了让选择晶体管3A为接通状态，故使字线WL2为高电平。使与存储单元14A连接的源线SL为接地电平，则应选择通过局部位线选择晶体管11a、11b、11c与局部位线LBL1、LBL2、LBL3连接的全局位线GBL1，为了使全局位线选择晶体管12为接通状态，使全局位线选择信号COL1为高电平。在该状态下，从读出电路5内的负载电路8，进行已被选择的全局位线GBL1与局部位线LBL1、LBL2、LBL3的充电。对已被选择的局部位线LBL1的读出用的充电电平，例如，为1～1.5V。在达到某个充电电平时，使局部位线选择信号BK2、BK3为低电平，断开局部位线选择晶体管11b、11c，停止对局部位线LBL2、LBL3的充电。根据上述的处理顺序，与第2实施方式相同，形成从充电电路开始，全局位线GBL1、局部位线LBL1、可变电阻元件2A、选择晶体管3A、源线SL的连续电流通路，根据由负载电路8的负载特性与可变电阻元件2A的电阻值决定的位线电流决定比较电路9的输入电压，由比较电路9施行读出操作。
图11中示意性地表示图10所示的存储阵列构成的主要部分剖面图。从图11可以明白选择晶体管3的栅极宽度(W3＝3×W1+2×d)进一步扩大。
在本第4实施方式中，虽然说明了1个选择晶体管3与3个可变电阻元件2连接的情况，但在1个存储单元内共用1个选择晶体管3的可变电阻元件2可以为4个以上，这种情况下，选择晶体管3的栅极宽度更进一步扩大。
(第5实施方式)
图12表示本发明装置的第5实施方式。在第5实施方式中，使用图1所示的存储单元1，使用1个存储单元1内的2个可变电阻元件2的电阻值，与这两个可变电阻元件2连接的1对位线(局部位线与全局位线)形成读出电路构成。例如，在1个存储单元内存储1位数据(2值数据)的情况下，一方的可变电阻元件2为高电阻，另一方的可变电阻元件2为低电阻，1对位线(局部位线与全局位线)都被充电，在任何一个可变电阻元件2为高电阻(或低电阻)，或各自的位线电流上以正负任何一种极性产生差的情况下，在图13所示的读出电路15中读出数据。读出电路15的构成，与图5所示的第1～第4实施方式的读出电路5不同，向比较电路9输入由流过上述1对位线的位线电流决定的节点N1、N2的电压，不使用参考用的基准电压Vref。
这样，由于使用2根位线，局部位线LBL与全局位线GBL的关系与第2～第4实施方式是不同的。即，在第1～第4实施方式中，虽然与相同存储单元1、14连接的局部位线与1根全局位线连接，但在第5实施方式中，形成相同的存储单元1的1对局部位线分别与1对全局位线连接，1根全局位线在相邻的存储单元的局部位线之间共用。
以下，对其它实施方式进行说明。
在上述各实施方式中，存储单元1、14，作为选择元件，虽然使用的是由MOSFET构成的选择晶体管3，例如，如图14所示，也可以使用二极管元件17取代选择晶体管来构成存储单元16。具体地讲，具备2个可变电阻元件2及作为选择这两个可变电阻元件的选择元件的1个二极管17，各可变电阻元件2的一端分别与二极管元件17的阳极连接。另外，各可变电阻元件2的另一端与各不相同的位线BL连接，二极管元件17的阴极与字线WL连接。存储阵列构成在图15中表示。即使在本其它实施方式中，与选择晶体管3的情况相同，由于可以增大二极管元件17的配置面积，所以可以期望达到与使用选择晶体管3的情况同样的效果。
在上述各实施方式中，作为可变电阻元件，虽然以使用RRAM元件的情况为例进行了说明，但也可以用MRAM元件或OUM元件取代RRAM元件。虽然MRAM元件或OUM元件在由磁场或热导致电阻变化方面，与RRAM不同，但由于在属于利用电阻的变化来存储信息的可变电阻元件方面与RRAM元件是相同，所以根据与存储的数据对应而取得的电阻值，表示图21中所示的位线电流的电流—电压特性，可以期待与上述各实施方式同样的，所谓的读出操作的高速化或稳定化的改善效果。
以上，根据本发明，可以提供一种不会伴随存储阵列整体面积的增加，即可降低存储单元的选择晶体管的通态电阻，达成存储单元的存储数据的读出操作的高速化及稳定操作的非易失性存储单元及非易失性半导体存储装置。
虽然根据优选实施方式说明了本发明，但在不脱离本发明的精神和范围的情况下可以由熟练的技术人员进行各种改进和变更。因此本发明仅被限定在权利要求书的范围内。

Claims (13)

1.一种非易失性半导体存储装置，其特征在于，
具有存储单元阵列，
所述存储单元阵列由非易失性存储单元沿行方向及列方向呈矩阵状排列而成，
所述存储单元具备多个可利用电阻变化存储信息的可变电阻元件、以及共同选择所述多个可变电阻元件的选择元件，所述各可变电阻元件的一端之间相互连接，所述选择元件的一个电极与所述各可变电阻元件的所述一端连接，
而且所述存储单元阵列在所述存储单元的各行上具备沿行方向延伸的字线，在所述存储单元的各列上具有沿列方向延伸的，与所述存储单元内的所述可变电阻元件相同数目的位线，所述存储单元内的所述各可变电阻元件的另一端与所述位线分别连接，
具有以所述存储单元阵列为1块，至少在所述列方向上排列多块，将所述各块的所述位线作为局部位线，设置选择该局部位线的局部位线选择晶体管，所述局部位线通过所述局部位线选择晶体管与全局位线连接的分层位线结构。
2.根据权利要求1所述的非易失性半导体存储装置，其特征在于，在每个所述存储单元中，所述选择元件由MOSFET构成，所述MOSFET的漏极与所述各可变电阻元件的一端连接，所述多个可变电阻元件的未与所述MOSFET连接的一端分别与所述位线连接，所述MOSFET的源极与源线连接，所述MOSFET的栅极与所述字线连接。
3.根据权利要求1所述的非易失性半导体存储装置，其特征在于，在每个所述存储单元中，所述选择元件由二极管构成，所述二极管的阳极或阴极与所述各可变电阻元件的一端连接，所述多个可变电阻元件的未与所述二极管连接的一端分别与所述位线连接，所述二极管的未与所述可变电阻元件连接侧的电极和所述字线连接。
4.根据权利要求1所述的非易失性半导体存储装置，其特征在于，具备将与作为读出对象而被选择的所述存储单元连接的所述位线，在该读出动作前分别充电为规定电位，在该当位线之间设置均衡用晶体管。
5.根据权利要求1所述的非易失性半导体存储装置阵列，其特征在于，为了将与作为读出对象而被选择的所述存储单元连接的所述位线，在该读出动作前分别充电为规定的电位的充电电路。
6.根据权利要求1所述的非易失性半导体存储装置阵列，其特征在于，所述存储单元的所述可变电阻元件为，由电应力导致电阻变化的RRAM元件、由磁场导致电阻变化的MRAM元件或由热导致电阻变化的OUM元件。
7.一种非易失性存储单元阵列，其特征在于，
具有第1和第2存储单元以及第1全局位线，
所述第1和第2存储单元分别具备可利用电阻变化存储信息的第1可变电阻元件和第2可变电阻元件、以及共同选择所述第1和第2可变电阻元件的选择元件，分别具备第1端子和第2端子的所述第1和第2所述可变电阻元件，所述第1端子之间相互连接，而且与所述选择元件的一个电极连接，所述第1可变电阻元件的所述第2端子与所述第1位线连接，所述第2可变电阻元件的所述第2端子与所述第2位线连接，
所述第1全局位线连接于所述第1存储单元的所述第2位线和所述第2存储单元的所述第1位线。
8.根据权利要求7所述的非易失性存储单元阵列，其特征在于，所述第1和第2存储单元的所述选择元件是MOSFET或二极管元件。
9.根据权利要求7所述的非易失性存储单元阵列，其特征在于，所述第1全局位线通过所述第1晶体管连接于所述第2位线，通过第2晶体管连接于所述第1位线。
10.根据权利要求7所述的非易失性存储单元阵列，其特征在于，还具备
连接于所述第2存储单元的所述第2位线的第2全局位线、以及将所述第1和第2全局位线作为差动输入，输出比较结果的差动比较电路。
11.根据权利要求10所述的非易失性存储单元阵列，其特征在于，所述差动比较电路不参考参照电压就输出所述比较结果。
12.根据权利要求10所述的非易失性存储单元阵列，其特征在于，
还具有第3存储单元和第3全局位线，
所述第3存储单元具备能够利用电阻变化存储信息的第1可变电阻元件和第2可变电阻元件、以及共同选择所述第1和第2可变电阻元件的选择元件，分别具备第1端子和第2端子的所述第1和第2可变电阻元件，所述第1端子之间相互连接，并且与所述选择元件的一个电极连接，所述第1可变电阻元件的所述第2端子与第1位线连接，所述第2可变电阻元件的所述第2端子与第2位线连接，
所述第3全局位线与所述第3存储单元的第2位线连接，
所述第2全局位线与所述第3存储单元的第1位线连接。
13.根据权利要求7所述的非易失性存储单元阵列，其特征在于，
所述存储单元的所述可变电阻元件是由电应力导致电阻变化的RRAM元件、由磁场导致电阻变化的MRAM元件或由热导致电阻变化的OUM元件。
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