KR102116792B1 - 자기 메모리 장치, 이의 동작 방법 및 이를 포함하는 반도체 시스템 - Google Patents

Abstract

자기 메모리 장치, 이의 동작 방법 및 이를 포함하는 반도체 시스템이 제공된다. 상기 자기 메모리 장치는 복수의 워드 라인, 상기 복수의 워드 라인과 교차하는 복수의 비트 라인, 상기 복수의 워드 라인 및 상기 복수의 비트 라인의 교차 영역에 배치되는 복수의 자기 메모리 소자, 및 상기 복수의 워드 라인과 접속하는 복수의 선택 트랜지스터를 포함하되, 상기 복수의 워드 라인 중 하나의 워드 라인을 공유하는 상기 복수의 자기 메모리 소자는 상기 복수의 선택 트랜지스터 중 상기 하나의 워드 라인과 접속하는 하나의 선택 트랜지스터를 공유한다.

Description

자기 메모리 장치, 이의 동작 방법 및 이를 포함하는 반도체 시스템{Magnetic memory device, operating method for the same and semiconductor system comprising the same}

본 발명은 자기 메모리 장치, 이의 동작 방법 및 이를 포함하는 반도체 시스템에 관한 것이다.

DRAM(Dynamic Random Access Memory)은 동작 속도가 빠르고 전력 소모량이 낮은 장점이 있지만, 전원이 오프(off)되는 경우 저장된 데이터를 잃는 휘발성이라는 단점이 있다. flash 메모리 장치는 전원이 오프되어도 저장된 데이터를 잃지 않는 비휘발성과, 소형화가 가능하고 억세스(access) 속도가 빠른 장점이 있지만, 동작 속도가 느리고 동작 전압이 높은 단점이 있다.

이러한 DRAM 및 flash 메모리 장치의 장점을 갖는 다양한 메모리 장치가 개발되고 있으며, 이 중 하나의 예로 자기 메모리 장치(Magnetic Memory Device 또는 Magnetic Random Access Memory)를 들 수 있다. 자기 메모리 장치는 자성체의 자화 방향에 따른 저항 상태의 변화를 이용한 것으로, 안전성이 우수하다는 장점이 있다.

본 발명이 해결하려는 과제는, 임베디드(embedded)를 위해 크기를 감소시킬 수 있는 자기 메모리 장치, 이의 동작 방법 및 이를 포함하는 반도체 시스템을 제공하는 것이다.

본 발명이 해결하려는 다른 과제는, 선택 트랜지스터의 전류 구동 선능을 증가시킬 수 있는 자기 메모리 장치, 이의 동작 방법 및 이를 포함하는 반도체 시스템을 제공하는 것이다.

본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 과제를 해결하기 위한 본 발명의 자기 메모리 장치의 일 면(aspect)은 복수의 워드 라인, 상기 복수의 워드 라인과 교차하는 복수의 비트 라인, 상기 복수의 워드 라인 및 상기 복수의 비트 라인의 교차 영역에 배치되는 복수의 자기 메모리 소자, 및 상기 복수의 워드 라인과 접속하는 복수의 선택 트랜지스터를 포함하되, 상기 복수의 워드 라인 중 하나의 워드 라인을 공유하는 상기 복수의 자기 메모리 소자는 상기 복수의 선택 트랜지스터 중 상기 하나의 워드 라인과 접속하는 하나의 선택 트랜지스터를 공유할 수 있다.

본 발명의 몇몇 실시예에서, 상기 자기 메모리 장치는 복수의 소스 라인을 더 포함하고, 상기 복수의 선택 트랜지스터 중 서로 인접하는 두 개의 선택 트랜지스터는 상기 복수의 소스 라인 중 하나의 소스 라인을 공유할 수 있다.

본 발명의 몇몇 실시예에서, 상기 하나의 소스 라인은 상기 서로 인접하는 두 개의 선택 트랜지스터의 소스와 접속할 수 있다.

본 발명의 몇몇 실시예에서, 상기 서로 인접하는 두 개의 선택 트랜지스터의 소스는 서로 접속할 수 있다.

본 발명의 몇몇 실시예에서, 상기 복수의 소스 라인은 상기 복수의 비트 라인과 교차할 수 있다.

본 발명의 몇몇 실시예에서, 상기 하나의 워드 라인을 공유하는 상기 복수의 자기 메모리 소자의 일 단은 상기 공유되는 하나의 선택 트랜지스터의 드레인과 접속하고, 상기 하나의 워드 라인을 공유하는 상기 복수의 자기 메모리 소자의 타 단은 상기 복수의 비트 라인과 각각 접속할 수 있다.

본 발명의 몇몇 실시예에서, 상기 복수의 선택 트랜지스터 각각은 대응하는 상기 복수의 자기 메모리 소자에 대한 기입 전류의 공급을 제어할 수 있다.

본 발명의 몇몇 실시예에서, 상기 자기 메모리 장치는 상기 복수의 선택 트랜지스터에 대응하는 복수의 데이터 입출력 라인을 포함하는 데이터 입출력 회로를 더 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 자기 메모리 소자는 MTJ(Magnetic Tunnel Junction) 구조를 포함할 수 있다.

상기 과제를 해결하기 위한 본 발명의 자기 메모리 장치의 다른 면은 제1 워드 라인과 제2 워드 라인, 상기 제1 워드 라인과 상기 제2 워드 라인에 각각 접속하는 제1 선택 트랜지스터와 제2 선택 트랜지스터, 상기 제1 선택 트랜지스터의 드레인과 상기 제2 선택 트랜지스터의 드레인에 각각 접속하는 복수의 자기 메모리 소자, 및 상기 제1 선택 트랜지스터의 소스와 상기 제2 선택 트랜지스터의 소스에 접속하는 하나의 소스 라인을 포함한다.

본 발명의 몇몇 실시예에서, 상기 자기 메모리 장치는 상기 제1 워드 라인 및 상기 제2 워드 라인과 교차하는 제1 비트 라인 및 제2 비트 라인을 더 포함하고, 상기 복수의 자기 메모리 소자는 상기 제1 비트 라인 또는 상기 제2 비트 라인과 접속할 수 있다.

본 발명의 몇몇 실시예에서, 상기 하나의 소스 라인은 상기 제1 비트 라인 및 상기 제2 비트 라인과 교차할 수 있다.

본 발명의 몇몇 실시예에서, 상기 제1 선택 트랜지스터의 소스와 상기 제2 선택 트랜지스터의 소스는 서로 접속할 수 있다.

본 발명의 몇몇 실시예에서, 상기 복수의 자기 메모리 소자는 비트 라인과 접속하는 자기 자유(free)층, 상기 워드 라인과 접속하는 자기 고정(pinned)층, 상기 자기 자유층과 상기 자기 고정층 사이에 배치되는 터널 배리어(tunnel barrier)층을 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 자기 자유층은 자화 방향이 변경 가능하고, 상기 자기 고정층은 자화 방향이 고정될 수 있다.

상기 과제를 해결하기 위한 본 발명의 자기 메모리 장치의 동작 방법의 일 면은 복수의 워드 라인, 상기 복수의 워드 라인과 교차하는 복수의 비트 라인, 상기 복수의 워드 라인 및 상기 복수의 비트 라인의 교차 영역에 배치되는 복수의 자기 메모리 소자, 및 상기 복수의 워드 라인과 접속하는 복수의 선택 트랜지스터를 포함하되, 상기 복수의 워드 라인 중 하나의 워드 라인을 공유하는 상기 복수의 자기 메모리 소자는 상기 복수의 선택 트랜지스터 중 상기 하나의 워드 라인과 접속하는 하나의 선택 트랜지스터를 공유하는 자기 메모리 장치의 동작 방법에 있어서, 상기 자기 메모리 장치의 독출 또는 프로그램 동작시, 상기 복수의 워드 라인 중 선택된 워드 라인에 전원 전압을 제공하고, 상기 복수의 비트 라인 중 선택된 비트 라인에 독출 또는 프로그램 전압을 제공하되, 상기 복수의 비트 라인 중 비선택된 비트 라인에 플로팅 전압을 제공하는 것을 포함한다.

본 발명의 몇몇 실시예에서, 상기 복수의 비트 라인 중 선택된 비트 라인에 프로그램 전압을 제공하는 것은, 상기 자기 메모리 소자에 제1 값을 저장하는 때에 상기 선택된 비트 라인에 제1 전압을 제공하고, 상기 자기 메모리 소자에 제2 값을 저장하는 때에 상기 선택된 비트 라인에 제2 전압을 제공하는 것을 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 자기 메모리 장치는 복수의 소스 라인을 더 포함하고, 상기 복수의 선택 트랜지스터 중 서로 인접하는 두 개의 선택 트랜지스터는 상기 복수의 소스 라인 중 하나의 소스 라인을 공유하고, 상기 자기 메모리 장치의 동작 방법은 상기 자기 메모리 소자에 상기 제1 값을 저장하는 때에 상기 복수의 소스 라인 중 선택된 소스 라인에 상기 제2 전압을 제공하고, 상기 자기 메모리 소자에 상기 제2 값을 저장하는 때에 상기 선택된 소스 라인에 상기 제1 전압을 제공하는 것을 더 포함할 수 있다.

상기 과제를 해결하기 위한 본 발명의 자기 메모리 장치의 또 다른 면은 제1 방향으로 연장되어 배치되는 복수의 워드 라인 패턴, 상기 제1 방향과 교차하는 제2 방향으로 연장되어 배치되는 복수의 비트 라인 패턴, 상기 제1 방향으로 연장되어, 상기 복수의 워드 라인 패턴 중 서로 인접하는 두 개의 워드 라인 패턴 사이에 각각 배치되는 복수의 소스 라인 패턴, 및 상기 복수의 비트 라인 패턴의 하부에 배치되는 복수의 자기 메모리 소자를 포함한다.

본 발명의 몇몇 실시예에서, 상기 자기 메모리 장치는 상기 제1 방향으로 연장되어 배치되는 복수의 금속 배선 패턴을 더 포함하고, 상기 복수의 자기 메모리 소자는 상기 복수의 비트 라인 패턴과 상기 복수의 금속 배선 패턴이 교차하는 영역에 배치될 수 있다.

본 발명의 몇몇 실시예에서, 상기 자기 메모리 장치는 상기 제2 방향으로 연장되어 배치되는 복수의 활성 영역을 더 포함하고, 상기 복수의 비트 라인 패턴은 상기 복수의 활성 영역과 서로 이격되어 배치될 수 있다.

본 발명의 몇몇 실시예에서, 상기 복수의 워드 라인 패턴과 상기 복수의 비트 라인 패턴은 서로 교차하지 않도록 배치될 수 있다.

본 발명의 몇몇 실시예에서, 상기 복수의 소스 라인 패턴과 상기 복수의 비트 라인 패턴은 서로 교차하지 않도록 배치될 수 있다.

본 발명의 몇몇 실시예에서, 상기 자기 메모리 장치는 상기 복수의 자기 메모리 소자와 오버랩되는 복수의 활성 영역을 더 포함하고, 상기 복수의 자기 메모리 소자는 상기 복수의 활성 영역의 양 측으로 나란하게 배치될 수 있다.

본 발명의 몇몇 실시예에서, 상기 복수의 워드 라인 패턴 및 상기 복수의 소스 라인 패턴과, 상기 복수의 비트 라인 패턴은 서로 교차하도록 배치될 수 있다.

본 발명의 몇몇 실시예에서, 상기 복수의 비트 라인 패턴은 상기 복수의 활성 영역을 가로지르도록 배치될 수 있다.

본 발명의 몇몇 실시예에서, 상기 자기 메모리 장치는 상기 복수의 소스 라인 패턴의 양 측으로, 상기 복수의 워드 라인 패턴과 복수의 활성 영역이 교차하는 영역에서 정의되는 복수의 선택 트랜지스터를 더 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 복수의 자기 메모리 소자는 상기 비트 라인 패턴과 접속하는 자기 자유(free)층, 상기 워드 라인 패턴과 접속하는 자기 고정(pinned)층, 상기 자기 프리층과 상기 자기 고정층 사이에 배치되는 터널 배리어(tunnel barrier)층을 포함할 수 있다.

상기 과제를 해결하기 위한 본 발명의 반도체 시스템의 일 면은 데이터를 처리하는 프로세서, 및 상기 데이터를 저장하는 메모리 장치를 포함하고, 상기 프로세서 또는 상기 메모리 장치는 적어도 하나의 자기 메모리 장치를 포함하고, 상기 자기 메모리 장치는, 복수의 워드 라인, 상기 복수의 워드 라인과 교차하는 복수의 비트 라인, 상기 복수의 워드 라인 및 상기 복수의 비트 라인의 교차 영역에 배치되는 복수의 자기 메모리 소자, 및 상기 복수의 워드 라인과 접속하는 복수의 선택 트랜지스터를 포함하되, 상기 복수의 워드 라인 중 하나의 워드 라인을 공유하는 상기 복수의 자기 메모리 소자는 상기 복수의 선택 트랜지스터 중 상기 하나의 워드 라인과 접속하는 하나의 선택 트랜지스터를 공유한다.

본 발명의 몇몇 실시예에서, 상기 자기 메모리 장치는 복수의 소스 라인을 더 포함하고, 상기 복수의 선택 트랜지스터 중 서로 인접하는 두 개의 선택 트랜지스터는 상기 복수의 소스 라인 중 하나의 소스 라인을 공유할 수 있다.

본 발명의 몇몇 실시예에서, 상기 서로 인접하는 두 개의 선택 트랜지스터의 소스는 서로 접속할 수 있다.

본 발명의 몇몇 실시예에서, 상기 복수의 소스 라인은 상기 복수의 비트 라인과 교차할 수 있다.

본 발명의 몇몇 실시예에서, 상기 하나의 워드 라인을 공유하는 상기 복수의 자기 메모리 소자의 일 단은 상기 공유되는 하나의 선택 트랜지스터의 드레인과 접속하고, 상기 하나의 워드 라인을 공유하는 상기 복수의 자기 메모리 소자의 타 단은 상기 복수의 비트 라인과 각각 접속할 수 있다.

본 발명의 몇몇 실시예에서, 상기 복수의 선택 트랜지스터 각각은 대응하는 상기 복수의 자기 메모리 소자에 대한 기입 전류의 공급을 제어할 수 있다.

본 발명의 몇몇 실시예에서, 상기 자기 메모리 장치는, 상기 복수의 선택 트랜지스터에 대응하는 복수의 데이터 입출력 라인을 포함하는 데이터 입출력 회로를 더 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 자기 메모리 소자는 MTJ(Magnetic Tunnel Junction) 구조를 포함할 수 있다.

본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

도 1은 본 발명의 일 실시예에 따른 자기 메모리 장치를 설명하기 위한 도면이다.
도 2는 도 1의 자기 메모리 소자를 세부적으로 설명하기 위한 도면이다.
도 3은 도 1의 자기 메모리 장치의 레이아웃의 일 예를 설명하기 위한 도면이다.
도 4는 도 1의 자기 메모리 장치의 레이아웃의 다른 예를 설명하기 위한 도면이다.
도 5는 도 1의 자기 메모리 장치의 동작 전압을 설명하기 위한 테이블이다.
도 6은 도 1의 자기 메모리 장치의 프로그램 동작을 설명하기 위한 도면이다.
도 7은 본 발명의 다른 실시예에 따른 자기 메모리 장치를 설명하기 위한 도면이다.
도 8은 본 발명의 또 다른 실시예에 따른 자기 메모리 장치를 설명하기 위한 도면이다.
도 9는 본 발명의 몇몇 실시예에 따른 자기 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 10은 본 발명의 몇몇 실시예에 따른 자기 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 11은 본 발명의 몇몇 실시예에 따른 자기 메모리 장치를 포함하는 다른 메모리 시스템을 설명하기 위한 도면이다.
도 12는 본 발명의 몇몇 실시예에 따른 자기 메모리 장치를 포함하는 또 다른 메모리 시스템을 설명하기 위한 도면이다.
도 13은 본 발명의 몇몇 실시예에 따른 자기 메모리 장치를 포함하는 메모리 카드를 설명하기 위한 도면이다.
도 14는 본 발명의 몇몇 실시예에 따른 자기 메모리 장치를 포함하는 반도체 시스템을 설명하기 위한 도면이다.
도 15는 도 14의 반도체 시스템이 적용되는 전자 기기의 예를 설명하기 위한 도면이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 접속 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.

소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.

공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.

비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.

이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명하기로 한다.

도 1은 본 발명의 일 실시예에 따른 자기 메모리 장치를 설명하기 위한 도면이다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 자기 메모리 장치(1)의 셀 어레이 구조는 복수의 워드 라인(WL0~WLn), 복수의 비트 라인(BL0~BLm), 복수의 소스 라인(SL0~SLl), 복수의 선택 트랜지스터(ST0~STn), 복수의 자기 메모리 소자(10)를 포함한다.

복수의 워드 라인(WL0~WLn)은 복수의 비트 라인(BL0~BLm)과 서로 교차할 수 있다.

복수의 소스 라인(SL0~SLl)은 복수의 워드 라인(WL0~WLn)과 평행하게 배치될 수 있다. 따라서, 복수의 소스 라인(SL0~SLl)은 복수의 비트 라인(BL0~BLm)과 서로 교차할 수 있다. 복수의 소스 라인(SL0~SLl)은 복수의 워드 라인(WL0~WLn) 중 서로 인접하는 두 개의 워드 라인 사이에 각각 배치될 수 있다.

복수의 선택 트랜지스터(ST0~STn)는 각각 대응하는 복수의 워드 라인(WL0~WLn)과 접속할 수 있다. 구체적으로, 복수의 선택 트랜지스터(ST0~STn)의 게이트는 복수의 워드 라인(WL0~WLn)과 접속할 수 있다. 복수의 선택 트랜지스터(ST0~STn) 중 서로 인접하는 두 개의 선택 트랜지스터는 하나의 소스 라인을 공유한다. 상기 서로 인접하는 두 개의 선택 트랜지스터의 소스(source)가 서로 접속하고, 하나의 소스 라인이 상기 서로 인접하는 두 개의 선택 트랜지스터의 소스와 접속할 수 있다.

복수의 자기 메모리 소자(10)는 복수의 워드 라인(WL0~WLn) 및 복수의 비트 라인(BL0~BLm)의 교차 영역에 배치될 수 있다. 일반적인 자기 메모리 장치에서 하나의 메모리 셀은 하나의 선택 트랜지스터 및 하나의 자기 메모리 소자를 포함한다. 그러나, 본 발명의 실시예에서는 복수의 자기 메모리 소자(10)가 하나의 선택 트랜지스터를 공유할 수 있다.

구체적으로, 복수의 워드 라인(WL0~WLn) 중 하나의 워드 라인을 공유하는 복수의 자기 메모리 소자(10)는 하나의 선택 트랜지스터를 공유할 수 있다. 상기 공유되는 하나의 선택 트랜지스터는 상기 복수의 선택 트랜지스터(ST0~STn) 중 상기 하나의 워드 라인과 접속하는 선택 트랜지스터일 수 있다. 상기 하나의 워드 라인을 공유하는 복수의 자기 메모리 소자(10)의 일 단은 상기 공유되는 하나의 선택 트랜지스터의 드레인(drain)과 접속할 수 있다. 그리고, 상기 하나의 워드 라인을 공유하는 복수의 자기 메모리 소자(10)의 타 단은 대응하는 복수의 비트 라인(BL0~BLm)과 각각 접속할 수 있다. 각각의 선택 트랜지스터(ST0~STn)는 대응하는 복수의 자기 메모리 소자(10)에 대한 기입 전류의 공급을 제어할 수 있다.

복수의 자기 메모리 소자(10)는 자화 방향에 따라 가변되는 저항 상태를 이용하여 데이터를 저장할 수 있다. 예를 들어, 복수의 자기 메모리 소자(10)는 MTJ(Magnetic Tunnel Junction) 구조를 포함할 수 있다. 복수의 자기 메모리 소자(10)는 기입 전류에 의하여 자기층의 자화 방향이 가변되는 STT(Spin Transfer Torque) 현상을 이용하여 데이터를 저장할 수 있다. 이에 관하여는 도 2에서 보다 상세하게 설명하기로 한다.

도 2는 도 1의 자기 메모리 소자를 세부적으로 설명하기 위한 도면이다.

도 2를 참조하면, 도 1의 자기 메모리 소자(10)는 제1 자기층(11), 제2 자기층(13), 제1 자기층(11)과 제2 자기층(13) 사이에 배치되는 절연층(12)을 포함할 수 있다.

제1 자기층(11)은 기입 전류에 의하여 자화 방향이 가변될 수 있는 자기 자유(free)층일 수 있다. 예를 들어, 제1 자기층(11)은 강자성 물질로 이루어질 수 있다. 제1 자기층(11)은 도 1을 참조하여 설명한 비트 라인(BL0~BLm)과 접속할 수 있다.

제2 자기층(13)은 기입 전류와 무관하게 자화 방향이 고정되는 자기 고정(pinned)층일 수 있다. 예를 들어, 제2 자기층(13)은 강자성 물질로 이루어질 수 있다. 제2 자기층(13)은 도 1을 참조하여 설명한 선택 트랜지스터(ST0~STn)의 드레인과 접속할 수 있다.

절연층(12)은 터널 배리어(tunnel barrier)층일 수 있다. 절연층(12)은 제1 자기층(11)의 자화 방향을 변화시키는 기능을 수행할 수 있다. 예를 들어, 절연층(12)은 산화물, 질화물, 또는 산질화물을 포함할 수 있다. 또는, 절연층(12)은 마그네슘 산화물, 마그네슘 질화물, 마그네슘 산질화물, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산질화물, 칼슘 산화물, 니켈 산화물, 하프늄 산화물, 탄탈 산화물, 지르코늄 산화물, 및 망간 산화물 중 적어도 어느 하나를 포함할 수도 있다.

제1 자기층(11), 제2 자기층(13), 절연층(12)은 MTJ 구조를 구성하고, 자기 메모리 소자(10)는 제1 자기층(11)의 자화 방향과 제2 자기층(13)의 자화 방향이 동일한지 또는 서로 다른지에 따라 데이터를 저장할 수 있다.

기입 전류의 방향이 자기 자유층(11)에서 자기 고정층(13) 방향으로 흐를 경우, 제1 자기층(11)의 자화 방향과 제2 자기층(13)의 자화 방향이 서로 다르게 될 수 있다. 이와 같은 자화 상태에서, 자기 메모리 소자(10)는 높은 저항 상태를 갖게 되고, 자기 메모리 소자(10)는 제1 값(예를 들어, “0”)의 데이터를 저장하는 것으로 볼 수 있다. 기입 전류의 방향이 자기 고정층(13)에서 자기 자유층(11) 방향으로 흐를 경우, 제1 자기층(11)의 자화 방향과 제2 자기층(13)의 자화 방향이 동일하게 될 수 있다. 이와 같은 자화 상태에서, 자기 메모리 소자(10)는 낮은 저항 상태를 갖게 되고, 자기 메모리 소자(10)는 제2 값(예를 들어, “1”)의 데이터를 저장하는 것으로 볼 수 있다.

도 2에는 명확하게 도시하지 않았으나, 자기 메모리 소자(1)는 제1 자기층(11)의 상부에 배치되는 상부 메탈 전극, 제2 자기층(13)의 하부에 배치되는 하부 메탈 전극을 더 포함할 수 있다. 또한, 자기 메모리 소자(10)는 제1 자기층(11)이 자기 고정층이고, 제2 자기층(13)이 자기 자유층으로 형성되도록 변형될 수 있다.

도 3은 도 1의 자기 메모리 장치의 레이아웃의 일 예를 설명하기 위한 도면이다.

도 3을 참조하면, 도 1의 자기 메모리 장치의 레이아웃의 일 예(1a)는 복수의 활성 영역(110), 복수의 워드 라인 패턴(130a, 130b), 복수의 비트 라인 패턴(150a~150f), 복수의 소스 라인 패턴(120), 복수의 금속 배선 패턴(140a, 140b), 복수의 선택 트랜지스터(ST0, ST1), 복수의 MTJ 소자(160)를 포함할 수 있다.

복수의 활성 영역(110)은 제1 방향(예를 들어, 도 3의 상하 방향)으로 길게 연장되도록 배치될 수 있다. 복수의 활성 영역(110)은 서로 이격되어 형성될 수 있다.

복수의 워드 라인 패턴(130a, 130b)은 제2 방향(예를 들어, 도 3의 좌우 방향)으로 길게 연장되도록 배치될 수 있다. 제1 방향과 제2 방향은 서로 교차할 수 있다. 복수의 워드 라인 패턴(130a, 130b)은 복수의 활성 영역(110)을 가로지르도록 배치될 수 있다.

복수의 비트 라인 패턴(150a~150f)은 상기 제1 방향으로 길게 연장되도록 배치될 수 있다. 복수의 비트 라인 패턴(150a~150f)은 복수의 활성 영역(110)과 서로 이격되어 배치될 수 있다. 복수의 비트 라인 패턴(150a~150f)은 복수의 워드 라인 패턴(130a, 130b)과 서로 교차하지 않도록 배치될 수 있다.

복수의 소스 라인 패턴(120)은 상기 제2 방향으로 길게 연장되도록 배치될 수 있다. 즉, 복수의 소스 라인 패턴(120)은 복수의 워드 라인 패턴(130a, 130b)과 평행하게 배치될 수 있다. 복수의 소스 라인 패턴(120)은 복수의 워드 라인 패턴(130a, 130b) 중 서로 인접하는 두 개의 워드 라인 패턴(130a, 130b) 사이에 각각 배치될 수 있다. 복수의 소스 라인 패턴(120)의 종단은 서로 인접하는 두 개의 워드 라인 패턴(130a, 130b)의 사이에서 복수의 활성 영역(110)과 오버랩될 수 있다.

복수의 금속 배선 패턴(140a, 140b)은 상기 제2 방향으로 길게 연장되도록 배치될 수 있다. 복수의 금속 배선 패턴(140a, 140b)은 복수의 비트 라인 패턴(150a~150f)과 서로 교차하도록 배치될 수 있다. 복수의 금속 배선 패턴(140a, 140b)의 종단은 복수의 활성 영역(110)과 오버랩될 수 있다. 구체적으로, 복수의 금속 배선 패턴(140a, 140b)과 복수의 소스 라인 패턴(120)은 복수의 워드 라인 패턴(130a, 130b)을 사이에 두고 서로 이격하여 배치되고, 복수의 금속 배선 패턴(140a, 140b)의 종단은 복수의 활성 영역(110)의 양 종단과 오버랩될 수 있다. 실시예에 따라, 복수의 금속 배선 패턴(140a, 140b)의 종단은 복수의 활성 영역(110)과 일부 오버랩될 수도 있다.

복수의 소스 라인 패턴(120)의 양 측으로, 복수의 워드 라인 패턴(130a, 130b)과 복수의 활성 영역(110)이 교차하는 영역 주변에서 복수의 선택 트랜지스터(ST0, ST1)가 정의될 수 있다. 복수의 워드 라인 패턴(130a, 130b)은 복수의 선택 트랜지스터(ST0, ST1)의 게이트 전극으로 기능할 수 있다. 복수의 워드 라인 패턴(130a, 130b)을 중심으로 하여, 제1 측(예를 들어, 금속 배선 패턴(140a, 140b) 측)에 복수의 선택 트랜지스터(ST0, ST1)의 드레인이 정의되고, 제2 측(예를 들어, 소스 라인 패턴(120) 측)에 복수의 선택 트랜지스터(ST0, ST1)의 소스가 정의될 수 있다. 복수의 제1 컨택 플러그(170a)에 의해서, 복수의 소스 라인 패턴(120)과 복수의 활성 영역(110)이 전기적으로 접속하고, 복수의 제2 컨택 플러그(170b)에 의해서, 복수의 금속 배선 패턴(140a, 140b)과 복수의 활성 영역(110)이 전기적으로 접속할 수 있다.

복수의 MTJ 소자(160)는 복수의 비트 라인 패턴(150a~150f)의 하부에 배치될 수 있다. 복수의 MTJ 소자(160)는 복수의 비트 라인 패턴(150a~150f)과 복수의 금속 배선 패턴(170a, 170b)이 교차하는 영역 주변에 배치될 수 있다. 복수의 금속 배선 패턴(170a, 170b) 중 하나의 금속 배선 패턴은 대응하는 복수의 MTJ 소자(160)와 오버랩될 수 있다. 복수의 제3 컨택 플러그(170c)에 의해서, 복수의 비트 라인 패턴(150a~150f), 복수의 금속 배선 패턴(140a, 140b) 및 복수의 MTJ 소자(160)가 전기적으로 접속할 수 있다. 복수의 MTJ 소자(160)는 도 2를 참조하여 설명한 자기 메모리 소자(10)와 실질적으로 동일하게 구성될 수 있다. 복수의 MTJ 소자(160)의 자기 자유층은 복수의 비트 라인 패턴(150a~150f)과 접속하고, 복수의 MTJ 소자(160)의 자기 고정층은 복수의 금속 배선 패턴(140a, 140b)과 접속할 수 있다.

도 3의 자기 메모리 장치의 레이아웃(1a)에 의하면, 복수의 소스 라인 패턴(120)이 서로 인접하는 워드 라인 패턴(130a, 130b)의 사이에서 제2 방향으로 연장되어 배치되고, 복수의 MTJ 소자(160)는 복수의 비트 라인 패턴(150a~150f)의 하부에 배치되므로, 임베디드를 위해 일 방향(예를 들어, 도 3의 좌우 방향) 크기를 감소시킬 수 있다. 또한, 하나의 선택 트랜지스터(ST0, ST1)가 대응하는 금속 배선 패턴(140a, 140b)에 접속하는 복수의 MTJ 소자(160)를 제어하도록 하므로, 선택 트랜지스터(ST0, ST1)의 활성 영역의 유효(effective) 폭을 증가시키고, 선택 트랜지스터(ST0, ST1)의 전류 구동 성능을 증가시킬 수 있다.

도 4는 도 1의 자기 메모리 장치의 레이아웃의 다른 예를 설명하기 위한 도면이다.

도 4를 참조하면, 도 1의 자기 메모리 장치의 레이아웃의 다른 예(1b)는 복수의 활성 영역(210), 복수의 워드 라인 패턴(230a, 230b), 복수의 비트 라인 패턴(250a~250f), 복수의 소스 라인 패턴(220), 복수의 선택 트랜지스터(ST0, ST1), 복수의 MTJ 소자(260)를 포함할 수 있다.

복수의 활성 영역(210)은 제3 방향(예를 들어, 도 4의 좌우 방향)으로 길게 연장되도록 배치될 수 있다. 복수의 활성 영역(210)은 서로 이격되어 형성될 수 있다.

복수의 워드 라인 패턴(230a, 230b)은 상기 제3 방향으로 길게 연장되도록 배치될 수 있다. 복수의 워드 라인 패턴(230a, 230b)은 복수의 활성 영역(210)을 가로지르도록 배치될 수 있다.

복수의 비트 라인 패턴(250a~250f)은 제4 방향(예를 들어, 도 4의 상하 방향)으로 길게 연장되도록 배치될 수 있다. 복수의 비트 라인 패턴(250a~250f)은 복수의 활성 영역(210)을 가로지르도록 배치될 수 있다. 복수의 비트 라인 패턴(250a~250f)은 복수의 워드 라인 패턴(230a, 230b)과 서로 교차하도록 배치될 수 있다.

복수의 소스 라인 패턴(220)은 상기 제3 방향으로 길게 연장되도록 배치될 수 있다. 즉, 복수의 소스 라인 패턴(220)은 복수의 워드 라인 패턴(230a, 230b)과 평행하게 배치될 수 있다. 복수의 소스 라인 패턴(220)은 복수의 워드 라인 패턴(230a, 230b) 중 서로 인접하는 두 개의 워드 라인 패턴(230a, 230b) 사이에 각각 배치될 수 있다. 복수의 소스 라인 패턴(220)은 서로 인접하는 두 개의 워드 라인 패턴(230a, 230b)의 사이에서 복수의 활성 영역(210)을 가로지르도록 배치될 수 있다.

복수의 소스 라인 패턴(220)의 양 측으로, 복수의 워드 라인 패턴(230a, 230b)과 복수의 활성 영역(210)이 교차하는 영역 주변에서 복수의 선택 트랜지스터(ST0, ST1)가 정의될 수 있다. 복수의 워드 라인 패턴(230a, 230b)은 복수의 선택 트랜지스터(ST0, ST1)의 게이트 전극으로 기능할 수 있다. 복수의 워드 라인 패턴(230a, 230b)을 중심으로 하여, 제1 측(예를 들어, MTJ 소자(260) 측)에 복수의 선택 트랜지스터(ST0, ST1)의 드레인이 정의되고, 제2 측(예를 들어, 소스 라인 패턴(220) 측)에 복수의 선택 트랜지스터(ST0, ST1)의 소스가 정의될 수 있다. 복수의 제4 컨택 플러그(270a)에 의해서, 복수의 소스 라인 패턴(220)과 복수의 활성 영역(210)이 전기적으로 접속하고, 복수의 제5 컨택 플러그(270c)에 의해서, 복수의 비트 라인 패턴(250a~250f), 복수의 활성 영역(210), 복수의 MTJ 소자(260)가 전기적으로 접속할 수 있다.

복수의 MTJ 소자(260)는 복수의 비트 라인 패턴(250a~250f)의 하부에 배치될 수 있다. 복수의 MTJ 소자(260)는 서로 인접하는 워드 라인 패턴(230a, 230b)의 (복수의 소스 라인 패턴(220)이 배치되지 않은) 양 측으로 배치될 수 있다. 복수의 MTJ 소자(260)는 복수의 활성 영역(210)과 오버랩될 수 있다. 복수의 MTJ 소자(260)는 도 2를 참조하여 설명한 자기 메모리 소자(10)와 실질적으로 동일하게 구성될 수 있다. 복수의 MTJ 소자(260)의 자기 자유층은 복수의 비트 라인 패턴(250a~250f)과 접속하고, 복수의 MTJ 소자(260)의 자기 고정층은 복수의 활성 영역(210)과 접속할 수 있다.

도 4의 자기 메모리 장치의 레이아웃(1b)에 의한 경우에도, 임베디드를 위해 일 방향(예를 들어, 도 4의 좌우 방향 크기를 감소시킬 수 있다. 또한, 선택 트랜지스터(ST0, ST1)의 활성 영역의 유효 폭을 증가시키고, 선택 트랜지스터(ST0, ST1)의 전류 구동 성능을 증가시킬 수 있다.

도 5는 도 1의 자기 메모리 장치의 동작 전압을 설명하기 위한 테이블이고, 도 6은 도 1의 자기 메모리 장치의 프로그램 동작을 설명하기 위한 도면이다.

도 5를 참조하면, 도 1의 자기 메모리 장치(1)의 독출 또는 프로그램 동작시 소스 라인(SL), 워드 라인(WL), 비트 라인(BL)에 제공되는 동작 전압이 도시된다.

먼저, 자기 메모리 소자(10)로부터 데이터를 독출하는 경우, 복수의 소스 라인(SL)에는 “0” V의 전압이 제공되고, 복수의 워드 라인(WL) 중 선택된 워드 라인에는 전원 전압(VDD)이 제공되고, 비선택된 워드 라인(WL)에는 “0” V의 전압이 제공되고, 복수의 비트 라인(BL) 중 선택된 비트 라인(BL)에는 독출 전압(VREAD)이 제공되고, 비선택된 비트 라인(BL)에는 플로팅 전압(VFLOAT)이 제공된다. 예를 들어, 플로팅 전압(VFLOAT)은 독출 전압(VREAD)보다 클 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 플로팅 전압(VFLOAT)은 독출 전압(VREAD)보다 작을 수 있다.

다음으로, 자기 메모리 장치(1)를 프로그램하여 자기 메모리 소자(10)에 제1 값(예를 들어, “0”)을 기입하는 경우, 복수의 소스 라인(SL)에는 “0” V의 전압이 제공되고, 복수의 워드 라인(WL) 중 선택된 워드 라인(WL)에는 전원 전압(VDD)이 제공되고, 비선택된 워드 라인(WL)에는 “0” V의 전압이 제공되고, 복수의 비트 라인(BL) 중 선택된 비트 라인(BL)에는 기입 전압(VWRITE)이 제공되고, 비선택된 비트 라인(BL)에는 플로팅 전압(VFLOAT)이 제공된다. 예를 들어, 플로팅 전압(VFLOAT)은 기입 전압(VWRITE)보다 클 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 플로팅 전압(VFLOAT)은 독출 전압(VREAD)보다 작을 수 있다.

다음으로, 자기 메모리 장치(1)를 프로그램하여 자기 메모리 소자(10)에 제2 값(예를 들어, “1”)을 기입하는 경우, 복수의 소스 라인(SL) 중 선택된 워드 라인(WL)에는 기입 전압(VWRITE)이 제공되고, 비선택된 워드 라인(WL)에는 “0” V의 전압이 제공되고, 복수의 워드 라인(WL) 중 선택된 워드 라인(WL)에는 전원 전압(VDD)이 제공되고, 비선택된 워드 라인(WL)에는 “0” V의 전압이 제공되고, 복수의 비트 라인(BL) 중 선택된 비트 라인(BL)에는 “0” V의 전압이 제공되고, 비선택된 비트 라인(BL)에는 플로팅 전압(VFLOAT)이 제공된다.

도 6을 참조하면, 자기 메모리 장치(1)의 자기 메모리 소자(10)에 제2 값을 기입하는 경우, 기입 전류(IWRITE)의 흐름이 도시된다. 설명의 편의를 위해, 도 6은 자기 메모리 장치(1)의 일부 회로에 대해서만 도시하였다.

복수의 워드 라인(WL) 중 선택된 제1 워드 라인(WL0)에 전원 전압(VDD)이 제공되어 제1 선택 트랜지스터(ST0)가 턴온(turn-on)될 수 있다. 비선택된 제2 워드 라인(WL1)에는 “0” V의 전압이 제공되므로, 제2 선택 트랜지스터(ST1)는 턴오프(turn-off)될 수 있다. 선택된 제1 비트 라인(BL0)에는 “0” V의 전압이 제공되고, 비선택된 나머지 비트 라인(BL1~BLm)에는 플로팅 전압(VFLOAT)이 제공될 수 있다. 제1 소스 라인(SL0)에 기입 전압(VWRITE)이 제공되고, 기입 전압(VWRITE)에 대응되는 기입 전류(IWRITE)가 제1 선택 트랜지스터(ST0)를 통해 선택된 제1 비트 라인(BL0)으로 흐를 수 있다. 기입 전류(IWRITE)가 자기 메모리 소자(10)의 일 단(자기 고정층)에서 타 단(자기 자유층) 방향으로 흐르게 되어, 자기 메모리 소자(10)는 “1”의 데이터를 저장할 수 있다. 이 때, 제1 워드 라인(WL0) 방향으로 배치된 복수의 자기 메모리 소자(10)의 타 단이 서로 접속하고 있으므로, 비선택된 나머지 비트 라인(BL1~BLm)으로부터 선택된 제1 비트 라인(BL0)으로 방해 전류(IDISTURB)가 흐를 수 있다. 그러나, 비선택된 나머지 비트 라인(BL1~BLm)에는 플로팅 전압(VFLOAT)이 제공되어, 비선택된 나머지 비트 라인(BL1~BLm)이 플로팅 상태에 있으므로, 방해 전류(IDISTURB)가 흐르지 않게 된다.

명확하게 도시하지 않았으나, 자기 메모리 장치(1)를 독출하는 경우, 및 자기 메모리 장치(1)의 자기 메모리 소자(10)에 제1 값을 기입하는 경우에도, 방해 전류(IDISTURB)가 흐르지 않도록 자기 메모리 장치(1)는 실질적으로 동일하게 동작할 수 있다.

도 7은 본 발명의 다른 실시예에 따른 자기 메모리 장치를 설명하기 위한 도면이다.

도 7을 참조하면, 본 발명의 다른 실시예에 따른 자기 메모리 장치(3)는 메모리 셀 어레이(310; MEMORY CELL ARRAY), 독출/기입 회로(320; READ/WRITE CIRCUIT), 데이터 입/출력 회로(330; DATA I/0)를 포함할 수 있다.

메모리 셀 어레이(310)는 데이터를 저장하기 위한 복수의 자기 메모리 소자를 포함할 수 있다. 메모리 셀 어레이(310)는 도 1을 참조하여 설명한 자기 메모리 장치의 셀 어레이 구조를 포함하고, 도 3 또는 도 4를 참조하여 설명한 자기 메모리 장치의 레이아웃으로 형성될 수 있다.

독출/기입 회로(320)는 메모리 셀 어레이(310)로부터 데이터를 독출하기 위한 복수의 센스 앰프, 메모리 셀 어레이(310)에 데이터를 기입하기 위한 복수의 기입 드라이버를 포함할 수 있다. 독출/기입 회로(320)는 복수의 비트 라인(BL0~BLm)을 통해 메모리 셀 어레이(310)와 접속할 수 있다.

데이터 입출력 회로(330)는 메모리 셀 어레이(310)에 기입될 데이터(DATA)를 외부로부터 수신할 수 있다. 데이터 입출력 회로(330)는 메모리 셀 어레이(310)에 기입될 데이터(DATA)를 기입 드라이버를 통하여 메모리 셀 어레이(310)에 제공할 수 있다. 메모리 셀 어레이(310)로부터 독출된 데이터(DATA)는 센스 앰프에 의해 감지되고, 데이터 입출력 회로(330)는 독출된 데이터(DATA)를 수신할 수 있다. 데이터 입출력 회로(330)는 메모리 셀 어레이(310)로부터 독출된 데이터(DATA)를 외부에 제공할 수 있다. 데이터 입출력 회로(330)는 복수의 데이터 입출력 라인(D0~Dj)을 통해 독출/기입 회로(320)와 접속할 수 있다.

메모리 셀 어레이(310) 내에서, 각각의 워드 라인은 복수의 선택 트랜지스터(ST00~ST0j)와 접속할 수 있다. 복수의 선택 트랜지스터(ST00~ST0j)는 복수의 데이터 입출력 라인(D0~Dj)과 동일한 수로 구비될 수 있다. 이 경우, 하나의 워드 라인을 공유하는 복수의 자기 메모리 소자는 복수의 그룹으로 구분될 수 있고, 각각의 그룹의 복수의 자기 메모리 소자는 하나의 선택 트랜지스터를 공유할 수 있다.

복수의 선택 트랜지스터(ST00~ST0j)는 복수의 데이터 입출력 라인(D0~Dj)에 대응하여 개별적으로 동작할 수 있다. 예를 들어, 입출력 라인(D0~Dj)을 통해 제공되는 데이터(DATA)에 따라, 동일한 워드 라인에 배치된, 어느 하나의 선택 트랜지스터와 연결된 자기 메모리 소자에 “1”의 데이터가 저장되는 동시에, 다른 하나의 선택 트랜지스터와 연결된 자기 메모리 소자에 “0”의 데이터가 저장될 수 있다.

도 8은 본 발명의 또 다른 실시예에 따른 자기 메모리 장치를 설명하기 위한 도면이다.

도 8을 참조하면, 본 발명의 또 다른 실시예에 따른 자기 메모리 장치(4)는 제어 로직(410; CONTROL LOGIC), 어드레스 디코더(420; ADDRESS DECODER), 로우 디코더(430; ROW DECODER), 컬럼 디코더(440; COLUMN DECODER), 메모리 셀 어레이(450; MEMORY CELL ARRAY), 독출/기입 회로(460; READ/WRITE CIRCUIT), 데이터 입/출력 회로(470; DATA I/0)를 포함할 수 있다.

제어 로직(410)은 외부(예를 들어, 메모리 컨트롤러(미도시))로부터 커맨드(CMD)를 수신하여, 자기 메모리 장치(400)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(410)은 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 포함하는 커맨드(CMD)를 디코딩하여, 제어 신호들을 생성할 수 있다. 제어 로직(410)은 자기 메모리 장치(400)가 독출(read), 기입(write) 또는 소거(erase) 동작을 수행하도록, 로우 디코더(430), 컬럼 디코더(440) 등에 제어 신호들을 제공할 수 있다.

어드레스 디코더(420)는 외부로부터 어드레스(ADDR)를 수신할 수 있다. 예를 들어, 어드레스 디코더(420)는 로우 어드레스 신호(ROW_ADDR), 컬럼 어드레스 신호(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 디코더(420)는 수신된 로우 어드레스 신호(ROW_ADDR)를 로우 디코더(430)에 제공하고, 수신된 컬럼 어드레스 신호(COL_ADDR)를 컬럼 디코더(440)에 제공할 수 있다.

로우 디코더(430)는 로우 어드레스 신호(ROW_ADDR)에 대응하는 메모리 셀 어레이(450)의 워드 라인을 활성화할 수 있다. 컬럼 디코더(440)는 독출/기입 회로(460)를 통하여 컬럼 어드레스 신호(COL_ADDR)에 대응하는 메모리 셀 어레이(450)의 비트 라인을 활성화할 수 있다.

메모리 셀 어레이(450)는 데이터를 저장하기 위한 복수의 자기 메모리 소자를 포함할 수 있다. 메모리 셀 어레이(450)는 도 1을 참조하여 설명한 자기 메모리 장치의 셀 어레이 구조를 포함하고, 도 3 또는 도 4를 참조하여 설명한 자기 메모리 장치의 레이아웃으로 형성될 수 있다.

메모리 셀 어레이(450) 내에서, 각각의 워드 라인은 복수의 선택 트랜지스터와 접속할 수 있다. 복수의 선택 트랜지스터는 복수의 데이터 입출력 라인과 동일한 수로 구비될 수 있다. 복수의 선택 트랜지스터는 복수의 데이터 입출력 라인에 대응하여 개별적으로 동작할 수 있다.

독출/기입 회로(460)는 메모리 셀 어레이(450)로부터 데이터를 독출하기 위한 복수의 센스 앰프, 메모리 셀 어레이(450)에 데이터를 기입하기 위한 복수의 기입 드라이버를 포함할 수 있다.

데이터 입출력 회로(470)는 메모리 셀 어레이(450)에 기입될 데이터(DATA)를 외부로부터 수신할 수 있다. 데이터 입출력 회로(470)는 메모리 셀 어레이(450)에 기입될 데이터(DATA)를 기입 드라이버를 통하여 메모리 셀 어레이(450)에 제공할 수 있다. 메모리 셀 어레이(450)로부터 독출된 데이터(DATA)는 센스 앰프에 의해 감지되고, 데이터 입출력 회로(470)는 독출된 데이터(DATA)를 수신할 수 있다. 데이터 입출력 회로(470)는 메모리 셀 어레이(450)로부터 독출된 데이터(DATA)를 외부에 제공할 수 있다.

명확하게 도시하지 않았으나, 자기 메모리 장치(4)는 예시되지 않은 다른 구성 요소들을 더 포함할 수 있다.

도 9는 본 발명의 몇몇 실시예에 따른 자기 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.

도 9를 참조하면, 본 발명의 몇몇 실시예에 따른 자기 메모리 장치의 독출 또는 프로그램 동작시, 복수의 워드 라인 중 선택된 워드 라인에 전원 전압(VDD)을 제공한다(S510). 비선택된 워드 라인에는 “0” V의 전압을 제공할 수 있다.

이어서, 복수의 비트 라인 중 선택된 비트 라인에 독출 또는 프로그램 전압을 제공하되, 복수의 비트 라인 중 비선택된 비트 라인에 플로팅 전압을 제공한다(S520). 자기 메모리 소자로부터 데이터를 독출하는 경우, 복수의 비트 라인 중 선택된 비트 라인에 독출 전압(VREAD)을 제공할 수 있다. 자기 메모리 소자에 제1 값(예를 들어, “0”)을 기입하는 경우, 복수의 비트 라인 중 선택된 비트 라인에 기입 전압(VWRITE)을 제공할 수 있다. 그리고, 자기 메모리 소자에 제2 값(예를 들어, “1”)을 기입하는 경우, 복수의 비트 라인 중 선택된 비트 라인에 “0” V의 전압을 제공할 수 있다.

복수의 소스 라인에는 다음과 같은 전압을 제공할 수 있다. 자기 메모리 소자로부터 데이터를 독출하는 경우, 복수의 소스 라인에는 “0” V의 전압을 제공할 수 있다. 자기 메모리 소자에 제1 값을 기입하는 경우에도, 복수의 소스 라인에는 “0” V의 전압을 제공할 수 있다. 그리고, 자기 메모리 소자에 제2 값을 기입하는 경우에는, 복수의 소스 라인 중 선택된 소스 라인에는 기입 전압(VWRITE)을 제공하고, 비선택된 소스 라인에는 “0” V의 전압을 제공할 수 있다.

도 10은 본 발명의 몇몇 실시예에 따른 자기 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 도면이다.

도 10을 참조하면, 본 발명의 몇몇 실시예에 따른 자기 메모리 장치를 포함하는 메모리 시스템(600)은 메모리 컨트롤러(610; MEMORY CONTROLLER) 및 메모리 장치(620; MEMORY DEVICE)를 포함할 수 있다.

메모리 컨트롤러(610)는 호스트(HOST)의 요청에 응답하여 메모리 장치(620)를 제어하도록 구성될 수 있다. 예를 들어, 메모리 컨트롤러(610)는 메모리 장치(620)의 독출(read), 기입(write) 또는 소거(erase) 동작 등을 제어하도록 구성될 수 있다. 메모리 컨트롤러(610)는 메모리 장치(620)에 커맨드(CMD), 어드레스(ADDR)를 전송하고, 메모리 장치(620)와 데이터(DATA)를 교환할 수 있다. 메모리 컨트롤러(610)는 메모리 장치(620)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성될 수 있다.

메모리 장치(620)는 데이터를 저장하도록 구성될 수 있다. 메모리 장치(620)는 메모리 셀 어레이를 포함하고, 메모리 셀 어레이는 데이터를 저장하기 위한 복수의 자기 메모리 소자를 포함할 수 있다. 메모리 셀 어레이는 도 1을 참조하여 설명한 자기 메모리 장치의 셀 어레이 구조를 포함하고, 도 3 또는 도 4를 참조하여 설명한 자기 메모리 장치의 레이아웃으로 형성될 수 있다.

메모리 셀 어레이 내에서, 각각의 워드 라인은 복수의 선택 트랜지스터와 접속할 수 있다. 복수의 선택 트랜지스터는 복수의 데이터 입출력 라인과 동일한 수로 구비될 수 있다. 복수의 선택 트랜지스터는 복수의 데이터 입출력 라인에 대응하여 개별적으로 동작할 수 있다.

도 11은 본 발명의 몇몇 실시예에 따른 자기 메모리 장치를 포함하는 다른 메모리 시스템을 설명하기 위한 도면이다.

도 11을 참조하면, 본 발명의 몇몇 실시예에 따른 자기 메모리 장치를 포함하는 다른 메모리 시스템(700)은 메모리 컨트롤러(710; MEMORY CONTROLLER) 및 메모리 장치(720; MAGNETIC MEMORY DEVICE)를 포함할 수 있다.

메모리 컨트롤러(710)는 호스트(HOST)의 요청에 응답하여 메모리 장치(720)를 제어하도록 구성될 수 있다. 메모리 컨트롤러(710)는 메모리 장치(720)에 커맨드(CMD), 어드레스(ADDR)를 전송하고, 메모리 장치(720)와 데이터(DATA)를 교환할 수 있다. 메모리 컨트롤러(710)는 메모리 장치(720)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성될 수 있다.

메모리 컨트롤러(710)는 프로세서(711; PROCESSOR), 자기 메모리 모듈(712; MAGNETIC MEMORY MODULE), 호스트 인터페이스(713; HOST I/F), 메모리 인터페이스(714; MEMORY I/F)를 포함할 수 있다.

프로세서(711)는 메모리 컨트롤러(710)의 제반 동작을 제어하도록 구성될 수 있다.

메모리 모듈(712)은 명령어 및/또는 데이터 등을 임시 저장하는 동작 메모리로 기능할 수 있다. 또는, 메모리 모듈(712)은 버퍼 메모리로 기능할 수도 있다. 예를 들어, 메모리 모듈(712)은 메모리 장치(720)에 프로그램될 데이터를 호스트로부터 전달받아 임시 저장할 수 있다. 메모리 장치(720)의 기입 동작시, 메모리 모듈(712)에 임시 저장된 데이터는 메모리 장치(720)에 전달되어 기입될 수 있다. 메모리 모듈(712)은 메모리 장치(720)로부터 독출된 데이터를 전달받아 임시 저장할 수도 있다.

메모리 모듈(712)은 메모리 셀 어레이를 포함하고, 메모리 셀 어레이는 데이터를 저장하기 위한 복수의 자기 메모리 소자를 포함할 수 있다. 메모리 셀 어레이는 도 1을 참조하여 설명한 자기 메모리 장치의 어레이 구조를 포함하고, 도 3 또는 도 4를 참조하여 설명한 자기 메모리 장치의 레이아웃으로 형성될 수 있다.

메모리 셀 어레이 내에서, 각각의 워드 라인은 복수의 선택 트랜지스터와 접속할 수 있다. 복수의 선택 트랜지스터는 복수의 데이터 입출력 라인과 동일한 수로 구비될 수 있다. 복수의 선택 트랜지스터는 복수의 데이터 입출력 라인에 대응하여 개별적으로 동작할 수 있다.

호스트 인터페이스(713)는 호스트(HOST)와 인터페이싱 하도록 구성될 수 있다. 예를 들어, 호스트 인터페이스(713)는 USB(Universal Serial Bus) 프로토콜, MMC(multimedia card) 프로토콜, PCI(peripheral component interconnection) 프로토콜, PCI-E(PCI-express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(small computer small interface) 프로토콜, ESDI(enhanced small disk interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 포함하도록 구성될 수 있다.

메모리 인터페이스(713)는 메모리 장치(720)와 인터페이싱 하도록 구성될 수 있다.

메모리 장치(720)는 데이터를 저장하도록 구성될 수 있다. 메모리 장치(720)는 DRAM(Dynamic Random Access Memory), SDR SDRAM(Single Data Rate Synchronous DRAM), DDR SDRAM(Double Data Rate Synchronous DRAM)과 같은 휘발성 메모리 메모리 장치, 또는 ROM(Read Only Memory), EEPROM(Electrically Erasable and Programmable ROM), Flash 메모리 장치과 같은 비휘발성 메모리 장치를 포함할 수 있다.

도 12는 본 발명의 몇몇 실시예에 따른 자기 메모리 장치를 포함하는 또 다른 메모리 시스템을 설명하기 위한 도면이다.

도 12를 참조하면, 본 발명의 몇몇 실시예에 따른 자기 메모리 장치를 포함하는 또 다른 메모리 시스템(800)은 메모리 컨트롤러(810; MEMORY CONTROLLER) 및 메모리 장치(820; MEMORY DEVICE)를 포함할 수 있다.

메모리 컨트롤러(810)는 호스트(HOST)의 요청에 응답하여 메모리 장치(820)를 제어하도록 구성될 수 있다. 메모리 컨트롤러(810)는 메모리 장치(820)에 커맨드(CMD), 어드레스(ADDR)를 전송하고, 메모리 장치(820)와 데이터(DATA)를 교환할 수 있다. 메모리 컨트롤러(810)는 메모리 장치(820)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성될 수 있다.

메모리 장치(820)는 복수의 메모리 칩(821; MEMORY CHIP)을 포함하여 데이터를 저장하도록 구성될 수 있다. 복수의 메모리 칩(821)은 복수의 그룹으로 분할될 수 있다. 복수의 메모리 칩(821)의 각 그룹은 하나의 공통 채널을 통해 메모리 컨트롤러(810)와 인터페이싱하도록 구성될 수 있다. 예를 들어, 복수의 메모리 칩(821)은 제1 채널 내지 제k 채널(CH1~CHk)을 통해 메모리 컨트롤러(810)와 인터페이싱할 수 있다.

메모리 컨트롤러(810) 또는 메모리 장치(820)는 메모리 셀 어레이를 포함하고, 메모리 셀 어레이는 데이터를 저장하기 위한 복수의 자기 메모리 소자를 포함할 수 있다. 메모리 셀 어레이는 도 1을 참조하여 설명한 자기 메모리 장치의 어레이 구조를 포함하고, 도 3 또는 도 4를 참조하여 설명한 자기 메모리 장치의 레이아웃으로 형성될 수 있다.

메모리 셀 어레이 내에서, 각각의 워드 라인은 복수의 선택 트랜지스터와 접속할 수 있다. 복수의 선택 트랜지스터는 복수의 데이터 입출력 라인과 동일한 수로 구비될 수 있다. 복수의 선택 트랜지스터는 복수의 데이터 입출력 라인에 대응하여 개별적으로 동작할 수 있다.

도 12에서는 하나의 공통 채널에 복수의 메모리 칩(821)이 연결되는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니고, 하나의 공통 채널에 하나의 메모리 칩(821)이 연결되도록 변형될 수 있다.

도 13은 본 발명의 몇몇 실시예에 따른 자기 메모리 장치를 포함하는 메모리 카드를 설명하기 위한 도면이다.

도 13을 참조하면, 본 발명의 몇몇 실시예에 따른 자기 메모리 장치를 포함하는 메모리 카드(900)는 카드 접속 유닛(910), 메모리 컨트롤러(920; MEMORY CONTROLLER), 메모리 장치(920; MEMORY DEVICE)를 포함할 수 있다.

카드 접속 유닛(910)은 복수의 핀으로 구성될 수 있다. 이들 핀에는 커맨드 핀, 데이터 핀, 클록 핀, 전원 핀 등이 포함될 수 있다. 핀의 수는 메모리 카드(900)의 종류에 따라 다양하게 변형될 수 있다.

메모리 컨트롤러(920)는 카드 접속 유닛(910)을 통해 수신된 커맨드에 응답하여, 메모리 장치(930)를 제어하도록 구성될 수 있다. 메모리 컨트롤러(920)는 메모리 장치(930)에 데이터를 기입하거나, 메모리 장치(930)로부터 데이터를 독출하도록 구성될 수 있다.

메모리 장치(930)는 메모리 카드(900)의 저장 공간으로써 기능할 수 있다.

메모리 컨트롤러(920) 또는 메모리 장치(930)는 메모리 셀 어레이를 포함하고, 메모리 셀 어레이는 데이터를 저장하기 위한 복수의 자기 메모리 소자를 포함할 수 있다. 메모리 셀 어레이는 도 1을 참조하여 설명한 자기 메모리 장치의 어레이 구조를 포함하고, 도 3 또는 도 4를 참조하여 설명한 자기 메모리 장치의 레이아웃으로 형성될 수 있다.

메모리 셀 어레이 내에서, 각각의 워드 라인은 복수의 선택 트랜지스터와 접속할 수 있다. 복수의 선택 트랜지스터는 복수의 데이터 입출력 라인과 동일한 수로 구비될 수 있다. 복수의 선택 트랜지스터는 복수의 데이터 입출력 라인에 대응하여 개별적으로 동작할 수 있다.

예를 들어, 메모리 카드(900)는 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드로 구성될 수 있다.

도 14는 본 발명의 몇몇 실시예에 따른 자기 메모리 장치를 포함하는 반도체 시스템을 설명하기 위한 도면이다.

도 14를 참조하면, 본 발명의 몇몇 실시예에 따른 자기 메모리 장치를 포함하는 반도체 시스템(1100)은 코어 프로세서(1110; CORE), 디스플레이 컨트롤러(1120; DISPLAY CONTROLLER), 인터페이스 장치(1130; INTERFACE), 메모리 시스템(1140), 주변 장치(1150; PERIPHERAL), 데이터 버스(1160)를 포함할 수 있다.

코어 프로세서(1110), 디스플레이 컨트롤러(1120), 인터페이스 장치(1130), 메모리 시스템(1140), 주변 장치(1150)는 데이터 버스(1160)를 통하여 서로 결합할 수 있다. 데이터 버스(1160)는 데이터들이 이동되는 통로(path)에 해당할 수 있다.

코어 프로세서(1110)는 하나의 프로세서 코어(single-core)를 포함하거나, 복수의 프로세서 코어들(multi-core)을 포함하여 데이터를 처리할 수 있다. 예를 들어, 코어 프로세서(1110)는 듀얼 코어(dual-core), 쿼드 코어(quad-core), 헥사 코어(hexa-core) 등의 멀티 코어(multi-core)를 포함할 수 있다. 명확하게 도시하지 않았으나, 코어 프로세서(1110)는 내부 또는 외부에 위치하는 캐시 메모리를 더 포함할 수 있다.

디스플레이 컨트롤러(1120)는 디스플레이 장치를 제어하여, 디스플레이 장치가 화상 또는 영상을 디스플레이하도록 할 수 있다.

인터페이스 장치(1130)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스 장치(1130)는 예를 들어, 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.

메모리 시스템(1140)은 명령어 및/또는 데이터 등을 저장하도록 구성될 수 있다. 메모리 시스템(1140)은 메모리 컨트롤러(1141; MEMORY CONTROLLER) 및 메모리 장치(1142; MEMORY DEVICE)를 포함할 수 있다. 메모리 컨트롤러(1141)는 데이터 버스(1160)를 통해 수신된 커맨드에 응답하여, 메모리 장치(1142)를 제어하도록 구성될 수 있다. 메모리 장치(1142)는 데이터를 저장하도록 구성될 수 있다.

메모리 컨트롤러(1141) 또는 메모리 장치(1142)는 메모리 셀 어레이를 포함하고, 메모리 셀 어레이는 데이터를 저장하기 위한 복수의 자기 메모리 소자를 포함할 수 있다. 메모리 셀 어레이는 도 1을 참조하여 설명한 자기 메모리 장치의 어레이 구조를 포함하고, 도 3 또는 도 4를 참조하여 설명한 자기 메모리 장치의 레이아웃으로 형성될 수 있다.

메모리 셀 어레이 내에서, 각각의 워드 라인은 복수의 선택 트랜지스터와 접속할 수 있다. 복수의 선택 트랜지스터는 복수의 데이터 입출력 라인과 동일한 수로 구비될 수 있다. 복수의 선택 트랜지스터는 복수의 데이터 입출력 라인에 대응하여 개별적으로 동작할 수 있다.

주변 장치(1150)는 직렬 통신 장치, 메모리 관리 장치, 오디오 처리 장치 등의 장치를 포함할 수 있다.

도 15는 도 14의 반도체 시스템이 적용되는 전자 기기의 예를 설명하기 위한 도면이다.

도 15를 참조하면, 도 14의 반도체 시스템(1100)이 스마트 폰(1200)에 적용되는 경우, 반도체 시스템(1100)의 적어도 일부는 시스템 온 칩(System On Chip; SOC)의 형태로 구성될 수 있다.

한편, 반도체 시스템(1100)은 예시되지 않은 다른 전자 기기에도 적용될 수 있다. 예를 들어, 반도체 시스템(1100)은 개인용 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공될 수 있다.

본 발명의 실시예들과 관련하여 설명된 방법 또는 알고리즘의 단계는, 프로세서에 의해 실행되는 하드웨어 모듈, 소프트웨어 모듈, 또는 그 2 개의 결합으로 직접 구현될 수 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터, 하드 디스크, 착탈형 디스크, CD-ROM, 또는 본 발명의 기술 분야에서 잘 알려진 임의의 형태의 컴퓨터로 읽을 수 있는 기록 매체에 상주할 수도 있다. 예시적인 기록 매체는 프로세서에 연결되며, 그 프로세서는 기록 매체로부터 정보를 독출할 수 있고 기록 매체에 정보를 기입할 수 있다. 다른 방법으로, 기록 매체는 프로세서와 일체형일 수도 있다. 프로세서 및 기록 매체는 주문형 집적회로(ASIC) 내에 상주할 수도 있다. ASIC는 사용자 단말기 내에 상주할 수도 있다. 다른 방법으로, 프로세서 및 기록 매체는 사용자 단말기 내에 개별 구성 요소로서 상주할 수도 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

1: 자기 메모리 장치
10: 자기 메모리 소자
WL0~WLn: 워드 라인
BL0~BLm: 비트 라인
SL0-~SLl: 소스 라인
ST0~STn: 선택 트랜지스터

Claims (20)

1. 복수의 소스 라인;
   상기 복수의 소스 라인 각각을 사이에 두고 배치되는 복수의 워드 라인;
   상기 복수의 워드 라인과 교차하는 복수의 비트 라인;
   상기 복수의 워드 라인 및 상기 복수의 비트 라인의 교차 영역에 배치되는 복수의 자기 메모리 소자; 및
   상기 복수의 워드 라인과 접속하는 복수의 선택 트랜지스터를 포함하되,
   상기 복수의 워드 라인 중 하나의 워드 라인을 공유하는 상기 복수의 자기 메모리 소자는 상기 복수의 선택 트랜지스터 중 상기 하나의 워드 라인과 접속하는 하나의 선택 트랜지스터를 공유하고,
   상기 복수의 비트 라인 중 하나의 비트 라인을 공유하는 상기 복수의 자기 메모리 소자는 각각의 상기 복수의 선택 트랜지스터와 연결되며,
   상기 하나의 비트 라인을 공유하는 상기 복수의 자기 메모리 소자 각각에 연결된 상기 복수의 선택 트랜지스터 중 서로 인접하는 두 개의 선택 트랜지스터는 상기 복수의 소스 라인 중 하나의 소스 라인을 공유하는, 자기 메모리 장치.
2. 제1항에 있어서,
   복수의 소스 라인을 더 포함하고,
   상기 복수의 선택 트랜지스터 중 서로 인접하는 두 개의 선택 트랜지스터는 상기 복수의 소스 라인 중 하나의 소스 라인을 공유하는, 자기 메모리 장치.
3. 제1항에 있어서,
   상기 복수의 선택 트랜지스터에 대응하는 복수의 데이터 입출력 라인을 포함하는 데이터 입출력 회로를 더 포함하는, 자기 메모리 장치.
4. 제1항에 있어서,
   상기 자기 메모리 소자는 MTJ(Magnetic Tunnel Junction) 구조를 포함하는, 자기 메모리 장치.
5. 복수의 소스 라인; 상기 복수의 소스 라인 각각을 사이에 두고 배치되는 복수의 워드 라인; 상기 복수의 워드 라인과 교차하는 복수의 비트 라인; 상기 복수의 워드 라인 및 상기 복수의 비트 라인의 교차 영역에 배치되는 복수의 자기 메모리 소자; 및 상기 복수의 워드 라인과 접속하는 복수의 선택 트랜지스터를 포함하되, 상기 복수의 워드 라인 중 하나의 워드 라인을 공유하는 상기 복수의 자기 메모리 소자는 상기 복수의 선택 트랜지스터 중 상기 하나의 워드 라인과 접속하는 하나의 선택 트랜지스터를 공유하고, 상기 복수의 비트 라인 중 하나의 비트 라인을 공유하는 상기 복수의 자기 메모리 소자는 각각의 상기 복수의 선택 트랜지스터와 연결되며, 상기 하나의 비트 라인을 공유하는 상기 복수의 자기 메모리 소자 각각에 연결된 상기 복수의 선택 트랜지스터 중 서로 인접하는 두 개의 선택 트랜지스터는 상기 복수의 소스 라인 중 하나의 소스 라인을 공유하는, 자기 메모리 장치의 동작 방법에 있어서,
   상기 자기 메모리 장치의 독출 또는 프로그램 동작시,
   상기 복수의 워드 라인 중 선택된 워드 라인에 전원 전압을 제공하고,
   상기 복수의 비트 라인 중 선택된 비트 라인에 독출 또는 프로그램 전압을 제공하되, 상기 복수의 비트 라인 중 비선택된 비트 라인에 플로팅 전압을 제공하는 것을 포함하는, 자기 메모리 장치의 동작 방법.
6. 제5항에 있어서,
   상기 복수의 비트 라인 중 선택된 비트 라인에 프로그램 전압을 제공하는 것은, 상기 자기 메모리 소자에 제1 값을 저장하는 때에 상기 선택된 비트 라인에 제1 전압을 제공하고, 상기 자기 메모리 소자에 제2 값을 저장하는 때에 상기 선택된 비트 라인에 제2 전압을 제공하는 것을 포함하는, 자기 메모리 장치의 동작 방법.
7. 제1 방향으로 연장되어 배치되는 복수의 워드 라인 패턴;
   상기 제1 방향과 교차하는 제2 방향으로 연장되어 배치되는 복수의 비트 라인 패턴;
   상기 제1 방향으로 연장되어, 상기 복수의 워드 라인 패턴 중 서로 인접하는 두 개의 워드 라인 패턴 사이에 각각 배치되는 복수의 소스 라인 패턴;
   상기 복수의 워드 라인 패턴과 접속하는 복수의 선택 트랜지스터 및
   상기 복수의 비트 라인 패턴의 하부에 배치되는 복수의 자기 메모리 소자를 포함하되,
   상기 복수의 비트 라인 패턴은 상기 복수의 워드 라인 패턴 및 상기 복수의 소스 라인 패턴과 이격하여 배치되는 자기 메모리 장치.
8. 제7항에 있어서,
   상기 제1 방향으로 연장되어 배치되는 복수의 금속 배선 패턴을 더 포함하고,
   상기 복수의 자기 메모리 소자는 상기 복수의 비트 라인 패턴과 상기 복수의 금속 배선 패턴이 교차하는 영역에 배치되는, 자기 메모리 장치.
9. 제7항에 있어서,
   상기 복수의 자기 메모리 소자와 오버랩되는 복수의 활성 영역을 더 포함하고,
   상기 복수의 자기 메모리 소자는 상기 복수의 활성 영역의 양 측으로 나란하게 배치되는, 자기 메모리 장치.
10. 데이터를 처리하는 프로세서; 및
    상기 데이터를 저장하는 메모리 장치를 포함하고,
    상기 프로세서 또는 상기 메모리 장치는 적어도 하나의 자기 메모리 장치를 포함하고,
    상기 자기 메모리 장치는,
    복수의 소스 라인;
    상기 복수의 소스 라인 각각을 사이에 두고 배치되는 복수의 워드 라인;
    상기 복수의 워드 라인과 교차하는 복수의 비트 라인;
    상기 복수의 워드 라인 및 상기 복수의 비트 라인의 교차 영역에 배치되는 복수의 자기 메모리 소자; 및
    상기 복수의 워드 라인과 접속하는 복수의 선택 트랜지스터를 포함하되,
    상기 복수의 워드 라인 중 하나의 워드 라인을 공유하는 상기 복수의 자기 메모리 소자는 상기 복수의 선택 트랜지스터 중 상기 하나의 워드 라인과 접속하는 하나의 선택 트랜지스터를 공유하고,
    상기 복수의 비트 라인 중 하나의 비트 라인을 공유하는 상기 복수의 자기 메모리 소자는 각각의 상기 복수의 선택 트랜지스터와 연결되며,
    상기 하나의 비트 라인을 공유하는 상기 복수의 자기 메모리 소자 각각에 연결된 상기 복수의 선택 트랜지스터 중 서로 인접하는 두 개의 선택 트랜지스터는 상기 복수의 소스 라인 중 하나의 소스 라인을 공유하는, 반도체 시스템.
    
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