KR102401060B1 - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

반도체 메모리 장치 및 그 동작 방법 Download PDF

Info

Publication number
KR102401060B1
KR102401060B1 KR1020150153908A KR20150153908A KR102401060B1 KR 102401060 B1 KR102401060 B1 KR 102401060B1 KR 1020150153908 A KR1020150153908 A KR 1020150153908A KR 20150153908 A KR20150153908 A KR 20150153908A KR 102401060 B1 KR102401060 B1 KR 102401060B1
Authority
KR
South Korea
Prior art keywords
block
global
voltage pulse
memory
memory device
Prior art date
Application number
KR1020150153908A
Other languages
English (en)
Other versions
KR20170052026A (ko
Inventor
이희열
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020150153908A priority Critical patent/KR102401060B1/ko
Priority to US15/091,702 priority patent/US9715934B2/en
Priority to CN201610282549.3A priority patent/CN106653078B/zh
Publication of KR20170052026A publication Critical patent/KR20170052026A/ko
Application granted granted Critical
Publication of KR102401060B1 publication Critical patent/KR102401060B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G11C11/5635—Erasing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/005—Transfer gates, i.e. gates coupling the sense amplifier output to data lines, I/O lines or global bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/75—Array having a NAND structure comprising, for example, memory cells in series or memory elements in series, a memory element being a memory cell in parallel with an access transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

본 기술은 전자 장치에 관한 것으로, 보다 구체적으로는 보다 구체적으로는 반도체 메모리 장치 및 그 동작 방법에 관한 것이다. 본 기술에 따른, 반도체 메모리 장치의 동작 방법은, 복수의 메모리 셀들 중 비 선택된 메모리 블록에 포함된 메모리 셀들을 연결하는 패스 트랜지스터들을 턴 온 시키는 블록 전압 펄스를 인가하는 단계 및 복수의 메모리 셀들 중 선택된 메모리 블록에 포함된 메모리 셀들에 대한 소거 동작 시, 비 선택된 메모리 블록에 연결되는 로컬 라인들에 전압 펄스를 인가한 뒤, 상기 로컬 라인들을 플로팅 하는 단계를 포함한다.

Description

반도체 메모리 장치 및 그 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시 예는 향상된 신뢰성을 갖는 반도체 메모리 장치 및 그 동작 방법을 제공하기 위한 것이다.
본 발명의 실시 예에 따른 반도체 메모리 장치는, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 글로벌 라인들과 상기 복수의 메모리 셀들에 연결되는 로컬 라인들 사이에 연결되는 패스 트랜지스터들을 포함하는 연결 회로들 및 상기 패스 트랜지스터들의 게이트들에 연결되는 블록 워드 라인들 및 상기 글로벌 워드 라인들에 연결되는 어드레스 디코더를 포함하되, 상기 어드레스 디코더는 상기 복수의 메모리 셀들 중 선택된 메모리 블록에 포함된 메모리 셀들에 대한 소거 동작 시, 비 선택된 메모리 블록에 연결되는 로컬 라인들에 전압 펄스를 인가한 뒤, 상기 로컬 라인들을 플로팅 한다.
실시 예로서, 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 동작 방법은, 상기 복수의 메모리 셀들 중 비 선택된 메모리 블록에 포함된 메모리 셀들을 연결하는 패스 트랜지스터들을 턴 온 시키는 블록 전압 펄스를 인가하는 단계, 상기 복수의 메모리 셀들 중 선택된 메모리 블록에 포함된 메모리 셀들에 대한 소거 동작 시, 상기 비 선택된 메모리 블록에 연결되는 로컬 라인들에 전압 펄스를 인가한 뒤, 상기 로컬 라인들을 플로팅 하는 단계를 포함한다.
실시 예로서, 반도체 메모리 장치는, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 글로벌 라인들과 상기 복수의 메모리 셀들에 연결되는 로컬 라인들 사이에 연결되는 패스 트랜지스터들을 포함하는 연결 회로들 및 상기 패스 트랜지스터들의 게이트들에 공통 연결되는 블록 워드 라인 및 상기 글로벌 워드 라인들에 연결되는 어드레스 디코더를 포함하되, 상기 어드레스 디코더는, 비 선택된 메모리 블록에 포함된 메모리 셀들을 연결하는 상기 패스 트랜지스터들을 턴 온 상태인 동안 상기 비 선택된 메모리 블록에 연결되는 글로벌 라인들에 전압 펄스를 인가하고, 상기 패스 트랜지스터들을 턴 오프 시킨 후, 상기 글로벌 라인들을 방전 시킨다.
본 발명의 실시 예에 따르면, 향상된 신뢰성을 갖는 반도체 메모리 장치 및 그 동작방법이 제공된다.
도 1은 반도체 메모리 장치 및 컨트롤러를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 2는 반도체 메모리 장치를 보여주는 블록도이다.
도 3은 도 2의 어드레스 디코더의 구조를 나타낸 도면이다.
도 4는 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 5는 도 2의 메모리 셀 어레이의 다른 실시 예를 보여주는 도면이다.
도 6a는 소거 동작 시 선택된 메모리 블록에 인가되는 전압을 설명하기 위한 도면이다.
도 6b는 소거 동작 시 비 선택된 메모리 블록에 인가되는 전압을 설명하기 위한 도면이다.
도 7a는 소거 동작 시 선택된 메모리 블록에 핫 홀이 유입되는 현상을 설명하기 위한 도면이다.
도 7b는 소거 동작 시 비 선택된 메모리 블록에 핫 홀이 유입되는 현상을 설명하기 위한 도면이다.
도 8은 본 발명의 실시 예에 따른 비 선택 메모리 블록에 인가되는 전압 펄스를 설명하기 위한 도면이다.
도 9는 비 선택된 메모리 블록에 인가되는 전압 펄스의 다른 실시 예를 나타낸 도면이다.
도 10은 비 선택된 메모리 블록에 인가되는 전압 펄스의 다른 실시 예를 나타낸 도면이다.
도 11은 비 선택된 메모리 블록에 인가되는 전압 펄스의 다른 실시 예를 나타낸 도면이다.
도 12는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작에 따른 효과를 설명하기 위한 도면이다.
도 13은 비 선택된 메모리 블록에 인가되는 전압 펄스에 따른 소스 선택 라인의 전위 변화를 설명하기 위한 도면이다.
도 14는 본 발명의 반도체 메모리 장치를 포함하는 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 15는 도 14를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 1을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다.
반도체 메모리 장치(100)는 컨트롤러(200)의 제어에 응답하여 동작한다. 반도체 메모리 장치(100)는 복수의 메모리 블록들을 갖는 메모리 셀 어레이(110)를 포함한다. 실시 예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
반도체 메모리 장치(100)은 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 내부 동작을 수행한다. 반도체 메모리 장치(100)는 내부 동작을 수행하기 위한 주변 회로(120)를 포함한다.
반도체 메모리 장치(100)는 프로그램 동작, 읽기 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 읽기 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
컨트롤러(200)는 프로그램 동작, 읽기 동작 또는 소거 동작 등을 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 프로그램 동작 시, 컨트롤러(200)는 프로그램 커맨드, 어드레스 및 데이터를 반도체 메모리 장치(100)에 제공할 것이다. 읽기 동작 시, 컨트롤러(200)는 읽기 커맨드 및 어드레스를 반도체 메모리 장치(100)에 제공할 것이다. 소거 동작 시, 컨트롤러(200)는 소거 커맨드 및 어드레스를 반도체 메모리 장치(100)에 제공할 것이다.
실시 예로서, 컨트롤러(200)는 램(Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface) 및 메모리 인터페이스(memory interface)와 같은 구성 요소들을 포함할 수 있다. 램은 프로세싱 유닛의 동작 메모리, 반도체 메모리 장치(100) 및 호스트 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛은 컨트롤러의 제반 동작을 제어한다.
호스트 인터페이스는 호스트 및 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함할 것이다. 실시 예로서, 컨트롤러(200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성된다.
메모리 인터페이스는 반도체 메모리 장치(100)과 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
도 2는 반도체 메모리 장치(100)를 보여주는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110) 및 주변 회로(120)를 포함한다.
메모리 셀 어레이(110)는 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 메모리 셀 어레이(110)는 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(123)에 연결된다.
메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함한다. 복수의 메모리 블록들 각각은 복수의 페이지들을 포함한다. 복수의 페이지들 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성(nonvolatile) 메모리 셀들이다. 이는, 도 4 및 도 5를 참조하여 더 상세히 설명된다.
주변 회로(120)는 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123), 입출력 회로(124), 및 제어 로직(125)을 포함한다.
어드레스 디코더(121)은 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(121)은 제어 로직(125)의 제어에 응답하여 행 라인들(RL)을 제어하도록 구성된다. 어드레스 디코더(121)은 입출력 회로(124)를 통해 제어 로직(125)이 수신한 어드레스(ADDR)를 수신한다.
실시 예로서, 반도체 메모리 장치(100)의 프로그램 동작 및 읽기 동작은 페이지 단위로 수행된다. 프로그램 동작 및 읽기 동작 시에, 어드레스(ADDR)는 블록 어드레스 및 행 어드레스를 포함할 것이다. 어드레스 디코더(121)은 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)은 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택한다. 어드레스 디코더(121)은 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)은 디코딩된 행 어드레스에 따라 선택된 메모리 블록의 어느 하나의 페이지를 선택한다. 어드레스 디코더(121)는 도 3을 참조하여 더 상세히 설명된다.
실시 예로서, 반도체 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)은 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택한다.
실시 예로서, 어드레스 디코더(121)은 블록 디코더, 행 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
전압 발생기(122)는 제어 로직(125)의 제어에 응답하여 동작한다. 전압 발생기(122)는 반도체 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 내부 전원 전압을 생성한다. 예를 들면, 전압 발생기(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성한다. 이렇게 생성된 내부 전원 전압은 어드레스 디코더(121), 읽기 및 쓰기 회로(123), 입출력 회로(124) 및 제어 로직(125)에 제공되어 반도체 메모리 장치(100)의 동작 전압으로서 사용된다.
전압 발생기(122)는 외부 전원 전압 및 내부 전원 전압 중 적어도 하나를 이용하여 복수의 전압들을 생성한다. 실시 예로서, 전압 발생기(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(125)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화함으로써 복수의 전압들을 생성한다. 예를 들면, 전압 발생기(122)는 행 라인들(RL)에 인가되기 위한 다양한 전압들을 생성하고, 생성된 전압들을 어드레스 디코더(121)에 제공할 수 있다. 복수의 전압들 중 소거 전압은 메모리 셀 어레이(110)의 벌크 영역에 인가되어 선택된 메모리 블록의 메모리 셀들의 채널에 전달된다. 복수의 전압들 중 다른 일부는 어드레스 디코더(121)에 전달된다.
읽기 및 쓰기 회로(123)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(123)은 제어 로직(125)의 제어에 응답하여 동작한다.
프로그램 동작 시, 읽기 및 쓰기 회로(123)는 입출력 회로(124)로부터의 데이터(DATA)를 비트 라인들(BL)에 전달한다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 읽기 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 비트 라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 입출력 회로(124)로 출력한다. 소거 동작 시에, 읽기 및 쓰기 회로(123)는 비트 라인들(BL)을 플로팅시킬 수 있다.
실시 예로서, 읽기 및 쓰기 회로(123)은 페이지 버퍼들(또는 페이지 레지스터들), 열 선택 회로 등을 포함할 수 있다.
제어 로직(125)은 어드레스 디코더(121), 전압 발생기(122), 읽기 및 쓰기 회로(123) 및 입출력 회로(124)에 연결된다. 제어 로직(125)은 입출력 회로(124)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신한다. 제어 로직(125)은 커맨드(CMD)에 해당하는 내부 동작을 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 제어 로직(125)은 어드레스(ADDR)를 어드레스 디코더(121)에 전송한다.
도 3은 도 2의 어드레스 디코더의 구조를 나타낸 도면이다.
도 3을 참조하면, 반도체 메모리 장치의 어드레스 디코더(121)는 행 디코더(121_1), 연결 회로들(121_21~121_2m) 및 블록 디코더(121_3)를 포함한다.
행 디코더(121_1)는 제어 로직(126)의 신호(CMDv)에 응답하여 글로벌 라인들(GSSL, GWL0~GWLn, GPG, GDSL)로 동작 전압들을 출력하도록 구성된다. 예로써, 행 디코더(121_1)는 메모리 셀들의 프로그램 루프, 리드 동작 및 소거 루프에 필요한 동작 전압들을 글로벌 라인들(GSSL, GWL0~GWLn, GPG, GDSL)로 출력한다.
연결 회로들(121_21~121_2m)은 글로벌 라인들(GSSL, GWL0~GWLn, GPG, GDSL)과 메모리 블록들의 로컬 라인들(SSL, WL0~WLn, PG, DSL) 사이에 각각 연결되고, 블록 디코더 (121_3)의 블록 선택 신호들(Vsel_0~Vsel_m)에 응답하여 동작한다. 즉, 행 디코더(121_1)로부터 글로벌 라인들(GSSL, GWL0~GWLn, GPG, GDSL)로 출력된 동작 전압들(예, 프로그램 전압, 소거 전압, 리드 전압, 패스 전압, 파이프 게이트 전압, 검증 전압 등등)이 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, PG, DSL)로 전달될 수 있도록, 블록 디코더(121_3)의 블록 선택 신호들(Vsel_0~Vsel_m)에 응답하여 글로벌 라인들(GSSL, GWL0~GWLn, PGP, GDSL)을 선택된 메모리 블록(110MB)의 로컬 라인들(SSL, WL0~WLn, PG, DSL)와 선택적으로 연결시키는 동작을 수행한다.
각각의 연결 회로들(121_21~121_2m)은 글로벌 라인들(GSSL, GWL0~GWLn, GPG, GDSL)과 메모리 블록의 로컬 라인들(SSL, WL0~WLn, PG, DSL) 사이에 각각 연결되는 트랜지스터들(미도시)을 포함할 수 있다. 여기서 연결되는 트랜지스터들(미도시)은 패스 트랜지스터(Pass transistor)들 일 수 있다. 연결 회로들(121_21~121_2m)은 블록 선택 신호들(Vsel_0~Vsel_m)에 따라 글로벌 워드 라인들(GWL0~GWLn)과 로컬 워드 라인들(WL0~WLn)을 연결할 수 있다. 블록 선택 신호들(Vsel_0~Vsel_m)은 블록 워드 라인들을 통해 패스 트랜지스터들에 연결될 수 있고, 여기서 블록 선택 신호들(Vsel_0~Vsel_m)은 패스 트랜지스터들의 문턱전압보다 높은 전압 레벨을 가질 수 있다.
플래시 메모리 장치에서 메모리 블록들마다 연결 회로들(121_21~121_2m)이 구비될 수 있으며, 연결 회로들(121_21~121_2m)은 블록 디코더(121_3)의 블록 선택 신호들(Vsel_0~Vsel_m)에 응답하여 선택적으로 동작할 수 있다. 예로써, 연결 회로들(121_21~121_2m) 중 블록 디코더(121_3)의 블록 선택 신호들(Vsel_0~Vsel_m)에 선택된 하나의 연결 회로만 선택적으로 동작할 수 있다. 블록 선택 신호들(Vsel_0~Vsel_m)은 연결 회로들(121_21~121_2m)에 연결된 블록 워드 라인을 통해 입력될 수 있다.
블록 디코더(121_3)는 로우 어드레스 신호(RADD)에 응답하여 블록 선택 신호들(Vsel_0~Vsel_m)을 연결 회로들(121_21~121_2m)로 각각 출력할 수 있다. 로우 어드레스 신호(RADD)에 따라 블록 선택 신호들(Vsel_0~Vsel_m) 중 하나의 신호는 활성화 되고 나머지 신호들은 비활성화 될 수 있다. 활성화된 블록 선택 신호(Vsel_0)가 입력되는 연결 회로(121_21)은 글로벌 라인들(GSSL, GWL0~GWL15, GPG, GDSL)로 출력된 동작 전압들을 전압 강하 없이 선택된 메모리 블록으로 전달한다. 비활성화 블록 선택 신호들(Vsel_m)이 입력되는 연결 회로들(121_2m)은 글로벌 라인들(GSSL, GWL0~GWL15, GPG, GDSL)로 출력된 동작 전압들이 메모리 블록에 전달되는 것을 차단한다.
소거 동작 시에 블록 디코더(121_3)는 전압 발생기(122)로부터 전압을 제공받고, 제공된 전압을 블록 워드 라인(BLKWL)에 전달한다. 소거 동작 시에 행 디코더(122_1)는 전압 발생기(122)로부터 전압들을 제공받고, 제어 로직(150)의 제어에 응답하여 제공된 전압들을 글로벌 라인들(GSSL, GWL0~GWL15, GPG, GDSL)에 전달한다.
도 4는 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 도 4에서, 인식의 편의를 위해 제 1 메모리 블록(BLK1)의 내부 구성이 도시되고, 나머지 메모리 블록들(BLK2~BLKz)의 내부 구성은 생략되어 있다. 제 2 내지 제 z 메모리 블록들(BLK2~BLKz)도 제 1 메모리 블록(BLK1)과 마찬가지로 구성됨이 이해될 것이다.
도 4를 참조하면 제 1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 제 1 메모리 블록(BLK1) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 셀 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 이에 따라, 메모리 블록(BLK1)에 저장된 데이터의 신뢰성은 향상된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 4에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
도 5는 도 2의 메모리 셀 어레이(110)의 다른 실시 예를 보여주는 블록도이다.
도 5를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1'~BLKz')을 포함한다. 도 5에서, 인식의 편의를 위해 제 1 메모리 블록(BLK1')의 내부 구성이 도시되고, 나머지 메모리 블록들(BLK2'~BLKz')의 내부 구성은 생략되어 있다. 제 2 내지 제 z 메모리 블록들(BLK2'~BLKz')도 제 1 메모리 블록(BLK1')과 마찬가지로 구성됨이 이해될 것이다.
제 1 메모리 블록(BLK1')은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 제 1 메모리 블록(BLK1') 내에서, +X 방향으로 m개의 셀 스트링들이 배열된다. 도 6에서, +Y 방향으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 셀 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 이에 따라 메모리 블록(BLK1')에 저장된 데이터의 신뢰성은 향상된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLK1')은 도 4의 메모리 블록(BLK1)과 유사한 등가 회로를 갖는다.
이하에서는 도 2 내지 5를 참조하여 소거 동작에 대해서 설명한다.
소거 동작이 수행되는 동안 전압 발생기(122)는 제어 로직(125)의 제어에 따라 소거 전압(Verase)을 생성하고, 어드레스 디코더(121)는 제어 로직(125)의 제어에 따라 전압 발생기(122)에서 생성된 소거 전압(Verase)을 메모리 셀 어레이(110)의 공통 소스 라인(CSL)에 인가한다. 이때 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)는 플로팅 상태가 되도록 제어한다.
이후, 채널(Channel)의 전위 레벨은 공통 소스 라인(CSL)의 전위 레벨에 따라 상승하게 되고, 채널(Channel)의 전위 레벨에 따라 플로팅 상태의 다수의 소스 선택 트랜지스터들 및 드레인 선택 트랜지스터들에 연결된 소스 선택 라인들 및 드레인 선택 라인들은 커플링 현상에 의해 전위 레벨이 상승할 수 있다.
상승한 채널(Channel)의 전위 레벨에 의해 제 1 내지 제 n 메모리 셀들(MC1~MCn)에 저장된 데이터들이 소거된다. 즉, FN 터널링 현상에 의해 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 전하 저장층에 저장된 전자들이 채널(Channel)의 전위에 의해 디트랩된다. 이를 좀 더 상세하게 설명하면, 상승한 채널(Channel)의 전위 레벨과 그라운드 레벨을 갖는 워드라인들(WL1 내지 WLn)의 전위 레벨 차이에 따라 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 전하 저장층에 저장된 전자들이 채널(Channel)로 빠져나가 디트랩되거나 채널(Channel)에서 발생한 핫 홀(hot hole)이 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 전하 저장층으로 유입되어 전하 저장층에 저장된 전자들이 디트랩된다. 이때 제 1 내지 제 n 워드 라인들(WL1~WLn)은 그라운드 레벨을 유지하거나, 플로팅 상태에서 그라운드 레벨로 변경될 수 있다.
소거 동작에 의해 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 데이터가 소거된 후 공통 소스 라인(CSL)에 인가되던 소거 전압(Verase)을 차단하고, 공통 소스 라인(CSL)의 전위를 디스차지한다.
도 6은 소거 동작 시 선택된 메모리 블록과 비 선택된 메모리 블록에 인가되는 전압을 설명하기 위한 도면이다.
도 6a는 선택된 메모리 블록에 인가되는 전압을 설명하기 위한 도면이고, 도 6b는 비 선택된 메모리 블록에 인가되는 전압을 설명하기 위한 도면이다.
도 6a를 참조하면, 선택된 메모리 블록에서는 소거 동작이 수행되는 동안 블록 워드 라인(605)에 패스 트랜지스터의 문턱전압(Vt)보다 큰 블록 워드 라인 전압(Vg)을 인가하여 패스 트랜지스터가 턴 온 되도록 한다. 이때, 글로벌 워드 라인들(601)에는 0V가 인가되며, 패스 트랜지스터가 턴 온 되므로, 0V가 로컬 워드라인(603)에 전달될 수 있다.
도 6b를 참조하면, 비 선택된 메모리 블록에서는 글로벌 워드라인들(607)과 패스 트랜지스터에 연결된 블록 워드 라인(611)에 0V의 전압이 인가되므로(Vg=0V), 패스 트랜지스터는 턴 오프 상태에 있고, 로컬 워드 라인들(609)은 플로팅(floating) 상태에 놓인다.
도 7은 소거 동작 시 핫 홀이 유입되는 현상을 설명하기 위한 도면이다.
도 7a는 선택된 메모리 블록의 채널에서 나타나는 현상을 설명하기 위한 도면이고, 도 7b는 비 선택된 메모리 블록의 채널에서 나타나는 현상을 설명하기 위한 도면이다.
도 7a를 참조하면, 선택된 메모리 블록에서는 소스(713) 쪽에 높은 전압 레벨을 갖는 소거 전압 바이어스(erase bias)(701)가 인가된다. 이때, 소스 선택 트랜지스터(703)는 플로팅 상태에 있으므로, 소스(713) 쪽과의 전압차이로 인해 게이트 유기 전류(GIDL: Gate Induce Drain Leakage)가 발생하고, 핫홀이 발생되어 채널(Channel)(711) 방향으로 유입되어 채널(Channel)의 전위가 상승한다. 선택된 메모리 블록에서는 워드 라인 전압들이 0V이므로 핫홀이 메모리 셀로 터널링(715) 되면서 메모리 셀들(703, 705, 707, 709)의 데이터가 소거된다.
도 7b를 참조하면, 비 선택된 메모리 블록은 소스(729)를 선택된 메모리 블록과 공유하고 있으므로 소스(729) 쪽에 높은 전압 레벨을 갖는 소거 전압 바이어스(erase bias)(717)가 인가된다. 이때, 소스 선택 트랜지스터(719)뿐만 아니라, 메모리 셀들(721, 723, 725)의 워드 라인들도 플로팅 상태에 있다. 따라서, 주변 단자로부터 커패시티브 커플링(Capacitive Coupling) 현상에 의해 전위가 유기되어 양의 전위를 형성하면서 채널(727)로부터 핫홀이 유입되거나, 메모리 셀들(721, 723, 725)의 전하 저장층으로부터 전자가 유출되는 현상이 억제된다. 그러나, 메모리 셀들(721, 723, 725)의 플로팅 노드의 전위가 낮으면, 핫홀이 채널(727)로 유입되면서(731), 비록 터널링은 되지 않지만, 채널(727) 벌크(bulk) 영역 등에 트랩 될 수 있다. 이러한 현상은 리드 동작 시 메모리 셀들(721, 723, 725)의 문턱전압이 양의 방향으로 시프트(shift) 된 것처럼 보이게 하여 반도체 메모리 장치의 신뢰성을 저해할 수 있다.
따라서, 본 명세서에서는 소거 동작 시 비 선택 메모리 블록의 로컬 워드라인 전위를 높여 핫홀이 유입되거나 채널층 내부에 트랩 되는 현상을 억제할 수 있는 반도체 메모리 장치 및 동작 방법을 설명한다.
도 8은 본 발명의 실시 예에 따른 비 선택 메모리 블록에 인가되는 전압 펄스를 설명하기 위한 도면이다.
도 8을 참조하면, 모든 시간 구간에서, 반도체 메모리 장치는 선택된 메모리 블록의 경우(실선), 0V의 글로벌 워드 라인(Global WL) 전압을 로컬 워드 라인(Local WL)에 전달하기 위해서 선택된 메모리 블록의 로컬 워드 라인(Local WL)과 글로벌 워드 라인(Global WL)을 연결하는 패스 트랜지스터(Pass Tr)를 턴 온 시킨다. 구체적으로 패스 트랜지스터(Pass Tr)의 게이트 전극에 연결된 블록 워드 라인에 패스 트랜지스터(Pass Tr)를 턴 온 시키기 위한 블록 전압 펄스(Vp)를 인가한다. 여기서 블록 전압 펄스(Vp)는 선택된 메모리 블록에 대응하는 패스 트랜지스터(Pass Tr)의 문턱 전압보다 높은 레벨을 가질 수 있다. 이때, 선택된 메모리 블록에 연결되는 글로벌 워드 라인(Global WL)에는 0V의 전압이 인가될 수 있고, 패스 트랜지스터(Pass Tr)가 턴 온 되었으므로, 0V의 전압은 로컬 워드 라인(Local WL)에 그대로 전달된다.
t0~t1구간에서, 반도체 메모리 장치는 비 선택된 메모리 블록의 경우(점선), 로컬 워드 라인(Local WL)의 전위를 상향시키기 위해 비 선택된 메모리 블록의 로컬 워드 라인(Local WL)과 글로벌 워드 라인(Global WL)을 연결하는 패스 트랜지스터(Pass Tr)를 턴 온 시킨다.
구체적으로 패스 트랜지스터(Pass Tr)의 게이트 전극에 연결된 블록 워드 라인에 패스 트랜지스터(Pass Tr)를 턴 온 시키기 위한 블록 전압 펄스(Vp)를 인가한다. 여기서 블록 전압 펄스(Vp)는 선택된 메모리 블록에 대응하는 패스 트랜지스터(Pass Tr)의 문턱 전압보다 높은 레벨을 가질 수 있다. 이때, 선택된 메모리 블록에 연결되는 글로벌 워드 라인(Global WL)에는 제1 전압 펄스(V2)가 인가될 수 있다. 제1 전압 펄스(V2)의 레벨은 임의의 양의 전압 레벨일 수 있으며 블록 전압 펄스(Vp)의 레벨보다 낮을 수 있다. 패스 트랜지스터(Pass Tr)가 턴 온 된 상태이므로, 로컬 워드 라인(Local WL)에는 글로벌 워드 라인(Global WL)에 인가된 제1 전압 펄스(V2)가 전달 된다. 도 8에서는 동시에 인가되는 것으로 도시 되어있으나, 다양한 실시 예에서, 블록 워드 라인에 인가되는 블록 전압 펄스(Vp)와 글로벌 워드 라인(Global WL)에 인가되는 제1 전압 펄스(V2)는 순차적으로 인가될 수 있다.
t1시점에서, 반도체 메모리 장치는 비 선택된 메모리 블록의 패스 트랜지스터(Pass Tr)를 턴 오프 시킨다. 글로벌 워드 라인(Global WL)의 전압은 제1 전압 펄스(V2)을 유지한다. 패스 트랜지스터(Pass Tr)이 턴 오프 되었으므로, 로컬 워드 라인(Local WL)은 플로팅 상태가 된다. 로컬 워드 라인(Local WL)의 전압은 주변 단자와의 커패시티브 커플링 현상으로 인해 기준 전압(Vf)만큼 증가할 수 있다. 따라서 로컬 워드 라인(Local WL)은 인가된 제1 전압 펄스(V2)의 레벨보다 기준 전압(Vf) 레벨만큼 증가된 고전압(VH) 상태로 플로팅 된다.
t2시점에서, 반도체 메모리 장치는 글로벌 워드 라인(Global WL)에 인가하던 제1 전압 펄스(V2)를 0V로 디스차지 한다. 글로벌 워드 라인(Global WL)의 디스차지를 t1보다 늦은 t2시점에 함으로써 로컬 워드 라인(Local WL)에 전이된 제1 전압 펄스(V2)가 보존될 수 있다. 다양한 실시 예에서, 도 8에서는 글로벌 워드 라인(WL)의 디스차지 시점이 패스 트랜지스터(Pass Tr)의 턴 오프 시점(t1)보다 지연된 t2 시점에 시작되나, 글로벌 워드 라인(Global WL)의 디스차지가 t1시점에서 동시에 수행될 수 있다.
도 9는 비 선택된 메모리 블록에 인가되는 전압 펄스의 다른 실시 예를 나타낸 도면이다.
도 9을 참조하면, 모든 시간 구간에서, 반도체 메모리 장치는 선택된 메모리 블록의 경우(실선), 글로벌 워드 라인(Global WL) 전압을 로컬 워드 라인(Local WL)에 전달하기 위해서 선택된 메모리 블록의 로컬 워드 라인(Local WL)과 글로벌 워드 라인(Global WL)을 연결하는 패스 트랜지스터(Pass Tr)를 턴 온 시킨다. 구체적으로 패스 트랜지스터(Pass Tr)의 게이트 전극에 연결된 블록 워드 라인에 패스 트랜지스터(Pass Tr)를 턴 온 시키기 위한 블록 전압 펄스(Vp)를 인가한다. 여기서 블록 전압 펄스(Vp)는 선택된 메모리 블록에 대응하는 패스 트랜지스터(Pass Tr)의 문턱 전압보다 높은 레벨을 가질 수 있다.
도 9의 실시 예에 따르면, 선택된 메모리 블록에 연결되는 글로벌 워드 라인(Global WL)에는 0V 보다 높은 레벨을 갖고 비선택된 메모리 블록에 연결되는 글로벌 워드 라인(Global WL)에 인가되는 제1 전압 펄스(V2)보다 낮은 레벨을 갖는 제2 전압 펄스(V3)가 인가될 수 있다. 패스 트랜지스터(Pass Tr)가 턴 온 되었으므로, 제2 전압 펄스(V3)의 전압 레벨은 로컬 워드 라인(Local WL)에 그대로 전달된다. 선택 메모리 블록의 글로벌 워드 라인(Global WL) 전압을 0V보다 높고, 제1 전압 펄스(V2)보다 낮은 레벨을 갖는 저 전압 레벨의 제2 전압 펄스(V3)로 인가하면 과도한 소거 동작을 방지할 수 있는 효과가 있다.
t0~t1구간에서, 반도체 메모리 장치는 비 선택된 메모리 블록의 경우(점선), 로컬 워드 라인(Local WL)의 전위를 상향시키기 위해 비 선택된 메모리 블록의 로컬 워드 라인(Local WL)과 글로벌 워드 라인(Global WL)을 연결하는 패스 트랜지스터(Pass Tr)를 턴 온 시킨다.
구체적으로 패스 트랜지스터(Pass Tr)의 게이트 전극에 연결된 블록 워드 라인에 패스 트랜지스터(Pass Tr)를 턴 온 시키기 위한 블록 전압 펄스(Vp)를 인가한다. 여기서 블록 전압 펄스(Vp)는 선택된 메모리 블록에 대응하는 패스 트랜지스터(Pass Tr)의 문턱 전압보다 높은 레벨을 가질 수 있다. 이때, 선택된 메모리 블록에 연결되는 글로벌 워드 라인(Global WL)에는 제1 전압 펄스(V2)가 인가될 수 있다. 제1 전압 펄스(V2)의 레벨은 임의의 양의 전압 레벨일 수 있으며 블록 전압 펄스(Vp)의 레벨보다 낮을 수 있다. 패스 트랜지스터(Pass Tr)가 턴 온 된 상태이므로, 로컬 워드 라인(Local WL)에는 글로벌 워드 라인(Global WL)에 인가된 제1 전압 펄스(V2)가 전달 된다. 도 9에서는 동시에 인가되는 것으로 도시 되어있으나, 다양한 실시 예에서, 블록 워드 라인에 인가되는 블록 전압 펄스(Vp)와 글로벌 워드 라인(Global WL)에 인가되는 제1 전압 펄스(V2)는 순차적으로 인가될 수 있다.
t1시점에서, 반도체 메모리 장치는 비 선택된 메모리 블록의 패스 트랜지스터(Pass Tr)를 턴 오프 시킨다. 글로벌 워드 라인(Global WL)의 전압은 제1 전압 펄스(V2)을 유지한다. 패스 트랜지스터(Pass Tr)이 턴 오프 되었으므로, 로컬 워드 라인(Local WL)은 플로팅 상태가 된다. 로컬 워드 라인(Local WL)의 전압은 주변 단자와의 커패시티브 커플링 현상으로 인해 기준 전압(Vf)만큼 증가할 수 있다. 따라서 로컬 워드 라인(Local WL)은 인가된 제1 전압 펄스(V2)의 레벨보다 기준 전압(Vf) 레벨만큼 증가된 고전압(VH) 상태로 플로팅 된다.
t2시점에서, 반도체 메모리 장치는 글로벌 워드 라인(Global WL)에 인가하던 제1 전압 펄스(V2)를 0V로 디스차지 한다. 글로벌 워드 라인(Global WL)의 디스차지를 t1보다 늦은 t2시점에 함으로써 로컬 워드 라인(Local WL)에 전이된 제1 전압 펄스(V2)가 보존될 수 있다. 다양한 실시 예에서, 도 8에서는 글로벌 워드 라인(WL)의 디스차지 시점이 패스 트랜지스터(Pass Tr)의 턴 오프 시점(t1)보다 지연된 t2 시점에 시작되나, 글로벌 워드 라인(Global WL)의 디스차지가 t1시점에서 동시에 수행될 수 있다.
도 10은 비 선택된 메모리 블록에 인가되는 전압 펄스의 다른 실시 예를 나타낸 도면이다.
도 10의 실시 예는 복수의 메모리 블록들이 복수의 패스 트랜지스터들이 포함된 패스 트랜지스터 블록을 공유하고 있는 경우에, 비 선택된 메모리 블록에 인가되는 전압 펄스를 나타낸 도면이다. 이 경우 선택된 블록으로 인해 패스 트랜지스터(Pass Tr)가 턴 온 상태이므로, 비 선택된 메모리 블록의 로컬 워드 라인(Local WL) 바이어스를 높게 유지하기 위해서는 글로벌 워드 라인(Global WL)에 높은 바이어스를 인가할 필요가 있다.
도 10을 참조하면, 모든 시간 구간에서, 반도체 메모리 장치는 선택된 메모리 블록과 비 선택된 메모리 블록의 로컬 워드 라인(Local WL)과 글로벌 워드 라인(Global WL)을 연결하는 패스 트랜지스터(Pass Tr)를 턴 온 시킨다. 구체적으로 패스 트랜지스터(Pass Tr)의 게이트 전극에 연결된 블록 워드 라인에 패스 트랜지스터(Pass Tr)를 턴 온 시키기 위한 제1 블록 전압 펄스(Vp1)를 인가한다. 여기서 제1 블록 전압 펄스(Vp1)는 선택된 메모리 블록에 대응하는 패스 트랜지스터(Pass Tr)의 문턱 전압보다 높은 레벨을 가질 수 있다.
모든 시간 구간에서선택된 메모리 블록에 연결되는 글로벌 워드 라인(Global WL)에는 0V의 전압이 인가될 수 있고, 패스 트랜지스터(Pass Tr)가 턴 온 되었으므로, 0V의 전압은 로컬 워드 라인(Local WL)에 그대로 전달된다.
t0~t1 구간에서, 비 선택된 메모리 블록에 연결되는 글로벌 워드 라인(Global WL)에는 제1 전압 펄스(V2)가 인가될 수 있다. 패스 트랜지스터(Pass Tr)가 턴 온 상태이므로, 로컬 워드 라인(Local WL)에는 글로벌 워드 라인(Global WL)에 인가된 제1 전압 펄스(V2)가 전달 된다. 도 10에서는 동시에 인가되는 것으로 도시 되어있으나, 다양한 실시 예에서, 블록 워드 라인에 인가되는 제1 블록 전압 펄스(Vp1)와 글로벌 워드 라인(Global WL)에 인가되는 제1 전압 펄스(V2)는 순차적으로 인가될 수 있다.
도 10의 실시 예에서는 선택된 메모리 블록과 비 선택된 메모리 블록이 패스 트랜지스터를 공유하고 있으므로, 비 선택된 메모리 블록에 대한 패스 트랜지스터를 턴 오프 상태로 유지 하기 위해서는 비 선택된 메모리 블록의 글로벌 워드 라인에 높은 바이어스를 인가하여야 한다.
t1이후 구간에서, 반도체 메모리 장치는 비 선택된 메모리 블록의 글로벌 워드 라인의 바이어스를 제1 전압 펄스(V2)로 유지한다. 도 10에서 제1 전압 펄스(V2)의 전위가 t1을 기준으로 변하지 않고 유지되는 것으로 나타나 있으나, 실시 예에서 t1 이후에 인가되는 제1 전압 펄스(V2)은 제1 블록 전압 펄스(Vp1)보다 높거나 같을 수 있다.
t1이후 제1 블록 전압 펄스(Vp1)보다 높거나 같은 레벨을 갖는 제1 전압 펄스(V2)의 인가로, 비 선택된 메모리 블록의 패스 트랜지스터(Pass Tr)가 턴 오프 되면, 로컬 워드 라인(Local WL)은 플로팅 상태가 된다. 로컬 워드 라인(Local WL)의 전압은 주변 단자와의 커패시티브 커플링 현상으로 인해 기준 전압(Vf)만큼 증가할 수 있다. 따라서 로컬 워드 라인(Local WL)은 인가된 제1 전압 펄스(V2)의 레벨보다 기준 전압(Vf) 레벨만큼 증가된 고전압(VH) 상태로 플로팅 된다.
도 10의 실시 예에서는 t2시점에서 별도의 바이어스 변화를 주지 않고 비 선택된 메모리 블록의 글로벌 워드 라인(Global WL)에 제1 전압 펄스(V2)를 인가하여 패스 트랜지스터(Pass TR)의 턴 오프 상태를 유지한다.
도 11은 비 선택된 메모리 블록에 인가되는 전압 펄스의 다른 실시 예를 나타낸 도면이다.
도 11의 실시 예는, 패스 트랜지스터(Pass Tr)의 소스(source)-드레인(drain)간 누설(leakage)가 있는 경우 비 선택된 메모리 블록에 인가되는 전압 펄스의 파형을 나타낸다.
도 11을 참조하면, 모든 시간 구간에서, 반도체 메모리 장치는 선택된 메모리 블록의 경우(실선), 0V의 글로벌 워드 라인(Global WL) 전압을 로컬 워드 라인(Local WL)에 전달하기 위해서 선택된 메모리 블록의 로컬 워드 라인(Local WL)과 글로벌 워드 라인(Global WL)을 연결하는 패스 트랜지스터(Pass Tr)를 턴 온 시킨다. 구체적으로 패스 트랜지스터(Pass Tr)의 게이트 전극에 연결된 블록 워드 라인에 패스 트랜지스터(Pass Tr)를 턴 온 시키기 위한 블록 전압 펄스(Vp)를 인가한다. 여기서 블록 전압 펄스(Vp)는 선택된 메모리 블록에 대응하는 패스 트랜지스터(Pass Tr)의 문턱 전압보다 높은 레벨을 가질 수 있다. 이때, 선택된 메모리 블록에 연결되는 글로벌 워드 라인(Global WL)에는 0V의 전압이 인가될 수 있고, 패스 트랜지스터(Pass Tr)가 턴 온 되었으므로, 0V의 전압은 로컬 워드 라인(Local WL)에 그대로 전달된다.
t0~t1구간에서, 반도체 메모리 장치는 비 선택된 메모리 블록의 경우(점선), 로컬 워드 라인(Local WL)의 전위를 상향시키기 위해 비 선택된 메모리 블록의 로컬 워드 라인(Local WL)과 글로벌 워드 라인(Global WL)을 연결하는 패스 트랜지스터(Pass Tr)를 턴 온 시킨다.
구체적으로 패스 트랜지스터(Pass Tr)의 게이트 전극에 연결된 블록 워드 라인에 패스 트랜지스터(Pass Tr)를 턴 온 시키기 위한 블록 전압 펄스(Vp)를 인가한다. 여기서 블록 전압 펄스(Vp)는 선택된 메모리 블록에 대응하는 패스 트랜지스터(Pass Tr)의 문턱 전압보다 높은 레벨을 가질 수 있다. 이때, 선택된 메모리 블록에 연결되는 글로벌 워드 라인(Global WL)에는 제1 전압 펄스(V2)가 인가될 수 있다. 제1 전압 펄스(V2)의 레벨은 임의의 양의 전압 레벨일 수 있으며 블록 전압 펄스(Vp)의 레벨보다 낮을 수 있다. 패스 트랜지스터(Pass Tr)가 턴 온 된 상태이므로, 로컬 워드 라인(Local WL)에는 글로벌 워드 라인(Global WL)에 인가된 제1 전압 펄스(V2)가 전달 된다. 도 8에서는 동시에 인가되는 것으로 도시 되어있으나, 다양한 실시 예에서, 블록 워드 라인에 인가되는 블록 전압 펄스(Vp)와 글로벌 워드 라인(Global WL)에 인가되는 제1 전압 펄스(V2)는 순차적으로 인가될 수 있다.
t1시점에서, 반도체 메모리 장치는 비 선택된 메모리 블록의 패스 트랜지스터(Pass Tr)를 턴 오프 시킨다. 글로벌 워드 라인(Global WL)의 전압은 제1 전압 펄스(V2)을 유지한다. 패스 트랜지스터(Pass Tr)이 턴 오프 되었으므로, 로컬 워드 라인(Local WL)은 플로팅 상태가 된다. 로컬 워드 라인(Local WL)의 전압은 주변 단자와의 커패시티브 커플링 현상으로 인해 기준 전압(Vf)만큼 증가할 수 있다. 따라서 로컬 워드 라인(Local WL)은 인가된 제1 전압 펄스(V2)의 레벨보다 기준 전압(Vf) 레벨만큼 증가된 고전압(VH) 상태로 플로팅 된다.
t2시점에서, 반도체 메모리 장치는 글로벌 워드 라인(Global WL)에 인가하던 제1 전압 펄스(V2)를 디스차지 전압(VD)로 디스차지 한다. 글로벌 워드 라인(Global WL)의 디스차지를 t1보다 늦은 t2시점에 함으로써 로컬 워드 라인(Local WL)에 전이된 제1 전압 펄스(V2)가 보존될 수 있다. 다양한 실시 예에서, 도 11에서는 글로벌 워드 라인(WL)의 디스차지 시점이 패스 트랜지스터(Pass Tr)의 턴 오프 시점(t1)보다 지연된 t2 시점에 시작되나, 글로벌 워드 라인(Global WL)의 디스차지가 t1시점에서 동시에 수행될 수 있다.
도 11과 같이 비 선택된 메모리 블록의 글로벌 워드 라인(Global WL)의 디스차지 전압이 0V가 아닌 임의의 양의 전압 레벨을 갖는 디스차지 전압(VD)인 경우 누설(leakage)에 의한 로컬 워드 라인(Local WL) 전위의 감소를 방지할 수 있다.
도 12는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작에 따른 효과를 설명하기 위한 도면이다.
도 12을 참조하면, 반도체 메모리 장치는 도 8 내지 도 11을 통해 설명된 비 선택된 메모리 블록에 대한 블록 워드 라인 및 글로벌 워드 라인의 바이어스를 인가하여, 로컬 워드 라인의 전위를 높게 유지시킬 수 있다.
이 경우, 소스 쪽에 고전압의 소거 전압 바이어스(Erase bias)가 인가되더라도, 소스 선택 트랜지스터(1005)의 전위가 증가하여 소스 선택 트랜지스터(1005)와 소스 접합(junction)간의 전위차이가 감소할 수 있다(1003). 따라서, 오버랩(overlap) 영역에서 GIDL에 의한 핫 홀들의 생성이 감소할 수 있다.
로컬 워드 라인이 높은 전위를 형성하면 채널의 전위가 증가하더라도 채널방향으로의 수평 방향 전계(Lateral Electric Field)와 메모리 셀들 방향으로의 수직 방향 전계(Vertical Electrical Field)가 감소하여 핫홀이 채널 방향 또는 메모리 셀들로 유입되기 어렵다. 따라서 채널 영역에 트랩된 전하량이 감소하여 리드 동작 시 발생하는 에러율이 개선될 수 있다.
도 13은 비 선택된 메모리 블록에 인가되는 전압 펄스에 따른 소스 선택 라인의 전위 변화를 설명하기 위한 도면이다.
비 선택된 메모리 블록에서 소스와 소스 선택 트랜지스터(SSL Tr) 사이에 GIDL 전류에 의한 핫 홀들의 생성을 억제하기 위해서는 소스에 인가되는 고전압의 소거 전압과 소스 선택 트랜지스터의 전위 차이가 작아야 하므로, 소스 선택 트랜지스터(SSL Tr)의 전위를 증가시키는 것이 필요하다.
도 13을 참조하면, 종래 소거 동작 시, 비 선택된 메모리 블록의 블록 워드 라인에는 0V의 전압이 인가(1301)되어 패스 트랜지스터(Pass Tr)가 턴 오프 된다. 따라서, 이 경우 글로벌 워드 라인(Global WL), 글로벌 소스 선택 라인(Global SSL) 및 글로벌 드레인 선택 라인(Global DSL)의 바이어스가 로컬 워드라인(Local WL), 로컬 소스 선택 라인(Local SSL) 및 로컬 드레인 선택 라인(Local DSL)에 전달되지 않는다. 패스 트랜지스터(Pass Tr)가 턴 오프 되면, 로컬 워드라인(Local WL), 로컬 소스 선택 라인(Local SSL) 및 로컬 드레인 선택 라인(Local DSL)의 전위는 커패시티브 커플링(capacitive coupling) 현상에 의해 전위가 소량 증가된다(1305).
본 발명의 일 실시 예에 따른 반도체 메모리 장치는, 공통 소스 단자(Source Bias)에 소거 전압이 인가되는 구간(t0~t1)에서, 패스 트랜지스터(Pass Tr)의 게이트 전극에 양의 전압 펄스(1303)을 인가하여 패스 트랜지스터(Pass Tr)을 턴 온 시킨다(1303). 그리고 동일 구간에서 글로벌 워드 라인(Global WL), 글로벌 소스 선택 라인(Global SSL) 및 글로벌 드레인 선택 라인(Global DSL)에 제 3 전압 펄스(V4)를 인가한다. 패스 트랜지스터(Pass Tr)가 턴 온 상태이므로, 제3 전압 펄스(V4)는 로컬 워드라인(Local WL), 로컬 소스 선택 라인(Local SSL) 및 로컬 드레인 선택 라인(Local DSL)에는 제3 전압 펄스(V4)가 전달된다.
t1시점에서 반도체 메모리 장치는 비 선택된 메모리 블록의 블록 워드 라인을 디스차지 하여 패스 트랜지스터(Pass Tr)를 턴 오프 시킨다. 이 경우 로컬 워드라인(Local WL), 로컬 소스 선택 라인(Local SSL) 및 로컬 드레인 선택 라인(Local DSL)의 전위는 글로벌 워드 라인(Global WL), 글로벌 소스 선택 라인(Global SSL) 및 글로벌 드레인 선택 라인(Global DSL)으로부터 유기된 제3 전압 펄스 레벨과 커패시티브 커플링(capacitive coupling) 현상에 의한 전위의 합만큼 더 높은 로컬 워드라인(Local WL), 로컬 소스 선택 라인(Local SSL) 및 로컬 드레인 선택 라인(Local DSL)의 전위가 형성될 수 있다.
도 14는 도 1의 메모리 시스템(1000)의 응용 예(2000)를 보여주는 블록도이다.
도 14를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 14에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 4를 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 1을 참조하여 설명된 컨트롤러(200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 14에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
컨트롤러(2200) 및 반도체 메모리 장치(2100)는 하나의 반도체 장치로 집적될 수 있다. 실시 예로서, 컨트롤러(2200) 및 반도체 메모리 장치(2100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(2200) 및 반도체 메모리 장치(2100)은 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(2200) 및 반도체 메모리 장치(2100)은 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(2000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
실시 예로서, 반도체 메모리 장치(2100) 또는 메모리 시스템(2000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(2100) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 15은 도 14를 참조하여 설명된 메모리 시스템(2000)을 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다.
도 15을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 15에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 15에서, 도 14를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 1을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 실시 예로서, 컴퓨팅 시스템(3000)은 도 1 및 도 14를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 반도체 메모리 장치
110: 메모리 셀 어레이
120: 주변회로
200: 컨트롤러
1000: 메모리 시스템

Claims (19)

  1. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    글로벌 라인들과 상기 복수의 메모리 셀들에 연결되는 로컬 라인들 사이에 연결되는 패스 트랜지스터들을 포함하는 연결 회로들; 및
    상기 패스 트랜지스터들의 게이트들에 연결되는 블록 워드 라인들 및 상기 글로벌 라인들에 연결되는 어드레스 디코더를 포함하되,
    상기 어드레스 디코더는,
    상기 복수의 메모리 셀들 중 선택된 메모리 블록에 포함된 메모리 셀들에 대한 소거 동작 시, 비 선택된 메모리 블록에 연결되는 로컬 라인들에 전압 펄스를 인가한 뒤, 상기 로컬 라인들을 플로팅 하고, 상기 비 선택된 메모리 블록에 포함된 메모리 셀들을 연결하는 상기 패스 트랜지스터들을 턴 온 시키는 블록 전압 펄스를 인가하고, 상기 패스 트랜지스터들이 턴 온 상태인 동안, 상기 비 선택된 메모리 블록에 연결되는 상기 글로벌 라인들에 상기 전압 펄스를 인가하고, 상기 패스 트랜지스터들을 턴 오프 시키고,
    상기 어드레스 디코더는,
    상기 소거 동작 시, 상기 선택된 메모리 블록에 연결되는 상기 글로벌 라인에 접지 전압 보다 높고, 상기 전압 펄스보다 낮은 레벨을 갖는 저전압 펄스를 인가하는 반도체 메모리 장치.
  2. 삭제
  3. 제 1항에 있어서, 상기 어드레스 디코더는,
    상기 패스 트랜지스터들을 턴 오프 시킨 후, 상기 글로벌 라인들을 방전시키는 반도체 메모리 장치.
  4. 제 1항에 있어서, 상기 어드레스 디코더는,
    상기 블록 전압 펄스와 상기 전압 펄스를 동시에 인가하는 반도체 메모리 장치.
  5. 제 1항에 있어서, 상기 어드레스 디코더는,
    상기 블록 전압 펄스와 상기 전압 펄스 중 어느 하나를 먼저 인가하는 반도체 메모리 장치.
  6. 제 3항에 있어서, 상기 어드레스 디코더는,
    상기 글로벌 라인들을 접지 전압 레벨로 방전하는 반도체 메모리 장치.
  7. 제 3항에 있어서, 상기 어드레스 디코더는,
    상기 글로벌 라인들을 상기 전압 펄스의 레벨보다 낮은 방전 전압 레벨로 방전하는 반도체 메모리 장치.
  8. 제 1항에 있어서, 상기 글로벌 라인들은,
    글로벌 워드 라인, 글로벌 소스 선택 라인 및 글로벌 드레인 선택 라인 중 적어도 하나 이상을 포함하는 반도체 메모리 장치.
  9. 삭제
  10. 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 동작 방법에 있어서,
    상기 복수의 메모리 셀들 중 비 선택된 메모리 블록에 포함된 메모리 셀들을 연결하는 패스 트랜지스터들을 턴 온 시키는 블록 전압 펄스를 인가하는 단계;
    상기 복수의 메모리 셀들 중 선택된 메모리 블록에 포함된 메모리 셀들에 대한 소거 동작 시, 상기 비 선택된 메모리 블록에 연결되는 로컬 라인들에 전압 펄스를 인가한 뒤, 상기 로컬 라인들을 플로팅 하는 단계; 및
    상기 선택된 메모리 블록에 연결되는 글로벌 라인들에 접지 전압 보다 높고, 상기 전압 펄스보다 낮은 레벨을 갖는 저전압 펄스를 인가하는 단계;를 포함하고,
    상기 로컬 라인들을 플로팅 하는 단계는,
    상기 패스 트랜지스터들이 턴 온 상태인 동안, 상기 비 선택된 메모리 블록에 연결되는 글로벌 라인들에 상기 전압 펄스를 인가하는 단계; 및
    상기 패스 트랜지스터들을 턴 오프 시키는 단계;를 포함하는 반도체 메모리 장치의 동작 방법.
  11. 삭제
  12. 제 10항에 있어서,
    상기 글로벌 라인들을 방전시키는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  13. 제 10항에 있어서,
    상기 블록 전압 펄스와 상기 전압 펄스는 동시에 인가되는 반도체 메모리 장치의 동작 방법.
  14. 제 10항에 있어서,
    상기 블록 전압 펄스와 상기 전압 펄스 중 어느 하나가 먼저 인가되는 반도체 메모리 장치의 동작 방법.
  15. 제 12항에 있어서,
    상기 글로벌 라인들은 접지 전압 레벨로 방전되는 반도체 메모리 장치의 동작 방법.
  16. 제 12항에 있어서, 상기 글로벌 라인들은 상기 전압 펄스의 레벨보다 낮은 방전 전압 레벨로 방전 되는 반도체 메모리 장치의 동작 방법.
  17. 제 10항에 있어서, 상기 글로벌 라인들은,
    글로벌 워드 라인, 글로벌 소스 선택 라인 및 글로벌 드레인 선택 라인 중 적어도 하나 이상을 포함하는 반도체 메모리 장치의 동작 방법.
  18. 삭제
  19. 복수의 메모리 블록들을 포함하는 메모리 셀 어레이;
    글로벌 라인들과 상기 복수의 메모리 블록들에 연결되는 로컬 라인들 사이에 연결되는 패스 트랜지스터들을 포함하는 연결 회로들; 및
    상기 패스 트랜지스터들의 게이트들에 공통 연결되는 블록 워드 라인 및 상기 글로벌 라인들에 연결되는 어드레스 디코더를 포함하되,
    상기 어드레스 디코더는,
    상기 복수의 메모리 블록들 중 비 선택된 메모리 블록에 포함된 메모리 셀들을 연결하는 상기 패스 트랜지스터들을 턴 온 상태인 동안 상기 비 선택된 메모리 블록에 연결되는 글로벌 라인들에 전압 펄스를 인가하고, 상기 복수의 메모리 블록들 중 선택된 메모리 블록에 연결되는 글로벌 라인들에 접지 전압 보다 높고, 상기 전압 펄스보다 낮은 레벨을 갖는 저전압 펄스를 인가하고, 상기 패스 트랜지스터들을 턴 오프 시킨 후, 상기 글로벌 라인들을 방전 시키는 반도체 메모리 장치.
KR1020150153908A 2015-11-03 2015-11-03 반도체 메모리 장치 및 그 동작 방법 KR102401060B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020150153908A KR102401060B1 (ko) 2015-11-03 2015-11-03 반도체 메모리 장치 및 그 동작 방법
US15/091,702 US9715934B2 (en) 2015-11-03 2016-04-06 Peripheral circuit, semiconductor memory device and operating method of the semiconductor device and/or peripheral circuit
CN201610282549.3A CN106653078B (zh) 2015-11-03 2016-04-29 外围电路、半导体存储器件及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150153908A KR102401060B1 (ko) 2015-11-03 2015-11-03 반도체 메모리 장치 및 그 동작 방법

Publications (2)

Publication Number Publication Date
KR20170052026A KR20170052026A (ko) 2017-05-12
KR102401060B1 true KR102401060B1 (ko) 2022-05-24

Family

ID=58635104

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150153908A KR102401060B1 (ko) 2015-11-03 2015-11-03 반도체 메모리 장치 및 그 동작 방법

Country Status (3)

Country Link
US (1) US9715934B2 (ko)
KR (1) KR102401060B1 (ko)
CN (1) CN106653078B (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9972397B2 (en) 2016-06-24 2018-05-15 SK Hynix Inc. Semiconductor memory device and operating method thereof
KR102475445B1 (ko) 2016-09-12 2022-12-08 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR20190006760A (ko) * 2017-07-11 2019-01-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR102434922B1 (ko) 2018-03-05 2022-08-23 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
US10783941B1 (en) * 2019-05-28 2020-09-22 Intel Corporation Floating block select based programming time (tPROG)
JP2022135172A (ja) * 2021-03-04 2022-09-15 キオクシア株式会社 不揮発性半導体記憶装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101089967B1 (ko) 2010-07-09 2011-12-05 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그 동작 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11177071A (ja) * 1997-12-11 1999-07-02 Toshiba Corp 不揮発性半導体記憶装置
JP4223859B2 (ja) * 2003-04-25 2009-02-12 株式会社東芝 不揮発性半導体記憶装置
US7212447B2 (en) * 2005-08-04 2007-05-01 Micron Technology, Inc. NAND flash memory cell programming
US7403427B2 (en) * 2005-11-21 2008-07-22 Elite Semiconductor Memory Technology, Inc. Method and apparatus for reducing stress in word line driver transistors during erasure
KR100781041B1 (ko) * 2006-11-06 2007-11-30 주식회사 하이닉스반도체 플래시 메모리 장치 및 그 소거 동작 제어 방법
US7965554B2 (en) 2008-07-02 2011-06-21 Sandisk Corporation Selective erase operation for non-volatile storage
US8908431B2 (en) * 2010-02-17 2014-12-09 Samsung Electronics Co., Ltd. Control method of nonvolatile memory device
US8854891B2 (en) * 2011-07-06 2014-10-07 SK Hynix Inc. Method of operating semiconductor device
KR101736457B1 (ko) 2011-07-12 2017-05-17 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치의 소거 방법, 불휘발성 메모리 장치의 동작 방법, 불휘발성 메모리 장치를 포함하는 메모리 시스템, 메모리 시스템의 동작 방법, 불휘발성 메모리 장치를 포함하는 메모리 카드 및 솔리드 스테이트 드라이브
US9142305B2 (en) * 2012-06-28 2015-09-22 Sandisk Technologies Inc. System to reduce stress on word line select transistor during erase operation
KR20150049908A (ko) * 2013-10-31 2015-05-08 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 소거 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101089967B1 (ko) 2010-07-09 2011-12-05 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그 동작 방법

Also Published As

Publication number Publication date
KR20170052026A (ko) 2017-05-12
CN106653078B (zh) 2020-08-04
US20170125100A1 (en) 2017-05-04
US9715934B2 (en) 2017-07-25
CN106653078A (zh) 2017-05-10

Similar Documents

Publication Publication Date Title
KR102116668B1 (ko) 불 휘발성 메모리 장치 및 불 휘발성 메모리 장치의 동작 방법
KR102620813B1 (ko) 반도체 장치, 그 동작 방법 및 메모리 시스템
KR102336730B1 (ko) 상태 신호를 출력하는 반도체 메모리 장치 및 그것의 동작 방법
KR102395724B1 (ko) 반도체 메모리 장치 및 그 동작 방법
KR102401060B1 (ko) 반도체 메모리 장치 및 그 동작 방법
TWI633559B (zh) 包含三維記憶胞陣列結構的半導體記憶體裝置及操作其之方法
US9972397B2 (en) Semiconductor memory device and operating method thereof
US20150221385A1 (en) Semiconductor memory device and system including the same
KR20160039960A (ko) 더미 메모리 셀을 포함하는 반도체 메모리 장치 및 그것의 프로그램 방법
KR102320830B1 (ko) 3차원 어레이 구조를 갖는 반도체 메모리 장치
KR20160007941A (ko) 3차원 어레이 구조를 갖는 반도체 메모리 장치
KR102434922B1 (ko) 반도체 메모리 장치 및 그 동작 방법
KR102624606B1 (ko) 반도체 메모리 장치 및 그 동작 방법
KR20150004215A (ko) 반도체 메모리 장치 및 그것의 동작 방법
US9472292B1 (en) Semiconductor memory device
KR102461747B1 (ko) 반도체 메모리 장치 및 그 동작 방법
US9824758B2 (en) Semiconductor memory device and operating method thereof
KR102449776B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR102618315B1 (ko) 반도체 장치, 메모리 시스템 및 그 동작 방법
KR20110133323A (ko) 불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템
KR20220094706A (ko) 반도체 메모리 장치 및 이의 동작 방법
KR20110094989A (ko) 불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템
KR20200076464A (ko) 반도체 장치 및 그 동작 방법
KR20200117525A (ko) 내부 전압을 안정화시키기 위한 메모리 장치 및 그것의 내부 전압 안정화 방법
KR20120023194A (ko) 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant