KR20200117525A - 내부 전압을 안정화시키기 위한 메모리 장치 및 그것의 내부 전압 안정화 방법 - Google Patents

내부 전압을 안정화시키기 위한 메모리 장치 및 그것의 내부 전압 안정화 방법 Download PDF

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Abstract

본 개시에 따르면, 메모리 장치는, 적어도 하나의 래치를 각각 포함하는 복수의 페이지 버퍼들을 포함하는 페이지 버퍼 회로, 페이지 버퍼 회로의 동작에 필요한 내부 전답들 중 적어도 하나의 내부 전압을 생성하고, 적어도 하나의 내부 전압을 페이지 버퍼 회로에 제공하도록 구성되는 내부 전압 회로 및 적어도 하나의 래치 중 제1 래치에 대한 셋 동작 동안 페이지 버퍼 회로에서 이용되지 않는 제1 전기적 노드와 내부 전압 회로 사이의 전기적 연결을 형성하기 위한 제어 신호를 페이지 버퍼회로에 제공하도록 구성되는 제어 로직을 포함할 수 있다.

Description

내부 전압을 안정화시키기 위한 메모리 장치 및 그것의 내부 전압 안정화 방법{MEMORY DEVICE FOR STABILIZING INTERNAL VOLTAGE AND INTERNAL VOLTAGE STABILIZING METHOD THEREOF}
본 개시의 기술적 사상은 메모리 장치 및 메모리 장치의 내부 전압 안정화 방법에 관한 것으로서, 상세하게는 내부 전압 회로에 의해 생성되는 내부 전압을 안정화시키기 위한 메모리 장치 및 그것의 내부 전압 안정화 방법에 관한 것이다.
반도체 메모리 장치는 전원 공급 중단 시 저장된 데이터를 상실하는 휘발성 메모리 장치(volatile memory device)와 저장된 데이터를 상실하지 않는 비휘발성 메모리 장치(non-volatile memory device)로 구분될 수 있다. 휘발성 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버린다. 반면, 비휘발성 메모리 장치는 읽고 쓰는 속도가 휘발성 메모리 장치에 비해 느리지만 외부 전원 공급이 중단되더라도 그 내용을 보존한다.
메모리 장치의 동작 속도가 빨라짐에 따라, 메모리 장치의 고속 동작에서 이용되는 내부 전압에는 노이즈가 발생하게 되는데, 이러한 노이즈를 파워 노이즈(power noise)라고 한다. 고속 동작에서도 이러한 파워 노이즈를 줄이기 위한 다양한 방안이 논의되고 있다.
본 개시의 기술적 사상은 메모리 장치 및 메모리 장치의 내부 전압 안정화 방법에 있어서, 추가적인 커패시터 없이 내부 전압을 안정화하고, 특히, 고속 동작에서도 내부 전압을 안정화시키기 위한 방법 및 장치를 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 메모리 장치는, 적어도 하나의 래치를 각각 포함하는 복수의 페이지 버퍼들을 포함하는 페이지 버퍼 회로, 페이지 버퍼 회로의 동작에 필요한 내부 전답들 중 적어도 하나의 내부 전압을 생성하고, 적어도 하나의 내부 전압을 페이지 버퍼 회로에 제공하도록 구성되는 내부 전압 회로 및 적어도 하나의 래치 중 제1 래치에 대한 셋 동작 동안 페이지 버퍼 회로에서 이용되지 않는 제1 전기적 노드와 내부 전압 회로 사이의 전기적 연결을 형성하기 위한 제어 신호를 페이지 버퍼회로에 제공하도록 구성되는 제어 로직을 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 메모리 장치의 내부 전압 안정화 방법은, 메모리 장치 내 페이지 버퍼 회로에 포함된 제1 래치에 대한 래치 셋 동작 개시 전, 페이지 버퍼 회로 내에서 래치 셋 동작에서 플로팅되는 제1 전기적 노드를 페이지 버퍼 회로에 내부 전압을 제공하는 내부 전압 회로와 전기적으로 연결하는 단계, 제1 래치에 대한 래치 셋 동작을 개시하는 단계 및 래치 셋 동작이 종료된 뒤, 제1 전기적 노드와 내부 전압 회로 사이의 전기적 연결을 해제하는 단계를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 제1 메모리 영역 및 제2 메모리 영역을 포함하는 메모리 장치는, 제1 메모리 영역에 대응되는 제1 페이지 버퍼 회로에서 필요로 하는 내부 전압을 생성하는 내부 전압 회로를 포함하고, 제1 메모리 영역을 제어하도록 구성되는 제1 코어 회로, 제2 메모리 영역을 제어하도록 구성되는 제2 코어 회로 및 제1 페이지 버퍼 회로에 포함된 캐시 래치에 대한 셋 동작 동안 내부 전압 회로와 제2 코어 회로 내 제2 페이지 버퍼 회로에 포함된 제1 전기적 노드 사이의 전기적 연결을 형성하기 위한 제어 신호를 생성하도록 구성되는 제어 로직을 포함할 수 있다.
본 개시의 예시적 실시 예에 따른 메모리 장치 및 메모리 장치의 내부 전압 안정화 방법에 의하면, 페이지 버퍼 회로에 포함된 래치에 대한 셋 동작을 수행하기에 앞서서 래치 셋 동작에 이용되지 않는 전기적 노드를 내부 전압 회로와 전기적으로 연결함으로써, 상기 래치 셋 동작에 이용되지 않는 전기적 노드를 커패시터와 같은 용도로 활용할 수 있다. 이로써, 추가적인 커패시터 없이 내부 전압 회로에 의해 생성되는 내부 전압을 안정화 할 수 있다.
특히, 고속으로 동작하는 래치 셋 동작에서 내부 전압을 안정화할 수 있다. 나아가, 고속 동작에서 발생할 수 있는 내부 전압의 파워 노이즈를 감소시킬 수 있다.
도 1은 본 개시의 예시적 실시 예에 따른 데이터 처리 시스템을 나타낸다.
도 2는 본 개시의 예시적 실시 예에 따른 메모리 장치를 나타낸다.
도 3a 및 도 3b는 본 개시의 예시적 실시 예에 따른 메모리 블록의 구조를 나타낸다.
도 4는 본 개시의 예시적 실시 예에 따른 페이지 버퍼 회로 및 내부 전압 회로를 나타낸다.
도 5는 본 개시의 예시적 실시 예에 따른 페이지 버퍼, 전압 안정화기 및 내부 전압 회로를 나타낸다.
도 6은 본 개시의 예시적 실시 예에 따른 메모리 장치의 내부 전압 안정화 방법의 순서도를 나타낸다.
도 7은 본 개시의 예시적 실시 예에 따른 페이지 버퍼, 전압 안정화기 및 내부 전압 회로를 나타낸다.
도 8은 본 개시의 예시적 실시 예에 따른 메모리 장치의 내부 전압 안정화 방법의 타이밍도를 나타낸다.
도 9는 본 개시의 예시적 실시 예에 따른 메모리 장치의 내부 전압 안정화 방법의 순서도를 나타낸다.
도 10은 본 개시의 예시적 실시 예에 따른 페이지 버퍼, 전압 안정화기 및 내부 전압 회로를 나타낸다.
도 11은 본 개시의 예시적 실시 예에 따른 메모리 장치의 내부 전압 안정화 방법의 순서도를 나타낸다.
도 12는 본 개시의 예시적 실시 예에 따른 메모리 장치를 나타낸다.
도 13은 본 개시의 예시적 실시 예에 따른 메모리 장치의 내부 전압 안정화 방법의 순서도를 나타낸다.
도 14는 본 개시의 예시적 실시 예에 따른 SSD 시스템을 나타낸다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시 예에 따른 데이터 처리 시스템(10)을 나타낸다. 데이터 처리 시스템(10)은 호스트(100) 및 메모리 시스템(400)을 포함할 수 있고, 메모리 시스템(400)은 메모리 컨트롤러(200) 및 메모리 장치(300)를 포함할 수 있다. 데이터 처리 시스템(10)은 UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 태블릿(web tablet), 무선전화기(wireless phone), 모바일 폰(mobile phone), 스마트 폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙 박스(black box) 및 디지털 카메라(digital camera) 등과 같은 다양한 컴퓨텅 시스템들 중 하나에 적용될 수 있다.
호스트(100), 메모리 컨트롤러(200) 및 메모리 장치(300) 각각은 하나의 칩, 하나의 패키지 또는 하나의 모듈 등으로 제공될 수 있다. 하지만 이에 제한되는 것은 아니며, 예를 들어, 메모리 컨트롤러(200)는 메모리 장치(300)와 함께 메모리 시스템(400) 또는 저장 장치로서 제공될 수 있다.
또한, 메모리 시스템(400)은 PC 카드, 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM/SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD), 유니버설 플래시 기억 장치(UFS) 등을 구성할 수 있다. 다른 예로, 메모리 시스템(400)은 SSD(Solid State Disk/Drive)를 구성할 수도 있다.
호스트(100)는 메모리 컨트롤러(200)에 데이터 동작 요청(REQ) 및 어드레스(ADDR)를 송신할 수 있으며, 메모리 컨트롤러(200)와 데이터(DATA)를 주고 받을 수 있다. 예시적으로, 호스트(100)는 메모리 컨트롤러(200)와 USB(Universal Serial Bus) 프로토콜, MMC(Multi Media Card) 프로토콜, PCI(Peripheral Component Interconnection) 프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, IDE(Integrated Drive Electronics) 프로토콜, MIPI(Mobile Industry Processor Interface) 프로토콜 및 UFS(Universal Flash Storage) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나에 기반하여 데이터(DATA)를 교환할 수 있다.
메모리 컨트롤러(200)는 메모리 장치(300)를 제어할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 호스트(100)로부터 수신된 데이터 동작 요청(REQ)에 응답하여 메모리 장치(300)에 저장된 데이터(DATA)를 독출(read)하거나, 메모리 장치(300)에 데이터(DATA)를 기입(write)하도록 메모리 장치(300)를 제어할 수 있다. 예를 들어, 메모리 컨트롤러(200)는 메모리 장치(300)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호 등을 제공함으로써 메모리 장치(300)의 기입 동작, 독출 동작 및 소거 동작을 제어할 수 있다. 또한, 상기 동작들을 위한 데이터(DATA)가 메모리 컨트롤러(200)와 메모리 장치(300) 사이에서 송수신 될 수 있다.
메모리 장치(300)는 적어도 하나의 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 워드 라인들과 복수의 비트 라인들이 교차하는 영역들에 배치되는 복수의 메모리 셀들을 포함할 수 있고, 복수의 메모리 셀들은 비휘발성 메모리 셀들일 수 있다. 각각의 메모리 셀은 2비트 이상의 데이터를 저장하는 멀티 레벨 셀일 수 있다. 예를 들어, 각각의 메모리 셀은 2비트의 데이터를 저장하는 2비트 멀티 레벨 셀일 수 있으며, 3비트의 데이터를 저장하는 트리플 레벨 셀(TLC)일 수 있으며, 4비트의 데이터를 저장하는 쿼드러플 레벨 셀(QLC)일 수 있으며, 그 이상의 비트 데이터를 저장하는 멀티 레벨 셀일 수 있다. 하지만 본 개시는 이에 한정되지 않으며, 예를 들어, 일부 메모리 셀들은 1비트 데이터를 저장하는 싱글 레벨 셀(SLC)이고, 다른 일부 메모리 셀들은 멀티 레벨 셀일 수 있다. 메모리 장치(300)는 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND; VNAND), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory; RRAM), 상변화 메모리(Phase-Change Random Access Memory; PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory; MRAM), 강유전체 메모리(Ferroelectric Random Access Memory; FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory; STT-RAM) 등을 포함할 수 있으며, 이들의 조합을 포함할 수 있다. 메모리 장치(300)는 메모리 컨트롤러(200)로부터 수신된 신호들에 응답하여 데이터(DATA)의 기입 동작, 독출 동작 및 소거 동작 등의 동작들을 수행할 수 있다.
메모리 장치(300)는 페이지 버퍼 회로(330), 내부 전압 회로(370) 및 전압 안정화기(352)를 포함할 수 있다.
페이지 버퍼 회로(330)는 비트 라인들을 통해 메모리 셀 어레이에 연결될 수 있다. 페이지 버퍼 회로(330)는 디코딩 된 컬럼 어드레스를 통해 비트 라인을 선택함으로써 데이터 라인에 연결될 수 있으며, 데이터를 메모리 셀 어레이에 기입하거나, 메모리 셀 어레이로부터 데이터를 독출하는 동작을 수행할 수 있다. 이를 위해, 페이지 버퍼 회로(330)는 복수의 비트라인들 각각에 연결된 복수의 페이지 버퍼들을 포함할 수 있다.
내부 전압 회로(370)는 메모리 장치(300) 내에서 필요로 하는 다양한 내부 전압들을 생성하고, 생성된 내부 전압들을 메모리 장치(300) 내 다양한 구성들에 제공할 수 있다. 예를 들어, 내부 전압 회로(370)는 메모리 장치(300) 내의 트랜지스터를 구동하는 데 필요한 구동 전압을 생성하여 메모리 장치(300) 내 트랜지스터에 제공할 수 있다. 또한 예를 들어, 내부 전압 회로(370)는 페이지 버퍼 회로(330)에서 필요로 하는 내부 전압을 생성하여, 생성된 내부 전압을 페이지 버퍼 회로(330)에 제공할 수 있다. 또한, 내부 전압 회로(370)는 위와 같은 내부 전압 생성을 위해 다양한 형태의 전력 회로들 중 하나 이상의 전력 회로를 포함할 수 있다. 상기 전력 회로들은, 다양한 종류의 AC-DC 컨버터, DC-DC 컨버터 및 AC-AC 컨버터들 중 하나 이상을 포함할 수 있다.
일반적으로, 위와 같은 내부 전압 회로(370)에 의해 생성되는 특정 내부 전압은 특정 레벨을 가지는 것이 바람직하며, 다시 말해 내부 전압은 안정화 된 값을 갖는 것이 바람직하다. 하지만, 메모리 장치(300)가 고속으로 동작하는 경우, 내부 전압은 부하 효과(load effect) 등과 같은 문제로 인해 요구되는 특정 레벨과는 다른 레벨을 가질 수 있고, 다시 말해 내부 전압이 안정화되지 않은 값을 나타낼 수 있다. 이로써, 내부 전압 회로(370)에 의해 생성되는 내부 전압에는 노이즈가 발생할 수 있는데, 본 명세서 이하에서는 이를 파워 노이즈라 부르기로 한다. 일반적인 메모리 장치(300)는, 이와 같은 파워 노이즈의 발생을 줄이기 위해, 내부 전압 회로(370)에 연결된 추가적인 커패시터를 필요로 했다. 이러한 추가적인 커패시터는 비용 증가 및 면적 증가 등의 문제를 야기하였다.
본 개시의 예시적 실시 예에 따른 전압 안정화기(352)는, 메모리 장치(300)가 고속으로 동작하는 경우, 상기 고속의 동작에서 이용되지 않는 전기적 노드를 내부 전압 회로(370)와 전기적으로 연결할 수 있다. 다시 말해, 고속의 동작에서 이용되지 않는 전기적 노드를 실질적인 커패시터로서 활용할 수 있다.
일 실시 예에서, 전압 안정화기(352)는, 페이지 버퍼 회로(330)에 포함된 래치에 대한 셋 동작 동안, 래치 셋 동작에 이용되지 않는 전기적 노드를 내부 전압 회로(370)와 전기적으로 연결할 수 있다. 예를 들어, 전압 안정화기(352)는, 래치 셋 동작 동안, 페이지 버퍼 회로(330)에 포함된 페이지 버퍼의 센스 아웃 노드(sense out node)를 내부 전압 회로(370)와 전기적으로 연결하기 위한 제어 신호를 생성하여, 생성된 제어 신호를 페이지 버퍼 회로(330)에 제공할 수 있다. 특히, 전압 안정화기(352)는, 래치 셋 준비 동작이 개시된 이후, 래치 셋 동작이 개시되기 전에 센스 아웃 노드를 내부 전압 회로(370)와 전기적으로 연결할 수 있다.
본 명세서에서, 센스 아웃 노드이라 칭해지는 노드의 기능이 노드의 명칭에 기재된 '센스 아웃' 기능으로 제한되어 해석되어서는 안 된다. 즉, 본 명세서에서 '센스 아웃 노드'는, 비트 라인과 센싱 래치와 같은 래치 사이의 전기적 노드를 나타내는 것이며, 그 기능으로서 '센스 아웃' 기능을 반드시 수행할 필요는 없다.
일 실시 예에서, 전압 안정화기(352)는, 페이지 버퍼 회로(330) 내 센싱 래치들에 연결되어 데이터 패스/패일을 검증하기 위해 이용되는 검증 신호 라인에 대응되는 검증 신호 노드를 내부 전압 회로(370)와 전기적으로 연결할 수 있다. 특히, 전압 안정화기(352)는, 래치 셋 준비 동작이 개시된 이후, 래치 셋 동작이 개시되기 전에 검증 신호 노드를 내부 전압 회로(370)와 전기적으로 연결할 수 있다.
이로써, 본 개시의 예시적 실시 예에 따른 데이터 처리 시스템(10)에 의하면, 메모리 장치(300)는 페이지 버퍼 회로(330)에 포함된 래치에 대한 셋 동작을 수행하기에 앞서서 래치 셋 동작에 이용되지 않는 전기적 노드를 내부 전압 회로(370)와 전기적으로 연결함으로써, 래치 셋 동작에 이용되지 않는 전기적 노드를 커패시터와 같은 용도로 활용할 수 있다. 이로써, 추가적인 커패시터 없이 내부 전압 회로(370)에 의해 생성되는 내부 전압을 안정화 할 수 있다. 특히, 고속으로 동작하는 래치 셋 동작에서 내부 전압을 안정화할 수 있다. 나아가, 이로써 고속 동작에서 발생할 수 있는 내부 전압의 파워 노이즈를 감소시킬 수 있다.
도 2는 본 개시의 예시적 실시 예에 따른 메모리 장치(300)를 나타낸다. 메모리 장치(300)에 관한 도 1과 중복되는 설명은 생략한다.
메모리 장치(300)는 메모리 셀 어레이(310), 로우 디코더(320), 페이지 버퍼 회로(330), 전압 생성기(340), 제어 로직(350) 및 데이터 입출력 회로(360)를 포함할 수 있다.
메모리 셀 어레이(310)는 복수의 메모리 블록들을 포함할 수 있다. 각각의 메모리 블록들은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(310)는 워드라인들(WLs), 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 통해 로우 디코더(320)와 연결될 수 있고, 비트 라인들(BLs)을 통해 페이지 버퍼 회로(330)와 연결될 수 있다. 메모리 셀 어레이(310)는 비트 라인들(BLs) 각각에 연결된 스트링들을 포함할 수 있다. 여기서 스트링들 각각은 비트 라인과 공통 소스 라인(Common Source Line) 사이에 직렬 연결된 적어도 하나의 스트링 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 접지 선택 트랜지스터를 포함할 수 있다.
로우 디코더(320)는 로우 어드레스(X-ADDR)를 기초로 워드 라인들(WLs) 중 일부 워드 라인을 선택할 수 있다. 로우 디코더(320)는 워드 라인에 워드 라인 인가 전압을 전달할 수 있다. 예를 들어, 데이터 기입 동작 시, 로우 디코더(320)는 선택된 워드 라인에 프로그램 전압과 검증 전압을, 비선택된 워드 라인에는 프로그램 인히빗(inhibit) 전압을 인가할 수 있다. 데이터 독출 동작 시, 로우 디코더(320)는 선택된 워드 라인에 독출 전압을, 비선택된 워드라인에는 독출 인히빗 전압을 인가할 수 있다. 데이터 소거 동작 시, 로우 디코더(320)는 워드 라인에 워드 라인 소거 전압을 인가할 수 있다. 또한, 로우 디코더(320)는 로우 어드레스(X-ADDR)를 기초로 스트링 선택 라인들(SSL) 중 일부 스트링 선택 라인을, 또는 접지 선택 라인들(GSL) 중 일부 접지 선택 라인을 선택할 수 있다.
페이지 버퍼 회로(330)는 제어 로직(350)으로부터 수신된 페이지 버퍼 제어 신호(CTRL_PB)에 응답하여 데이터를 메모리 셀 어레이(310)에 기입하거나, 데이터를 메모리 셀 어레이(310)로부터 독출하는 동작을 수행할 수 있다.
전압 생성기(340)는 제어 로직(350)으로부터 수신되는 전압 제어 신호(CTRL_VOL)를 기초로 메모리 셀 어레이(310)에 대한 기입 동작, 독출 동작 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 예를 들어, 전압 생성기(340)는 워드 라인들(WLs)을 구동하기 위한 워드 라인 구동 전압(VWL)을 생성할 수 있다. 이 때, 워드 라인 구동 전압(VWL)은 기입 전압, 독출 전압, 워드 라인 소거 전압 및 기입 검증 전압 등을 포함할 수 있다. 또한, 전압 생성기(340)는 스트링 선택 라인들(SSL)을 구동하기 위한 스트링 선택 라인 구동 전압 및 접지 선택 라인들(GSL)을 구동하기 위한 접지 선택 라인 구동 전압을 더 생성할 수 있다. 또한, 일 실시 예에서, 도 1에서 설명된 내부 전압 회로(370)는, 전압 생성기(340)에 포함되는 구성일 수 있다. 하지만, 이에 제한되는 것은 아니며, 내부 전압 회로(370)와 전압 생성기(340)는 별개의 구성으로 구현될 수 있다.
제어 로직(350)은 메모리 컨트롤러로부터 수신된 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 메모리 셀 어레이(310)에 데이터(DATA)를 기입하거나, 메모리 셀 어레이(310)로부터 데이터(DATA)를 독출하기 위한 각종 내부 제어 신호를 생성할 수 있다. 즉, 제어 로직(350)은 메모리 장치(300) 내의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직(350)에서 생성된 각종 내부 제어 신호는 로우 디코더(320), 페이지 버퍼 회로(330) 및 전압 생성기(340) 등에 제공될 수 있다. 예를 들어, 제어 로직(350)은 로우 디코더(320)에 로우 어드레스(X-ADDR)를 제공할 수 있고, 페이지 버퍼 회로(330)에 페이지 버퍼 제어 신호(CTRL_PB)를 제공할 수 있고, 전압 생성기(340)에 전압 제어 신호(CTRL_VOL)를 제공할 수 있고, 데이터 입출력 회로(360)에 데이터 입출력 제어 신호(CTRL_I/O)를 제공할 수 있다. 하지만, 제어 신호의 종류가 이에만 제한되는 것은 아니며, 제어 로직(350)은 다른 내부 제어 신호들을 제공할 수 있다. 예를 들어, 제어 로직(350)은 컬럼 디코더에 컬럼 어드레스를 제공할 수도 있다.
데이터 입출력 회로(360)는 페이지 버퍼 회로(330)와 데이터 라인들(DLs)을 통해 연결될 수 있으며, 메모리 컨트롤러로부터 제공되는 데이터(DATA)를 페이지 버퍼 회로(330)에 제공하거나, 페이지 버퍼 회로(330)로부터 제공되는 데이터(DATA)를 외부로 출력할 수 있다.
본 개시의 예시적 실시 예에 따르면, 도 1에서 설명된 바와 같이, 전압 안정화기(352)는, 페이지 버퍼 회로(330)에 포함된 래치에 대한 셋 동작 동안, 래치 셋 동작에서 이용되지 않는 전기적 노드(또는, 플로팅 되는 노드)를 내부 전압 회로와 전기적으로 연결함으로써 내부 전압을 안정화 할 수 있다. 예를 들어, 전압 안정화기(352)는, 페이지 버퍼 회로(330)에 포함된 페이지 버퍼 내 센스 아웃 노드를 내부 전압 회로와 연결 할 수 있으며, 또는, 페이지 버퍼 회로(330)에 포함된 검증 신호 노드를 내부 전압 회로와 연결할 수 있다.
여기서, 전압 안정화기(352)는 메모리 장치(300) 내에서 다양한 형태로 구현될 수 있다. 실시 예에 따라, 전압 안정화기(352)는 하드웨어 형태로 구현되거나 소프트웨어 형태로 구현될 수 있다. 예를 들어, 전압 안정화기(352)가 하드웨어의 형태로 구현되는 경우, 전압 안정화기(352)는, 래치 셋 동작에서 이용되지 않는 전기적 노드와 내부 전압 회로를 전기적으로 연결시키는 제어 동작을 수행하기 위한 회로들을 포함할 수 있다. 또한 예를 들어, 전압 안정화기(352)가 소프트웨어의 형태로 구현되는 경우, 메모리 장치(300) 내에 저장된 프로그램(또는 인스트럭션들)이 제어 로직(350) 또는 메모리 장치(300) 내의 적어도 하나의 프로세서에 의해 실행됨으로써 전압 안정화기(352)의 제어 동작이 수행될 수 있다. 하지만, 상기 실시 예들에만 한정되는 것도 아니며, 전압 안정화기(352)는 펌웨어와 같은 소프트웨어와 하드웨어가 결합된 형태로 구현될 수도 있다. 도 2는, 실시 예들 중 전압 안정화기(352)가 소프트웨어로 구현되어 제어 로직(350)에 의해 실행되는 실시 예를 도시하지만, 본 개시의 기술적 사상이 이에 제한 해석되어서는 안될 것이다.
본 개시의 예시적 실시 예에 따른 메모리 장치(300)에 의하면, 메모리 장치(300)는 페이지 버퍼 회로(330)에 포함된 래치에 대한 셋 동작을 수행하기에 앞서서 래치 셋 동작에 이용되지 않는 전기적 노드를 내부 전압 회로와 전기적으로 연결함으로써, 래치 셋 동작에 이용되지 않는 전기적 노드를 커패시터와 같은 용도로 활용할 수 있다. 이로써, 추가적인 커패시터 없이 내부 전압 회로에 의해 생성되는 내부 전압을 안정화 할 수 있다. 특히, 고속으로 동작하는 래치 셋 동작에서 내부 전압을 안정화할 수 있다. 나아가, 이로써 고속 동작에서 발생할 수 있는 내부 전압의 파워 노이즈를 감소시킬 수 있다.
도 3a 및 도 3b는 본 개시의 예시적 실시 예에 따른 메모리 블록(BLKa)의 구조를 나타낸다. 도 2의 메모리 셀 어레이에 포함된 복수의 메모리 블록들 각각은 도 3a 및/또는 도 3b에 개시된 메모리 블록(BLKa)의 구조를 가질 수 있다.
도 3a를 참조하면, 메모리 블록(BLKa)은 복수의 낸드 스트링들(NS11~NS33), 복수의 그라운드 선택 라인들(GSL1~GSL3), 복수의 스트링 선택 라인들(SSL1~SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 여기서, 낸드 스트링들의 개수, 워드 라인들의 개수, 비트라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시 예에 따라 다양하게 변경될 수 있다.
제1 비트라인(BL1)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11, NS21, NS31)이 제공되고, 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공되고 제3 비트 라인(BL3)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS13, NS23, NS33)이 제공될 수 있다. 각 낸드 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다.
스트링 선택 트랜지스터(SST)는 대응하는 스트링 선택 라인(SSL1 내지 SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC)은 각각 대응하는 워드 라인(WL1 내지 WL8)에 연결될 수 있다. 그라운드 선택 트랜지스터(GST)는 대응하는 그라운드 선택 라인(GSL1 내지 GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL1 내지 BL3)에 연결될 수 있고, 그라운드 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
도 3a에서, 각 스트링은 하나의 스트링 선택 트랜지스터(SST)를 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않으며, 각 스트링은 직렬 연결된 상부 스트링 선택 트랜지스터 및 하부 스트링 선택 트랜지스터를 포함할 수 있다. 또한, 도 3b에서, 각 스트링은 하나의 그라운드 선택 트랜지스터(GST)를 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않으며, 각 스트링은 직렬 연결된 상부 그라운드 선택 트랜지스터 및 하부 그라운드 선택 트랜지스터를 포함할 수 있다. 이때, 상부 그라운드 선택 트랜지스터는 대응하는 그라운드 선택 라인(GSL1 내지 GSL3)에 연결될 수 있고, 하부 그라운드 선택 트랜지스터는 공통 그라운드 선택 라인에 공통으로 연결될 수 있다.
도 3b를 참조하면, 메모리 블록(BLKa)은 기판(SUB, 또는 상부기판)에 대해 수직 방향(예를 들어, 제3 방향)으로 형성될 수 있다. 도 3b에서는, 메모리 블록(BLK1)이 2개의 선택 라인들(GSL, SSL), 8개의 워드라인들(WL1~WL8) 및 3개의 비트라인들(BL1, BL2, BL3)을 포함하는 것으로 도시되어 있으나, 이는 설명의 편의를 위한 것일 뿐 실제로는 이것들보다 더 많거나 적을 수 있다. 또한, 다른 예로서, 메모리 블록(BLKa)은 제1 워드라인(WL1)과 그라운드 선택 라인(GSL) 사이, 및/또는 제8 워드라인(WL8)과 스트링 선택 라인(SSL) 사이에 하나 이상의 더미 워드라인을 포함할 수도 있다.
기판(SUB)은 제1 도전형(예를 들어, p 형)으로 도핑 된 폴리실리콘막 일 수 있다. 기판(SUB)은 벌크 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다. 기판(SUB)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다.
기판(SUB)에는, 기판(SUB) 상에 제2 방향을 따라 신장되고, 제2 도전형(예를 들어, n 형)의 불순물들이 도핑된 공통 소스 라인(CSL)이 제공될 수 있다. 인접한 두 공통 소스 라인(CSL) 사이의 기판(SUB)의 영역 상에, 제2 방향을 따라 신장되는 복수의 절연막들(IL)이 제3 방향을 따라 순차적으로 제공되며, 복수의 절연막들(IL)은 제3 방향을 따라 특정 거리만큼 이격될 수 있다. 예를 들어, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
공통 소스 라인(CSL)을 사이에 두고, 기판(SUB)의 영역 상에, 제2 방향을 따라 순차적으로 배치되며, 제3 방향을 따라 복수의 절연막들(IL)을 관통하는 복수의 필라들(pillars)(P)이 제공될 수 있다. 예를 들어, 복수의 필라들(P)은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 수 있다. 구체적으로, 각 필라(P)의 표면층(surface layer)(S)은 제1 도전형으로 도핑 된 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 본 명세서에서는, 필라(P)는 수직 채널 구조체(vertical channel structure)로 명명될 수도 있다. 한편, 각 필라(P)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다. 예를 들어, 각 필라(P)에서 채널 홀의 사이즈는 기판(SUB)쪽으로 갈수록 작아질 수 있다.
공통 소스 라인(CSL)을 사이에 두고, 기판(SUB) 상에는 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 제공될 수 있다. 전하 저장층(CS)은 게이트 절연층(또는 '터널링 절연층'이라고 지칭함), 전하 트랩층 및 블로킹 절연층을 포함할 수 있다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에, 선택 라인들(GSL, SSL) 및 워드라인들(WL1 ~ WL8)과 같은 게이트 전극(GE)이 제공될 수 있다.
복수의 필라들(P) 상에는 드레인들 또는 드레인 컨택들(DR)이 각각 제공될 수 있다. 예를 들어, 드레인들 또는 드레인 컨택들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인 컨택들(DR) 상에, 제1 방향으로 신장되고 제2 방향을 따라 특정 거리만큼 이격되어 배치된 비트라인들(BL1, BL2, BL3)이 제공될 수 있다. 비트라인들(BL1, BL2, BL3)은 컨택 플러그들(미도시)을 통해 드레인 컨택들(DR)과 전기적으로 연결될 수 있다.
공통 소스 라인(CSL) 상에는, 제2 방향을 따라 신장되는 워드라인 컷 영역(WLC)이 제공될 수 있다. 게이트 전극(GE)은 워드라인 컷 영역(WLC)에 의하여 분리될 수 있다. 예를 들어, 워드라인 컷 영역(WLC)은 절연 물질을 포함하거나 에어 갭일 수 있다.
도 4는 본 개시의 예시적 실시 예에 따른 페이지 버퍼 회로(330) 및 내부 전압 회로(370)를 나타낸다. 도 4의 페이지 버퍼 회로(330) 및 내부 전압 회로(370)에 관해 도 1 및 도 2와 중복되는 설명은 생략한다. 도 4는 도 1 및 도 2를 함께 참조하여 설명한다.
페이지 버퍼 회로(330)는 복수의 페이지 버퍼들을 포함할 수 있다. 예를 들어, 페이지 버퍼 회로(330)는 제1 페이지 버퍼(331_1), 제2 페이지 버퍼(331_2), 제3 페이지 버퍼(331_3) 내지는 제N 페이지 버퍼(331_N)(단, N은 자연수)를 포함할 수 있다. 복수의 페이지 버퍼들 각각은 대응되는 비트라인과 연결될 수 있다. 예를 들어, 제1 페이지 버퍼(331_1)는 제1 비트라인(BL1)과 연결될 수 있고, 마찬가지의 방식으로, 제N 페이지 버퍼(331_N)는 제N 비트라인(BLN)과 연결될 수 있다.
내부 전압 회로(370)는 메모리 장치(300) 내에서 필요로 하는 다양한 내부 전압들 중 적어도 하나를 생성할 수 있다. 예를 들어, 내부 전압 회로(370)는 페이지 버퍼 회로(330)에 의해 요구되는 내부 전압(Vi)을 생성할 수 있고, 생성된 내부 전압(Vi)을 페이지 버퍼 회로(330)에 제공할 수 있다. 예를 들어, 내부 전압(VI)은 페이지 버퍼 회로(330)에 포함된 트랜지스터들을 구동하기 위한 구동 전압을 포함할 수 있다.
메모리 장치(300)의 데이터 독출 동작에서, 복수의 페이지 버퍼들 각각은 비트라인으로부터 데이터를 센싱할 수 있다. 데이터 센싱을 위해, 복수의 페이지 버퍼들 각각은 적어도 하나의 래치(latch)를 포함할 수 있다. 이와 같은 래치가 정상적으로 동작하기 위해, 메모리 장치(300)는 래치를 셋(set)하는 동작을 정기적으로 수행할 수 있다. 이러한 래치에 포함된 트랜지스터들을 구동하기 위한 전압 또한 내부 전압 회로(370)에 의해 생성될 수 있는데, 래치 셋 동작이 고속으로 동작하는 경우, 부하 효과(load effect) 등으로 인해 내부 전압 회로(370)에 의해 생성되는 내부 전압(Vi)의 전압 레벨에 변화가 생길 수 있다.
본 개시의 예시적 실시 예에 따른 전압 안정화기(352)는 위와 같은 내부 전압(Vi)의 불안정화를 막고, 내부 전압(Vi)을 안정시킬 수 있다. 예를 들어, 전압 안정화기(352)는, 래치 셋 동작의 개시 전, 페이지 버퍼 회로(330)에 포함된 전기적 노드들 중 래치 셋 동작에서 이용되지 않는 노드를 내부 전압 회로(370)와 전기적으로 연결할 수 있다. 여기서, 래치 셋 동작에서 이용되지 않는 노드라는 것은, 전압 안정화기(352)의 제어 동작이 없는 경우 래치 셋 동작에서 플로팅(floating)되는 노드를 의미한다.
도 5는 본 개시의 예시적 실시 예에 따른 페이지 버퍼(331), 전압 안정화기(352) 및 내부 전압 회로(370)를 나타낸다. 도 5의 페이지 버퍼(331)는, 도 4의 제1 페이지 버퍼(331_1) 내지 제N 페이지 버퍼(331_N) 중 어느 하나의 임의의 페이지 버퍼를 나타낸다. 다시 말해, 도 4의 제1 페이지 버퍼(331_1) 내지 제N 페이지 버퍼(331_N) 중 적어도 일부는 도 5의 페이지 버퍼(331)와 같은 구조를 가지거나, 도 5의 페이지 버퍼(331)와 같이 동작할 수 있다. 페이지 버퍼(331), 전압 안정화기(352) 및 내부 전압 회로(370)에 관한 도 1 내지 도 4와 중복되는 설명은 생략한다.
페이지 버퍼(331)는 비트 라인 연결 회로(332), 적어도 하나의 래치 및 제1 트랜지스터(336)를 포함할 수 있다. 적어도 하나의 래치는 제1 래치(333_1) 내지 제M 래치(333_M)(단, M은 자연수)를 포함할 수 있다. 도 5는, 페이지 버퍼(331)의 구성에 관해, 본 개시에 따른 실시 예의 설명에 필요한 구성만을 도시할 뿐이며, 실제로 이외의 페이지 버퍼(331) 동작에 필요한 다양한 구성을 더 포함할 수 있다. 예를 들어, 페이지 버퍼(331)는, 센스 아웃 노드(Node_SO)를 프리차지 하기 위한 프리차지 회로 등을 더 포함할 수 있다.
비트 라인 연결 회로(332)는, 비트 라인(BL)을 통해, 메모리 셀 어레이에 포함된 메모리 셀과 센스 아웃 노드(Node_SO)를 선택적으로 연겨할 수 있다. 예를 들어, 비트 라인 연결 회로(332)는, 제어 로직에 의해 제공되는 페이지 버퍼 제어 신호에 따라, 비트라인과 센스 아웃 노드(Node_SO)를 연결하거나, 둘 사이의 연결을 해제할 수 있다.
페이지 버퍼(331)에 포함된 적어도 하나의 래치는, 센싱 래치, 데이터 래치 및 캐시 래치 중 적어도 하나를 포함할 수 있다. 센싱 래치는 메모리 셀로부터 센싱되는 데이터를 래치(latch)할 수 있다. 데이터 래치는, 데이터들을 임시로 저장할 수 있다. 캐시 래치는, 데이터들을 임시로 저장하고, 저장된 데이터를 페이지 버퍼(331) 외부로 출력하거나, 페이지 버퍼(331) 외부로부터 수신되는 데이터를 임시로 저장할 수 있다. 적어도 하나의 래치는 센스 아웃 노드(Node_SO)에 연결될 수 있다.
페이지 버퍼(331)는, 데이터 독출 동작 모드에서, 센스 아웃 노드(Node_SO)를 프리차지하고, 프라차지 된 센스 아웃 노드(Node_SO)를 비트 라인(BL)과 연결함으로써 디벨롭(develop)하고, 디벨롭 된 센스 아웃 노드(Node_SO)에 연결된 적어도 하나의 래치를 이용해 데이터를 센싱할 수 있다. 또한, 센싱된 데이터를 적어도 하나의 래치를 이용해 페이지 버퍼(331) 외부로 제공할 수 있다.
도 5는, 제1 래치(333_1) 내지 제M 래치(333_M)가 항상 센스 아웃 노드(Node_SO)에 연결되어 있는 것을 도시하지만, 이에 제한되지는 않는다. 예를 들어, 도 7의 캐시 래치(335)와 같이, 제1 래치(333_1) 내지 제M 래치(333_M) 중 적어도 일부는 센스 아웃 노드(Node_SO)에 선택적으로 연결될 수 있다.
제1 래치(333_1) 내지 제M 래치(333_M) 중 어느 하나의 래치(이하에서, 제1 래치가 어느 하나의 래치에 해당하는 것을 가정하여 설명한다.)에 대한 래치 셋 동작이 수행되고, 그 때 제1 래치(333_1)와 센스 아웃 노드(Node_SO)는 전기적으로 분리되어 센스 아웃 노드(Node_SO)가 플로팅 될 수 있다. 래치 셋 동작이 수행되는 동안 내부 전압 회로(370)에 의해 제공되는 내부 전압의 노이즈를 줄이기 위해, 전압 안정화기(352)는 페이지 버퍼(331) 내에서 이용되지 않는 전기적 노드를 내부 전압 회로(370)와 전기적으로 연결할 수 있다. 예를 들어, 전압 안정화기(352)는 상기 플로팅 된 센스 아웃 노드(Node_SO)를 내부 전압 회로(370)와 전기적으로 연결할 수 있다.
일 실시 예에서, 전압 안정화기(352)는, 제1 래치(333_1)에 대한 래치 셋 준비 동작 개시 이후, 래치 셋 동작 개시 이전에 센스 아웃 노드(Node_SO)를 내부 전압 회로(370)와 전기적으로 연결할 수 있다. 전압 안정화기(352)는, 제1 래치(333_1)에 대한 래치 셋 동작이 종료된 뒤, 센스 아웃 노드(Node_SO)와 내부 전압 회로(370) 사이의 전기적 연결을 해제할 수 있다. 이와 같이, 센스 아웃 노드(Node_SO)와 내부 전압 회로(370) 사이의 전기적 연결을 형성하거나 해제하기 위해, 전압 안정화기(352)는, 제1 트랜지스터(336)에 제1 제어 신호(CTRL_1)를 제공할 수 있다. 일 실시 예에서, 제1 래치(333_1)는 캐시 래치일 수 있다. 일 실시 예에서, 제1 트랜지스터(336)는 P형 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)일 수 있다. 전압 안정화기(352)는 제1 레벨의 제1 제어 신호(CTRL_1)를 제1 트랜지스터(336)에 제공함으로써 제1 트랜지스터를 턴-온 시킬 수 있고, 제2 레벨의 제1 제어 신호(CTRL_1)를 제1 트랜지스터(336)에 제공함으로써 제1 트랜지스터를 턴-오프 시킬 수 있다.
본 개시의 예시적 실시 예에 따른 메모리 장치는, 제1 래치(333_1)에 대한 래치 셋 동작에서 내부 전압 회로(370)를 센스 아웃 노드(Node_SO)와 연결함으로써 내부 전압에 발생할 수 있는 파워 노이즈를 줄일 수 있다. 다시 말해, 메모리 장치는, 내부 전압을 안정화시킬 수 있다.
도 6은 본 개시의 예시적 실시 예에 따른 메모리 장치의 내부 전압 안정화 방법의 순서도를 나타낸다. 도 6은 도 1 내지 도 5를 함께 참조하여 설명한다.
메모리 장치(300)는, 제1 래치(333_1) 내지 제M 래치(333_M) 중 어느 하나의 래치에 대한 래치 셋 준비 동작을 개시할 수 있다(S120). 래치 셋 준비 동작은, 래치 셋 동작에 앞서서 래치 셋 동작을 위한 준비를 하는 단계를 나타낼 수 있다. 일 실시 예에서, 상기 어느 하나의 래치는 캐시 래치일 수 있다.
메모리 장치(300)는, 페이지 버퍼(331) 내에서 래치 셋 동작에 이용되지 않는 전기적 노드를 내부 전압 회로(370)와 전기적으로 연결할 수 있다(S140). 일 실시 예에서, 전압 안정화기(352)는, 래치 셋 동작에서 이용되지 않는 전기적 노드를 내부 전압 회로(370)와 전기적으로 연결하기 위해 제1 트랜지스터(336)에 제1 제어 신호(CTRL_1)를 제공할 수 있다.
메모리 장치(300)는, 래치 셋 동작을 수행할 수 있다(S160). 일 실시 예에서, 메모리 장치(300)는, 상기 래치 셋 동작에서 이용되지 않는 전기적 노드가 내부 전압 회로(370)와 전기적으로 연결된 뒤, 래치 셋 동작을 개시할 수 있다. 일 실시 예에서, 상기 이용되지 않는 전기적 노드는, 래치 셋 동작이 수행되는 래치가 포함된 페이지 버퍼에 대응되는 센스 아웃 노드일 수 있다. 일 실시 예에서, 상기 이용되지 않는 전기적 노드는, 페이지 버퍼 회로(330)에서 데이터 패스/패일 검출을 위해 이용되는 검출 신호 라인에 대응되는 검출 신호 노드일 수 있다.
메모리 장치(300)는, 상기 이용되지 않는 노드와 내부 전압 회로(370) 사이의 전기적 연결을 해제할 수 있다(S180). 일 실시 예에서, 메모리 장치(300)는, 래치 셋 동작이 종료된 뒤, 상기 이용되지 않는 노드와 내부 전압 회로(370) 사이의 전기적 연결을 해제할 수 있다.
도 7은 본 개시의 예시적 실시 예에 따른 페이지 버퍼(331), 전압 안정화기(352) 및 내부 전압 회로(370)를 나타낸다. 도 7은, 도 5에 대한 보다 구체적인 실시 예를 도시한다. 도 7에 관해 도 5와의 차이점을 중심으로 설명한다.
페이지 버퍼(331)는, 데이터 래치(334) 및 캐시 래치(335)를 포함할 수 있고, 센스 아웃 노드(Node_SO) 및 센스 아웃 캐시 노드(Node_SOC) 사이에 연결된 제2 트랜지스터(337)를 포함할 수 있다.
본 명세서에서, 센스 아웃 캐시 노드이라 칭해지는 노드의 기능이 노드의 명칭에 기재된 '센스 아웃' 내지는 '캐시'와 관련된 기능으로 제한되어 해석되어서는 안 된다. 즉, 본 명세서에서 '센스 아웃 캐시 노드'는, 캐시 래치와 연결된 전기적 노드를 나타내는 것이며, 그 기능으로서 '센스 아웃' 기능을 반드시 수행할 필요는 없다.
데이터 래치(334)는, 센싱된 데이터를 임시로 저장할 수 있다.
제2 트랜지스터(337)는 센스 아웃 노드(Node_SO)와 센스 아웃 캐시 노드(Node_SOC) 사이에 연결되어, 센스 아웃 노드(Node_SO)와 센스 아웃 캐시 노드(Node_SOC) 사이의 전기적 흐름을 선택적으로 형성할 수 있다. 제2 트랜지스터(337)의 게이트에는 제2 제어 신호(CTRL_2)가 입력될 수 있고, 일 실시 예에서, 제2 제어 신호(CTRL_2)는 제어 로직에 의해 제공될 수 있다. 일 실시 예에서, 캐시 래치(335)에 대한 래치 셋 동작에서, 제2 트랜지스터(337)는 턴-오프 되어, 센스 아웃 노드(Node_SO)와 센스 아웃 캐시 노드(Node_SOC) 사이의 전기적 연결을 해제할 수 있다.
제1 트랜지스터(336)는, P형 MOSFET일 수 있다.
본 개시의 예시적 실시 예에 따른 전압 안정화기(352)는, 캐시 래치(335)에 대한 래치 셋 동작 개시 전, 상기 래치 셋 동작에서 이용되지 않는 센스 아웃 노드(Node_SO)를 내부 전압 회로(370)와 전기적으로 연결할 수 있다. 이를 위해, 래치 셋 준비 동작 도중, 전압 안정화기(352)는, 제1 레벨의 제1 제어 신호(CTRL_1)를 제1 트랜지스터(336)에 제공함으로써 제1 트랜지스터를 턴-온 할 수 있다.
따라서, 본 개시의 예시적 실시 예에 따르면, 캐시 래치(335)에 대한 래치 셋 동작이 고속으로 수행되는 경우에도, 플로팅 되는 센스 아웃 노드(Node_SO)를 실질적 커패시터로서 활용함으로써, 내부 전압을 안정화 할 수 있다.
도 8은 본 개시의 예시적 실시 예에 따른 메모리 장치의 내부 전압 안정화 방법의 타이밍도를 나타낸다. 도 8은 도 7을 함께 참조하여 설명된다.
메모리 장치의 캐시 래치(335)에 대한 래치 셋 동작은, 캐시 래치 셋 준비 구간 및 캐시 래치 셋 구간을 포함할 수 있다.
캐시 래치 셋 준비 구간이 시작되기 전, 전압 안정화기(352)는 제2 레벨의 제1 제어 신호(CTRL_1)를 제1 트랜지스터(336)에 제공함으로써, 제1 트랜지스터(336)를 턴-오프 할 수 있다. 또한, 제2 트랜지스터(337)에 제공되는 제2 제어 신호(CTRL_2)는 제2 트랜지스터(337)를 턴-오프 시키기 위한 제3 레벨을 가질 수 있다. 여기서 제3 레벨은, 제1 트랜지스터(336)에 제공되는 제1 제어 신호(CTRL_1)와 제1 레벨과 유사한 레벨을 가질 수 있다.
캐시 래치 셋 준비 구간이 시작된 뒤, 전압 안정화기(352)는 제1 레벨의 제1 제어 신호(CTRL_1)를 제1 트랜지스터(336)에 제공함으로써, 제1 트랜지스터(336)를 턴-온 할 수 있다.
캐시 래치 셋 준비 구간이 끝난 뒤, 캐시 래치 셋 구간이 시작될 수 있다.
캐시 래치 셋 구간에서 캐시 래치 셋 동작이 모두 완료된 뒤, 전압 안정화기(352)는 제1 제어 신호(CTRL_1)의 레벨을 제1 레벨에서 제2 레벨로 변경함으로써, 다시 제1 트랜지스터(336)를 턴-오프 할 수 있다. 이 때, 도 8은 제1 트랜지스터(336)가 턴-오프 되는 시점이 캐시 래치 셋 구간에 포함되는 것을 도시하지만, 이에 제한될 필요는 없으며, 캐시 래치 셋 구간이 종료된 뒤 턴-오프 되어도 무방하다.
도 9는 본 개시의 예시적 실시 예에 따른 메모리 장치의 내부 전압 안정화 방법의 순서도을 나타낸다. 도 9는, 도 6에 대한 보다 구체적인 실시 예로서 도 7을 참조한 실시 예에 대응되는 내부 전압 안정화 방법의 순서도를 도시한다. 도 9는 도 7을 함께 참조하여 설명된다.
메모리 장치(300)는, 캐시 래치(335)에 대한 래치 셋 준비 동작을 개시할 수 있다(S220). 래치 셋 준비 동작은, 래치 셋 동작에 앞서서 래치 셋 동작을 위한 준비를 하는 단계를 나타낼 수 있다.
메모리 장치(300)는, 센스 아웃 노드(Node_SO)를 내부 전압 회로(370)와 전기적으로 연결할 수 있다(S240). 일 실시 예에서, 전압 안정화기(352)는, 센스 아웃 노드(Node_SO)를 내부 전압 회로(370)와 전기적으로 연결하기 위해 제1 트랜지스터(336)에 제1 레벨의 제1 제어 신호(CTRL_1)를 제공할 수 있다.
메모리 장치(300)는, 캐시 래치(335)에 대한 래치 셋 동작을 수행할 수 있다(S260). 일 실시 예에서, 메모리 장치(300)는, 센스 아웃 노드(Node_SO)가 내부 전압 회로(370)와 전기적으로 연결된 뒤, 캐시 래치(335)에 대한 래치 셋 동작을 개시할 수 있다.
메모리 장치(300)는, 센스 아웃 노드(Node_SO)와 내부 전압 회로(370) 사이의 전기적 연결을 해제할 수 있다(S280). 일 실시 예에서, 메모리 장치(300)는, 래치 셋 동작이 종료된 뒤, 센스 아웃 노드(Node_SO)와 내부 전압 회로(370) 사이의 전기적 연결을 해제할 수 있다.
도 10은 본 개시의 예시적 실시 예에 따른 페이지 버퍼(331), 전압 안정화기(352) 및 내부 전압 회로(370)를 나타낸다. 도 10에 관해 도 5와의 차이점을 중심으로 설명한다.
페이지 버퍼(331)는 데이터 래치(334), 캐시 래치(335) 및 제2 트랜지스터(337)를 포함할 수 있다. 제2 트랜지스터(337)는, 센스 아웃 노드(Node_SO)와 센스 아웃 캐시 노드(Node_SOC) 사이에 연결되어, 센스 아웃 노드(Node_SO)와 센스 아웃 캐시 노드(Node_SOC) 사이의 전기적 흐름을 연결하거나 해제할 수 있다. 제2 트랜지스터(337)는 제2 제어 신호(CTRL_2)에 의해 제어될 수 있으며, 상기 제2 제어 신호(CTRL_2)는 제어 로직에 의해 제공될 수 있다. 예를 들어, 캐시 래치에 대한 래치 셋 동작에서, 제2 트랜지스터(337)는 제2 제어 신호(CTRL_2)에 기초해 턴-오프 되어, 센스 아웃 노드(Node_SO)와 센스 아웃 캐시 노드(Node_SOC) 사이의 연결을 해제할 수 있다.
페이지 버퍼(331)는 센싱 래치(338)를 더 포함할 수 있다. 센싱 래치(338)는 제1 센싱 제어 신호(C1)에 의해 제어되는 제1 N형 트랜지스터(MN1), 제2 센싱 제어 신호(C2)에 의해 제어되는 제2 N형 트랜지스터(MN2) 및 제3 센싱 제어 신호(C3)에 의해 제어되는 제3 N형 트랜지스터(MN3)를 포함할 수 있다. 센싱 래치(338)는, 데이터의 패스/패일을 검출하기 위한 검증 신호 라인(WOR)과 연결될 수 있다.
제1 트랜지스터(336)는 검증 신호 라인(WOR)에 대응되는 검증 신호 노드(Node_WOR)와 내부 전압 회로(370) 사이에 연결될 수 있다. 제1 트랜지스터(336)는 제1 제어 신호(CTRL_1)에 기초하여 검증 신호 노드(Node_WOR)와 내부 전압 회로(370) 사이의 전기적 연결을 선택적으로 제공할 수 있다. 제1 제어 신호(CTRL_1)는 전압 안정화기(352)에 의해 제공될 수 있다. 일 실시 예에서, 제1 트랜지스터(336)는 P형 MOSFET일 수 있다.
일 실시 예에서, 캐시 래치(335)에 대한 래치 셋 동작에서 검증 신호 라인(WOR)은 이용되지 않을 수 있다. 이에 따라, 전압 안정화기(352)는, 캐시 래치(335)에 대한 래치 셋 동작 동안, 검증 신호 노드(Node_WOR)와 내부 전압 회로(370)를 전기적으로 연결할 수 있다. 이로써, 검증 신호 노드(Node_WOR)가 실질적 커패시터와 같이 이용될 수 있다. 일 실시 예에서, 캐시 래치(335)에 대한 래치 셋 준비 동작이 개시된 뒤, 래치 셋 동작 개시 전에 전압 안정화기(352)는, 검증 신호 노드(Node_WOR)를 내부 전압 회로(370)와 전기적으로 연결할 수 있다. 전압 안정화기(352)는, 캐시 래치(335)에 대한 래치 셋 동작이 종료된 뒤, 검증 신호 노드(Node_WOR)와 내부 전압 회로(370) 사이의 전기적 연결을 해제할 수 있다.
도 11은 본 개시의 예시적 실시 예에 따른 메모리 장치의 내부 전압 안정화 방법의 순서도를 나타낸다. 도 11은, 도 6에 대한 보다 구체적인 실시 예로서 도10을 참조한 실시 예에 대응되는 내부 전압 안정화 방법의 순서도를 도시한다. 도 11은 도 10을 함께 참조하여 설명된다.
메모리 장치(300)는, 캐시 래치(335)에 대한 래치 셋 준비 동작을 개시할 수 있다(S320). 래치 셋 준비 동작은, 래치 셋 동작에 앞서서 래치 셋 동작을 위한 준비를 하는 단계를 나타낼 수 있다.
메모리 장치(300)는, 검증 신호 노드(Node_WOR)를 내부 전압 회로(370)와 전기적으로 연결할 수 있다(S340). 일 실시 예에서, 전압 안정화기(352)는, 검증 신호 노드(Node_WOR)를 내부 전압 회로(370)와 전기적으로 연결하기 위해 제1 트랜지스터(336)에 제1 레벨의 제1 제어 신호(CTRL_1)를 제공할 수 있다.
메모리 장치(300)는, 캐시 래치(335)에 대한 래치 셋 동작을 수행할 수 있다(S360). 일 실시 예에서, 메모리 장치(300)는, 검증 신호 노드(Node_WOR)가 내부 전압 회로(370)와 전기적으로 연결된 뒤, 캐시 래치(335)에 대한 래치 셋 동작을 개시할 수 있다.
메모리 장치(300)는, 검증 신호 노드(Node_WOR)와 내부 전압 회로(370) 사이의 전기적 연결을 해제할 수 있다(S380). 일 실시 예에서, 메모리 장치(300)는, 래치 셋 동작이 종료된 뒤, 검증 신호 노드(Node_WOR)와 내부 전압 회로(370) 사이의 전기적 연결을 해제할 수 있다.
도 12는 본 개시의 예시적 실시 예에 따른 메모리 장치(300)를 나타낸다. 도 12는, 특히 메모리 장치(300)가 PIC(Plane Independent Core) 구조를 갖는 경우의 메모리 장치(300)를 도시한다.
메모리 장치(300)는, 제1 메모리 영역(316), 제2 메모리 영역(318), 제1 코어 회로(382) 및 제2 코어 회로(384)를 포함할 수 있다.
제1 메모리 영역(316) 및 제2 메모리 영역(318)은, 도 2의 메모리 셀 어레이(310)에 포함된 메모리 영역들을 나타낼 수 있다. 일 실시 예에서, 제1 메모리 영역(316) 및 제2 메모리 영역(318) 각각은 서로 다른 메모리 매트(MAT)를 나타낼 수 있다.
제1 코어 회로(382)는 제1 메모리 영역(316)을 제어하기 위한 주변 회로들을 포함할 수 있고, 제2 코어 회로(384)는 제2 메모리 영역(318)을 제어하기 위한 주변 회로들을 포함할 수 있다. 예를 들어, 제1 코어 회로(382)는 제1 메모리 영역(316)의 비트 라인들과 연결된 제1 페이지 버퍼 회로를 포함할 수 있고, 제2 코어 회로(384)는 제2 메모리 영역(318)의 비트 라인들과 연결된 제2 페이지 버퍼 회로를 포함할 수 있다.
메모리 장치(300) 내에서, 제1 메모리 영역(316)을 제어하는 제1 코어 회로(382) 내에 포함된 캐시 래치를 셋하는 동작이 수행되는 경우에 대해 설명한다. 이에 따라, 제1 메모리 영역(316) 및 제1 코어 회로(382)는 선택되었고, 제2 메모리 영역(318) 및 제2 코어 회로(384)는 선택되지 않았다고 칭해질 수 있다.
제1 코어 회로(382)에 포함된 캐시 래치를 셋하는 동작 동안, 전압 안정화기(352)는, 제1 코어 회로(382)에 포함된 내부 전압 회로(370)를 제2 코어 회로(384)에 포함된 제2 페이지 버퍼 회로 내 복수의 페이지 버퍼들에 포함된 센스 아웃 노드(Node_SO)와 전기적으로 연결할 수 있다. 전압 안정화기(352)는, 제1 코어 회로(382)의 내부 전압 회로(370)와 제2 코어 회로(384)의 센스 아웃 노드(Node_SO)를 전기적으로 연결하기 위해, 제1 트랜지스터(336)에 제어 신호를 제공하여 제1 트랜지스터를 턴-온 시킬 수 있다. 제1 트랜지스터는 P형 MOSFET일 수 있다.
본 개시의 예시적 실시 예에 따른 메모리 장치(300)에 따르면, 복수의 매트들을 포함하는 메모리 장치(300)에서, 비선택된 메모리 영역에 대응되는 코어 회로 내의 센스 아웃 노드를 선택된 메모리 영역에 대응되는 코어 회로 내 내부 전압 회로와 연결함으로써, 비선택된 메모리 영역에 대응되는 코어 회로 내의 센스 아웃 노드를 실질적인 커패시터로서 활용할 수 있다. 이로써, 메모리 장치(300)는, 고속 캐시 래치 셋 동작에서 발생할 수 있는 파워 노이즈를 감소시킬 수 있다.
도 13은 본 개시의 예시적 실시 예에 따른 메모리 장치의 내부 전압 안정화 방법의 순서도를 나타낸다. 도 13은 도 12를 함께 참조하여 설명한다.
메모리 장치(300)는, 제1 메모리 영역(316)에 대응되는 제1 코어 회로(382) 내 페이지 버퍼에 포함된 캐시 래치에 대한 래치 셋 준비 동작을 개시할 수 있다(S420).
메모리 장치(300)는, 제1 코어 회로(382)에 포함된 내부 전압 회로(370)와 제2 코어 회로(384)에 포함된 센스 아웃 노드(Node_SO)를 전기적으로 연결할 수 있다(S440). 일 실시 예에서, 래치 셋 준비 동작 개시 이후, 래치 셋 동작이 개시되기 전에 전압 안정화기(352)는 내부 전압 회로(370)와 센스 아웃 노드(Node_SO)를 전기적으로 연결할 수 있다.
메모리 장치(300)는, 제1 코어 회로(382)에 포함된 캐시 래치에 대한 래치 셋 동작을 수행할 수 있다(S460).
메모리 장치(300)는, 제1 코어 회로(382)에 포함된 센스 아웃 노드(Node_SO)와 제2 코어 회로(384)에 포함된 내부 전압 회로(370) 사이의 전기적 연결을 해제할 수 있다(S480). 일 실시 예에서, 메모리 장치(300)는, 래치 셋 동작이 종료된 뒤, 센스 아웃 노드(Node_SO)와 내부 전압 회로(370) 사이의 전기적 연결을 해제할 수 있다.
도 14는 본 개시의 예시적 실시 예에 따른 SSD 시스템(1000)을 나타낸다. SSD 시스템(1000)은 호스트(1100) 및 SSD(1200)를 포함할 수 있다. SSD(1200)는 신호 커넥터(signal connector)를 통해 호스트(1100)와 신호를 주고 받을 수 있으며, 전원 커넥터(power connector)를 통해 전원을 입력 받을 수 있다. SSD(1200)는 SSD 컨트롤러(1110), 보조 전원 장치(1220) 및 복수의 플래시 메모리 장치들(1230, 1240, 1250)을 포함할 수 있다. 이 때, SSD(1200)는 도 1 내지 도 13에 도시된 실시 예들을 이용하여 구현될 수 있다.
구체적으로 도 1 내지 도 13에 도시된 실시 예들에 따라, 플래시 메모리 장치들(1230, 1240, 1250) 각각은 전압 안정화기를 포함할 수 있다. 이에 따라, 플래시 메모리 장치들(1230, 1240, 1250) 각각은 캐시 래치 셋 동작에서 이용되지 않는 전기적 노드를 내부 전압 회로와 전기적으로 연결함으로써 내부 전압을 안정화시킬 수 있고, 파워 노이즈를 감소시킬 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시 예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시 예들이 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 적어도 하나의 래치(latch)를 각각 포함하는 복수의 페이지 버퍼들을 포함하는 페이지 버퍼 회로;
    상기 페이지 버퍼 회로의 동작에 필요한 내부 전압들 중 적어도 하나의 내부 전압을 생성하고, 상기 적어도 하나의 내부 전압을 상기 페이지 버퍼 회로에 제공하도록 구성되는 내부 전압 회로; 및
    상기 적어도 하나의 래치 중 제1 래치에 대한 셋(set) 동작 동안 상기 페이지 버퍼 회로에서 이용되지 않는 제1 전기적 노드와 상기 내부 전압 회로 사이의 전기적 연결을 형성하기 위한 제어 신호를 페이지 버퍼 회로에 제공하도록 구성되는 제어 로직을 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 제어 로직은,
    상기 제1 래치에 대한 셋 준비 동작 구간에서, 상기 제1 전기적 노드를 상기 내부 전압 회로와 전기적으로 연결하도록 상기 제어 신호를 생성하도록 구성되는 것을 특징으로 하는 메모리 장치.
  3. 제1항에 있어서,
    상기 제어 로직은,
    상기 제1 래치에 대한 셋 동작이 종료된 뒤, 상기 제1 전기적 노드와 상기 내부 전압 회로 사이의 전기적 연결을 해제하도록 상기 제어 신호를 생성하도록 구성되는 것을 특징으로 하는 메모리 장치.
  4. 제1항에 있어서,
    상기 제1 래치는,
    상기 메모리 장치의 데이터 독출 동작 모드에서 데이터를 일시적으로 저장하도록 구성되는 캐시 래치(cache latch)인 것을 특징으로 하는 메모리 장치.
  5. 제1항에 있어서,
    상기 복수의 페이지 버퍼들 각각은,
    상기 메모리 장치의 데이터 독출 동작 모드에서 각각의 센스 아웃 노드의 디벨롭(develop)을 통해 데이터를 센싱하도록 구성되고,
    상기 제1 전기적 노드는,
    상기 제1 래치를 포함하는 페이지 버퍼에 대응되는 제1 센스 아웃 노드인 것을 특징으로 하는 메모리 장치.
  6. 제1항에 있어서,
    상기 페이지 버퍼 회로는,
    복수의 페이지 버퍼들로부터 센싱되는 데이터의 패스/패일 여부를 검증하기 위한 신호를 전달하는 검증 신호 라인을 포함하고,
    상기 제1 전기적 노드는,
    상기 검증 신호 라인에 대응되는 검증 신호 노드인 것을 특징으로 하는 메모리 장치.
  7. 메모리 장치의 내부 전압 안정화 방법으로서,
    상기 메모리 장치 내 페이지 버퍼 회로에 포함된 제1 래치에 대한 래치 셋 동작 개시 전, 상기 페이지 버퍼 회로 내에서 상기 래치 셋 동작에서 플로팅(floating)되는 제1 전기적 노드를 상기 페이지 버퍼 회로에 내부 전압을 제공하는 내부 전압 회로와 전기적으로 연결하는 단계;
    상기 제1 래치에 대한 상기 래치 셋 동작을 개시하는 단계; 및
    상기 래치 셋 동작이 종료된 뒤, 상기 제1 전기적 노드와 상기 내부 전압 회로 사이의 전기적 연결을 해제하는 단계를 포함하는 메모리 장치의 내부 전압 안정화 방법.
  8. 제7항에 있어서,
    상기 제1 전기적 노드를 상기 내부 전압 회로와 전기적으로 연결하는 단계는,
    상기 제1 전기적 노드를 상기 내부 전압 회로와 전기적으로 연결함으로써 상기 내부 전압 회로에 연결된 등가 커패시터(equivalent capacitor)의 커패시턴스(capacitance)를 증가시키는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 내부 전압 안정화 방법.
  9. 제7항에 있어서,
    상기 제1 전기적 노드는,
    상기 제1 래치가 포함된 페이지 버퍼에 대응되는 센스 아웃 노드인 것을 특징으로 하는 메모리 장치의 내부 전압 안정화 방법.
  10. 제7항에 있어서,
    상기 페이지 버퍼 회로는,
    센싱되는 데이터의 패스/패일 여부를 검증하기 위한 신호를 전달하는 검증 신호 라인을 포함하고,
    상기 제1 전기적 노드는,
    상기 검증 신호 라인에 대응되는 검증 신호 노드인 것을 특징으로 하는 메모리 장치의 내부 전압 안정화 방법.
KR1020190039740A 2019-04-04 2019-04-04 내부 전압을 안정화시키기 위한 메모리 장치 및 그것의 내부 전압 안정화 방법 KR102535827B1 (ko)

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