JP5952366B2 - 高信頼性不揮発性半導体メモリ - Google Patents

Description

本発明は、ＮＡＮＤ型やＮＯＲ型のフラッシュメモリの信頼性に関し、書き込み消去を繰り返しても信頼性劣化の少ないフラッシュメモリを提供する方法に関する。

ＮＡＮＤ型フラッシュメモリのセルアレイの概略断面図を図１に示し、そのセルアレイの等価回路を図２に示す。Ｐ型のシリコン基板１０内にＮウエル１２が形成され、Ｎウエル１２内にＰウエル１４が形成される。Ｐウエル１４内には、ＮＡＮＤストリングを構成する複数のトランジスタが形成される。１つのＮＡＮＤストリングは、直列に接続された複数のメモリセルと、メモリセルの一方の端部に接続されたソース線選択トランジスタと、他方の端部に接続されたビット線選択トランジスタとを有する。図１には、メモリセルの制御ゲート（ワード線ＷＬ１、ＷＬ２．．．ＷＬｎ）２０、ソース線側選択トランジスタの選択ゲート２２、ビット線側選択トランジスタの選択ゲート２４が示されている。Ｐウエル１４内には、このようなＮＡＮＤストリングが行方向に複数形成され、１つのＰウエル１４内のＮＡＮＤストリングが１つのブロックを構成する。

ソース線ＳＬは、ソース線選択トランジスタのｎ−拡散領域（ソース領域）２３に電気的に接続され、ビット線ＢＬは、ビット線選択トランジスタのｎ−拡散領域（ドレイン領域）２３に電気的に伝的に接続される。また、Ｐウエル１４には、コンタクト用のｐ＋拡散領域２６が形成され、Ｎウエル１２には、ｎ＋拡散領域２７が形成され、これら２つの拡散領域２６、２７は、Ｎウエル／Ｐウエルの共通のコンタクト２８によって接続される。後述するように、選択されたブロックの消去を行うとき、共通のコンタクト２８を介してＰウエルの高電圧の消去パルスが印加される。

図２に示すように、ＮＡＮＤストリングと交差する行方向に複数のワード線ＷＬ１、ＷＬ２．．．ＷＬｎが形成され、各ワード線ＷＬは、行方向の対応するメモリセルの制御ゲート２０に共通に接続される。選択ゲート線ＳＧＳは、行方向のソース線選択トランジスタの選択ゲート２２に共通に接続され、選択ゲートＤＳＧは、行方向のビット線選択トランジスタの選択ゲート２４に共通に接続される。選択ゲート線ＳＧＳによってソース線選択トランジスタが導通されるとき、ＮＡＮＤストリングがソース線ＳＬに電気的に接続され、選択ゲート線ＤＳＧによってビット線選択トランジスタが導通されるとき、ＮＡＮＤストリングがビット線ＢＬに電気的に接続される。

図３は、ＮＡＮＤ型フラッシュメモリの消去動作時の消去選択ブロック内の各ノードの電圧波形を示す図である。ノードＮ１は、Ｎウエル／Ｐウエルの共通のコンタクト２８、Ｎ２は、ソース線ＳＬのコンタクト用の拡散領域２３、Ｎ３は、ソース線側選択トランジスタの選択ゲート２２、Ｎ４は、同一ブロック内のワード線（制御ゲート）２０、Ｎ５は、ビット線側選択トランジスタの選択ゲート２４、Ｎ６は、ビット線ＢＬのコンタクト用の拡散領域の波形を示している。尚、非選択ブロックでは、Ｎ４が、消去選択ブロック内のＮ３ないしＮ５同様の波形になる。

ＮＡＮＤ型フラッシュメモリでは、データ消去がブロック単位で行われる。このとき、選択されたブロックのワード線を０ＶまたはＰウェルより低い電圧にし、メモリセルアレイを形成するＰウエル１４に短冊型の正電圧の消去パルスＰｓを印加し、消去パルスＰｓを印加した後、Ｐウエル１４の電位が０Ｖに戻される。このとき、各ノードＮ２、Ｎ３、Ｎ５、Ｎ６は、Ｐウエル１４との容量結合により自動的に昇圧される。消去後に、ベリファイ読み出しにより、選択ブロック内のメモリセルの閾値が或る値以下に成っているか判定する。ブロック内の全セルの閾値が或る値以下であれば、消去動作は完了するが、一部のセルの閾値が或る値以上で有れば、再度、消去パルスＰＳを印加し、再度ベリファイ読み出しを行う（例えば、特許文献１）。

書き込みでは、Ｐウエル１４を０Ｖにし、選択されたワード線に高電圧を与える。ビット線ＢＬに、０Ｖないし正の電位を与えるが、０Ｖの場合、選択セルのシリコン表面が０Ｖとなり、シリコン基板より浮遊ゲートへ電子のトンネル電流が流れる。それによりセルの閾値が或る規定値より高くなる。

ＮＡＮＤ型フラッシュメモリでは、さらに集積度を向上させるためメモリセルアレイを３次元的に構成する提案が成されている（非特許文献１、２、３）。例えば、シリコン基板から垂直方向にチャンネル領域として機能するポリシリコンの柱を形成し、当該ポリシリコンの柱に沿って複数の制御ゲートが形成される。制御ゲートとチャンネル部との間には、電荷を蓄積するための層が形成される。

特開２０１２−０２７９７９号公報 Vertical Cell Array using TCAT(Terabit Cell Array Transistor) Technology for Ultra High Density NAND Flash Memory, Jaehonn Jang et.al, 2009 Symposium on VLSI Technology Digest of Technical Papers, p192-193 Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory, H. Tanaka et. al, 2007 Symposium on VLSI Technology Digest of Technical Papers, P14-15 A High Scalable 8-layer Vertical Gate 3D NAND with Split-page Bit Line Layout and Efficient Binary-sum MiLC(Minimal Incremental Layer Cost) Staircase Contacts, Shin-Hung et.al, IEDM12-21, P2.3.1-2.3.4

従来のＮＡＮＤ型フラッシュメモリにおいて、書き込み／消去を繰り返すと浮遊ゲート下の酸化膜の膜質劣化が起こり、データ読み出し時の閾値分布幅の増大による書き込み不良、あるいはデータ書き込み後の放置でのデータ化け等の不良が多数発生していた。それにより、データ書き換え回数に制限が有り、回数が制限以上になると信頼性は保証されない問題が有った。酸化膜劣化の要因は幾つか有るが、1つの要因は、Ｐウエルへの消去パルス印加後に書き込みに移るまでの間の酸化膜劣化に有ることは判明している。Ｐウエルへの消去パルス印加後、ワード線への書き込みパルス印加までの間隔を変えてデータ書き換えを繰り返し、セルのＩ−Ｖ特性を測定したときの測定結果を図４に示す。具体的には、消去から書き込みまでの間隔を０．０５秒（実線）と、０．５秒（破線）の２種類を用意し、図４（Ａ）は、初期のＩ−Ｖ特性、図４（Ｂ）は、３０００回のデータ書き換え後のＩ−Ｖ特性を表している。同グラフから、３０００回のデータ書き換え後のＩ−Ｖ特性では、０．５秒の間隔の方が、Ｉ−Ｖ特性の初期に比べて変化が大きいことがわかる。つまり、消去から書き込みまでの間隔が長くなると、シリコン界面のトッラプ準位が増え、それによりＩ−Ｖ特性の制御ゲート電位依存性が減る。よって、消去パルス印加後の放置が酸化膜の劣化を引き起こすと考えられる。このような酸化膜の劣化は、微細化されたメモリセルの信頼性を劣化させ、信頼性を保証できるデータ書き換え回数の減少させてしまう。

本発明は、このような従来の課題を解決し、データの書き換えによる信頼性の劣化を抑制する不揮発性半導体記憶装置を提供することを目的とする。

消去パルス印加後のベリファイ読み出しの間に酸化膜の劣化が進行することが分かっている。それ故、本発明の好ましい態様では、各消去パルスの印加直後に別の弱い消去パルスを印加する。本発明の好ましい態様では、弱い消去パルスは、選択ブロックのワード線を０Ｖまたは正のＰウェルより低い電圧にし、Ｐウエルに印加する正の電圧が通常の消去パルスより低くなるように設定される。Ｐウエルの電位を低く設定すると、浮遊ゲートからシリコン基板への電子のトンネル電流は流れない。よってメモリセルの閾値は変化しない。当該弱い消去パルスを印加することで、酸化膜の信頼性劣化を抑制することが出来る。

本発明のさらなる好適な態様では、不揮発性半導体記憶装置は、制御ゲートを０Ｖまたは正のＰウェルより低い電圧(はじめにＰウェル電圧の説明をし、次に制御ゲートの説明をする)にし、メモリセルアレイ下のＮウエルとＰウエルに正の消去パルス印加し、浮遊ゲート（電荷蓄積層）より電子をシリコン基板に放出した後、再度、制御ゲートを０Ｖまたは正のＰウェルより低い電圧（上記と同様）にし、ＮウエルとＰウエルに始めの消去パルスより電圧の低い正のパルスを印加し、この２つのパルス印加を一つの組み合わせとし、次の消去パルス印加が必要な場合は、この２つのパルスを印加する。好ましくは、消去パルス印加後のＮウエルとＰウエルに印加するパルスでは、浮遊ゲートからシリコン基板への電子放出が起こらない様する。

さらに好ましい態様では、制御ゲートを０Ｖにし、メモリセルアレイ下のＮウエルとＰウエルに正の消去パルス印加し、浮遊ゲートより電子をシリコン基板に放出した後、同じパルス印加中に、ＮウエルとＰウエルに与えるパルスの波高値を下げることを特徴とする。この場合にも、ＮウエルとＰウエルに与える電位を途中で下げたことにより浮遊ゲートからシリコン基板への電子放出が起こらない様にする。

さらに好ましい態様では、制御ゲートを０Ｖにし、メモリセルアレイ下のＮウエルとＰウエルに正の消去パルス印加し、浮遊ゲートより電子をシリコン基板に放出した後、同じパルス印加中に、制御ゲート電位を０Ｖから上げ、ＮウエルとＰウエルに正の消去パルス終了と同時に制御ゲート電位を０Ｖに戻す。この場合、途中で制御ゲートの電位を０Ｖから上げたことにより浮遊ゲートからシリコン基板への電子放出が起こらない様にし、且つシリコン基板から浮遊ゲートへの電子の注入も起こらない様にする。

本発明によれば、データ書き換えを繰り返すことによるゲート酸化膜の劣化を従来よりも抑制し、それにより、信頼性を保証できるデータ書き換え回数を増やすことが可能となる。

ＮＡＮＤ型フラッシュメモリのセルアレイ部の構成を示す概略断面図である。 ＮＡＮＤ型フラッシュメモリの等価回路図である。 従来のＮＡＮＤ型フラッシュメモリにおいて、消去パルス印加時の各ノードの電圧波形を示す図である。 メモリセルのＩ−Ｖ特性の消去から書き込みまでの間隔依存性を表すグラフであり、図４（Ａ）は、初期のＩ−Ｖ特性、図４（Ｂ）は、３０００回のデータ書き換え後のＩ−Ｖ特性を示すグラフである。 本発明の実施例に係るＮＡＮＤ型フラッシュメモリの全体構成の一例を示すブロック図である。 フラッシュメモリの動作時に各部に印加される電圧の一例を示す図である。 本発明の実施例に係るフラッシュメモリの消去動作を示すフローチャートである。 本発明の第１の実施例により印加される消去パルスの波形を示す図である。 本発明の第２の実施例により印加される消去パルスの波形を示す図である。 本発明の第３の実施例により印加される消去パルスの波形を示す図である。 消去時の電子の流れを示すメモリセルの断面図である。 消去パルス印加時のバンドダイアグラム図である。 従来例による消去パルスの印加後のバンドダイアグラム図である。 本発明の実施例による消去パルス印加後に弱い消去パルスを印加したときのバンドダイアグラム図である。 本発明の第４の実施例に係るフラッシュメモリの消去動作を示すフローチャートである。 本発明が適用可能な３次元ＮＡＮＤフラッシュのメモリセルアレイの構成を説明する概略断面図である。 ３次元ＮＡＮＤフラッシュメモリにおいて消去時にメモリセルアレイのチャンネル部に高電圧を印加する方法を説明する図である。 本発明の第５の実施例により印加される消去パルスの波形を示す図である。 本発明の第６の実施例により印加される消去パルスの波形を示す図である。 本発明の第７の実施例により印加される消去パルスの波形を示す図である。 本発明が適用可能なＮＯＲ型フラッシュメモリのセルアレイ部の構成を示す概略断面図である。

以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、図面は、分かり易くするために各部を強調して示してあり、実際のデバイスのスケールとは同一ではないことに留意すべきである。

図５は、本実施例に係るＮＡＮＤ型のフラッシュメモリの一構成例を示すブロック図である。同図に示すように、フラッシュメモリ１００は、行列状に配列された複数のメモリセルが形成されたメモリアレイ１１０と、外部入出力端子Ｉ／Ｏに接続され入出力データを保持する入出力バッファ１２０と、入出力バッファ１２０からのアドレスデータを受け取るアドレスレジスタ１３０と、入出力されるデータを保持するデータレジスタ１４０と、入出力バッファ１２０からのコマンドデータおよび外部制御信号（図示されないチップイネーブルやアドレスラッチイネーブル等）に基づき各部を制御する制御信号Ｃ１、Ｃ２、Ｃ３等を生成するコントローラ１５０と、アドレスレジスタ１３０からの行アドレス情報Ａｘをデコードしデコード結果に基づきブロックの選択およびワード線の選択等を行うワード線選択回路１６０と、ビット線を介して読み出されたデータを保持したり、ビット線を介してプログラムデータ等を保持するページバッファ／センス回路１７０と、アドレスレジスタ１３０からの列アドレス情報Ａｙをデコードし当該デコード結果に基づきビット線の選択等を行う列選択回路１８０と、データの読出し、プログラム（書き込み）および消去等のために必要な電圧（プログラム電圧Vpgm、パス電圧Vpass、読出し電圧Vread、消去電圧Vers（消去パルスＰｓ、Ｐｗを含む）を生成する内部電圧発生回路１９０と、内部システムクロックＣＬＫを発生するシステムクロック発生回路２００とを含んで構成される。

メモリアレイ１１０は、図２に示したように、複数のメモリセルを直列に接続したＮＡＮＤストリングから構成される。メモリセルは、Ｐウエル内に形成されたｎ＋拡散領域であるソース／ドレインと、ソース／ドレイン間のチャンネル上に形成されたトンネル酸化膜と、トンネル酸化膜上に形成された浮遊ゲート（電荷蓄積層）と、浮遊ゲート上に誘電体膜を介して形成された制御ゲートとを含むＭＯＳ構造を有する。典型的に、浮遊ゲートに正電荷が蓄積されているとき、つまりデータ「１」が書込まれているとき、しきい値は負状態にあり、メモリセルは、制御ゲートが０Ｖでオンである。浮遊ゲートに電子が蓄積されたとき、つまりデータ「０」が書込まれているとき、しきい値は正にシフトし、メモリセルは、制御ゲートが０Ｖでオフである。但し、メモリセルは、単ビットを記憶するものに限らず、多ビットを記憶するものであってもよい。

図６は、フラッシュメモリの各動作時に印加されるバイアス電圧の一例を示したテーブルである。読出し動作では、ビット線に或る正の電圧を印加し、選択されたワード線に或る電圧（例えば０Ｖ）を印加し、非選択ワード線にパス電圧Vpass（例えば４．５Ｖ）を印加し、選択ゲート線SGD、SGSに正の電圧（例えば４．５Ｖ）を印加し、ビット線選択トランジスタTD、ソース線選択トランジスタTSをオンし、共通ソース線に０Ｖを印加する。プログラム（書き込み）動作では、選択されたワード線に高電圧のプログラム電圧Vpgm（１５〜２０Ｖ）を印加し、非選択のワード線に中間のパス電圧（例えば１０Ｖ）を印加し、ビット線選択トランジスタTDをオンさせ、ソース線選択トランジスタTSをオフさせ、「０」または「１」のデータに応じた電位をビット線GBLに供給する。

消去動作では、ブロック内の選択されたワード線、すなわち制御ゲートに或る電圧（例えば０Ｖ）を印加し、Ｐウエルに高電圧（例えば２０Ｖ）の消去パルスを印加し、浮遊ゲートの電子を基板に引き抜くことで、ブロック単位でデータを消去する。なお、本実施例の消去動作の詳細については後述する。

次に、本発明の第１の実施例の消去動作について説明する。本実施例の好ましい態様では、メモリセルのデータの消去をより効果的に行うために、ISPE（Incremental Step Pulse Erase）方式を用いる。この方式は、選択されたブロックのメモリセルに消去パルスを印加し、次に、消去されたメモリセル（以下、消去セル）の閾値が合格しているか否かを判定するベリファイが行われ、不合格と判定された場合には、前回よりも高い消去パルスを印加し、次のベリファイが行われ、最終的に、ブロック内のすべての消去セルが合格と判定されるまで消去パルスの印加を繰り返す。

図７は、第1の実施例の消去動作を示すフローである。コントローラ１５０は、消去コマンド等を受け取ることと、消去動作を開始させる（Ｓ１００）。ワード線選択回路１６０は、消去すべきブロックを選択し（Ｓ１０２）、選択されたブロックのワード線に０Ｖを印加し（Ｓ１０４）、かつ、内部電圧発生回路１９０によって生成された消去パルスＰｓが共通のコンタクト２８（図１を参照）を介してＰウエル１４およびＮウエル１２に印加される（Ｓ１０６）。消去パルスＰｓの印加は、例えば、コントローラ１５０により制御された消去パルス印加回路（図中、省略）によって実行される。

図８に、第１の実施例により印加される消去パルス等の波形を示す。ここに示す各ノードＮ１〜Ｎ６は、図３に示す各ノードと同一である。ノードＮ１において、消去パルスＰｓがＰウエル１４に印加されると、他のノードＮ２、Ｎ３、Ｎ５、Ｎ６の電位は、Ｐウエルとの容量結合により自動的に昇圧され、消去パルスＰｓの印加が終了すると、それに応じてノードＮ２、Ｎ３、Ｎ５、Ｎ６の電位も消去前の電圧（例えば０Ｖ）に降下する。

第１の実施例では、消去パルスＰｓを印加した直後に弱い消去パルスＰｗを印加する（Ｓ１０８）。弱い消去パルスＰｗは、消去パルスＰｓの印加のときと同様に、共通コンタクト２８を介してＰウエルとＮウエルに或る正の電位を与え、且つ選択ブロックの制御ゲート（選択ワード線）を０Ｖにする。弱い消去パルスＰｗの消去パルスＰｓとの違いは、Ｐウエルに与える電位を消去のときよりも低くすることである。また、弱い消去パルスＰｗの期間は、消去パルスＰｓよりも短くすることができ、その期間は、浮遊ゲートからシリコン基板側へ電子の放出が行われない大きさである。

消去時、Ｐウエル１４に十分な高電圧を与え、かつ制御ゲートを０Ｖにすることで、浮遊ゲート直下の酸化膜が高電界になり、浮遊ゲートからシリコン基板側に電子のトンネル電流が流れる。弱い消去パルスＰｗは、浮遊ゲートからシリコン基板側への電子のトンネル電流が流れないようにＰウエル１４に与える電位を低く設定する。消去パルスＰｓの印加直後の別のパルスを印加する場合のパルス間隔Ｔｓは、短い程良い。例えば、消去パルスＰｓと弱い消去パルスＰｗとの間隔Ｔｓは、０．５秒以内とすることが望ましい。

弱い消去パルスＰｗの印加後に、消去セルの閾値が或る値以下か否か検出するための消去べリファイのための読み出しが行われる（Ｓ１１０）。消去ベリファイは、通常の読出し動作時のバイアス条件で行われる。消去セルの閾値が、或る閾値以下で有れば、合格と判定され、そこで消去パルスの印加は終了となる。他方、消去セルの閾値が或る閾値以上で有れば、不合格と判定される（Ｓ１１２）。不合格と判定された場合には、前回の消去パルスＰｓの電圧にΔＶを増加した消去パルスＰｓが生成され、この消去パルスＰｓが選択ブロックに印加される。弱い消去パルスＰｗの電圧は、常に一定であってもよいが、消去パルスＰｓの電圧が増加されたときには、それに応じて、前回よりもΔＶだけ大きくなるように生成されてもよい。

次に、本発明の第２の実施例に係る消去動作について説明する。図９は、第２の実施例により印加される消去パルスの波形図である。第２の実施例では、消去パルスＰｓの印加中であって、浮遊ゲートから電子がシリコン基板へ放出された後に、パルスの電位設定を変化させる。つまり、Ｐウエル１４に与える電位を途中から下げる。この間、選択ブロックのワード線は０Ｖに固定にしたままである。Ｐウエル１４の電位を下げることで、第１の実施例のときと同様にＰウエル１４と制御ゲート間の電位差を減らし、浮遊ゲートからシリコン基板側に電子がトンネルしない様に、弱い消去パルスＰｗの電位を設定する。第２の実施例は、第１の実施例の消去パルスＰｓと弱い消去パルスＰｗの間隔Ｔｓを限りなくゼロにしたものと見ることができる。

次に、本発明の第３の実施例に係る消去動作について説明する。図１０は、第３の実施例により印加される消去パルスの波形図である。第３の実施例では、消去パルスＰｓの印加中に、Ｐウエル１４と制御ゲート間の電位差を途中から変化させるが、第２の実施例のときと異なり、Ｐウエルに与える電位を変更しない。つまり、第３の実施例では、選択ブロックのワード線(制御ゲート)に或る正の電位の弱い消去パルスＰｗを与えることで、Ｐウエルと制御ゲート間の電位差を減らし、浮遊ゲートからシリコン基板側に電子がトンネルしない様に制御ゲートに与える弱い消去パルスＰｗの電位および期間を設定する。弱い消去パルスＰｗが０Ｖに戻されるタイミングは、消去パルスＰｓが０Ｖに戻されるタイミングとほぼ等しい。

次に、消去パルスＰｓの印加後に弱い消去パルスＰｗを印加することで信頼性が向上する理由について説明する。消去パルスＰｓを印加したときのメモリセルの断面図を図１１に示し、消去パルス印加時の浮遊ゲートとシリコン基板間のバンド図を図１２に示す。

図１１に示すように、制御ゲート３００に０Ｖが印加され、Ｐウエル１４に消去パルスＰｓが印加されると、浮遊ゲート３１０の直下のトンネル酸化膜３２０には高電圧が掛り、それにより電子が浮遊ゲート３１０からシリコン基板側にトンネル効果で流れる。その結果、消去終了時には、浮遊ゲート３１０は正電荷を持つ。図１２に示すように、シリコン基板に到達した電子は高エネルギーに成り、高エネルギーの正孔を発生させ、その一部が酸化膜３２０中に注入される。

図１３は、従来方法により消去パルスを印加した後のメモリセルの閾値が０Ｖ以下に成っている場合のバンド図である。消去パルス印加時に酸化膜３２０に注入された正孔は、その後、Ｐウエル１４を０Ｖにした際に浮遊ゲート３１０が正電荷を持っていると、浮遊ゲート３１０はその電荷によりシリコン表面に対し相対的に正の電位を持つ。すると、酸化膜３２０中に存在する正孔は、酸化膜中の自己電界によりシリコン基板側へゆっくり移動（プールフレンケル電流：参照論文）する。シリコン界面に到達した正孔の一部は、酸化膜にトラップされ又界面準位を生成する（参照論文；IEEE TRANSACTIONS ON NUCLEAR SCIENCE, VOL.55, NO.4, pp.1833-1853, 2008. p.1836の右カラムの6行目）。読み出しベリファイ時は、Ｐウエルは０Ｖに固定され、ワード線に０Ｖないし或る正の電位になるので、正孔がシリコン側へ移動することは変わらない。このように従来の消去方式に於いては消去パルス印加後の間に正孔がシリコン界面に移動し、界面準位を形成する。そのことは、先の図４にて説明した通りである。

一方、本実施例では、消去パルスＰｓの印加に続いて弱い消去パルスＰｗを印加する。その時のバンド図を図１４に示す。Ｐウエル１４に、弱い消去パルスＰｗの正電位を与えると、浮遊ゲート３１０の電位がシリコン表面より高くなる。すると、消去パルスＰｓの印加中に酸化膜３２０に注入された正孔が酸化膜電界によって浮遊ゲート３１０の方に移動する。これによって、シリコン界面近傍に正孔は集まらず、シリコン界面近傍に正孔トラップがされ難くなり、シリコン界面準位も形成され難くなる。それ故、メモリセルの信頼性の劣化が抑制される。

次に、本発明の第４の実施例について説明する。第１ないし第３の実施例では、消去パルスＰｓとこれに続く弱い消去パルスＰｗを１セットにして、その後に消去ベリファイを行うものであるが、第４の実施例は、消去パルスＰｓの印加と消去ベリファイとを１セットにし、消去ベリファイにより合格と判定された後に、弱い消去パルスＰｗを印加する。図１５に、第４の実施例による消去動作のフローを示す。同図において、ステップＳ２００からＳ２０６までのシーケンスは、第１ないし第３の実施例で示した図７のステップＳ１００からＳ１０６までと同様であるので説明を省略する。第４の実施例において、消去パルスＰｓの印加後に、消去ベリファイ読出しが行われる（Ｓ２０８）。一部の消去セルの閾値が十分に低下されておらず、不合格と判定されれば（Ｓ２１０）、前回の消去パルスＰｓ＋ΔＶの消去パルスＰｓが生成され（Ｓ２１２）、この消去パルスＰｓが再度印加され（Ｓ２０６）、消去バリファイ読出しが行われる（Ｓ２０８）。選択ブロック内のすべての消去セルが合格したとき、最後に、弱い消去パルスＰｗが印加される。弱い消去パルスＰｗを印加するときのバイアス条件は、第１ないし第３の実施例のときと同様に、浮遊ゲートからシリコン基板側に電子が放出されないように設定される。第４の実施例の場合にも、弱い消去パルスＰｗを印加することで、正孔を浮遊ゲート側へホッピングさせ、シリコン界面での正孔のトラップを抑制し、シリコン界面順位が形成され難くするという効果を生じ得る。

上記の第１ないし第３の実施例では、シリコン基板表面に２次元的にメモリセルアレイが形成されたＮＡＮＤ型フラッシュメモリを例示したが、本発明は、３次元的にメモリセルアレイが形成されたＮＡＮＤ型フラッシュメモリの消去にも適用することができる。

３次元構造のメモリセルアレイには、２通りの構造が有る。１つは、チャンネル部を垂直の柱状に立て、ゲートをチャンネル部に巻きつく様に水平に置かれ、それが多段で積層した方式である。２つ目は、チャンネル部が水平な棒状で、それが多段に積層され、ゲートが垂直に伸びる構造である。いずれも共通項は、チャンネル部がＮウエル上に設けられたＰウエル内に形成されないことである。

図１６は、３次元メモリセルアレイの概略断面図である。同図に示すように、基板表面上に棒状のチャンネル部３０が形成される。チャンネル部３０は、例えば、ｐ型のポリシリコンから構成される。チャンネル部３０の外周を取り巻くように、メモリセルの制御ゲート３２−１、３２−２、・・・３２−ｎが形成される。制御ゲート３２−１、３２−２、・・・３２−ｎとチャンネル部３０との間には、シリコン窒化膜をシリコン酸化膜でサンドイッチしたＯＮＯ構造３４が形成され、シリコン窒化膜が電荷蓄積層として機能する。チャンネル部３０の一方の端部側には、ビット線選択トランジスタの選択ゲート３６が形成され、他方の端部側には、ソース線選択トランジスタの選択ゲート３８が形成される。選択ゲート３６によりビット線選択トランジスタが導通したとき、チャンネル部３０がビット線コンタクト４０に電気的に接続され、選択ゲート３８によりソース線選択トランジスタが導通されたとき、チャンネル部３０がソース線コンタクト４２に電気的に接続される。それ故、図１７（Ａ）、（Ｂ）に示すように、消去時にチャンネル部３０に高電圧を与える際には、時刻ｔ１でビット線またはソース線コンタクト４０、４２に高電圧の消去パルスＰｓを印加し、その後、時刻ｔ２でセルアレイの両端ないし一端の選択ゲート３６、３８の電位を消去パルスＰｓの電位より低く設定することにより、選択ゲート近傍のチャンネル部３０で正孔を発生させ、発生した正孔をセルアレイのチャンネル部全体に注入する。それによりチャンネル部全体が高電圧になり、制御ゲート３２を０Ｖにすれば、電荷蓄積層３４から電子がチャンネル部３０に抜ける方式が取られる(参照論文;Y.Fukuzumi et al., 2007, Proc. of IEEE International Electron Device Meeting, pp.449-452)。そこで、３次元セルを用いたＮＡＮＤ型フラッシュに於いて本発明を適用した第５ないし第７の実施例を以下に示す。

第５の実施例では、第１ないし第３の実施例と同様に、３次元構造のメモリセルにおいてチャンネル部に印加する高電圧を消去パルスＰｓとし、消去パルスＰｓ印加直後に弱い消去パルスＰｗを印加し、その後、消去セルの閾値が或る値以下か否か検出するための消去べリファイ読み出しを行う。

第５の実施例による消去を行うときに印加される消去パルス等の波形を図１８に示す。第５の実施例は、第１の実施例に対応し、消去パルスを印加した直後に弱い消去パルスＰｗを印加する。３次元セルにおいてチャンネル部３０に印加する高電圧を消去パルスＰｓとし、消去パルスＰｓの印加直後に弱い消去パルスＰｗを印加し、その後、第１の実施例のときと同様に、消去セルの閾値が或る値以下か否か検出するための消去べリファイ読み出しを行う（図７を参照）。閾値が或る閾値以下で有ればそこで消去パルスＰｓの印加は終了となり、閾値が或る閾値以上で有れば、再度、消去パルスＰｓの印加とそれに続く弱い消去パルスＰｗの印加を行う。弱い消去パルスＰｗの印加時は、電荷蓄積層３４からシリコン側への電子のトンネル電流が流れない様にチャンネル部３０に与える電位を短く設定する。消去パルスＰｓの印加直後に別の弱い消去パルスＰｗの印加の場合のパルス間隔Ｔｓは短い程良い。例えば、間隔Ｔｓは、０．５秒以内とする。

次に、本発明の第６の実施例について説明する。第６の実施例は、第２の実施例に対応する。第６の実施例により印加される消去パルス等の波形を図１９に示す。第６の実施例は、第２の実施例と同様に、３次元セルにおいてチャンネル部３０に印加する消去パルスＰｓの印加中に電位設定を途中から変化させる。つまり、チャンネル部３０に与える電位を途中から下げる。このとき、選択ブロックのワード線は０Ｖに固定にしたままである。チャネル部３０の電位を下げることで前記同様にチャンネル部３０と制御ゲート３２間の電位差を減らし、電荷蓄積層３４からチャンネル部３０に電子がトンネルしない様に制御ゲート３２に与える電位を設定する。

次に、本発明の第７の実施例について説明する。第７の実施例は、第３の実施例に対応する。第７の実施例により印加される消去パルス等の波形を図２０に示す。第７の実施例は、第３の実施例と同様に、消去パルスＰｓの印加中に電位設定を途中から変化させるものであり、チャンネル部３０に与える電位は変えずに、選択ブロックの制御ゲート３２に或る正の電位を与えることで前記同様にチャンネル部３０と制御ゲート３２間の電位差を減らし、電荷蓄積層３４からチャンネル部３０に電子がトンネルしない様に制御ゲート３２に与える電位を設定する。

なお、上記の第５ないし第７の実施例は、図７に示すように、消去パルスＰｓと弱い消去パルスＰｗとを１セットとして印加し、その後に消去ベリファイを行うものであるが、第５ないし第７の実施例は、第４の実施例（図１５参照）のように、消去パルスＰｓの印加と消去ベリファイとを１セットして、選択ブロック内の全ての消去セルの閾値が合格と判定された後に、弱い消去パルスＰｗを印加するものであってもよい。

次に、本発明の第８の実施例について説明する。第１ないし第７の実施例は、ＮＡＮＤ型フラッシュメモリを対象としたが、本発明は、ＮＯＲ型のフラッシュメモリにも適用することができる。ＮＯＲ型のフラッシュメモリのセルアレイは、アレイ状に配列されたメモリセルが個々にアクセスされるように、ビット線とソース線との間に各メモリセルがそれぞれ並列に接続されている。図２１は、ＮＯＲ型のセルアレイの構成を示す概略断面図であり、図中、図１に示すＮＡＮＤ型のセルアレイと同一の構成について同一の参照番号を付してある。

ＮＯＲ型フラッシュメモリでは、データの書き込みは、チャンネル表面のホットエレクトロンを電荷蓄積層（浮遊ゲート）に注入する点でＮＡＮＤ型とは異なるが、データの消去は、制御ゲート２０Ａを０Ｖにし、Ｐウエル１４に高電圧を印加して、電荷蓄積層からシリコン側に電子をトンネリングさせるものであり、ＮＡＮＤ型と共通する。それ故、第８の実施例は、上記した第１ないし第４の実施例に従い、選択されたメモリセルのデータを消去するとき、消去パルスＰｓを印加し、その直後に弱い消去パルスＰｗを印加することにより、ＮＯＲ型のメモリセルのシリコン界面の正孔のトラップを抑制し、シリコン界面準位を形成され難くし、データの書き換えによる信頼性の劣化を低減することができる。

以上のように本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０：ｐ型シリコン基板
１２：Ｎウエル
１４：Ｐウエル
２０：制御ゲート（ワード線）
２２：ソース線側選択ゲート
２３：ｎ−拡散領域
２４：ビット線側選択ゲート
２６：ｐ＋拡散領域
２７：ｎ＋拡散領域
２８：Ｎウエル/Ｐウエルの共通コンタクト
１００：フラッシュメモリ
１１０：メモリアレイ
１２０：入出力バッファ
１３０：アドレスレジスタ
１４０：データレジスタ
１５０：コントローラ
１６０：ワード線選択回路
１７０：ページバッファ／センス回路
１８０：列選択回路
１９０：内部電圧発生回路
２００：システムクロック発生回路

Claims (20)

1. 制御ゲート、電荷蓄積層およびチャンネル領域を含むメモリセルが形成された不揮発性半導体記憶装置のデータ消去方法であって、
   前記制御ゲートを一定電圧に保持し、前記チャンネル領域に高電圧の消去パルスを印加することで前記電荷蓄積層から電子を前記チャンネル領域に放出させた後、前記制御ゲートを前記一定電圧に保持し、前記消去パルスよりも電圧の低い弱いパルスを前記チャンネル領域に印加することを含み、前記消去パルスの印加中に、前記消去パルスの波高値を下げることにより前記弱いパルスを印加する、データ消去方法。
2. 制御ゲート、電荷蓄積層およびチャンネル領域を含むメモリセルが形成された不揮発性半導体記憶装置のデータ消去方法であって、
   前記制御ゲートを一定電圧に保持し、前記チャンネル領域に高電圧の消去パルスを印加することで前記電荷蓄積層から電子を前記チャンネル領域に放出させた後、前記制御ゲートを前記一定電圧に保持し、前記消去パルスよりも電圧の低い弱いパルスを前記チャンネル領域に印加することを含み、前記弱いパルスは、前記電荷蓄積層から前記チャンネル領域への電子の放出を生じさせない大きさである、データ消去方法。
3. 制御ゲート、電荷蓄積層およびチャンネル領域を含むメモリセルが形成された不揮発性半導体記憶装置のデータ消去方法であって、
   前記制御ゲートを一定電圧に保持し、前記チャンネル領域に高電圧の消去パルスを印加することで前記電荷蓄積層から電子を前記チャンネル領域に放出させた後、前記制御ゲートを前記一定電圧に保持し、前記消去パルスよりも電圧の低い弱いパルスを前記チャンネル領域に印加すること、およびデータ消去の合否を判定する消去ベリファイを含み、前記消去パルスと前記弱いパルスとを印加した後、前記消去ベリファイを行う、データ消去方法。
4. 制御ゲート、電荷蓄積層およびチャンネル領域を含むメモリセルを有する不揮発性半導体記憶装置のデータ消去方法であって、
   前記制御ゲートを一定電圧に保持し、前記チャンネル領域に高電圧の消去パルスを印加することで前記電荷蓄積層から電子を前記チャンネル領域に放出させた後、前記消去パルスの印加中に、前記消去パルスよりも電圧の低い弱いパルスを前記制御ゲートに印加することを含む、データ消去方法。
5. 前記弱いパルスは、前記電荷蓄積層から前記チャンネル領域への電子の放出を生じさせない大きさである、請求項４に記載のデータ消去方法。
6. データ消去方法はさらに、データ消去の合否を判定する消去ベリファイを含み、前記消去パルスと前記弱いパルスとを印加した後、前記消去ベリファイを行う、請求項４または５に記載のデータ消去方法。
7. 前記消去ベリファイにより不合格と判定されたとき、前回よりも大きな電圧の消去パルス、および前回よりも大きな電圧の弱いパルスが印加される、請求項３または６に記載のデータ消去方法。
8. 前記制御ゲートの一定電圧は０Ｖである、請求項１ないし７いずれか１つに記載のデータ消去方法。
9. 制御ゲート、電荷蓄積層およびチャンネル領域を含むメモリセルが形成されたメモリセルアレイと、
   前記メモリセルアレイの中からテータを消去すべきメモリセルを選択する選択手段と、
   前記選択手段によって選択されたメモリセルのデータ消去を制御する制御手段とを有し、
   前記制御手段は、
   前記制御ゲートを一定電圧に保持し、前記チャンネル領域に高電圧の消去パルスを印加することで前記電荷蓄積層から電子を前記チャンネル領域に放出させた後、前記制御ゲートを前記一定電圧に保持し、前記消去パルスよりも電圧の低い弱いパルスを前記チャンネル領域に印加し、前記制御手段は、前記消去パルスの印加中に、前記消去パルスの波高値を下げることにより前記弱いパルスを印加する、不揮発性半導体記憶装置。
10. 制御ゲート、電荷蓄積層およびチャンネル領域を含むメモリセルが形成されたメモリセルアレイと、
    前記メモリセルアレイの中からテータを消去すべきメモリセルを選択する選択手段と、
    前記選択手段によって選択されたメモリセルのデータ消去を制御する制御手段とを有し、
    前記制御手段は、
    前記制御ゲートを一定電圧に保持し、前記チャンネル領域に高電圧の消去パルスを印加することで前記電荷蓄積層から電子を前記チャンネル領域に放出させた後、前記制御ゲートを前記一定電圧に保持し、前記消去パルスよりも電圧の低い弱いパルスを前記チャンネル領域に印加し、前記弱いパルスは、前記電荷蓄積層から前記チャンネル領域への電子の放出を生じさせない大きさである、不揮発性半導体記憶装置。
11. 制御ゲート、電荷蓄積層およびチャンネル領域を含むメモリセルが形成されたメモリセルアレイと、
    前記メモリセルアレイの中からテータを消去すべきメモリセルを選択する選択手段と、
    前記選択手段によって選択されたメモリセルのデータ消去を制御する制御手段とを有し、
    前記制御手段は、
    前記制御ゲートを一定電圧に保持し、前記チャンネル領域に高電圧の消去パルスを印加することで前記電荷蓄積層から電子を前記チャンネル領域に放出させた後、前記制御ゲートを前記一定電圧に保持し、前記消去パルスよりも電圧の低い弱いパルスを前記チャンネル領域に印加し、
    前記制御手段はさらに、データ消去の合否を判定する消去ベリファイ手段を含み、前記制御手段は、前記消去パルスと前記弱いパルスとを印加した後、前記消去ベリファイを行う、不揮発性半導体記憶装置。
12. 制御ゲート、電荷蓄積層およびチャンネル領域を含むメモリセルが形成されたメモリセルアレイと、
    前記メモリセルアレイの中からテータを消去すべきメモリセルを選択する選択手段と、
    前記選択手段によって選択されたメモリセルのデータ消去を制御する制御手段とを有し、
    前記制御手段は、
    前記制御ゲートを一定電圧に保持し、前記チャンネル領域に高電圧の消去パルスを印加することで前記電荷蓄積層から電子を前記チャンネル領域に放出させた後、前記消去パルスの印加中に、前記消去パルスよりも電圧の低い弱いパルスを前記制御ゲートに印加する、不揮発性半導体記憶装置。
13. 前記弱いパルスは、前記電荷蓄積層から前記チャンネル領域への電子の放出を生じさせない大きさである、請求項１２に記載の不揮発性半導体記憶装置。
14. 前記制御手段はさらに、データ消去の合否を判定する消去ベリファイ手段を含み、前記制御手段は、前記消去パルスと前記弱いパルスとを印加した後、前記消去ベリファイを行う、請求項１２または１３に記載の不揮発性半導体記憶装置。
15. 前記消去ベリファイ手段により不合格と判定されたとき、前記制御手段は、前回よりも大きな電圧の消去パルス、および前回よりも大きな電圧の弱いパルスを印加する、請求項１１または１４に記載の不揮発性半導体記憶装置。
16. 前記メモリセルアレイは、複数のメモリセルが直列に接続されたＮＡＮＤストリングを有する、請求項９ないし１５いずれか１つに記載の不揮発性半導体記憶装置。
17. 前記選択手段は、前記メモリセルアレイからブロックを選択し、前記制御手段は、選択されたブロックに前記消去パルスおよび前記弱いパルスを印加する、請求項９ないし１２いずれか１つに記載の不揮発性半導体記憶装置。
18. 前記選択手段は、前記メモリセルアレイからブロックを選択し、前記制御手段は、選択されたブロックに前記消去パルスを印加し、かつ前記消去パルスの印加中に前記選択されたブロック内のメモリセルの制御ゲートに前記弱いパルスを印加する、請求項１０または１１に記載の不揮発性半導体記憶装置。
19. 前記メモリアレイは、３次元的に構成されたＮＡＮＤストリングを有する、請求項９ないし１８いずれか１つに記載の不揮発性半導体記憶装置。
20. 前記メモリアレイは、メモリセルが並列に接続されたＮＯＲ型のメモリアレイである、請求項９ないし１８いずれか１つに記載の不揮発性半導体記憶装置。
    

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