JP5952366B2 - 高信頼性不揮発性半導体メモリ - Google Patents

高信頼性不揮発性半導体メモリ Download PDF

Info

Publication number
JP5952366B2
JP5952366B2 JP2014204065A JP2014204065A JP5952366B2 JP 5952366 B2 JP5952366 B2 JP 5952366B2 JP 2014204065 A JP2014204065 A JP 2014204065A JP 2014204065 A JP2014204065 A JP 2014204065A JP 5952366 B2 JP5952366 B2 JP 5952366B2
Authority
JP
Japan
Prior art keywords
pulse
erase
channel region
control gate
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014204065A
Other languages
English (en)
Other versions
JP2016076280A (ja
Inventor
白田 理一郎
理一郎 白田
Original Assignee
ウィンボンド エレクトロニクス コーポレーション
ウィンボンド エレクトロニクス コーポレーション
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ウィンボンド エレクトロニクス コーポレーション, ウィンボンド エレクトロニクス コーポレーション filed Critical ウィンボンド エレクトロニクス コーポレーション
Priority to JP2014204065A priority Critical patent/JP5952366B2/ja
Priority to KR1020150053591A priority patent/KR101679250B1/ko
Priority to US14/729,066 priority patent/US9715935B2/en
Publication of JP2016076280A publication Critical patent/JP2016076280A/ja
Application granted granted Critical
Publication of JP5952366B2 publication Critical patent/JP5952366B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/10Programming or data input circuits
    • G11C16/14Circuits for erasing electrically, e.g. erase voltage switching circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628Programming or writing circuits; Data input circuits
    • G11C11/5635Erasing circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/10Programming or data input circuits
    • G11C16/14Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/34Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436Arrangements for verifying correct programming or erasure
    • G11C16/344Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445Circuits or methods to verify correct erasure of nonvolatile memory cells
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/04Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Description

本発明は、NAND型やNOR型のフラッシュメモリの信頼性に関し、書き込み消去を繰り返しても信頼性劣化の少ないフラッシュメモリを提供する方法に関する。
NAND型フラッシュメモリのセルアレイの概略断面図を図1に示し、そのセルアレイの等価回路を図2に示す。P型のシリコン基板10内にNウエル12が形成され、Nウエル12内にPウエル14が形成される。Pウエル14内には、NANDストリングを構成する複数のトランジスタが形成される。1つのNANDストリングは、直列に接続された複数のメモリセルと、メモリセルの一方の端部に接続されたソース線選択トランジスタと、他方の端部に接続されたビット線選択トランジスタとを有する。図1には、メモリセルの制御ゲート(ワード線WL1、WL2...WLn)20、ソース線側選択トランジスタの選択ゲート22、ビット線側選択トランジスタの選択ゲート24が示されている。Pウエル14内には、このようなNANDストリングが行方向に複数形成され、1つのPウエル14内のNANDストリングが1つのブロックを構成する。
ソース線SLは、ソース線選択トランジスタのn−拡散領域(ソース領域)23に電気的に接続され、ビット線BLは、ビット線選択トランジスタのn−拡散領域(ドレイン領域)23に電気的に伝的に接続される。また、Pウエル14には、コンタクト用のp+拡散領域26が形成され、Nウエル12には、n+拡散領域27が形成され、これら2つの拡散領域26、27は、Nウエル/Pウエルの共通のコンタクト28によって接続される。後述するように、選択されたブロックの消去を行うとき、共通のコンタクト28を介してPウエルの高電圧の消去パルスが印加される。
図2に示すように、NANDストリングと交差する行方向に複数のワード線WL1、WL2...WLnが形成され、各ワード線WLは、行方向の対応するメモリセルの制御ゲート20に共通に接続される。選択ゲート線SGSは、行方向のソース線選択トランジスタの選択ゲート22に共通に接続され、選択ゲートDSGは、行方向のビット線選択トランジスタの選択ゲート24に共通に接続される。選択ゲート線SGSによってソース線選択トランジスタが導通されるとき、NANDストリングがソース線SLに電気的に接続され、選択ゲート線DSGによってビット線選択トランジスタが導通されるとき、NANDストリングがビット線BLに電気的に接続される。
図3は、NAND型フラッシュメモリの消去動作時の消去選択ブロック内の各ノードの電圧波形を示す図である。ノードN1は、Nウエル/Pウエルの共通のコンタクト28、N2は、ソース線SLのコンタクト用の拡散領域23、N3は、ソース線側選択トランジスタの選択ゲート22、N4は、同一ブロック内のワード線(制御ゲート)20、N5は、ビット線側選択トランジスタの選択ゲート24、N6は、ビット線BLのコンタクト用の拡散領域の波形を示している。尚、非選択ブロックでは、N4が、消去選択ブロック内のN3ないしN5同様の波形になる。
NAND型フラッシュメモリでは、データ消去がブロック単位で行われる。このとき、選択されたブロックのワード線を0VまたはPウェルより低い電圧にし、メモリセルアレイを形成するPウエル14に短冊型の正電圧の消去パルスPsを印加し、消去パルスPsを印加した後、Pウエル14の電位が0Vに戻される。このとき、各ノードN2、N3、N5、N6は、Pウエル14との容量結合により自動的に昇圧される。消去後に、ベリファイ読み出しにより、選択ブロック内のメモリセルの閾値が或る値以下に成っているか判定する。ブロック内の全セルの閾値が或る値以下であれば、消去動作は完了するが、一部のセルの閾値が或る値以上で有れば、再度、消去パルスPSを印加し、再度ベリファイ読み出しを行う(例えば、特許文献1)。
書き込みでは、Pウエル14を0Vにし、選択されたワード線に高電圧を与える。ビット線BLに、0Vないし正の電位を与えるが、0Vの場合、選択セルのシリコン表面が0Vとなり、シリコン基板より浮遊ゲートへ電子のトンネル電流が流れる。それによりセルの閾値が或る規定値より高くなる。
NAND型フラッシュメモリでは、さらに集積度を向上させるためメモリセルアレイを3次元的に構成する提案が成されている(非特許文献1、2、3)。例えば、シリコン基板から垂直方向にチャンネル領域として機能するポリシリコンの柱を形成し、当該ポリシリコンの柱に沿って複数の制御ゲートが形成される。制御ゲートとチャンネル部との間には、電荷を蓄積するための層が形成される。
特開2012−027979号公報 Vertical Cell Array using TCAT(Terabit Cell Array Transistor) Technology for Ultra High Density NAND Flash Memory, Jaehonn Jang et.al, 2009 Symposium on VLSI Technology Digest of Technical Papers, p192-193 Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory, H. Tanaka et. al, 2007 Symposium on VLSI Technology Digest of Technical Papers, P14-15 A High Scalable 8-layer Vertical Gate 3D NAND with Split-page Bit Line Layout and Efficient Binary-sum MiLC(Minimal Incremental Layer Cost) Staircase Contacts, Shin-Hung et.al, IEDM12-21, P2.3.1-2.3.4
従来のNAND型フラッシュメモリにおいて、書き込み/消去を繰り返すと浮遊ゲート下の酸化膜の膜質劣化が起こり、データ読み出し時の閾値分布幅の増大による書き込み不良、あるいはデータ書き込み後の放置でのデータ化け等の不良が多数発生していた。それにより、データ書き換え回数に制限が有り、回数が制限以上になると信頼性は保証されない問題が有った。酸化膜劣化の要因は幾つか有るが、1つの要因は、Pウエルへの消去パルス印加後に書き込みに移るまでの間の酸化膜劣化に有ることは判明している。Pウエルへの消去パルス印加後、ワード線への書き込みパルス印加までの間隔を変えてデータ書き換えを繰り返し、セルのI−V特性を測定したときの測定結果を図4に示す。具体的には、消去から書き込みまでの間隔を0.05秒(実線)と、0.5秒(破線)の2種類を用意し、図4(A)は、初期のI−V特性、図4(B)は、3000回のデータ書き換え後のI−V特性を表している。同グラフから、3000回のデータ書き換え後のI−V特性では、0.5秒の間隔の方が、I−V特性の初期に比べて変化が大きいことがわかる。つまり、消去から書き込みまでの間隔が長くなると、シリコン界面のトッラプ準位が増え、それによりI−V特性の制御ゲート電位依存性が減る。よって、消去パルス印加後の放置が酸化膜の劣化を引き起こすと考えられる。このような酸化膜の劣化は、微細化されたメモリセルの信頼性を劣化させ、信頼性を保証できるデータ書き換え回数の減少させてしまう。
本発明は、このような従来の課題を解決し、データの書き換えによる信頼性の劣化を抑制する不揮発性半導体記憶装置を提供することを目的とする。
消去パルス印加後のベリファイ読み出しの間に酸化膜の劣化が進行することが分かっている。それ故、本発明の好ましい態様では、各消去パルスの印加直後に別の弱い消去パルスを印加する。本発明の好ましい態様では、弱い消去パルスは、選択ブロックのワード線を0Vまたは正のPウェルより低い電圧にし、Pウエルに印加する正の電圧が通常の消去パルスより低くなるように設定される。Pウエルの電位を低く設定すると、浮遊ゲートからシリコン基板への電子のトンネル電流は流れない。よってメモリセルの閾値は変化しない。当該弱い消去パルスを印加することで、酸化膜の信頼性劣化を抑制することが出来る。
本発明のさらなる好適な態様では、不揮発性半導体記憶装置は、制御ゲートを0Vまたは正のPウェルより低い電圧(はじめにPウェル電圧の説明をし、次に制御ゲートの説明をする)にし、メモリセルアレイ下のNウエルとPウエルに正の消去パルス印加し、浮遊ゲート(電荷蓄積層)より電子をシリコン基板に放出した後、再度、制御ゲートを0Vまたは正のPウェルより低い電圧(上記と同様)にし、NウエルとPウエルに始めの消去パルスより電圧の低い正のパルスを印加し、この2つのパルス印加を一つの組み合わせとし、次の消去パルス印加が必要な場合は、この2つのパルスを印加する。好ましくは、消去パルス印加後のNウエルとPウエルに印加するパルスでは、浮遊ゲートからシリコン基板への電子放出が起こらない様する。
さらに好ましい態様では、制御ゲートを0Vにし、メモリセルアレイ下のNウエルとPウエルに正の消去パルス印加し、浮遊ゲートより電子をシリコン基板に放出した後、同じパルス印加中に、NウエルとPウエルに与えるパルスの波高値を下げることを特徴とする。この場合にも、NウエルとPウエルに与える電位を途中で下げたことにより浮遊ゲートからシリコン基板への電子放出が起こらない様にする。
さらに好ましい態様では、制御ゲートを0Vにし、メモリセルアレイ下のNウエルとPウエルに正の消去パルス印加し、浮遊ゲートより電子をシリコン基板に放出した後、同じパルス印加中に、制御ゲート電位を0Vから上げ、NウエルとPウエルに正の消去パルス終了と同時に制御ゲート電位を0Vに戻す。この場合、途中で制御ゲートの電位を0Vから上げたことにより浮遊ゲートからシリコン基板への電子放出が起こらない様にし、且つシリコン基板から浮遊ゲートへの電子の注入も起こらない様にする。
本発明によれば、データ書き換えを繰り返すことによるゲート酸化膜の劣化を従来よりも抑制し、それにより、信頼性を保証できるデータ書き換え回数を増やすことが可能となる。
NAND型フラッシュメモリのセルアレイ部の構成を示す概略断面図である。 NAND型フラッシュメモリの等価回路図である。 従来のNAND型フラッシュメモリにおいて、消去パルス印加時の各ノードの電圧波形を示す図である。 メモリセルのI−V特性の消去から書き込みまでの間隔依存性を表すグラフであり、図4(A)は、初期のI−V特性、図4(B)は、3000回のデータ書き換え後のI−V特性を示すグラフである。 本発明の実施例に係るNAND型フラッシュメモリの全体構成の一例を示すブロック図である。 フラッシュメモリの動作時に各部に印加される電圧の一例を示す図である。 本発明の実施例に係るフラッシュメモリの消去動作を示すフローチャートである。 本発明の第1の実施例により印加される消去パルスの波形を示す図である。 本発明の第2の実施例により印加される消去パルスの波形を示す図である。 本発明の第3の実施例により印加される消去パルスの波形を示す図である。 消去時の電子の流れを示すメモリセルの断面図である。 消去パルス印加時のバンドダイアグラム図である。 従来例による消去パルスの印加後のバンドダイアグラム図である。 本発明の実施例による消去パルス印加後に弱い消去パルスを印加したときのバンドダイアグラム図である。 本発明の第4の実施例に係るフラッシュメモリの消去動作を示すフローチャートである。 本発明が適用可能な3次元NANDフラッシュのメモリセルアレイの構成を説明する概略断面図である。 3次元NANDフラッシュメモリにおいて消去時にメモリセルアレイのチャンネル部に高電圧を印加する方法を説明する図である。 本発明の第5の実施例により印加される消去パルスの波形を示す図である。 本発明の第6の実施例により印加される消去パルスの波形を示す図である。 本発明の第7の実施例により印加される消去パルスの波形を示す図である。 本発明が適用可能なNOR型フラッシュメモリのセルアレイ部の構成を示す概略断面図である。
以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、図面は、分かり易くするために各部を強調して示してあり、実際のデバイスのスケールとは同一ではないことに留意すべきである。
図5は、本実施例に係るNAND型のフラッシュメモリの一構成例を示すブロック図である。同図に示すように、フラッシュメモリ100は、行列状に配列された複数のメモリセルが形成されたメモリアレイ110と、外部入出力端子I/Oに接続され入出力データを保持する入出力バッファ120と、入出力バッファ120からのアドレスデータを受け取るアドレスレジスタ130と、入出力されるデータを保持するデータレジスタ140と、入出力バッファ120からのコマンドデータおよび外部制御信号(図示されないチップイネーブルやアドレスラッチイネーブル等)に基づき各部を制御する制御信号C1、C2、C3等を生成するコントローラ150と、アドレスレジスタ130からの行アドレス情報Axをデコードしデコード結果に基づきブロックの選択およびワード線の選択等を行うワード線選択回路160と、ビット線を介して読み出されたデータを保持したり、ビット線を介してプログラムデータ等を保持するページバッファ/センス回路170と、アドレスレジスタ130からの列アドレス情報Ayをデコードし当該デコード結果に基づきビット線の選択等を行う列選択回路180と、データの読出し、プログラム(書き込み)および消去等のために必要な電圧(プログラム電圧Vpgm、パス電圧Vpass、読出し電圧Vread、消去電圧Vers(消去パルスPs、Pwを含む)を生成する内部電圧発生回路190と、内部システムクロックCLKを発生するシステムクロック発生回路200とを含んで構成される。
メモリアレイ110は、図2に示したように、複数のメモリセルを直列に接続したNANDストリングから構成される。メモリセルは、Pウエル内に形成されたn+拡散領域であるソース/ドレインと、ソース/ドレイン間のチャンネル上に形成されたトンネル酸化膜と、トンネル酸化膜上に形成された浮遊ゲート(電荷蓄積層)と、浮遊ゲート上に誘電体膜を介して形成された制御ゲートとを含むMOS構造を有する。典型的に、浮遊ゲートに正電荷が蓄積されているとき、つまりデータ「1」が書込まれているとき、しきい値は負状態にあり、メモリセルは、制御ゲートが0Vでオンである。浮遊ゲートに電子が蓄積されたとき、つまりデータ「0」が書込まれているとき、しきい値は正にシフトし、メモリセルは、制御ゲートが0Vでオフである。但し、メモリセルは、単ビットを記憶するものに限らず、多ビットを記憶するものであってもよい。
図6は、フラッシュメモリの各動作時に印加されるバイアス電圧の一例を示したテーブルである。読出し動作では、ビット線に或る正の電圧を印加し、選択されたワード線に或る電圧(例えば0V)を印加し、非選択ワード線にパス電圧Vpass(例えば4.5V)を印加し、選択ゲート線SGD、SGSに正の電圧(例えば4.5V)を印加し、ビット線選択トランジスタTD、ソース線選択トランジスタTSをオンし、共通ソース線に0Vを印加する。プログラム(書き込み)動作では、選択されたワード線に高電圧のプログラム電圧Vpgm(15〜20V)を印加し、非選択のワード線に中間のパス電圧(例えば10V)を印加し、ビット線選択トランジスタTDをオンさせ、ソース線選択トランジスタTSをオフさせ、「0」または「1」のデータに応じた電位をビット線GBLに供給する。
消去動作では、ブロック内の選択されたワード線、すなわち制御ゲートに或る電圧(例えば0V)を印加し、Pウエルに高電圧(例えば20V)の消去パルスを印加し、浮遊ゲートの電子を基板に引き抜くことで、ブロック単位でデータを消去する。なお、本実施例の消去動作の詳細については後述する。
次に、本発明の第1の実施例の消去動作について説明する。本実施例の好ましい態様では、メモリセルのデータの消去をより効果的に行うために、ISPE(Incremental Step Pulse Erase)方式を用いる。この方式は、選択されたブロックのメモリセルに消去パルスを印加し、次に、消去されたメモリセル(以下、消去セル)の閾値が合格しているか否かを判定するベリファイが行われ、不合格と判定された場合には、前回よりも高い消去パルスを印加し、次のベリファイが行われ、最終的に、ブロック内のすべての消去セルが合格と判定されるまで消去パルスの印加を繰り返す。
図7は、第1の実施例の消去動作を示すフローである。コントローラ150は、消去コマンド等を受け取ることと、消去動作を開始させる(S100)。ワード線選択回路160は、消去すべきブロックを選択し(S102)、選択されたブロックのワード線に0Vを印加し(S104)、かつ、内部電圧発生回路190によって生成された消去パルスPsが共通のコンタクト28(図1を参照)を介してPウエル14およびNウエル12に印加される(S106)。消去パルスPsの印加は、例えば、コントローラ150により制御された消去パルス印加回路(図中、省略)によって実行される。
図8に、第1の実施例により印加される消去パルス等の波形を示す。ここに示す各ノードN1〜N6は、図3に示す各ノードと同一である。ノードN1において、消去パルスPsがPウエル14に印加されると、他のノードN2、N3、N5、N6の電位は、Pウエルとの容量結合により自動的に昇圧され、消去パルスPsの印加が終了すると、それに応じてノードN2、N3、N5、N6の電位も消去前の電圧(例えば0V)に降下する。
第1の実施例では、消去パルスPsを印加した直後に弱い消去パルスPwを印加する(S108)。弱い消去パルスPwは、消去パルスPsの印加のときと同様に、共通コンタクト28を介してPウエルとNウエルに或る正の電位を与え、且つ選択ブロックの制御ゲート(選択ワード線)を0Vにする。弱い消去パルスPwの消去パルスPsとの違いは、Pウエルに与える電位を消去のときよりも低くすることである。また、弱い消去パルスPwの期間は、消去パルスPsよりも短くすることができ、その期間は、浮遊ゲートからシリコン基板側へ電子の放出が行われない大きさである。
消去時、Pウエル14に十分な高電圧を与え、かつ制御ゲートを0Vにすることで、浮遊ゲート直下の酸化膜が高電界になり、浮遊ゲートからシリコン基板側に電子のトンネル電流が流れる。弱い消去パルスPwは、浮遊ゲートからシリコン基板側への電子のトンネル電流が流れないようにPウエル14に与える電位を低く設定する。消去パルスPsの印加直後の別のパルスを印加する場合のパルス間隔Tsは、短い程良い。例えば、消去パルスPsと弱い消去パルスPwとの間隔Tsは、0.5秒以内とすることが望ましい。
弱い消去パルスPwの印加後に、消去セルの閾値が或る値以下か否か検出するための消去べリファイのための読み出しが行われる(S110)。消去ベリファイは、通常の読出し動作時のバイアス条件で行われる。消去セルの閾値が、或る閾値以下で有れば、合格と判定され、そこで消去パルスの印加は終了となる。他方、消去セルの閾値が或る閾値以上で有れば、不合格と判定される(S112)。不合格と判定された場合には、前回の消去パルスPsの電圧にΔVを増加した消去パルスPsが生成され、この消去パルスPsが選択ブロックに印加される。弱い消去パルスPwの電圧は、常に一定であってもよいが、消去パルスPsの電圧が増加されたときには、それに応じて、前回よりもΔVだけ大きくなるように生成されてもよい。
次に、本発明の第2の実施例に係る消去動作について説明する。図9は、第2の実施例により印加される消去パルスの波形図である。第2の実施例では、消去パルスPsの印加中であって、浮遊ゲートから電子がシリコン基板へ放出された後に、パルスの電位設定を変化させる。つまり、Pウエル14に与える電位を途中から下げる。この間、選択ブロックのワード線は0Vに固定にしたままである。Pウエル14の電位を下げることで、第1の実施例のときと同様にPウエル14と制御ゲート間の電位差を減らし、浮遊ゲートからシリコン基板側に電子がトンネルしない様に、弱い消去パルスPwの電位を設定する。第2の実施例は、第1の実施例の消去パルスPsと弱い消去パルスPwの間隔Tsを限りなくゼロにしたものと見ることができる。
次に、本発明の第3の実施例に係る消去動作について説明する。図10は、第3の実施例により印加される消去パルスの波形図である。第3の実施例では、消去パルスPsの印加中に、Pウエル14と制御ゲート間の電位差を途中から変化させるが、第2の実施例のときと異なり、Pウエルに与える電位を変更しない。つまり、第3の実施例では、選択ブロックのワード線(制御ゲート)に或る正の電位の弱い消去パルスPwを与えることで、Pウエルと制御ゲート間の電位差を減らし、浮遊ゲートからシリコン基板側に電子がトンネルしない様に制御ゲートに与える弱い消去パルスPwの電位および期間を設定する。弱い消去パルスPwが0Vに戻されるタイミングは、消去パルスPsが0Vに戻されるタイミングとほぼ等しい。
次に、消去パルスPsの印加後に弱い消去パルスPwを印加することで信頼性が向上する理由について説明する。消去パルスPsを印加したときのメモリセルの断面図を図11に示し、消去パルス印加時の浮遊ゲートとシリコン基板間のバンド図を図12に示す。
図11に示すように、制御ゲート300に0Vが印加され、Pウエル14に消去パルスPsが印加されると、浮遊ゲート310の直下のトンネル酸化膜320には高電圧が掛り、それにより電子が浮遊ゲート310からシリコン基板側にトンネル効果で流れる。その結果、消去終了時には、浮遊ゲート310は正電荷を持つ。図12に示すように、シリコン基板に到達した電子は高エネルギーに成り、高エネルギーの正孔を発生させ、その一部が酸化膜320中に注入される。
図13は、従来方法により消去パルスを印加した後のメモリセルの閾値が0V以下に成っている場合のバンド図である。消去パルス印加時に酸化膜320に注入された正孔は、その後、Pウエル14を0Vにした際に浮遊ゲート310が正電荷を持っていると、浮遊ゲート310はその電荷によりシリコン表面に対し相対的に正の電位を持つ。すると、酸化膜320中に存在する正孔は、酸化膜中の自己電界によりシリコン基板側へゆっくり移動(プールフレンケル電流:参照論文)する。シリコン界面に到達した正孔の一部は、酸化膜にトラップされ又界面準位を生成する(参照論文;IEEE TRANSACTIONS ON NUCLEAR SCIENCE, VOL.55, NO.4, pp.1833-1853, 2008. p.1836の右カラムの6行目)。読み出しベリファイ時は、Pウエルは0Vに固定され、ワード線に0Vないし或る正の電位になるので、正孔がシリコン側へ移動することは変わらない。このように従来の消去方式に於いては消去パルス印加後の間に正孔がシリコン界面に移動し、界面準位を形成する。そのことは、先の図4にて説明した通りである。
一方、本実施例では、消去パルスPsの印加に続いて弱い消去パルスPwを印加する。その時のバンド図を図14に示す。Pウエル14に、弱い消去パルスPwの正電位を与えると、浮遊ゲート310の電位がシリコン表面より高くなる。すると、消去パルスPsの印加中に酸化膜320に注入された正孔が酸化膜電界によって浮遊ゲート310の方に移動する。これによって、シリコン界面近傍に正孔は集まらず、シリコン界面近傍に正孔トラップがされ難くなり、シリコン界面準位も形成され難くなる。それ故、メモリセルの信頼性の劣化が抑制される。
次に、本発明の第4の実施例について説明する。第1ないし第3の実施例では、消去パルスPsとこれに続く弱い消去パルスPwを1セットにして、その後に消去ベリファイを行うものであるが、第4の実施例は、消去パルスPsの印加と消去ベリファイとを1セットにし、消去ベリファイにより合格と判定された後に、弱い消去パルスPwを印加する。図15に、第4の実施例による消去動作のフローを示す。同図において、ステップS200からS206までのシーケンスは、第1ないし第3の実施例で示した図7のステップS100からS106までと同様であるので説明を省略する。第4の実施例において、消去パルスPsの印加後に、消去ベリファイ読出しが行われる(S208)。一部の消去セルの閾値が十分に低下されておらず、不合格と判定されれば(S210)、前回の消去パルスPs+ΔVの消去パルスPsが生成され(S212)、この消去パルスPsが再度印加され(S206)、消去バリファイ読出しが行われる(S208)。選択ブロック内のすべての消去セルが合格したとき、最後に、弱い消去パルスPwが印加される。弱い消去パルスPwを印加するときのバイアス条件は、第1ないし第3の実施例のときと同様に、浮遊ゲートからシリコン基板側に電子が放出されないように設定される。第4の実施例の場合にも、弱い消去パルスPwを印加することで、正孔を浮遊ゲート側へホッピングさせ、シリコン界面での正孔のトラップを抑制し、シリコン界面順位が形成され難くするという効果を生じ得る。
上記の第1ないし第3の実施例では、シリコン基板表面に2次元的にメモリセルアレイが形成されたNAND型フラッシュメモリを例示したが、本発明は、3次元的にメモリセルアレイが形成されたNAND型フラッシュメモリの消去にも適用することができる。
3次元構造のメモリセルアレイには、2通りの構造が有る。1つは、チャンネル部を垂直の柱状に立て、ゲートをチャンネル部に巻きつく様に水平に置かれ、それが多段で積層した方式である。2つ目は、チャンネル部が水平な棒状で、それが多段に積層され、ゲートが垂直に伸びる構造である。いずれも共通項は、チャンネル部がNウエル上に設けられたPウエル内に形成されないことである。
図16は、3次元メモリセルアレイの概略断面図である。同図に示すように、基板表面上に棒状のチャンネル部30が形成される。チャンネル部30は、例えば、p型のポリシリコンから構成される。チャンネル部30の外周を取り巻くように、メモリセルの制御ゲート32−1、32−2、・・・32−nが形成される。制御ゲート32−1、32−2、・・・32−nとチャンネル部30との間には、シリコン窒化膜をシリコン酸化膜でサンドイッチしたONO構造34が形成され、シリコン窒化膜が電荷蓄積層として機能する。チャンネル部30の一方の端部側には、ビット線選択トランジスタの選択ゲート36が形成され、他方の端部側には、ソース線選択トランジスタの選択ゲート38が形成される。選択ゲート36によりビット線選択トランジスタが導通したとき、チャンネル部30がビット線コンタクト40に電気的に接続され、選択ゲート38によりソース線選択トランジスタが導通されたとき、チャンネル部30がソース線コンタクト42に電気的に接続される。それ故、図17(A)、(B)に示すように、消去時にチャンネル部30に高電圧を与える際には、時刻t1でビット線またはソース線コンタクト40、42に高電圧の消去パルスPsを印加し、その後、時刻t2でセルアレイの両端ないし一端の選択ゲート36、38の電位を消去パルスPsの電位より低く設定することにより、選択ゲート近傍のチャンネル部30で正孔を発生させ、発生した正孔をセルアレイのチャンネル部全体に注入する。それによりチャンネル部全体が高電圧になり、制御ゲート32を0Vにすれば、電荷蓄積層34から電子がチャンネル部30に抜ける方式が取られる(参照論文;Y.Fukuzumi et al., 2007, Proc. of IEEE International Electron Device Meeting, pp.449-452)。そこで、3次元セルを用いたNAND型フラッシュに於いて本発明を適用した第5ないし第7の実施例を以下に示す。
第5の実施例では、第1ないし第3の実施例と同様に、3次元構造のメモリセルにおいてチャンネル部に印加する高電圧を消去パルスPsとし、消去パルスPs印加直後に弱い消去パルスPwを印加し、その後、消去セルの閾値が或る値以下か否か検出するための消去べリファイ読み出しを行う。
第5の実施例による消去を行うときに印加される消去パルス等の波形を図18に示す。第5の実施例は、第1の実施例に対応し、消去パルスを印加した直後に弱い消去パルスPwを印加する。3次元セルにおいてチャンネル部30に印加する高電圧を消去パルスPsとし、消去パルスPsの印加直後に弱い消去パルスPwを印加し、その後、第1の実施例のときと同様に、消去セルの閾値が或る値以下か否か検出するための消去べリファイ読み出しを行う(図7を参照)。閾値が或る閾値以下で有ればそこで消去パルスPsの印加は終了となり、閾値が或る閾値以上で有れば、再度、消去パルスPsの印加とそれに続く弱い消去パルスPwの印加を行う。弱い消去パルスPwの印加時は、電荷蓄積層34からシリコン側への電子のトンネル電流が流れない様にチャンネル部30に与える電位を短く設定する。消去パルスPsの印加直後に別の弱い消去パルスPwの印加の場合のパルス間隔Tsは短い程良い。例えば、間隔Tsは、0.5秒以内とする。
次に、本発明の第6の実施例について説明する。第6の実施例は、第2の実施例に対応する。第6の実施例により印加される消去パルス等の波形を図19に示す。第6の実施例は、第2の実施例と同様に、3次元セルにおいてチャンネル部30に印加する消去パルスPsの印加中に電位設定を途中から変化させる。つまり、チャンネル部30に与える電位を途中から下げる。このとき、選択ブロックのワード線は0Vに固定にしたままである。チャネル部30の電位を下げることで前記同様にチャンネル部30と制御ゲート32間の電位差を減らし、電荷蓄積層34からチャンネル部30に電子がトンネルしない様に制御ゲート32に与える電位を設定する。
次に、本発明の第7の実施例について説明する。第7の実施例は、第3の実施例に対応する。第7の実施例により印加される消去パルス等の波形を図20に示す。第7の実施例は、第3の実施例と同様に、消去パルスPsの印加中に電位設定を途中から変化させるものであり、チャンネル部30に与える電位は変えずに、選択ブロックの制御ゲート32に或る正の電位を与えることで前記同様にチャンネル部30と制御ゲート32間の電位差を減らし、電荷蓄積層34からチャンネル部30に電子がトンネルしない様に制御ゲート32に与える電位を設定する。
なお、上記の第5ないし第7の実施例は、図7に示すように、消去パルスPsと弱い消去パルスPwとを1セットとして印加し、その後に消去ベリファイを行うものであるが、第5ないし第7の実施例は、第4の実施例(図15参照)のように、消去パルスPsの印加と消去ベリファイとを1セットして、選択ブロック内の全ての消去セルの閾値が合格と判定された後に、弱い消去パルスPwを印加するものであってもよい。
次に、本発明の第8の実施例について説明する。第1ないし第7の実施例は、NAND型フラッシュメモリを対象としたが、本発明は、NOR型のフラッシュメモリにも適用することができる。NOR型のフラッシュメモリのセルアレイは、アレイ状に配列されたメモリセルが個々にアクセスされるように、ビット線とソース線との間に各メモリセルがそれぞれ並列に接続されている。図21は、NOR型のセルアレイの構成を示す概略断面図であり、図中、図1に示すNAND型のセルアレイと同一の構成について同一の参照番号を付してある。
NOR型フラッシュメモリでは、データの書き込みは、チャンネル表面のホットエレクトロンを電荷蓄積層(浮遊ゲート)に注入する点でNAND型とは異なるが、データの消去は、制御ゲート20Aを0Vにし、Pウエル14に高電圧を印加して、電荷蓄積層からシリコン側に電子をトンネリングさせるものであり、NAND型と共通する。それ故、第8の実施例は、上記した第1ないし第4の実施例に従い、選択されたメモリセルのデータを消去するとき、消去パルスPsを印加し、その直後に弱い消去パルスPwを印加することにより、NOR型のメモリセルのシリコン界面の正孔のトラップを抑制し、シリコン界面準位を形成され難くし、データの書き換えによる信頼性の劣化を低減することができる。
以上のように本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
10:p型シリコン基板
12:Nウエル
14:Pウエル
20:制御ゲート(ワード線)
22:ソース線側選択ゲート
23:n−拡散領域
24:ビット線側選択ゲート
26:p+拡散領域
27:n+拡散領域
28:Nウエル/Pウエルの共通コンタクト
100:フラッシュメモリ
110:メモリアレイ
120:入出力バッファ
130:アドレスレジスタ
140:データレジスタ
150:コントローラ
160:ワード線選択回路
170:ページバッファ/センス回路
180:列選択回路
190:内部電圧発生回路
200:システムクロック発生回路

Claims (20)

  1. 制御ゲート、電荷蓄積層およびチャンネル領域を含むメモリセルが形成された不揮発性半導体記憶装置のデータ消去方法であって、
    前記制御ゲートを一定電圧に保持し、前記チャンネル領域に高電圧の消去パルスを印加することで前記電荷蓄積層から電子を前記チャンネル領域に放出させた後、前記制御ゲートを前記一定電圧に保持し、前記消去パルスよりも電圧の低い弱いパルスを前記チャンネル領域に印加することを含み、前記消去パルスの印加中に、前記消去パルスの波高値を下げることにより前記弱いパルスを印加する、データ消去方法。
  2. 制御ゲート、電荷蓄積層およびチャンネル領域を含むメモリセルが形成された不揮発性半導体記憶装置のデータ消去方法であって、
    前記制御ゲートを一定電圧に保持し、前記チャンネル領域に高電圧の消去パルスを印加することで前記電荷蓄積層から電子を前記チャンネル領域に放出させた後、前記制御ゲートを前記一定電圧に保持し、前記消去パルスよりも電圧の低い弱いパルスを前記チャンネル領域に印加することを含み、前記弱いパルスは、前記電荷蓄積層から前記チャンネル領域への電子の放出を生じさせない大きさである、データ消去方法。
  3. 制御ゲート、電荷蓄積層およびチャンネル領域を含むメモリセルが形成された不揮発性半導体記憶装置のデータ消去方法であって、
    前記制御ゲートを一定電圧に保持し、前記チャンネル領域に高電圧の消去パルスを印加することで前記電荷蓄積層から電子を前記チャンネル領域に放出させた後、前記制御ゲートを前記一定電圧に保持し、前記消去パルスよりも電圧の低い弱いパルスを前記チャンネル領域に印加すること、およびデータ消去の合否を判定する消去ベリファイを含み、前記消去パルスと前記弱いパルスとを印加した後、前記消去ベリファイを行う、データ消去方法。
  4. 制御ゲート、電荷蓄積層およびチャンネル領域を含むメモリセルを有する不揮発性半導体記憶装置のデータ消去方法であって、
    前記制御ゲートを一定電圧に保持し、前記チャンネル領域に高電圧の消去パルスを印加することで前記電荷蓄積層から電子を前記チャンネル領域に放出させた後、前記消去パルスの印加中に、前記消去パルスよりも電圧の低い弱いパルスを前記制御ゲートに印加することを含む、データ消去方法。
  5. 前記弱いパルスは、前記電荷蓄積層から前記チャンネル領域への電子の放出を生じさせない大きさである、請求項に記載のデータ消去方法。
  6. データ消去方法はさらに、データ消去の合否を判定する消去ベリファイを含み、前記消去パルスと前記弱いパルスとを印加した後、前記消去ベリファイを行う、請求項4または5に記載のデータ消去方法。
  7. 前記消去ベリファイにより不合格と判定されたとき、前回よりも大きな電圧の消去パルス、および前回よりも大きな電圧の弱いパルスが印加される、請求項3または6に記載のデータ消去方法。
  8. 前記制御ゲートの一定電圧は0Vである、請求項1ないしいずれか1つに記載のデータ消去方法。
  9. 制御ゲート、電荷蓄積層およびチャンネル領域を含むメモリセルが形成されたメモリセルアレイと、
    前記メモリセルアレイの中からテータを消去すべきメモリセルを選択する選択手段と、
    前記選択手段によって選択されたメモリセルのデータ消去を制御する制御手段とを有し、
    前記制御手段は、
    前記制御ゲートを一定電圧に保持し、前記チャンネル領域に高電圧の消去パルスを印加することで前記電荷蓄積層から電子を前記チャンネル領域に放出させた後、前記制御ゲートを前記一定電圧に保持し、前記消去パルスよりも電圧の低い弱いパルスを前記チャンネル領域に印加し、前記制御手段は、前記消去パルスの印加中に、前記消去パルスの波高値を下げることにより前記弱いパルスを印加する、不揮発性半導体記憶装置。
  10. 制御ゲート、電荷蓄積層およびチャンネル領域を含むメモリセルが形成されたメモリセルアレイと、
    前記メモリセルアレイの中からテータを消去すべきメモリセルを選択する選択手段と、
    前記選択手段によって選択されたメモリセルのデータ消去を制御する制御手段とを有し、
    前記制御手段は、
    前記制御ゲートを一定電圧に保持し、前記チャンネル領域に高電圧の消去パルスを印加することで前記電荷蓄積層から電子を前記チャンネル領域に放出させた後、前記制御ゲートを前記一定電圧に保持し、前記消去パルスよりも電圧の低い弱いパルスを前記チャンネル領域に印加し、前記弱いパルスは、前記電荷蓄積層から前記チャンネル領域への電子の放出を生じさせない大きさである、不揮発性半導体記憶装置。
  11. 制御ゲート、電荷蓄積層およびチャンネル領域を含むメモリセルが形成されたメモリセルアレイと、
    前記メモリセルアレイの中からテータを消去すべきメモリセルを選択する選択手段と、
    前記選択手段によって選択されたメモリセルのデータ消去を制御する制御手段とを有し、
    前記制御手段は、
    前記制御ゲートを一定電圧に保持し、前記チャンネル領域に高電圧の消去パルスを印加することで前記電荷蓄積層から電子を前記チャンネル領域に放出させた後、前記制御ゲートを前記一定電圧に保持し、前記消去パルスよりも電圧の低い弱いパルスを前記チャンネル領域に印加し、
    前記制御手段はさらに、データ消去の合否を判定する消去ベリファイ手段を含み、前記制御手段は、前記消去パルスと前記弱いパルスとを印加した後、前記消去ベリファイを行う、不揮発性半導体記憶装置。
  12. 制御ゲート、電荷蓄積層およびチャンネル領域を含むメモリセルが形成されたメモリセルアレイと、
    前記メモリセルアレイの中からテータを消去すべきメモリセルを選択する選択手段と、
    前記選択手段によって選択されたメモリセルのデータ消去を制御する制御手段とを有し、
    前記制御手段は、
    前記制御ゲートを一定電圧に保持し、前記チャンネル領域に高電圧の消去パルスを印加することで前記電荷蓄積層から電子を前記チャンネル領域に放出させた後、前記消去パルスの印加中に、前記消去パルスよりも電圧の低い弱いパルスを前記制御ゲートに印加する、不揮発性半導体記憶装置。
  13. 前記弱いパルスは、前記電荷蓄積層から前記チャンネル領域への電子の放出を生じさせない大きさである、請求項12に記載の不揮発性半導体記憶装置。
  14. 前記制御手段はさらに、データ消去の合否を判定する消去ベリファイ手段を含み、前記制御手段は、前記消去パルスと前記弱いパルスとを印加した後、前記消去ベリファイを行う、請求項12または13に記載の不揮発性半導体記憶装置。
  15. 前記消去ベリファイ手段により不合格と判定されたとき、前記制御手段は、前回よりも大きな電圧の消去パルス、および前回よりも大きな電圧の弱いパルスを印加する、請求項11または14に記載の不揮発性半導体記憶装置。
  16. 前記メモリセルアレイは、複数のメモリセルが直列に接続されたNANDストリングを有する、請求項9ないし15いずれか1つに記載の不揮発性半導体記憶装置。
  17. 前記選択手段は、前記メモリセルアレイからブロックを選択し、前記制御手段は、選択されたブロックに前記消去パルスおよび前記弱いパルスを印加する、請求項9ないし12いずれか1つに記載の不揮発性半導体記憶装置。
  18. 前記選択手段は、前記メモリセルアレイからブロックを選択し、前記制御手段は、選択されたブロックに前記消去パルスを印加し、かつ前記消去パルスの印加中に前記選択されたブロック内のメモリセルの制御ゲートに前記弱いパルスを印加する、請求項10または11に記載の不揮発性半導体記憶装置。
  19. 前記メモリアレイは、3次元的に構成されたNANDストリングを有する、請求項9ないし18いずれか1つに記載の不揮発性半導体記憶装置。
  20. 前記メモリアレイは、メモリセルが並列に接続されたNOR型のメモリアレイである、請求項9ないし18いずれか1つに記載の不揮発性半導体記憶装置。
JP2014204065A 2014-10-02 2014-10-02 高信頼性不揮発性半導体メモリ Active JP5952366B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2014204065A JP5952366B2 (ja) 2014-10-02 2014-10-02 高信頼性不揮発性半導体メモリ
KR1020150053591A KR101679250B1 (ko) 2014-10-02 2015-04-16 고신뢰성 비휘발성 반도체 메모리 및 그 데이터 소거 방법
US14/729,066 US9715935B2 (en) 2014-10-02 2015-06-03 Non-volatile semiconductor memory with high reliability and data erasing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014204065A JP5952366B2 (ja) 2014-10-02 2014-10-02 高信頼性不揮発性半導体メモリ

Publications (2)

Publication Number Publication Date
JP2016076280A JP2016076280A (ja) 2016-05-12
JP5952366B2 true JP5952366B2 (ja) 2016-07-13

Family

ID=55633249

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014204065A Active JP5952366B2 (ja) 2014-10-02 2014-10-02 高信頼性不揮発性半導体メモリ

Country Status (3)

Country Link
US (1) US9715935B2 (ja)
JP (1) JP5952366B2 (ja)
KR (1) KR101679250B1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11978515B2 (en) 2020-03-02 2024-05-07 Winbond Electronics Corp. Semiconductor memory device and reading method

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112313747A (zh) * 2018-12-25 2021-02-02 英特尔公司 用于非易失性存储介质的减少次数的擦除验证
KR102535827B1 (ko) * 2019-04-04 2023-05-23 삼성전자주식회사 내부 전압을 안정화시키기 위한 메모리 장치 및 그것의 내부 전압 안정화 방법
US11037632B1 (en) * 2020-03-25 2021-06-15 Macronix International Co., Ltd. Multi-tier 3D memory and erase method thereof
CN113838514B (zh) * 2020-04-28 2024-02-27 长江存储科技有限责任公司 存储器件及其擦除和验证方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3060680B2 (ja) * 1990-11-30 2000-07-10 日本電気株式会社 不揮発性半導体記憶装置
TW365001B (en) * 1996-10-17 1999-07-21 Hitachi Ltd Non-volatile semiconductor memory apparatus and the operation method
JPH10228786A (ja) * 1997-02-17 1998-08-25 Mitsubishi Electric Corp 不揮発性半導体記憶装置及びその閾値制御方法
JPH11250678A (ja) * 1998-12-17 1999-09-17 Hitachi Ltd 半導体不揮発性記憶装置
US6643181B2 (en) * 2001-10-24 2003-11-04 Saifun Semiconductors Ltd. Method for erasing a memory cell
US6894931B2 (en) * 2002-06-20 2005-05-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US6721204B1 (en) * 2003-06-17 2004-04-13 Macronix International Co., Ltd. Memory erase method and device with optimal data retention for nonvolatile memory
WO2005094178A2 (en) * 2004-04-01 2005-10-13 Saifun Semiconductors Ltd. Method, circuit and systems for erasing one or more non-volatile memory cells
US7133313B2 (en) 2004-04-26 2006-11-07 Macronix International Co., Ltd. Operation scheme with charge balancing for charge trapping non-volatile memory
US7450433B2 (en) 2004-12-29 2008-11-11 Sandisk Corporation Word line compensation in non-volatile memory erase operations
WO2006124122A2 (en) 2005-03-31 2006-11-23 Sandisk Corporation Erasing non-volatile memory utilizing changing word line conditions to compensate for slower frasing memory cells
KR100885782B1 (ko) * 2007-03-14 2009-02-26 주식회사 하이닉스반도체 차지 트랩형 불휘발성 메모리 장치 및 그 프로그램 방법
KR101401558B1 (ko) 2007-08-20 2014-06-09 삼성전자주식회사 플래시 메모리 장치, 그것의 프로그램 및 소거 방법들,그리고 그것을 포함하는 메모리 시스템 및 컴퓨터 시스템
JP2011014817A (ja) * 2009-07-06 2011-01-20 Toshiba Corp 不揮発性半導体記憶装置
JP5565948B2 (ja) 2010-07-23 2014-08-06 ウィンボンド エレクトロニクス コーポレーション 半導体メモリ
US8274839B2 (en) 2011-01-14 2012-09-25 Fs Semiconductor Corp., Ltd. Method of erasing a flash EEPROM memory

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11978515B2 (en) 2020-03-02 2024-05-07 Winbond Electronics Corp. Semiconductor memory device and reading method

Also Published As

Publication number Publication date
KR101679250B1 (ko) 2016-11-24
US20160099064A1 (en) 2016-04-07
KR20160040072A (ko) 2016-04-12
US9715935B2 (en) 2017-07-25
JP2016076280A (ja) 2016-05-12

Similar Documents

Publication Publication Date Title
US10672487B2 (en) Semiconductor memory device
US8081513B2 (en) NAND flash memory
US8179720B2 (en) NAND flash memory
US20190362782A1 (en) Semiconductor memory device
KR101718153B1 (ko) Nand형 플래시 메모리의 독출 방법 및 nand형 플래시 메모리
CN105976863B (zh) 半导体存储装置
JP5565948B2 (ja) 半導体メモリ
JP5952366B2 (ja) 高信頼性不揮発性半導体メモリ
TWI601145B (zh) 非揮發性半導體記憶裝置及其抹除方法
US9870828B2 (en) Non-volatile semiconductor memory and erasing method thereof
TWI603333B (zh) 反及型快閃記憶體及其編程方法
JP5868381B2 (ja) 半導体記憶装置
US20110069556A1 (en) Nand flash memory
TWI556246B (zh) 高可靠性非揮發性半導體儲存裝置及其資料抹除方法
CN105989879A (zh) 高可靠性非易失性半导体存储装置及其数据抹除方法

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160607

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160609

R150 Certificate of patent or registration of utility model

Ref document number: 5952366

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250