JP5952366B2 - 高信頼性不揮発性半導体メモリ - Google Patents
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Description
12:Nウエル
14:Pウエル
20:制御ゲート(ワード線)
22:ソース線側選択ゲート
23:n−拡散領域
24:ビット線側選択ゲート
26:p+拡散領域
27:n+拡散領域
28:Nウエル/Pウエルの共通コンタクト
100:フラッシュメモリ
110:メモリアレイ
120:入出力バッファ
130:アドレスレジスタ
140:データレジスタ
150:コントローラ
160:ワード線選択回路
170:ページバッファ/センス回路
180:列選択回路
190:内部電圧発生回路
200:システムクロック発生回路
Claims (20)
- 制御ゲート、電荷蓄積層およびチャンネル領域を含むメモリセルが形成された不揮発性半導体記憶装置のデータ消去方法であって、
前記制御ゲートを一定電圧に保持し、前記チャンネル領域に高電圧の消去パルスを印加することで前記電荷蓄積層から電子を前記チャンネル領域に放出させた後、前記制御ゲートを前記一定電圧に保持し、前記消去パルスよりも電圧の低い弱いパルスを前記チャンネル領域に印加することを含み、前記消去パルスの印加中に、前記消去パルスの波高値を下げることにより前記弱いパルスを印加する、データ消去方法。 - 制御ゲート、電荷蓄積層およびチャンネル領域を含むメモリセルが形成された不揮発性半導体記憶装置のデータ消去方法であって、
前記制御ゲートを一定電圧に保持し、前記チャンネル領域に高電圧の消去パルスを印加することで前記電荷蓄積層から電子を前記チャンネル領域に放出させた後、前記制御ゲートを前記一定電圧に保持し、前記消去パルスよりも電圧の低い弱いパルスを前記チャンネル領域に印加することを含み、前記弱いパルスは、前記電荷蓄積層から前記チャンネル領域への電子の放出を生じさせない大きさである、データ消去方法。 - 制御ゲート、電荷蓄積層およびチャンネル領域を含むメモリセルが形成された不揮発性半導体記憶装置のデータ消去方法であって、
前記制御ゲートを一定電圧に保持し、前記チャンネル領域に高電圧の消去パルスを印加することで前記電荷蓄積層から電子を前記チャンネル領域に放出させた後、前記制御ゲートを前記一定電圧に保持し、前記消去パルスよりも電圧の低い弱いパルスを前記チャンネル領域に印加すること、およびデータ消去の合否を判定する消去ベリファイを含み、前記消去パルスと前記弱いパルスとを印加した後、前記消去ベリファイを行う、データ消去方法。 - 制御ゲート、電荷蓄積層およびチャンネル領域を含むメモリセルを有する不揮発性半導体記憶装置のデータ消去方法であって、
前記制御ゲートを一定電圧に保持し、前記チャンネル領域に高電圧の消去パルスを印加することで前記電荷蓄積層から電子を前記チャンネル領域に放出させた後、前記消去パルスの印加中に、前記消去パルスよりも電圧の低い弱いパルスを前記制御ゲートに印加することを含む、データ消去方法。 - 前記弱いパルスは、前記電荷蓄積層から前記チャンネル領域への電子の放出を生じさせない大きさである、請求項4に記載のデータ消去方法。
- データ消去方法はさらに、データ消去の合否を判定する消去ベリファイを含み、前記消去パルスと前記弱いパルスとを印加した後、前記消去ベリファイを行う、請求項4または5に記載のデータ消去方法。
- 前記消去ベリファイにより不合格と判定されたとき、前回よりも大きな電圧の消去パルス、および前回よりも大きな電圧の弱いパルスが印加される、請求項3または6に記載のデータ消去方法。
- 前記制御ゲートの一定電圧は0Vである、請求項1ないし7いずれか1つに記載のデータ消去方法。
- 制御ゲート、電荷蓄積層およびチャンネル領域を含むメモリセルが形成されたメモリセルアレイと、
前記メモリセルアレイの中からテータを消去すべきメモリセルを選択する選択手段と、
前記選択手段によって選択されたメモリセルのデータ消去を制御する制御手段とを有し、
前記制御手段は、
前記制御ゲートを一定電圧に保持し、前記チャンネル領域に高電圧の消去パルスを印加することで前記電荷蓄積層から電子を前記チャンネル領域に放出させた後、前記制御ゲートを前記一定電圧に保持し、前記消去パルスよりも電圧の低い弱いパルスを前記チャンネル領域に印加し、前記制御手段は、前記消去パルスの印加中に、前記消去パルスの波高値を下げることにより前記弱いパルスを印加する、不揮発性半導体記憶装置。 - 制御ゲート、電荷蓄積層およびチャンネル領域を含むメモリセルが形成されたメモリセルアレイと、
前記メモリセルアレイの中からテータを消去すべきメモリセルを選択する選択手段と、
前記選択手段によって選択されたメモリセルのデータ消去を制御する制御手段とを有し、
前記制御手段は、
前記制御ゲートを一定電圧に保持し、前記チャンネル領域に高電圧の消去パルスを印加することで前記電荷蓄積層から電子を前記チャンネル領域に放出させた後、前記制御ゲートを前記一定電圧に保持し、前記消去パルスよりも電圧の低い弱いパルスを前記チャンネル領域に印加し、前記弱いパルスは、前記電荷蓄積層から前記チャンネル領域への電子の放出を生じさせない大きさである、不揮発性半導体記憶装置。 - 制御ゲート、電荷蓄積層およびチャンネル領域を含むメモリセルが形成されたメモリセルアレイと、
前記メモリセルアレイの中からテータを消去すべきメモリセルを選択する選択手段と、
前記選択手段によって選択されたメモリセルのデータ消去を制御する制御手段とを有し、
前記制御手段は、
前記制御ゲートを一定電圧に保持し、前記チャンネル領域に高電圧の消去パルスを印加することで前記電荷蓄積層から電子を前記チャンネル領域に放出させた後、前記制御ゲートを前記一定電圧に保持し、前記消去パルスよりも電圧の低い弱いパルスを前記チャンネル領域に印加し、
前記制御手段はさらに、データ消去の合否を判定する消去ベリファイ手段を含み、前記制御手段は、前記消去パルスと前記弱いパルスとを印加した後、前記消去ベリファイを行う、不揮発性半導体記憶装置。 - 制御ゲート、電荷蓄積層およびチャンネル領域を含むメモリセルが形成されたメモリセルアレイと、
前記メモリセルアレイの中からテータを消去すべきメモリセルを選択する選択手段と、
前記選択手段によって選択されたメモリセルのデータ消去を制御する制御手段とを有し、
前記制御手段は、
前記制御ゲートを一定電圧に保持し、前記チャンネル領域に高電圧の消去パルスを印加することで前記電荷蓄積層から電子を前記チャンネル領域に放出させた後、前記消去パルスの印加中に、前記消去パルスよりも電圧の低い弱いパルスを前記制御ゲートに印加する、不揮発性半導体記憶装置。 - 前記弱いパルスは、前記電荷蓄積層から前記チャンネル領域への電子の放出を生じさせない大きさである、請求項12に記載の不揮発性半導体記憶装置。
- 前記制御手段はさらに、データ消去の合否を判定する消去ベリファイ手段を含み、前記制御手段は、前記消去パルスと前記弱いパルスとを印加した後、前記消去ベリファイを行う、請求項12または13に記載の不揮発性半導体記憶装置。
- 前記消去ベリファイ手段により不合格と判定されたとき、前記制御手段は、前回よりも大きな電圧の消去パルス、および前回よりも大きな電圧の弱いパルスを印加する、請求項11または14に記載の不揮発性半導体記憶装置。
- 前記メモリセルアレイは、複数のメモリセルが直列に接続されたNANDストリングを有する、請求項9ないし15いずれか1つに記載の不揮発性半導体記憶装置。
- 前記選択手段は、前記メモリセルアレイからブロックを選択し、前記制御手段は、選択されたブロックに前記消去パルスおよび前記弱いパルスを印加する、請求項9ないし12いずれか1つに記載の不揮発性半導体記憶装置。
- 前記選択手段は、前記メモリセルアレイからブロックを選択し、前記制御手段は、選択されたブロックに前記消去パルスを印加し、かつ前記消去パルスの印加中に前記選択されたブロック内のメモリセルの制御ゲートに前記弱いパルスを印加する、請求項10または11に記載の不揮発性半導体記憶装置。
- 前記メモリアレイは、3次元的に構成されたNANDストリングを有する、請求項9ないし18いずれか1つに記載の不揮発性半導体記憶装置。
- 前記メモリアレイは、メモリセルが並列に接続されたNOR型のメモリアレイである、請求項9ないし18いずれか1つに記載の不揮発性半導体記憶装置。
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KR102535827B1 (ko) * | 2019-04-04 | 2023-05-23 | 삼성전자주식회사 | 내부 전압을 안정화시키기 위한 메모리 장치 및 그것의 내부 전압 안정화 방법 |
US11037632B1 (en) * | 2020-03-25 | 2021-06-15 | Macronix International Co., Ltd. | Multi-tier 3D memory and erase method thereof |
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JPH10228786A (ja) * | 1997-02-17 | 1998-08-25 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置及びその閾値制御方法 |
JPH11250678A (ja) * | 1998-12-17 | 1999-09-17 | Hitachi Ltd | 半導体不揮発性記憶装置 |
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US6894931B2 (en) * | 2002-06-20 | 2005-05-17 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
US6721204B1 (en) * | 2003-06-17 | 2004-04-13 | Macronix International Co., Ltd. | Memory erase method and device with optimal data retention for nonvolatile memory |
WO2005094178A2 (en) * | 2004-04-01 | 2005-10-13 | Saifun Semiconductors Ltd. | Method, circuit and systems for erasing one or more non-volatile memory cells |
US7133313B2 (en) | 2004-04-26 | 2006-11-07 | Macronix International Co., Ltd. | Operation scheme with charge balancing for charge trapping non-volatile memory |
US7450433B2 (en) | 2004-12-29 | 2008-11-11 | Sandisk Corporation | Word line compensation in non-volatile memory erase operations |
WO2006124122A2 (en) | 2005-03-31 | 2006-11-23 | Sandisk Corporation | Erasing non-volatile memory utilizing changing word line conditions to compensate for slower frasing memory cells |
KR100885782B1 (ko) * | 2007-03-14 | 2009-02-26 | 주식회사 하이닉스반도체 | 차지 트랩형 불휘발성 메모리 장치 및 그 프로그램 방법 |
KR101401558B1 (ko) | 2007-08-20 | 2014-06-09 | 삼성전자주식회사 | 플래시 메모리 장치, 그것의 프로그램 및 소거 방법들,그리고 그것을 포함하는 메모리 시스템 및 컴퓨터 시스템 |
JP2011014817A (ja) * | 2009-07-06 | 2011-01-20 | Toshiba Corp | 不揮発性半導体記憶装置 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11978515B2 (en) | 2020-03-02 | 2024-05-07 | Winbond Electronics Corp. | Semiconductor memory device and reading method |
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