TWI556246B

TWI556246B - 高可靠性非揮發性半導體儲存裝置及其資料抹除方法

Info

Publication number: TWI556246B
Application number: TW104103005A
Authority: TW
Inventors: 白田里一郎
Original assignee: 華邦電子股份有限公司
Priority date: 2015-01-29
Filing date: 2015-01-29
Publication date: 2016-11-01
Also published as: TW201628006A

Description

高可靠性非揮發性半導體儲存裝置及其資料抹除方法

本發明涉及一種反及(NAND)型或者或非(NOR)型快閃記憶體的可靠性，且涉及提供一種即使反復進行寫入抹除，可靠性劣化也較少的快閃記憶體的方法。

圖1表示NAND快閃記憶體的單元陣列(cell array)的概略剖視圖，圖2表示該單元陣列的等效電路。在P型矽基板10內形成有N井(well)12，在N井12內形成有P井14。在P井14內，形成有構成NAND串(string)的多個電晶體(transistor)。1個NAND串具有：串聯連接的多個記憶單元(memory cell)；源極線(source line)選擇電晶體，連接於記憶單元的其中一個端部；位元線(bit line)選擇電晶體，連接於另一個端部。圖1中，示出了記憶單元的控制閘極(gate)(字線(word line)WL1、WL2…WLn)20、源極線側選擇電晶體的選擇閘極22、位元線側選擇電晶體的選擇閘極24。在P井14內，沿行方向形成有多個此種NAND 串，1個P井14內的NAND串構成1個區塊(block)。

源極線SL電連接於源極線選擇電晶體的n-擴散區域(源極區域)23，位元線BL電連接於位元線選擇電晶體的n-擴散區域(漏極(drain)區域)23。而且，在P井14內，形成有接觸部(contact)用的p+擴散區域26，在N井12內，形成有n+擴散區域27，這兩個擴散區域26、27通過N井/P井共用的接觸部28而連接。如後所述，當進行所選擇的區塊的抹除時，經由共用的接觸部28來施加P井的高電壓的抹除脈衝(pulse)。

參照圖2，沿與NAND串交叉的行方向形成有多條字線WL1、WL2…WLn，各字線WL共同連接於行方向的對應的記憶單元的控制閘極20。選擇閘極線SGS共同連接於行方向的源極線選擇電晶體的選擇閘極22，選擇閘極線DSG共同連接於行方向的位元線選擇電晶體的選擇閘極24。當通過選擇閘極線SGS導通源極線選擇電晶體時，NAND串電連接源極線SL，當通過選擇閘極線DSG導通位元線選擇電晶體時，NAND串電連接位元線BL。

圖3表示NAND快閃記憶體抹除動作時的抹除選擇區塊內各節點(node)的電壓波形。節點N1表示N井/P井共用的接觸部28，N2表示源極線SL的接觸部用的擴散區域23，N3表示源極線側選擇電晶體的選擇閘極22，N4表示同一區塊內的字線(控制閘極)20，N5表示位元線側選擇電晶體的選擇閘極24，N6表示位元線BL的接觸部用的擴散區域的波形。另外，非選擇區塊中，N4成為與抹除選擇區塊內的N3或N5同樣的波形。

NAND快閃記憶體，以區塊為單位進行資料抹除。此時，將所選擇的區塊的字線設為0V或比P井低的電壓，對形成記憶單元陣列的P井14施加長條型的正電壓抹除脈衝Ps，施加抹除脈衝Ps後，P井14的電位恢復到0V。此時，各節點N2、N3、N5、N6通過與P井14的電容耦合而自動升壓。在抹除後，通過校驗(verify)讀出，而判定選擇區塊內記憶單元的閾值是否為特定值以下。若區塊內的所有單元的閾值為特定值以下，則抹除動作完成，但若有一部分單元(cell)的閾值為特定值以上，則再次施加抹除脈衝Ps，進行再次校驗讀出(如專利文獻1)。

寫入時，P井14設為0V，對所選擇的字線給予高電壓。對位元線BL給予0V或正電位，但在0V的情況下，選擇單元的矽表面成為0V，自矽基板朝向浮動閘極流動有電子的穿隧電流。由此，單元的閾值變得高於某規定值。

NAND快閃記憶體中，為進一步提高集成度，提出三維構成記憶單元陣列的方案(非專利文獻1、非專利文獻2、非專利文獻3)。例如，從矽基板沿垂直方向形成作為通道區域發揮功能的多晶矽(poly silicon)的柱，沿著該多晶矽的柱形成多個控制閘極。在控制閘極與通道部之間，形成用於蓄積電荷的層。

現有技術文獻專利文獻

專利文獻1：日本專利特開2012-027979號公報

非專利文獻1：超高密度NAND快閃記憶體中的使用 TCAT(兆百萬位元單元陣列電晶體)技術的垂直單元陣列(Vertical Cell Array using TCAT (Terabit Cell Array Transistor) Technology for Ultra High Density NAND Flash Memory), Jaehonn Jang et.al, 2009 VLSI研討會論文的技術文摘(2009 Symposium on VLSI Technology Digest of Technical Papers), p192-193

非專利文獻2：超高密度快閃記憶體中的使用沖孔與插塞工藝的位成本可擴展技術(Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory), H. Tanaka et. al,2007 VLSI研討會論文的技術文摘(2007 Symposium on VLSI Technology Digest of Technical Papers), P14-15

非專利文獻3：採用分頁位元線佈局以及高效二進位和MiLC(最小增量層成本)階梯接觸部的高擴展性8層垂直閘極3D NAND (A High Scalable 8-layer Vertical Gate 3D NAND with Split-page Bit Line Layout and Efficient Binary-sum MiLC (Minimal Incremental Layer Cost) Staircase Contacts), Shin-Hung et.al, IEDM12-21, P2.3.1-2.3.4

現有的NAND快閃記憶體，若反復進行寫入/抹除，會引起浮動閘極下的氧化膜的膜質劣化，多會發生因資料讀出時的閾值分佈寬度增大造成的寫入不良情況、或者資料寫入後的放置時的資料變化等不良情況。由此，資料重寫次數存在限制，當次數達限制以上，存在可靠性無法保證的問題。氧化膜劣化因素存在若干個，已判明1個因素為：在對P井施加抹除脈衝後，直至轉為寫入為止的期間存在氧化膜劣化。在對P井施加抹除脈衝後，改變直至對字線施加寫入脈衝為止的間隔來反復進行資料重寫，將對單元的I-V特性進行測定時的測定結果示於圖4(A)、圖4(B)。具體而言，對於從抹除到寫入為止的間隔，準備0.05秒(實線)與0.5秒(虛線)這兩種，圖4(A)表示初始的I-V特性，圖4(B)表示3000次資料重寫後的I-V特性。根據該圖表(graph)可知，在3000次資料重寫後的I-V特性中，與初始的I-V特性相比，0.5秒間隔的情況的變化更大。即，若從抹除到寫入為止的間隔變長，則矽介面的捕獲能級(trap level)增加，由此，I-V特性的控制閘極電位依存性減小。因而，可認為抹除脈衝施加後的放置會引起氧化膜劣化。此種氧化膜劣化會使微細化的記憶單元的可靠性發生劣化，導致可保持可靠性的資料重寫次數減少。

本發明目的在於解決此種以往問題，提供一種抑制因資料重寫造成的可靠性劣化的非揮發性半導體儲存裝置。

抹除脈衝施加後的校驗讀出期間，氧化膜會發生劣化。因此本發明優選方案中，在各抹除脈衝施加後立即施加另一弱抹除脈衝。本發明優選方案，弱抹除脈衝設定成，將選擇區塊的字線設為0V或比P井低的正電壓，對P井施加的正電壓低於通常的抹除脈衝。若P井電位設定得較低，則不會有從浮動閘極朝矽基板流動的電子的穿隧電流。因而，記憶單元的閾值不會發生變化。通過施加弱抹除脈衝，能抑制氧化膜可靠性劣化。

在本發明的更佳方案中，非揮發性半導體儲存裝置將控制閘極設為0V或正的比P井低的電壓，對記憶單元陣列下的N井與P井施加正的抹除脈衝，從浮動閘極(電荷蓄積層)將電子釋放至矽基板後，再次將控制閘極設為0V或比P井低的正電壓(同上)，對N井與P井施加電壓比起初的抹除脈衝低的正的脈衝，將這兩次脈衝施加設為一個組合，當需要施加下次抹除脈衝時，施加這兩個脈衝。優選為，在抹除脈衝施加後的對N井與P井施加的脈衝中，避免引起從浮動閘極朝向矽基板的電子釋放。

在更優選方案中，特徵在於：將控制閘極設為0V，對記憶單元陣列下的N井與P井施加正的抹除脈衝，從浮動閘極將電子釋放至矽基板後，在相同的脈衝施加過程中，降低給予N井與P井的脈衝峰值。此時，也通過在中途降低給予N井與P井的電位，避免引起從浮動閘極朝向矽基板的電子釋放。

在更優選方案中，將控制閘極設為0V，對記憶單元陣列下的N井與P井施加正的抹除脈衝，從浮動閘極將電子釋放至矽基板後，在相同的脈衝施加過程中，從0V開始提高控制閘極電位，在結束對N井與P井的正的抹除脈衝施加的同時，使控制閘極電位恢復到0V。此時，通過在中途從0V開始提高控制閘極的電位，避免引起從浮動閘極朝向矽基板的電子釋放，且避免引起從矽基板朝向浮動閘極的電子注入。

本發明能夠較以往抑制因反復資料重寫引起的閘極氧化膜劣化，由此能增加可保持可靠性的資料重寫次數。

100‧‧‧電子裝置

10‧‧‧P型矽基板

12‧‧‧N井

14‧‧‧P井

20‧‧‧控制閘極(字線)

20A、32、32-1~32-n、300‧‧‧控制閘極

22‧‧‧源極線側選擇閘極

23‧‧‧n-擴散區域

24‧‧‧位元線側選擇閘極

26‧‧‧p+擴散區域

27‧‧‧n+擴散區域

28‧‧‧N井/P井的共用接觸部

30‧‧‧通道部

34‧‧‧ONO結構(電荷蓄積層)

36、38‧‧‧選擇閘極

40‧‧‧位元線接觸部

42‧‧‧源極線接觸部

100‧‧‧快閃記憶體

110‧‧‧記憶體陣列

120‧‧‧輸入/輸出緩衝器

130‧‧‧位址寄存器

140‧‧‧資料寄存器

150‧‧‧控制器

160‧‧‧字線選擇電路

170‧‧‧頁面緩衝器/讀出電路

180‧‧‧列選擇電路

190‧‧‧內部電壓產生電路

200‧‧‧系統時脈產生電路

310‧‧‧浮動閘極

320‧‧‧氧化膜

Ax‧‧‧行位址資訊

Ay‧‧‧列位址資訊

BL‧‧‧位元線

C1、C2、C3‧‧‧控制信號

N1~N6‧‧‧節點

Ps‧‧‧抹除脈衝(抹除電壓)

Pw‧‧‧弱抹除脈衝(抹除電壓)

S100、S102、S104、S106、S108、S110、S112、S114、S200、S202、S204、S206、S208、S210、S212、S214‧‧‧步驟

SGS‧‧‧選擇閘極線

DSG‧‧‧選擇閘極線

SL‧‧‧源極線

t1、t2‧‧‧時刻

Ts‧‧‧脈衝間隔

Vers‧‧‧抹除電壓

Vpgm‧‧‧編程電壓

Vpass‧‧‧通過電壓

Vread‧‧‧讀出電壓

WL1~WLn‧‧‧字線

圖1是NAND快閃記憶體的單元陣列部的結構概略剖視圖。

圖2是NAND快閃記憶體的等效電路圖。

圖3表示在現有的NAND快閃記憶體中，抹除脈衝施加時的各節點的電壓波形的圖。

圖4(A)、圖4(B)表示從記憶單元的I-V特性的抹除到寫入為止的間隔依存性的圖表，圖4(A)是表示初始的I-V特性的圖表，圖4(B)是表示3000次資料重寫後的I-V特性的圖表。

圖5表示本發明實施例的NAND快閃記憶體的整體結構的一例的方塊圖。

圖6是本發明實施例的快閃記憶體的抹除動作流程圖。

圖7是通過本發明第1實施例而施加的抹除脈衝的波形圖。

圖8是通過本發明第2實施例而施加的抹除脈衝的波形圖。

圖9是通過本發明第3實施例而施加的抹除脈衝的波形圖。

圖10是表示抹除時的電子的流動的記憶單元的剖視圖。

圖11是抹除脈衝施加時的能帶圖(band diagram)。

圖12是以往例的抹除脈衝施加後的能帶圖。

圖13是在本發明的實施例的抹除脈衝施加後施加弱抹除脈衝時的能帶圖。

圖14是本發明第4實施例的快閃記憶體的抹除動作流程圖。

圖15是對可適用本發明的三維NAND快閃記憶體的記憶單元陣列的結構進行說明的概略剖視圖。

圖16(A)、圖16(B)是對三維NAND快閃記憶體，在抹除時對記憶單元陣列的通道部施加高電壓的方法進行說明的圖。

圖17是通過本發明第5實施例而施加的抹除脈衝的波形圖。

圖18是通過本發明第6實施例而施加的抹除脈衝的波形圖。

圖19是通過本發明第7實施例而施加的抹除脈衝的波形圖。

圖20是適用本發明的NOR快閃記憶體的單元陣列部的結構概略剖視圖。

以下參照附圖詳細說明本發明實施方式。應留意的是，附圖中，為了便於理解而強調表示各部分，與實際元件的比例並不相同。

圖5是本實施例NAND快閃記憶體的一結構例的區塊圖。快閃記憶體100包括：記憶體陣列110，形成有排列成矩陣狀的多個記憶單元；輸入/輸出緩衝器120，連接於外部輸入/輸出端子I/O，保持輸入/輸出資料；位址寄存器130，接收來自輸入/輸出緩衝器120的位址資料；資料寄存器140，保持輸入/輸出的資料；控制器150，生成控制信號C1、C2、C3等，該控制信號C1、C2、C3等是基於來自輸入/輸出緩衝器120的命令資料及外部控制信號(未圖示的晶片使能或位址鎖存使能等)來控制各部分；字線選擇電路160，對來自位址寄存器130的行位址資訊Ax進行解碼，並基於解碼結果來進行區塊的選擇及字線的選擇等；頁面緩衝器/讀出(sense)電路170，保持經由位元線而讀出的資料，或者經由位元線來保持編程資料等；列選擇電路180，對來自位址寄存器130的列位址資訊Ay進行解碼，並基於該解碼結果來進行位元線的選擇等；內部電壓產生電路190，生成用來進行資料的讀出、編程(寫入)及抹除等所需的電壓(編程電壓Vpgm、通過(pass)電壓Vpass、讀出電壓Vread、抹除電壓Vers(包括抹除電壓Ps、Pw))；以及系統時脈(system clock)產生電路200，產生內部系統時脈CLK。

記憶體陣列110如圖2所示，包含將多個記憶單元串聯連接而成的NAND串。記憶單元具有金屬氧化物半導體(Metal Oxide Semiconductor，MOS)結構，該MOS結構包括：形成在P井內的作為n+擴散區域的源極/漏極；形成在源極/漏極間的通道上的穿隧氧化膜；形成在穿隧氧化膜上的浮動閘極(電荷蓄積層)；以及經由介電質膜而形成在浮動閘極上的控制閘極。典型的是，當在浮動閘極中蓄積有正電荷時，即，當寫入有資料“1”時，閾值處於負狀態，記憶單元在控制閘極為0V時導通。當在浮動閘極中蓄積有電子時，即，當寫入有資料“0”時，閾值轉變為正，記憶單元在控制閘極為0V時斷開。但是，記憶單元並不限於儲存單個位元，也可儲存多個位元。

表1是表示在快閃記憶體的各動作時施加的偏壓的一例的表。在讀出動作時，對位元線施加特定正電壓，對所選擇的字線施加特定電壓(例如0V)，對非選擇字線施加通過電壓Vpass(例如4.5V)，對選擇閘極線DSG、SGS施加正電壓(例如4.5V)，使位元線選擇電晶體TD、源極線選擇電晶體TS導通，對共用源極線施加0V。在編程(寫入)動作時，對所選擇的字線施加高電壓的編程電壓Vpgm(15V~20V)，對非選擇的字線施加中間的通過電壓(例如10V)，使位元線選擇電晶體TD導通，使源極線選擇電晶體TS斷開，並將與“0”或“1”的資料相應的電位供給至位元線GBL。

在抹除動作時，對區塊內的被選擇的字線即控制閘極施加特定電壓(例如0V)，對P井施加高電壓(例如20V)的抹除脈衝，將浮動閘極的電子抽出至基板，由此以區塊為單位來抹除資料。後文對本實施例的抹除動作的詳情進行敘述。

接著說明本發明第1實施例的抹除動作。本實施例優選方案中，為更有效進行記憶單元的資料抹除，使用增量步進脈衝抹除(Incremental Step Pulse Erase，ISPE)方式。該方式是對所選擇區塊的記憶單元施加抹除脈衝，接著進行判定被抹除的記憶單元(以下稱抹除單元)的閾值是否合格的校驗，若判定不合格，則施加比前次高的抹除脈衝，進行下個校驗，並反復進行抹除脈衝的施加，直至最終判定區塊內所有抹除單元合格為止。

圖6是第1實施例的抹除動作流程。控制器150收到抹除命令開始抹除動作(S100)。字線選擇電路160選擇要抹除的區塊(S102)，對所選擇區塊的字線施加0V(S104)，且將由內部電壓產生電路190所生成的抹除脈衝Ps經由共用接觸部28(參圖1)施加至P井14及N井12(S106)。抹除脈衝Ps的施加例如是通過控制器150所控制的抹除脈衝施加電路(圖略)執行。

圖7是通過第1實施例而施加的抹除脈衝等波形。此處各節點N1~N6與圖3各節點相同。在節點N1處，當抹除脈衝Ps施加至P井14時，其他節點N2、N3、N5、N6的電位因與P井的電容耦合而自動升壓，當抹除脈衝Ps的施加結束時，節點N2、N3、N5、N6的電位也下降到抹除前的電壓(例如0V)。

第1實施例中，在施加抹除脈衝Ps後立即施加弱抹除脈衝Pw(S108)。弱抹除脈衝Pw是與施加抹除脈衝Ps時同樣地，經由共用接觸部28來對P井與N井給予特定正電位，且將選擇區塊的控制閘極(選擇字線)設為0V。弱抹除脈衝Pw與抹除脈衝 Ps的不同點在於，使對P井給予的電位低於抹除時。而且，弱抹除脈衝Pw的期間可比抹除脈衝Ps短，該期間為不會從浮動閘極朝向矽基板側進行電子釋放的大小。

在抹除時，對P井14給予充分的高電壓，且將控制閘極設為0V，由此，浮動閘極正下方的氧化膜變成高電場，從浮動閘極朝矽基板側流動有電子的穿隧電流。弱抹除脈衝Pw將對P井14給予的電位設定得較低，以免流動有從浮動閘極朝向矽基板側的電子的穿隧電流。抹除脈衝Ps施加之後立即施加另一脈衝時的脈衝間隔Ts越短越好。例如，較為理想的是，抹除脈衝Ps與弱抹除脈衝Pw的間隔Ts設為0.5秒以內。

在弱抹除脈衝Pw施加後，進行用於檢測抹除單元的閾值是否為特定值以下的抹除校驗的讀出(S110)。抹除校驗是在通常的讀出動作時的偏壓條件下進行。若抹除單元為特定閾值以下，則判定合格，因此抹除脈衝的施加結束。若抹除單元為特定閾值以上，則判定不合格(S112)，此時生成對前次抹除脈衝Ps的電壓增加了ΔV的抹除脈衝Ps，將抹除脈衝Ps施加至選擇區塊。弱抹除脈衝Pw的電壓也可始終固定，但當抹除脈衝Ps的電壓增加時，也可與此相應地，以比前次大ΔV的方式生成。

接著配合圖8說明本發明第2實施例的抹除動作，在抹除脈衝Ps的施加過程中，從浮動閘極將電子釋放至矽基板後，使脈衝的電位設定發生變化。即，從中途降低對P井14給予的電位。在此期間，選擇區塊的字線仍被固定為0V。通過降低P井14的電位，從而與第1實施例時同樣，以減小P井14與控制閘極間的電位差，且電子不會從浮動閘極穿隧至矽基板側的方式來設定弱抹除脈衝Pw的電位。第2實施例可視為：不限制第1實施例的抹除脈衝Ps與弱抹除脈衝Pw的間隔Ts而設為零。

接著配合圖9說明本發明第3實施例的抹除動作，在抹除脈衝Ps的施加過程中，使P井14與控制閘極間的電位差從中途開始變化，但與第2實施例時不同，不變更對P井給予的電位。即，本實施例中，通過對選擇區塊的字線(控制閘極)給予特定正電位的弱抹除脈衝Pw，從而，以減小P井與控制閘極間的電位差，且電子不會從浮動閘極穿隧至矽基板側的方式，來設定對控制閘極給予的弱抹除脈衝Pw的電位及期間。弱抹除脈衝Pw恢復到0V的時機與抹除脈衝Ps恢復到0V的時機大致相等。

接著說明在抹除脈衝Ps施加後施加弱抹除脈衝Pw提高可靠性的理由。如圖10所示，當對控制閘極300施加0V，對P井14施加抹除脈衝Ps時，對浮動閘極310正下方的穿隧氧化膜320施加有高電壓，由此，電子利用穿隧效應從浮動閘極310流至矽基板側。其結果，在抹除結束時，浮動閘極310具備正電荷。如圖11所示，到達矽基板的電子成為高能量，產生高能量的電洞，其一部分被注入至氧化膜320中。

圖12是通過現有方法施加抹除脈衝後的記憶單元的閾值成為0V以下時的能帶圖。對於在抹除脈衝施加時注入至氧化膜320的電洞而言，若隨後將P井14設為0V時浮動閘極310具備正電荷，則浮動閘極310因該電荷而相對於矽表面相對地具備正電位。於是，存在於氧化膜320中的電洞因氧化膜中的自身電場而朝矽基板側緩慢移動(普爾-法蘭克(Pool-Frenkel)電流：參照論文)。到達矽介面的電洞的一部分被氧化膜捕獲(trap)而生成介面能階(參照論文；“IEEE核科學彙刊(IEEE TRANSACTIONS ON NUCLEAR SCIENCE)”,VOL.55,NO.4,pp.1833-1853,2008.p.1836的右欄第6行)。讀出校驗時，P井被固定為0V，字線成為0V或特定正電位，因此電洞朝矽介面側移動的現象不變。這樣，在現有的抹除方式中，在抹除脈衝施加後的期間，電洞向矽介面移動而形成介面能階(interface state)。此情況與利用先前的圖4所說明的情況同樣。

另一方面，本實施例中，緊跟著抹除脈衝Ps的施加而施加弱抹除脈衝Pw。圖13表示此時的能帶圖。當對P井14給予弱抹除脈衝Pw的正電位時，浮動閘極310的電位變得高於矽表面。於是，在抹除脈衝Ps的施加過程中，注入至氧化膜320的電洞因氧化膜電場而朝浮動閘極310側移動。由此，電洞不會聚集在矽介面附近，電洞難以在矽介面附近被捕獲，也難以形成矽介面能階。因此，記憶單元的可靠性的劣化得以抑制。

接著配合圖14說明本發明第4實施例。第1至第3實施例中，將抹除脈衝Ps與緊跟於此的弱抹除脈衝Pw設為1組，隨後進行抹除校驗，但本實施例是將抹除脈衝Ps的施加與抹除校驗設為1組，在通過抹除校驗判定為合格後，施加弱抹除脈衝Pw。圖14中，從步驟S200到步驟S206為止的序列(sequence)，與第1至第3實施例中所示的從圖6的步驟S100至步驟S106為止同樣，因此省略說明。第4實施例中，在抹除脈衝Ps的施加後，進行抹除校驗讀出(S208)。若一部分抹除單元的閾值未充分下降而被判定為不合格(S210)，則生成前次的抹除脈衝Ps+ΔV的抹除脈衝Ps(S212)，再次施加該抹除脈衝Ps(S206)，進行抹除校驗讀出(S208)。當選擇區塊內的所有抹除單元合格時，最後施加弱抹除脈衝Pw。施加弱抹除脈衝Pw時的偏壓條件與第1至第3實施例時同樣，以電子不會從浮動閘極釋放至矽基板側的方式而設定。在本實施例的情況下，通過施加弱抹除脈衝Pw，也可產生如下效果，即，使電洞跳躍(hopping)至浮動閘極側，抑制矽介面上的電洞陷阱(hole trap)，從而難以形成矽介面能階。

所述第1至第3實施例中，例示了在矽基板表面呈二維地形成有記憶單元陣列的NAND快閃記憶體，但本發明也適用於三維地形成有記憶單元陣列的NAND快閃記憶體的抹除。

三維結構的記憶單元陣列中，具有兩種結構。一種是將通道部豎立成垂直柱狀，將閘極以纏繞著通道部的方式水準放置，並將其層疊成多段。另一種是通道部為水準的棒狀，將其層疊成多段，且閘極垂直地延伸。共同項目均是，通道部未形成在設置於N井上的P井內。

如圖15所示，在基板表面上形成棒狀的通道部30。通道部30例如包含p型的多晶矽。以包圍通道部30的外周的方式，形成記憶單元的控制閘極32-1、32-2、…32-n。在控制閘極32-1、32-2、…32-n與通道部30之間，形成有以矽氧化膜包夾(sandwich)著矽氮化膜的氧化物-氮化物-氧化物(Oxide-Nitride-Oxide，ONO)結構34，矽氮化膜作為電荷蓄積層發揮功能。在通道部30的其中一個端部側，形成有位元線選擇電晶體的選擇閘極36，在另一個端部側，形成有源極線選擇電晶體的選擇閘極38。當通過選擇閘極36而位元線選擇電晶體導通時，通道部30電連接於位元線接觸部40，當通過選擇閘極38而源極線選擇電晶體導通時，通道部30電連接於源極線接觸部42。因此，如圖16(A)、圖16(B)所示，當在抹除時對通道部30給予高電壓時，在時刻t1對位元線或源極線接觸部40、42施加高電壓的抹除脈衝Ps，隨後，在時刻t2，將單元陣列的兩端或一端的選擇閘極36、38的電位設定得低於抹除脈衝Ps的電位，從而使選擇閘極附近的通道部30產生電洞，將所產生的電洞注入至單元陣列的整個通道部。由此，整個通道部成為高電壓，若將控制閘極32設為0V，則將電子從電荷蓄積層34抽出至通道部30(參照論文；Y.Fukuzumi等人，2007,“IEEE 國際電子元件會議(Proc.of IEEE International Electron Device Meeting)”Proc.pp.449-452)。因此以下表示使用三維單元的NAND快閃記憶體適用本發明第5至第7實施例。

第5實施例中，與第1至第3實施例同樣地，在三維結構的記憶單元中，將對通道部施加的高電壓設為抹除脈衝Ps，在抹除脈衝Ps施加之後立即施加弱抹除脈衝Pw，隨後進行用於檢測抹除單元的閾值是否為特定值以下的抹除校驗讀出。

圖17表示進行第5實施例的抹除時施加的抹除脈衝等的波形。第5實施例對應於第1實施例，在施加抹除脈衝之後立即施加弱抹除脈衝Pw。在三維單元中，將對通道部30施加的高電壓設為抹除脈衝Ps，在抹除脈衝Ps的施加之後立即施加弱抹除脈衝Pw，隨後，與第1實施例時同樣，進行用於檢測抹除單元的閾值是否為特定值以下的抹除校驗讀出(參照圖6)。若閾值為特定值以下，則抹除脈衝Ps的施加因此而結束，若閾值為特定值以上，則再次進行抹除脈衝Ps的施加與緊跟於此的弱抹除脈衝Pw的施加。弱抹除脈衝Pw施加時，以不會流動有從電荷蓄積層34朝向矽側的電子的穿隧電流的方式，將對通道部30給予的電位設定得較短。抹除脈衝Ps的施加後立即施加另一弱抹除脈衝Pw時的脈衝間隔Ts越短越好。例如，間隔Ts在0.5秒內。

接著配合圖18說明本發明第6實施例。。第6實施例與第2實施例同樣，在三維單元中，在對通道部30施加抹除脈衝Ps的過程中，使電位設定從中途開始變化。即，從中途開始降低對通道部30施加的電位。此時，選擇區塊的字線仍固定0V。通過降低通道部30的電位，從而與上述同樣地，以減小通道部30與控制閘極32間的電位差，且電子不會從電荷蓄積層34穿隧至通道部30的方式，來設定對控制閘極32給予的電位。

接下來配合圖19說明本發明第7實施例。第7實施例與第3實施例同樣，是在抹除脈衝Ps的施加過程中，使電位設定從中途開始變化，對通道部30給予的電位不變，對選擇區塊的控制閘極32施加特定正電位，從而與上述同樣，以減小通道部30與控制閘極32間的電位差，且電子不會從電荷蓄積層34穿隧至通道部30的方式，來設定對控制閘極32給予的電位。

另外，所述第5至第7實施例如圖6所示，將抹除脈衝Ps與弱抹除脈衝Pw設為1組來施加，隨後進行抹除校驗，但第5至第7實施例也可如第4實施例(參照圖14)般，將抹除脈衝Ps的施加與抹除校驗設為1組，在選擇區塊內的所有抹除單元的閾值被判定合格後，施加弱抹除脈衝Pw。

接著說明本發明第8實施例。第1至第7實施例是將NAND快閃記憶體作為對象，但本發明也適用於NOR快閃記憶體。NOR快閃記憶體的單元陣列是以獨立地接入(access)呈陣列狀地排列的記憶單元的方式，在位元線與源極線之間分別並聯連接有各記憶單元。圖20表示NOR型單元陣列的結構概略剖視圖，圖中，對於與圖1所示的NAND型單元陣列相同的結構標注相同的參照編號。

NOR型快閃記憶體中，與NAND型不同的是，資料寫入是將通道表面的熱電子注入至電荷蓄積層(浮動閘極)，而與NAND型相同的是，資料抹除是將控制閘極20A設為0V，對P井14施加高電壓，使電子從電荷蓄積層穿隧至矽側。因此，第8實施例按照所述的第1至第4實施例，當抹除所選擇的記憶單元的資料時，施加抹除脈衝Ps，之後立即施加弱抹除脈衝Pw，由此，抑制NOR型記憶單元的矽介面的電洞陷阱，使矽介面能階難以形成，從而能降低因資料重寫造成的可靠性劣化。

如上所述，對本發明的優選實施方式進行了詳述，但本發明並不限定於特定的實施方式，在權利要求書所記載的本發明的主旨的範圍內，能夠進行各種變形、變更。

N1~N6‧‧‧節點

Ps‧‧‧抹除脈衝

Pw‧‧‧弱抹除脈衝

Ts‧‧‧脈衝間隔

Claims

一種非揮發性半導體儲存裝置的資料抹除方法，所述非揮發性半導體儲存裝置形成有記憶單元，所述記憶單元包括控制閘極、電荷蓄積層及通道區域，所述資料抹除方法包括：將所述控制閘極保持為固定電壓，對所述通道區域施加高電壓的抹除脈衝，由此從所述電荷蓄積層使電子釋放至所述通道區域後，將所述控制閘極保持為所述固定電壓，將電壓比所述抹除脈衝低的弱脈衝施加至所述通道區域；以及在將所述抹除脈衝與所述弱脈衝設為1組來施加之後，進行判定資料抹除合格與否的抹除校驗。
如申請專利範圍第1項所述的非揮發性半導體儲存裝置的資料抹除方法，其中所述弱脈衝是自所述抹除脈衝的施加後，在固定期間以內施加。
如申請專利範圍第1項所述的非揮發性半導體儲存裝置的資料抹除方法，其中在所述抹除脈衝的施加過程中，通過降低所述抹除脈衝的峰值來施加所述弱脈衝。
如申請專利範圍第1項所述的非揮發性半導體儲存裝置的資料抹除方法，其中在通過所述抹除校驗判定為不合格時，施加電壓比前次大的抹除脈衝及電壓比前次大的弱脈衝。
如申請專利範圍第1項至第3項中任一項所述的非揮發性半導體儲存裝置的資料抹除方法，其中所述弱脈衝是不會產生從所述電荷蓄積層朝向所述通道區域的電子釋放的大小。
一種非揮發性半導體儲存裝置的資料抹除方法，所述非揮發性半導體儲存裝置具有記憶單元，所述記憶單元包括控制閘極、電荷蓄積層及通道區域，所述資料抹除方法包括：將所述控制閘極保持為固定電壓，對所述通道區域施加高電壓的抹除脈衝，由此從所述電荷蓄積層使電子釋放至所述通道區域後，在所述抹除脈衝的施加過程中，將電壓比所述抹除脈衝低的弱脈衝施加至所述控制閘極；以及在將所述抹除脈衝與所述弱脈衝設為1組來施加之後，進行判定資料抹除合格與否的抹除校驗。
一種非揮發性半導體儲存裝置，包括：記憶單元陣列，形成有記憶單元，所述記憶單元包含控制閘極、電荷蓄積層及通道區域；選擇部件，從所述記憶單元陣列中選擇應抹除資料的記憶單元；以及控制部件，對由所述選擇部件所選擇的記憶單元的資料抹除進行控制，其中，所述控制部件將所述控制閘極保持為固定電壓，對所述通道區域施加高電壓的抹除脈衝，由此從所述電荷蓄積層使電子釋放至所述通道區域後，將所述控制閘極保持為所述固定電壓，將電壓比所述抹除脈衝低的弱脈衝施加至所述通道區域，所述控制部件在將所述抹除脈衝與所述弱脈衝設為1組來施加之後，進行判定資料抹除合格與否的抹除校驗。
如申請專利範圍第7項所述的非揮發性半導體儲存裝置，其中所述控制部件是自所述抹除脈衝的施加後，在固定期間以內施加所述弱脈衝。
如申請專利範圍第7項所述的非揮發性半導體儲存裝置，其中所述控制部件在所述抹除脈衝的施加過程中，通過降低所述抹除脈衝的峰值來施加所述弱脈衝。
如申請專利範圍第7項所述的非揮發性半導體儲存裝置，其中所述弱脈衝是不會產生從所述電荷蓄積層朝向所述通道區域的電子釋放的大小。
如申請專利範圍第7項所述的非揮發性半導體儲存裝置，其中當由所述抹除校驗部件判定為不合格時，所述控制部件施加電壓比前次大的抹除脈衝及電壓比前次大的弱脈衝。
如申請專利範圍第7項所述的非揮發性半導體儲存裝置，其中所述記憶單元陣列具有由多個記憶單元串聯連接而成的反及串，其中所述選擇部件從所述記憶單元陣列中選擇區塊，所述控制部件對所選擇的區塊施加所述抹除脈衝及所述弱脈衝。
如申請專利範圍第7項所述的非揮發性半導體儲存裝置，其中所述記憶單元陣列具有由多個記憶單元串聯連接而成的反及串，其中所述選擇部件從所述記憶單元陣列中選擇區塊，所述控制部件對所選擇的區塊施加所述抹除脈衝，且在所述抹除脈衝的施加過程中，對所述所選擇的區塊內的記憶單元的控制閘極施加所述弱脈衝。
一種非揮發性半導體儲存裝置，包括：記憶單元陣列，形成有記憶單元，所述記憶單元包含控制閘極、電荷蓄積層及通道區域；選擇部件，從所述記憶單元陣列中選擇應抹除資料的記憶單元；以及控制部件，對由所述選擇部件所選擇的記憶單元的資料抹除進行控制，其中，所述控制部件將所述控制閘極保持為固定電壓，對所述通道區域施加高電壓的抹除脈衝，由此從所述電荷蓄積層使電子釋放至所述通道區域後，在所述抹除脈衝的施加過程中，將電壓比所述抹除脈衝低的弱脈衝施加至所述控制閘極，所述控制部件在將所述抹除脈衝與所述弱脈衝設為1組來施加之後，進行判定資料抹除合格與否的抹除校驗。