TWI521520B

TWI521520B - Nonvolatile semiconductor memory device and its reading method

Info

Publication number: TWI521520B
Application number: TW102130688A
Authority: TW
Inventors: Mario Sako
Original assignee: Toshiba Kk
Priority date: 2013-03-08
Filing date: 2013-08-27
Publication date: 2016-02-11
Also published as: US20150348621A1; SG11201506295SA; CN105009219A; WO2014136295A1; TW201435879A; JP2014197442A

Description

非揮發性半導體記憶裝置及其讀出方法

本說明書所記載之實施形態係關於一種非揮發性半導體記憶裝置及其讀出方法。

作為可實現電性重寫且可高積體化之非揮發性半導體記憶裝置，已知有NAND型快閃記憶體。在NAND型快閃記憶體中，係以於鄰接複數個記憶胞者彼此中共有源極/汲極擴散層之形態串聯連接，而構成NAND胞單元。NAND胞單元之兩端分別經由選擇閘極電晶體連接於位元線及源極線。

於如此之NAND型快閃記憶體中，以記憶容量之增大為目的，而使用於1個記憶胞中記憶2位元以上之資料之多值記憶方式。使用該多值記憶方式(MLC：Multi-level cell：多層式記憶胞)之情形時，為自1個記憶胞讀出資料，而施加值互不相同之複數個字元線電壓，並於1個記憶胞中進行複數次讀出動作。

又，在使用於1個記憶胞中僅記憶1位元之資料之單值記憶方式(SLC：Single-level Cell：單層式記憶胞)之情形時，亦有於1個記憶胞中進行複數次讀出動作之情形。

在進行如此之複數次讀出動作之情形下，每次均將位元線充電至特定之電位。該充電動作成為NAND型快閃記憶體之消耗電力增大之原因。

本發明之實施形態提供一種降低消耗電力之非揮發性半導體記憶裝置及其讀出方法。

以下說明之實施形態之非揮發性半導體記憶裝置包含排列複數個串聯連接複數個記憶胞所成之NAND胞單元而成之記憶胞陣列。位元線連接於NAND胞單元之一端，源極線連接於NAND胞單元之另一端。感測放大器電路連接於位元線，感測放大器電路包含：第1開關電路，其連接於電源電壓端子與感測節點之間；感測放大器，其連接於感測節點；及閂鎖電路，其對自感測放大器輸出之信號進行閂鎖。第1開關電路構成為根據閂鎖電路所閂鎖之資料，而切換成非導通狀態。

「00」‧‧‧資料

「01」‧‧‧資料

2‧‧‧p型井

10‧‧‧閘極絕緣膜

「10」‧‧‧資料

11‧‧‧浮動閘極(FG)

11'‧‧‧控制閘極

「11」‧‧‧資料

12‧‧‧閘極間絕緣膜

13‧‧‧控制閘極(CG)

15‧‧‧源極/汲極擴散層

111‧‧‧記憶胞陣列

112‧‧‧感測放大器

113‧‧‧列解碼器

114‧‧‧資料線

115‧‧‧I/O緩衝器

116‧‧‧控制信號產生電路

117‧‧‧位址暫存器

118‧‧‧行解碼器

119‧‧‧內部電壓產生電路

120‧‧‧基準電壓產生電路

A‧‧‧臨限值電壓分布

Add‧‧‧位址資料

ALE‧‧‧位址閂鎖啟用信號

B‧‧‧臨限值電壓分布

B'‧‧‧臨限值電壓分布

BL‧‧‧位元線

BL0‧‧‧位元線

BL1‧‧‧位元線

BL2‧‧‧位元線

BLK‧‧‧區塊

BLm-1‧‧‧位元線

BLm-2‧‧‧位元線

C‧‧‧臨限值電壓分布

/CE‧‧‧晶片啟用信號

CELSRC‧‧‧源極線

CLE‧‧‧指令閂鎖啟用信號

Com‧‧‧指令資料

E‧‧‧臨限值電壓分布

I/O‧‧‧輸入輸出埠

LAT1‧‧‧閂鎖電路

LOWER‧‧‧下階頁面

M‧‧‧選擇記憶胞

MC‧‧‧記憶胞

MC0~MC63‧‧‧記憶胞

NU‧‧‧NAND胞單元

/RE‧‧‧讀出啟用信號

REG1‧‧‧調節器

S1~S6‧‧‧步驟

SEN1‧‧‧感測放大器

SG1‧‧‧選擇電晶體

SG2‧‧‧選擇電晶體

SGD‧‧‧選擇閘極線

SGS‧‧‧選擇閘極線

SL‧‧‧源極線

SN‧‧‧感測節點

SRCGND‧‧‧源極接地線

SW1‧‧‧第1開關電路

SW2‧‧‧第2開關電路

T1‧‧‧電源電壓端子

Tr1‧‧‧高耐壓電晶體

U‧‧‧感測單元

U0~Um-2‧‧‧感測單元

UPPER‧‧‧上階頁面

VA‧‧‧電壓

VAV‧‧‧電壓

VB‧‧‧電壓

VBV‧‧‧電壓

VBV'‧‧‧驗證電壓

VC‧‧‧電壓

VCV‧‧‧電壓

Vdd‧‧‧電源電壓

Vev‧‧‧抹除驗證電壓

Vread‧‧‧電壓

Vth‧‧‧臨限值電壓

/WE‧‧‧寫入啟用信號

WL‧‧‧字元線

WL0~WL63‧‧‧字元線

＊‧‧‧上階頁面資料

@‧‧‧下階頁面資料

圖1A係顯示第1實施形態之非揮發性半導體記憶裝置之構成之方塊圖。

圖1B係顯示第1實施形態之非揮發性半導體記憶裝置之構成之等效電路圖。

圖1C係顯示記憶胞MC之剖面構造之概略圖。

圖1D係顯示選擇電晶體SG1、SG2之剖面構造之概略圖。

圖1E係顯示NAND胞單元NU之剖面構造之概略圖。

圖2係對NAND型快閃記憶體之多值記憶方式進行說明之概略圖。

圖3係對NAND型快閃記憶體之多值記憶方式進行說明之概略圖。

圖4係對NAND型快閃記憶體之多值記憶方式進行說明之概略圖。

圖5係顯示第1實施形態之非揮發性半導體記憶裝置之感測放大器電路112之具體構成例之方塊圖。

圖6係說明第1實施形態之非揮發性半導體記憶裝置之讀出動作之流程圖。

圖7係顯示第2實施形態之非揮發性半導體記憶裝置之感測放大器電路112之具體構成例之方塊圖。

圖8係說明第2實施形態之非揮發性半導體記憶裝置之讀出動作之流程圖。

接著，基於圖式說明實施形態之非揮發性半導體記憶裝置。

[第1實施形態]

首先，參照圖1A及圖1B說明第1實施形態之非揮發性半導體記憶裝置之構成。圖1A係顯示第1實施形態之非揮發性半導體記憶裝置(NAND型快閃記憶體)之構成之方塊圖。圖1B係顯示記憶胞陣列111之構成之等效電路圖。另，於圖1B中將字元線WL延伸之方向稱為字元線方向，將位元線BL延伸之方向稱為位元線方向。

第1實施形態之非揮發性半導體記憶裝置，如圖1A所示，具有記憶胞陣列111、感測放大器112、列解碼器113、資料線114、I/O緩衝器115、控制信號產生電路116、位址暫存器117、行解碼器118、內部電壓產生電路119、及基準電壓產生電路120。

記憶胞陣列111，如圖1B所示，係矩陣排列NAND胞單元NU而構成。各NAND胞單元NU具有例如64個串聯連接之可進行電性重寫之非揮發性記憶胞MC0~MC63(記憶體串)與用以將其記憶體串之兩端分別連接於位元線BL與共通源極線CELSRC之選擇電晶體SG1、SG2。

NAND胞單元NU內之記憶胞MC0~MC63之控制閘極連接於不同之字元線WL0~WL63。選擇電晶體SG1、SG2之閘極分別連接於選擇閘極線SGD、SGS。共有1條字元線WL之NAND胞單元NU之集合係構成成為資料抹除之單位之區塊BLK。雖省略圖示，但複數個區塊BLK 係排列於位元線方向。

各位元線BL連接於圖1A所示之感測放大器112。共通地連接於1條字元線WL之複數個記憶胞MC構成1個頁面或複數個頁面。

感測放大器112，如圖1A所示，配置於記憶胞陣列111之位元線方向，連接於位元線BL而進行頁面單位之資料讀出，且兼用作保持1個頁面之寫入資料之資料閂鎖器。即，以頁面單位進行讀出及寫入。於感測放大器112中設置有暫時保持輸入輸出資料之資料快取記憶體及進行行選擇之行選擇閘極電路(未圖示)。

列解碼器113，如圖1A所示，係配置於記憶胞陣列111之字元線方向，且根據列位址而選擇驅動字元線WL及選擇閘極線SGD、SGS。該列解碼器113包含字元線驅動器及選擇閘極線驅動器。又，控制感測放大器112內之行選擇閘極電路之行解碼器118附隨設置於感測放大器112。列解碼器113、行解碼器118及感測放大器112構成用以進行記憶胞陣列111之資料讀出與寫入之讀出/寫入電路。

在外部輸入輸出埠I/O與感測放大器112之間，藉由輸入輸出緩衝器115及資料線114進行資料傳送。即，由感測放大器112所讀出之頁面資料輸出至資料線114，且經由輸入輸出緩衝器115而輸出至輸入輸出埠I/O。又，自輸入輸出埠I/O供給之寫入資料經由輸入輸出緩衝器115而載入至感測放大器112。

自輸入輸出埠I/O供給之位址資料Add經由位址暫存器117供給至列解碼器113及行解碼器118。自輸入輸出埠I/O供給之指令資料Com經解碼而設定於控制信號產生電路116。

將晶片啟用信號/CE、位址閂鎖啟用信號ALE、指令閂鎖啟用信號CLE、寫入啟用信號/WE、讀出啟用信號/RE之各外部控制信號供給至控制信號產生電路116。控制信號產生電路116除了基於指令Com及外部控制信號，進行記憶體動作全部之動作控制以外，亦控制內部電壓產生電路119而產生資料讀出、寫入及抹除所需之各種內部電壓。

又，對控制信號產生電路116施加來自基準電壓產生電路120之基準電壓。控制信號產生電路116進行自源極線SL側之選擇記憶胞M之寫入且控制讀出動作。

圖1C及圖1D顯示記憶胞MC及選擇電晶體SG1、SG2之概略剖面構造。於未圖示之半導體基板上形成之p型井2上形成n型之源極、汲極擴散層15。夾持於2個擴散層15之p型井2之區域係作為構成記憶胞MC之MOSFET(Metal Oxide Semiconductor Field Effect Transistor：金屬氧化物半導體場效電晶體)之通道區域發揮功能。

又，於p型井2上介隔閘極絕緣膜10形成浮動閘極(FG)11。浮動閘極11構成為可於其中保持電荷，且根據其電荷量決定記憶胞MC之臨限值電壓。另，亦可使用電荷捕捉膜作為代替浮動閘極之電荷累積膜。於該浮動閘極11上介隔閘極間絕緣膜12形成有控制閘極(CG)13。

選擇電晶體SG1、SG2包含於未圖示之半導體基板上所形成之p型井2與於該p型井2之表面所形成之n型之源極/汲極擴散層15。另，亦可使用利用邊緣電場之源極/汲極代替擴散層。於p型井2上介隔閘極絕緣膜10形成有控制閘極11'。

圖1E顯示記憶胞陣列1內之1個NAND胞單元NU之概略剖面圖。在該例中，1個NAND胞單元NU係將具有圖1C所示之構成之64個記憶胞MC與具有圖1D之構成之選擇電晶體SG1、SG2串聯連接而構成。

接著，參照圖2~圖4對如此構成之NAND型快閃記憶體之多值記憶方式進行說明。在NAND型快閃記憶體中，如圖2所示，可將1個記憶胞中之臨限值電壓之值控制為例如4種，而使2位元之資料記憶於1個記憶胞MC。以下，將4值資料記憶方式作為例子進行說明。即使為採用除此之外之8值資料(3位元)或其以上之多值資料記憶方式之情形時，僅臨限值電壓分布數不同，基本原理仍相同。

為了將2位元之資料記憶於1個記憶胞，係對應於「11」、「01」、「10」、「00」之4種資料設置4種臨限值電壓分布(E、A~C)，而進行資料之寫入及讀出者。即，於4種臨限值電壓分布(E、A~C)之各者中分配有4種位元資訊(11、01、10、00)之任一者。對應於該2位元之資料形成2個子頁面。即，上階頁面UPPER、下階頁面LOWER的2個子頁面。

於該4種資料之讀出動作時，係對連接於記憶胞MC之選擇字元線WL施加讀出電壓，並檢測記憶胞MC之導通/非導通而進行。施加於選擇字元線WL之讀出電壓之電壓值，可對應於記憶胞之4種臨限值電壓分布，而設定成如圖2所示之各臨限值電壓分布之上限與下限之間之電壓VA、VB、VC(3種)(參照圖2)。讀出電壓VA為最低之電壓，且依VB、VC之順序電壓值變大。另，於讀入動作時施加於非選擇記憶胞MC之電壓Vread設為較資料「10」所分配之臨限值電壓分布C之上限值更大之電壓。即，電壓Vread在進行資料之讀出時，係對於NAND胞中之非選擇記憶胞施加之電壓，且無論其保持資料如何均使該非選擇記憶胞導通。

在圖2中，電壓VAV、VBV、VCV表示在進行對各臨限值電壓分布之寫入時為確認寫入是否已完成而施加之驗證電壓。

再者，Vev係在抹除記憶胞之資料時，為確認其抹除是否已完成而施加於記憶胞之抹除驗證電壓，且具有負值。其大小係考慮鄰接記憶胞之干擾之影響而決定。上述各電壓之大小關係為Vev<VA<VAV<VB<VBV<VC<VCV<Vread。

另，雖然抹除驗證電壓Vev如上述般為負值，但實際上在抹除驗證動作中施加於記憶胞MC之控制閘極之電壓並非負值而為零或正值。即，在實際之抹除驗證動作中，對記憶胞MC之背閘極供給正電壓，且對記憶胞MC之控制閘極施加零或較背閘極電壓更小之正值之電壓。

區塊抹除後之記憶胞之臨限值電壓分布E，其上限值亦為負值，且分配有資料「11」。又，寫入狀態之資料「01」、「10」、「00」之記憶胞，分別具有正臨限值電壓分布A、B、C(A、B、C之下限值亦為正值)。資料「01」之臨限值電壓分布A之電壓值最低，資料「00」之臨限值電壓分布C之電壓值最高，資料「10」之臨限值電壓分布B具有資料「01」與資料「00」之中間之電壓值。另，圖2所示之臨限值電壓分布畢竟僅為一例。例如，雖然圖2係設為臨限值電壓分布A、B、C均為正臨限值電壓分布而加以說明，但亦可係臨限值電壓分布A為負電壓之分布，而臨限值電壓分布B、C為正電壓之分布。又，臨限值電壓分布E亦可為正電壓之分布。

1個記憶胞之2位元資料包含下階頁面資料與上階頁面資料，且下階頁面資料與上階頁面資料係藉由分別之寫入動作即2次寫入動作，寫入至記憶胞。標記為資料「＊@」時，＊表示上階頁面資料，@表示下階頁面資料。

首先，參照圖3說明下階頁面資料之寫入。所有記憶胞均設為具有抹除狀態之臨限值電壓分布E，且記憶資料「11」者。如圖3所示，進行下階頁面資料之寫入時，記憶胞之臨限值電壓分布E根據下階頁面資料之值(「1」、或「0」)分成2個臨限值電壓分布(E、B')。即，在下階頁面資料之值為「1」之情形下，維持抹除狀態之臨限值電壓分布E。

另一方面，在下階頁面資料之值為「0」之情形下，對記憶胞之隧道氧化膜施加高電場，且對浮動閘極電極注入電子，而使記憶胞之臨限值電壓Vth上升特定量。具體而言，設定驗證電位VBV'並反復進行寫入動作直至成為該驗證電壓VBV'以上之臨限值電壓。其結果，記憶胞變化為寫入狀態(資料「10」)。

接著，參照圖4說明上階頁面資料之寫入。上階頁面資料之寫入係基於自晶片之外部輸入之寫入資料(上階頁面資料)與已寫入至記憶胞之下階頁面資料而進行。

即，如圖4所示，在上階頁面資料之值為「1」之情形下，不對記憶胞之隧道氧化膜施加高電場以防止記憶胞之臨限值電壓Vth之上升。其結果，資料「11」(抹除狀態之臨限值電壓分布E)之記憶胞直接維持資料「11」，資料「10」(臨限值電壓分布B')之記憶胞直接維持資料「10」。但，使用較上述驗證電壓VBV'更大之正規之驗證電壓VBV而調整臨限值電壓分布之下限值，藉此形成已縮小臨限值電壓分布之寬度之臨限值電壓分布B。

另一方面，在上階頁面資料之值為「0」之情形下，對記憶胞之隧道氧化膜施加高電場，且對浮動閘極電極注入電子，而使記憶胞之臨限值電壓Vth上升特定量。其結果，資料「11」(抹除狀態之臨限值電壓分布E)之記憶胞變化為臨限值電壓分布A之資料「01」，資料「10」之記憶胞變化為臨限值電壓分布C之資料「00」。此時，使用驗證電壓VAV、VCV，調整臨限值電壓分布A、C之下限值。

以上為一般之4值記憶方式之資料寫入方式之一例。此畢竟僅為一例，對臨限值電壓分布之資料之分配、寫入動作之順序等，亦可採用除此之外之各種方法。又，即使於3位元以上之多位元記憶方式中，由於僅於上述動作中進而增加根據上階頁面資料而將臨限值電壓分布分割成8種之動作，故基本之動作仍相同。

記憶胞MC具有圖2之4個臨限值電壓分布之情形時，讀出動作係藉由對1條字元線WL依序施加電壓VA、VB、VC而進行。例如，在以電壓VA→VB→VC之順序施加之情形時，以電壓VA導通之記憶胞MC確定為其臨限值電壓為臨限值電壓分布E。在其後執行之施加電壓 VB、VC之讀出動作中，於確定為具有該臨限值電壓分布E之記憶胞中流通電流時，成為不必要之消耗電力增大，而不佳。於以往中，亦存在藉由將連接於如此之記憶胞之位元線BL強制連接於源極線等而謀求電流削減之技術。但，以此種技術，由於需要大面積之高耐壓電晶體，故有半導體記憶裝置之占有面積增大之問題。

因此，第1實施形態之感測放大器電路112具有如圖5所示之構造。該第1形態之感測放大器電路112具備複數個感測單元U0~Um-1。複數個感測單元U0~Um-1各自連接於1個NAND胞單元NU。

1個感測單元U分別包含高耐壓電晶體Tr1、調節器REG1、第1開關電路SW1、感測放大器SEN1、及閂鎖電路LAT1。

高耐壓電晶體Tr1連接於位元線BL與調節器REG1之間。調節器REG1係用以使自電源電壓端子T1供給之電源電壓Vdd固定之電路。感測放大器SEN1連接於經由高耐壓電晶體Tr1及調節器REG1與位元線BL連接之感測節點SN，且檢測、放大位元線BL之電位。閂鎖電路LAT1對感測放大器SEN1放大之信號進行閂鎖。

第1開關電路SW1連接於電源電壓端子T1與調節器REG1(感測節點SN)之間。第1開關電路SW1雖在讀出動作中設為導通狀態，但根據閂鎖電路LAT1之保持資料，自導通狀態切換成非導通狀態。第1開關電路SW1成為非導通狀態時，停止自電源電壓端子T1向位元線BL之電壓供給。且，位元線BL之電荷僅經由NAND胞單元NU向源極線CELSRC放電。

接著，參照圖6之流程圖說明本實施形態之讀出動作之順序。此處，說明對連接於所選擇之字元線WL(選擇字元線)之複數個記憶胞MC(於1個記憶胞中保持2位元之資料)執行讀出動作之情形。

該情形時，對選擇字元線WL，首先施加1個電壓例如電壓VA(S1)。另，與以往之讀出動作相同地，對非選擇字元線WL施加電壓Vread，對位元線BL經由第1開關電路SW1充電至電源電壓Vdd。其後，藉由導通選擇電晶體SG1或SG2，開始使用電壓VA之讀出動作。

根據該讀出動作，利用感測放大器SEN1檢測、放大位元線BL0之信號，且根據此，將資料保持於閂鎖電路LAT1中。若保持於任一閂鎖電路LAT1之資料為「1」，則無須重複自對應之記憶胞MC之讀出動作。因此，對應於其記憶胞MC之感測單元U中之第1開關電路SW1自導通狀態切換成非導通狀態(S6)。另一方面，讀出動作之結果，關於經讀出之保持於閂鎖電路LAT1之資料為「0」之記憶胞MC，以第1開關電路SW1仍保持為導通狀態，而進行至步驟S3。

在步驟S3中，對選擇字元線WL施加例如電壓VB。與步驟S1相同地，對非選擇字元線WL施加電壓Vread，經由第1開關電路SW1對位元線BL充電電源電壓Vdd。其後，藉由導通選擇電晶體SG1或SG2，開始使用電壓VB之讀出動作。

根據該讀出動作，利用感測放大器SEN1檢測、放大位元線BL0之信號，且根據此，將資料保持於閂鎖電路LAT1。若保持於任一閂鎖電路LAT1之資料為「1」，則對應於其記憶胞MC之感測單元U中之第1開關電路SW1自導通狀態切換成非導通狀態(S6)。藉此，於以後停止對包含有其記憶胞MC之NAND胞單元之電源電壓Vdd供給。

另一方面，讀出動作之結果，關於經讀出之保持於閂鎖電路LAT1之資料為「0」之記憶胞MC，以第1開關電路SW1仍保持導通狀態，而進行至步驟S5。

在步驟S5中，對選擇字元線WL施加例如電壓VC。與步驟S1相同地，對非選擇字元線WL施加電壓Vread，且經由第1開關電路SW1對位元線BL充電電源電壓Vdd。其後，藉由導通選擇電晶體SG1或SG2，開始使用電壓VC之讀出動作。

由於以上之步驟S1、S3、S5中之讀出動作之結果保持於閂鎖電路LAT1中，故根據該閂鎖資料，判定記憶胞MC具有臨限值電壓分布E、A、B、C之何者。藉由以上，結束讀出動作。

如此，本實施形態之非揮發性半導體記憶裝置在進行複數次讀出動作(S1、S3、S5)之情形時，在根據中途之讀出動作確定地讀出保持資料之情形下，將第1開關電路SW1自導通狀態切換成非導通狀態。藉此，可防止對確定地讀出保持資料之記憶胞供給多餘電流，從而降低消耗電力。又，由於亦無須將位元線BL強制連接於接地電位等，且無需用於其之電晶體，故可抑制半導體記憶裝置之占有面積之增大。

[第2實施形態]

接著，參照圖7及圖8說明第2實施形態之非揮發性半導體記憶裝置。該第2實施形態之半導體裝置之整體構成，與圖1A所示者相同。但，該實施形態之感測放大器電路112之構成與第1實施形態不同。

以下，參照圖7說明該第2實施形態之非揮發性半導體記憶裝置之感測放大器電路112之構成。關於與圖5相同之構成要素，標附與圖5相同之參照符號，而在以下省略其詳細之說明。該實施形態之感測放大器電路112，除了第1實施形態之感測放大器電路112之構成要素以外，亦具備第2開關電路SW2。該第2開關電路SW2連接於源極接地線SRCGND與位元線BL之間。源極接地線SRCGND係為使位元線彼此短路而配線於與位元線交叉之方向之全域配線。且，該第2開關電路SW2雖在讀出動作中設為非導通狀態，但根據閂鎖電路LAT1之保持資料自非導通狀態切換成導通狀態。藉由第2開關電路SW2成為導通狀態，使位元線BL與源極接地線SRCGND短路，藉此促進位元線BL之放電。

接著，參照圖8之流程圖說明第2實施形態之讀出動作之順序。此處，說明與第1實施形態相同地對連接於所選擇之字元線WL(選擇字元線)之複數個記憶胞MC(於1個記憶胞中保持2位元之資料)執行讀出動作之情形。

圖8之順序與圖6之順序大致相同。但，在步驟S6中，除了將第1開關電路SW1自導通狀態切換成非導通狀態以外，亦將第2開關電路SW2自非導通狀態切換成導通狀態(使位元線BL與源極接地線SRCGND短路)。藉由導通第2開關電路SW2，可促進位元線BL之放電，從而可使確定地讀出保持資料之位元線BL之電荷提前放電。又，藉由將讀出動作已結束之位元線BL連接於源極接地線SRCGND而固定為接地電位，使位元線不會處於浮動狀態。藉此，可使對讀出動作未結束之其他位元線之影響降低。

以上，雖已說明本發明之幾個實施形態，但該等實施形態係作為例子而提示者，並非意圖限定發明之範圍。該等新穎之實施形態，可以其他各種形態實施，在不脫離發明要旨之範圍內，可進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或要旨內，且包含於申請專利範圍所記載之發明及其均等之範圍內。

例如，在上述實施形態中，已說明在於1個記憶胞MC中保持2位元之資料之情形時，對1個記憶胞MC反復執行讀出動作之情形。但，本發明並非限定於此者，亦可應用於對1個記憶胞MC以某種理由反復進行讀出動作之情形。又，不僅可應用於通常之讀出動作，亦可應用於寫入動作後之驗證讀出動作、或抹除動作後之抹除驗證讀出動作。