JP4271168B2 - 半導体記憶装置 - Google Patents

Description

この発明は、半導体記憶装置に係り、特にセンスアンプ回路の改良に関する。

フラッシュメモリ等の半導体メモリのセンスアンプ回路は、基本的にメモリセルのデータに応じて流れるセル電流の有無又は大小を検出することにより、データを判定する。センスアンプ回路は、通常多数のメモリセルが接続されたデータ線（ビット線）に接続されるが、そのセンス方式には大きく分けて、電圧検出型と電流検出型とがある。

電圧検出型センスアンプは、例えばメモリセルから切り離された状態のビット線を所定電圧にプリチャージした後、選択メモリセルによってビット線を放電させ、そのビット線の放電状態をビット線につながるセンスノードで検出する。データセンス時、ビット線は電流源負荷から切り離され、セルデータにより決まるビット線電圧を検出することになる。ＮＡＮＤ型フラッシュメモリでは通常このセンスアンプ方式が用いられる（例えば、特許文献１参照）。

電流検出型センスアンプは、ビット線を介してメモリセルに読み出し電流を流してデータセンスを行う。但しこの場合もセルデータによってビット線電圧が決まり、最終的にビット線につながるセンスノードでのデータ判定は、セル電流の相違に基づく電圧の相違を検出することになる（例えば、特許文献２参照）。
特開２０００−０７６８８２号公報 特開平１０−２２８７９２号公報

電圧検出型センスアンプと電流検出型センスアンプは一般に、次のような利害得失がある。電圧検出型は、ビット線の電荷充放電を利用するため、消費電力が少なくて済むが、ビット線容量が大きい大容量メモリでは、その充放電に時間がかかるため、高速センスが難しくなる。またセルデータに応じてビット線電圧を比較的大きく振幅させるため、隣接ビット線間のノイズが問題になる。

これに対して電流検出型センスアンプは、ビット線を介してメモリセルに読み出し電流を流しながらデータセンスすることで、高速センスが可能である。また、ビット線とセンスノードの間に配置するクランプ用トランジスタ（プリセンスアンプ）により、セルデータによるビット線電圧の振幅は小さく抑えることができ、従ってビット線間ノイズにも強い。しかし、これらの利点を得るためには、消費電力が大きくなる。

大容量化したＮＡＮＤ型フラッシュメモリでは、これまで電圧検出型センスアンプが広く用いられてきた。しかし、更に大容量化が進んだ場合、消費電力を抑えながら如何に高速センスを行うかは重要な解決課題となる。

この発明は、消費電力を抑えて高速センスを可能としたセンスアンプ回路を持つ半導体記憶装置を提供することを目的とする。

この発明の一の態様に係る半導体記憶装置は、第１論理データとそれよりセル電流が小さい第２論理データとを記憶するメモリセルが接続されたビット線を有するメモリセルアレイと、前記メモリセルのデータを読み出すためのビット線と、前記ビット線とセンスノードの間の電流経路に配置されてビット線電圧をクランプするクランプ用トランジスタと、前記クランプ用トランジスタ及び前記ビット線を介して選択された前記メモリセルのデータを検出するセンスアンプ回路とを備え、前記センスアンプ回路は、前記クランプ用トランジスタのゲートに制御電圧を与えた状態で第１及び第２の少なくとも２回の読み出しサイクルで選択メモリセルのデータ読み出しを行うものであり、前記第１の読み出しサイクルで第１論理データが検出された選択メモリセルに対して、前記第２の読み出しサイクルでは読み出し電流の供給をオフにする制御が行われ、かつ第１の読み出しサイクルでは、前記クランプ用トランジスタのゲートに第１の制御電圧を与える一方、第２の読み出しサイクルでは、前記クランプ用トランジスタのゲートに前記第１の制御電圧よりも大きい第２の制御電圧を与えることを特徴とする。

この発明によると、消費電力を抑えて高速センスを可能としたセンスアンプ回路を持つ半導体記憶装置を提供することができる。

以下、図面を参照して、この発明の実施の形態を説明する。図１は、実施の形態によるＮＡＮＤ型フラッシュメモリのメモリセルアレイ１とこれに接続されるセンスアンプ回路２の構成を示している。メモリセルアレイ１は、ＮＡＮＤセルユニットＮＵを配列して構成されるもので、図では隣接する２ビット線ＢＬａ、ＢＬｂの部分を示している。ＮＡＮＤセルユニットＮＵは、複数個（図の例では１６個）直列接続された電気的書き換え可能な不揮発性メモリセルＭ０−Ｍ１５を有する。このメモリセル列の一端は、選択ゲートトランジスタＳ１を介してビット線ＢＬａ、ＢＬｂに接続され、他端は選択ゲートトランジスタＳ２を介して共通ソース線ＣＥＬＳＲＣに接続されている。各メモリセルＭ０−Ｍ１５の制御ゲートは異なるワード線ＷＬ０−ＷＬ１５に接続されている。選択ゲートトランジスタＳ１、Ｓ２のゲートはそれぞれ、ワード線と並行する選択ゲート線ＳＧＤ、ＳＧＳに接続されている。

センスアンプ回路２は、隣接する二つのビット線ＢＬａ、ＢＬｂで共有される。即ちビット線ＢＬａ、ＢＬｂは、ビット線選択トランジスタＱＮａ、ＱＮｂを介して選択的に第１のセンスノードＮＳ１に接続される。第１のセンスノードＮＳ１は、ビット線電圧クランプ用及びプリセンス用のＮＭＯＳトランジスタＱＮ３を介し、転送回路２３、２４を介して第２のセンスノードＮＳ２に接続される。第２のセンスノードＮＳ２には電荷保持用キャパシタＣが接続されている。

第２のセンスノードＮＳ２とクランプ用トランジスタＱＮ３の間に配置された転送回路２３、２４は、動作モードに応じてそれらの間の接続／非接続を選択するためのものである。一方の転送回路２３は、データ読み出し時に用いられるもので、データラッチ２１のデータノードＮ２によりゲートが制御されるＮＭＯＳトランジスタＱＮ２により構成される。もう一方の転送回路２４は、データ書き込み時に用いられるもので、データラッチ２１のデータノードＮ１によりゲートが制御されるＰＭＯＳトランジスタＱＰ２と、制御信号ＲＤＰによりゲートが制御されるＰＭＯＳトランジスタＱＰ３の直列接続回路である。

読み出し時は、制御信号ＲＤＰが“Ｈ”であり、転送回路２４はオフとなる。従って、選択メモリセルへの読み出し電流の供給は、転送回路２２を介し、クランプ用トランジスタＱＮ３を介して行われる。またビット線電圧の変化はクランプ用トランジスタＱＮ３で増幅されて、転送回路２３を介してセンスノードＮＳ２に伝えられる。データ書き込み時は、“１”書き込みのビット線にＶｃｃを転送する必要があるため、電圧降下のないＰＭＯＳトランジスタＱＰ２、ＱＰ３からなる転送回路２４が転送回路２３と共に用いられる。

第２のセンスノードＮＳ２にゲートが接続されたＰＭＯＳトランジスタＱＰ５がセンス用トランジスタである。このセンス用トランジスタＱＰ５のソースは、データセンス時にオンになるスイッチング用ＰＭＯＳトランジスタＱＰ４を介して電源Ｖｃｃに接続され、ドレインは読み出しデータを保持するデータラッチ２１のデータノードＮ１に接続されている。

データラッチ２１には、読み出しサイクル前にデータノードＮ１を“Ｌ”レベルにリセットするために、リセット用ＮＭＯＳトランジスタＱＮ６が接続されている。

センスノードＮＳ２には、読み出し電流を供給するための電流源負荷として、電流源ＰＭＯＳトランジスタＱＰ１と電流源ＮＭＯＳトランジスタＱＮ１の二つが接続されている。ＰＭＯＳトランジスタＱＰ１は、読み出し開始から一定時間、センスノードＮＳ２を電源電圧Ｖｃｃまで充電しながら、選択ビット線を介してメモリセルに読み出し電流を供給するために用いられる。ＮＭＯＳトランジスタＱＮ１は、ＰＭＯＳトランジスタＱＰ１をオフにして行われるデータセンス時に、クランプ用トランジスタＱＮ３が電圧増幅するための負荷電流を流す。具体的にこのＮＭＯＳトランジスタＱＮ１は、データセンス時大きなセル電流によりセンスノードＮＳ２があるレベル以下まで電圧低下したときにオンとなる。

この実施の形態のセンスアンプ回路２は、後に説明するように、消費電力削減を目的として、選択メモリセルに対して少なくとも２回の読み出しサイクルが繰り返される。一回目の読み出しサイクルで“１”データが判定された場合には、データラッチ２１のノードＮ２が“Ｌ”となり、二回目の読み出しサイクルでは転送回路２３がオフとなる。これにより、無駄な消費電流をビット線に流さないという制御が行われる。

センスノードＮＳ１と接地端子Ｖｓｓとの間には、リセット回路２２が設けられている。リセット回路２２は、データラッチ２１のデータノードＮ１によりゲートが制御されるＮＭＯＳトランジスタＱＮ４と、リセット信号ＧＲＳによりゲートが制御されるＮＭＯＳトランジスタＱＮ５との直列回路である。即ちこのリセット回路２２は、リセット信号ＧＲＳとデータラッチ２１のノードＮ１の読み出しデータとのＡＮＤ論理により、ビット線のリセット動作を行うことになる。

クランプ用トランジスタＱＮ３は、データ読み出し時ビット線の上限電圧（クランプ電圧）を設定して、選択されたメモリセルのデータにより決まるビット線電圧の変化を増幅してセンスノードＮＳ２に転送する働きをする。この実施の形態では、２回の読み出しサイクルにおけるクランプ用トランジスタＱＮ３のゲートＢＬＣに与える電圧を異ならせる。これにより、消費電力を抑えながら、確実なデータ判定を行うことが可能になる。

データラッチ２１は、図示しないカラム選択ゲートを介してデータ線に接続される。あるいは、データ線とデータラッチ２１の間には、書き込み或いは読み出しデータを一時保持するためのもう一つのデータラッチ（データキャッシュ）が設けられる。

この実施の形態のフラッシュメモリが二値データ記憶を行うものとすると、データのしきい値電圧分布は図３のようになる。しきい値電圧が負の状態が、選択時コンダクタンスの大きく、従って大きいセル電流を流す第１論理データ、即ち“１”データ（消去状態）であり、しきい値電圧が正の状態がコンダクタンスの小さい第２論理データ即ち、“０”データである。

ＮＡＮＤ型フラッシュメモリでのデータ消去及び書き込みを簡単に説明すれば、次のようになる。データ消去は、通常ワード線を共有するＮＡＮＤセルユニットの集合として定義されるブロック単位で行われる。選択ブロックの全ワード線に０Ｖを与え、メモリセルアレイが形成されたｐ型ウェルに消去電圧Ｖｅｒａ（例えば２０Ｖ）を与えることにより、全メモリセルは、浮遊ゲートの電子がチャネルに放出されて、しきい値の低い“１”データ状態になる。

１ワード線を共有するメモリセルの集合は１ページ或いは２ページとなり、データ書き込みはページ単位で行われる。書き込み時、ビット線を介してＮＡＮＤセルチャネルにはデータに応じてＶｃｃ−Ｖｔ（“１”データの場合）、Ｖｓｓ（“０”データの場合）が与えられる。この状態で選択ページのワード線に書き込み電圧Ｖｐｇｍ（例えば２０Ｖ）、ビット線側の非選択ワード線に書き込みパス電圧Ｖｐａｓｓ（データによらずメモリセルをオンさせる電圧）を与えると、“０”データが与えられたメモリセルでは、ＦＮトンネリングによりチャネルから浮遊ゲートに電子が注入される。“１”データが与えられたメモリセルでは、チャネル電位が上昇して、電子注入は起こらない（書き込み禁止）。

次にこの実施の形態のデータ読み出し動作を、図２のタイミング図を参照して説明する。図２では、ビット線ＢＬａ、ＢＬｂとセンスノードＮＳ２の電圧について、他のノードに比べて電圧レンジを拡大して示している。データ読み出しはページ単位で行われる。

図２に示すように、この実施の形態では選択ページのデータ読み出しに２回の読み出しサイクル１、２を実行することが一つの特徴である。最初の読み出しサイクル１でデータ“１”が読み出されたセルについては、２回目の読み出しサイクル２では、センスノードＮＳ１、ＮＳ２間を切り離して、読み出し電流供給を行わず、読み出し動作を行わない、という制御が行われる。

この実施の形態のデータ読み出しのもう一つの特徴は、全ての“１”データセルに読み出し電流を流す最初の読み出しサイクル１で、その読み出し電流を抑制していることである。具体的には、クランプ用トランジスタＱＮ３のゲートＢＬＣに与える電圧を、最初の読み出しサイクル１ではＶＢＬ１＋Ｖｔとし、２回目ではＶＢＬ２＋Ｖｔ（ＶＢＬ１＜ＶＢＬ２）とする。Ｖｔは、ＮＭＯＳトランジスタのしきい値電圧である。

読み出し動作に入る前にデータラッチ２１は、“０”データ状態（Ｎ１＝“Ｌ”、Ｎ２＝“Ｈ”）にリセットされる。読み出し動作の間、メモリセルアレイ１の選択ブロック内の選択ワード線には読み出し電圧Ｖｒ（例えば０Ｖ）が、非選択ワード線にはデータによらずメモリセルがオンする読み出しパス電圧Ｖｒｅａｄが与えられる。これらの電圧とデータしきい値分布との関係は、図３に示してある。選択ゲート線ＳＧＤ、ＳＧＳにも読み出しパス電圧Ｖｒｅａｄが与えられる。ビット線選択信号ＢＬＳａ、ＢＬＳｂは、一方がＶｃｃ（選択）、他方がＶｓｓ（非選択）とされる。

タイミングｔ０に、電流源負荷ＰＭＯＳトランジスタＱＰ１のゲートＦＬＴにＶｓｓを与えて、これをオンにする。同時に、電流源負荷ＮＭＯＳトランジスタＱＮ１のゲートＢＬＸには、Ｖｃｃより低い電圧ＶＢＬＸを与える。電流源ＮＭＯＳトランジスタＱＮ１は、データ読み出し動作の間、一定のゲート電圧ＶＢＬＸで駆動される。

タイミングｔ０ではまた、ＢＬＣ＝ＶＢＬ１＋Ｖｔとして、クランプ用ＮＭＯＳトランジスタＱＮ３をオンにする。このクランプ用ＮＭＯＳトランジスタＱＮ３のゲートバイアス電圧ＶＢＬ１＋Ｖｔは、２回目の読み出しサイクルでのバイアス電圧ＶＢＬ２＋Ｖｔより低く設定される。

読み出し動作の間、ＲＤＰ＝“Ｈ”であって、転送回路２４はオフを保つ。転送回路２３は、データラッチ２１がＮ２＝“Ｈ”の状態に初期化されているため、オンである。リセット回路２２の制御信号ＧＲＳがタイミングｔ０で“Ｈ”になるが、初期状態ではＮＭＯＳトランジスタＱＮ４がオフであり、リセット回路２２はオフ状態を保つ。

以上の電圧印加により、選択ビット線は、クランプ用トランジスタＱＮ３によりその電圧上限値が制限されて、ほぼＶＢＬ１まで上昇する。センスノードＮＳ２は、ＰＭＯＳトランジスタＱＰ１によりＶｃｃまで充電される。電流源ＮＭＯＳトランジスタＱＮ１は、最初期はオンするが、センスノードＮＳ２がＶＢＬＸ−Ｖｔまで上昇するとオフになる。

タイミングｔ１で、ＦＬＴ＝“Ｈ”（＝Ｖｃｃ）として、負荷ＰＭＯＳトランジスタＱＰ１をオフにして読み出し電流供給を停止する。同時に、ＧＲＳ＝“Ｌ”（＝Ｖｓｓ）として、リセット回路２２をオフにする（但し、読み出しサイクル１では、ＮＭＯＳトランジスタＱＮ４がオフを保っている）。

セルデータが“０”であれば、選択ビット線に引き込み電流が流れないため、センスノードＮＳ２は、“Ｈ”レベルを保ち、従ってＮＭＯＳトランジスタＱＮ１もオフのままである。セルデータが“１”であれば、ビット線電圧が低下し、これがクランプ用トランジスタＱＮ３により増幅されてセンスノードＮＳ２に伝えられて、センスノードＮＳ２は電圧低下する。センスノードＮＳ２がＶＢＬＸ−Ｖｔ以下に電圧低下すると、電流源ＮＭＯＳトランジスタＱＮ１がオンして電流を供給するため、センスノードＮＳ２の大きな電圧低下は抑えられる。

タイミングｔ２で、センス信号ＳＴＢを短時間、“Ｌ”（＝Ｖｓｓ）として、ＰＭＯＳトランジスタＱＰ４をオンにし、データセンスを行う。センス用ＰＭＯＳトランジスタＱＰ５は、そのしきい値電圧をＶｔｐとして、センスノードＮＳ２が“Ｈ”レベル（データ“０”）であればオフ、Ｖｃｃ−│Ｖｔｐ│より低い“Ｌ”レベル（データ“１”）であればオンになる。これにより、“１”データが検出されると、データラッチ２１のノードＮ１に“Ｈ”がラッチされる。

以後、“１”データが読み出されたセンスアンプでは、リセット回路２２のＮＭＯＳトランジスタＱＮ４がオンとなり、リセット信号ＧＲＳが“Ｈ”になると、センスノードＮＳ１はＶｓｓにリセットされた状態を保つ。またＮ２＝“Ｌ”により制御されて転送回路２３がオフになり、センスノードＮＳ２、ＮＳ１間も切り離される。即ち、最初の読み出しサイクル１で“１”が読み出されると、次のサイクルでは、そのセルには読み出し電流が流れないように制御される。

図２においては、“１”データのうち、最初の読み出しサイクル１で“１”と判定されるものと、“１”とは判定されないものの代表的な例を示している。選択時のチャネルコンダクタンスＣcell(1-1)が十分に大きい“１”データセルは、最初の読み出しサイクルで“１”データとして判定される。“１”データであってもそのチャネルコンダクタンスＣcell(1-2)が十分に大きくないと、最初の読み出しサイクルでは“０”としてセンスされる可能性がある。そこで次の読み出しサイクル２でこれを確実に読み出す。

即ちタイミングｔ３で再度、ＦＬＴ＝Ｖｓｓとして、電流源負荷ＰＭＯＳトランジスタＱＰ１をオンにする。同時に、クランプ用ＮＭＯＳトランジスタＱＮ３に与える電圧を高くし、ＶＢＬ２＋Ｖｔとする。以下、最初の読み出しサイクル１と同様にビット線に読み出し電流を供給し、タイミングｔ４で電流供給を停止して、タイミングｔ５でデータセンスする。この様にセンス感度を高めた２回目の読み出しサイクル２で、コンダクタンスが十分には大きくない“１”データが検出される。

以上のようにこの実施の形態では、２回の読出しサイクルでデータ読み出しを行い、最初のサイクルで“１”読み出しされたセルについては、２回目には読み出し電流を流さないようにしている。これにより、電流検出型センスアンプ方式ではあるが全体として消費電流を抑制することができる。

特に、最初の読み出しサイクルでは、全選択ビット線に読み出し電流を流すので２回目に比べて大きな消費電流が流れるが、クランプ用トランジスタＱＮ３に与えるバイアス電圧ＶＢＬ１＋Ｖｔを低く抑えることによって、その消費電流が抑えられる。また、接地電位Ｖｓｓの浮き上がりが抑えられるため、誤読み出しの危険も少なくなる。

また、２回目の読み出しサイクルでは、クランプ用トランジスタＱＮ３に与えるバイアス電圧を上げて、“１”データセルにより大きな読み出し電流を流すことにより、高い検出感度が得られ、確実にデータセンスが可能となる。

またこの実施の形態のセンスアンプ回路は、電流検出方式であるために、特にビット線容量が大きい大容量フラッシュメモリの場合に、電圧検出型センスアンプに比べて、高速のデータセンスが可能になる。

図４は、同じセンスアンプ回路２を用いたもう一つのデータ読み出し動作例である。メモリセルアレイに与える電圧は先のデータ読み出しと同じである。選択ビット線電圧変化は、“１”データセルについて、選択時のチャネルコンダクタンスが、Ｃcell(1-1)＞Ｃcell(1-2)＞Ｃcell(1-3)なる関係にある代表的な３例を示している。このデータ読み出し動作では、２回の読み出しサイクル１、２の前に予備的読み出しサイクルを設定して、より消費電流の低減を可能としている。

タイミングｔ０−ｔ２の予備読み出しサイクルでは、電流源負荷ＮＭＯＳトランジスタＱＮ１はオフを保ち、電流源負荷ＰＭＯＳトランジスタＱＰ１のみを用いる。但し、そのゲートＦＬＴに与える電圧ＶＦＬＴは、ＰＭＯＳトランジスタＱＰ１がしきい値電圧近傍のオン状態になるように設定され、小さい電流が供給されるものとする。クランプ用ＮＭＯＳトランジスタＱＮ３のゲートＢＬＣには、ＶＢＬ２＋Ｖｔ（又はＶＢＬ１＋Ｖｔ）を与える。

この様な微小電流を選択ビット線に供給しながら、タイミングｔ１でＳＴＢ＝“Ｌ”としてデータセンスを行う。これにより、ビット線電圧は増幅されてセンスノードＮＳ２に転送され、しきい値の十分に低いセル即ちチャネルコンダクタンスＣcell(1-1)の“１”データセルと、“０”データセルとが判別される。

“１”データが検出されると、先の動作例と同様に、以後の動作ではセンスノードＮＳ１は“Ｌ”レベル状態にリセットされ、センスノードＮＳ１、ＮＳ２間も切り離されて、対応ビット線に読み出し電流は流されない。この予備的読み出しでは、読み出し電流を絞っているため、“１”データが“０”として検出される可能性は高いが、確実に“１”データであるものは検出されるから、以後の読み出し電流を効果的に低減できることになる。

タイミングｔ２−ｔ５の読み出しサイクル１、続くタイミングｔ５−ｔ８の読み出しサイクル２は、先の読み出し動作例と同じである。この場合も、読み出しサイクル１では、クランプ用トランジスタＱＮ３の与える電圧ＶＢＬ１＋Ｖｔを、読み出しサイクル２でのそれ、ＶＢＬ２＋Ｖｔ、より低くしている。これにより、読み出しサイクル１では、チャネルコンダクタンスＣcell(1-2)の“１”データが検出され、読み出しサイクル２では、チャネルコンダクタンスＣcell(1-3)の“１”データが検出される。

この様なデータセンス動作を行えば、電流を絞った予備的読み出し動作で１ページ内の一定範囲の“１”データ判定が行われ、以後大きな読み出し電流が流れる“１”データ読み出しセル数が少なくなる。従って、全体として一層の消費電力削減が図られる。

図５は、上記実施の形態と同様のＮＡＮＤ型フラッシュメモリに適用される第２の実施の形態のセンスアンプ回路２の構成を示している。図１と対応する部分には同一符号を付して詳細な説明は省く。

このセンスアンプ回路２では、電流源負荷であるＰＭＯＳトランジスタＱＰ１とＮＭＯＳトランジスタＱＮ１とはクランプ用ＮＭＯＳトランジスタＱＮ３に対して直列に接続されている。ＰＭＯＳトランジスタＱＰ１とＮＭＯＳトランジスタＱＮ１の間に、データラッチ２１のデータノードＮ１によりゲートが制御されるスイッチングＰＭＯＳトランジスタＱＰ１１が配置されている。

先の実施の形態と同様に、初期状態では、データラッチ２１がＮ１＝“Ｌ”にリセットされるので、ＰＭＯＳトランジスタＱＰ１１はオンである。このＰＭＯＳトランジスタＱＰ１１は、読み出しデータに応じて、電流源ＰＭＯＳトランジスタＱＰ１を切り離す働きをする。

ＰＭＯＳトランジスタＱＰ１１のドレインとセンスノードＮＳ２との間には、スイッチングＮＭＯＳトランジスタＱＮ１１が設けられている。センスノードＮＳ２はクランプ用トランジスタＱＮ３のドレインに接続されている。

図６はこのセンスアンプ回路２を用いたデータ読み出し動作のタイミング図を、図２と対応させて示している。先の実施の形態と同様に、少なくとも２回の読み出しサイクル１、２が設定され、かつこれらの読み出しサイクル１、２でクランプ用トランジスタＱＮ３には異なる制御電圧ＶＢＬ１＋Ｖｔ、ＶＢＬ２＋Ｖｔ（ＶＢＬ１＜ＶＢＬ２）が与えられる。

具体的に説明する。タイミングｔ０で、ＦＬＴ＝Ｖｓｓとして、電流源ＰＭＯＳトランジスタＱＰ１をオンにし、ＢＬＸ＝ＶＢＬＸ（＜Ｖｃｃ）として電流源ＮＭＯＳトランジスタＱＮ１をオンにする。即ち二つの電流源負荷トランジスタＱＰ１、ＱＮ１が同時にオンになる。電流源ＮＭＯＳトランジスタＱＮ１は、データ読み出し動作の間、一定のゲート電圧ＶＢＬＸで駆動され、ビット線電流を制限する機能を果たす。

タイミングｔ０ではまた、ＢＬＣ＝ＶＢＬ１＋Ｖｔとして、クランプ用ＮＭＯＳトランジスタＱＮ３をオンにする。このクランプ用ＮＭＯＳトランジスタＱＮ３のゲートバイアス電圧ＶＢＬ１＋Ｖｔは、２回目の読み出しサイクルでのバイアス電圧ＶＢＬ２＋Ｖｔより低く設定される。

初期状態でデータラッチ２１は、Ｎ１＝“Ｌ”の状態に初期化されているため、ＰＭＯＳトランジスタＱＰ１１はオンである。リセット回路２２の制御信号ＧＲＳがタイミングｔ０で“Ｈ”になるが、初期状態ではＮＭＯＳトランジスタＱＮ４がオフであり、リセット回路２２はオフ状態を保つ。

またタイミングｔ０で、ＮＭＯＳトランジスタＱＮ１１は、ゲートＨＯに“Ｈ”（＝Ｖｃｃ＋Ｖｔ）が与えられてオンになる。

以上の電圧印加により、センスノードＮＳ２は、ＰＭＯＳトランジスタＱＰ１によりＶｃｃまで充電される。また、ビット線に対してはＮＭＯＳトランジスタＱＮ１１が実質的な電流源となって、制限された電流で選択ビット線が充電される。そのビット線電圧上限値はクランプ用トランジスタＱＮ３により制限されて、ほぼＶＢＬ１まで上昇する。

タイミングｔ１で、ＦＬＴ＝“Ｈ”（＝Ｖｃｃ）として、ＰＭＯＳトランジスタＱＰ１をオフ、ＨＯ＝“Ｌ”として、ＮＭＯＳトランジスタＱＮ１１をオフにする。これにより、センスノードＮＳ２が電源から切り離された状態でクランプ用トランジスタＱＮ３につながる。同時に、ＧＲＳ＝“Ｌ”（＝Ｖｓｓ）として、リセット回路２２をオフにする（但し、読み出しサイクル１では、ＮＭＯＳトランジスタＱＮ４がオフを保っている）。

セルデータが“０”であれば、選択ビット線に引き込み電流が流れないため、センスノードＮＳ２は、“Ｈ”レベルを保ち、従ってＮＭＯＳトランジスタＱＮ１もオフのままである。セルデータが“１”であれば、ビット線電圧が低下し、これがクランプ用トランジスタＱＮ３により増幅されてセンスノードＮＳ２に伝えられて、センスノードＮＳ２は電圧低下する。

タイミングｔ２で、センス信号ＳＴＢを短時間、“Ｌ”（＝Ｖｓｓ）として、ＰＭＯＳトランジスタＱＰ４をオンにし、データセンスを行う。センス用ＰＭＯＳトランジスタＱＰ５は、そのしきい値電圧をＶｔｐとして、センスノードＮＳ２が“Ｈ”レベル（データ“０”）であればオフ、Ｖｃｃ−│Ｖｔｐ│より低い“Ｌ”レベル（データ“１”）であればオンになる。これにより、“１”データが検出されると、データラッチ２１のノードＮ１に“Ｈ”がラッチされる。

以後、“１”データが読み出されたセンスアンプでは、リセット回路２２のＮＭＯＳトランジスタＱＮ４がオンとなり、リセット信号ＧＲＳが“Ｈ”になると、センスノードＮＳ１はＶｓｓにリセットされた状態を保つ。またＮ１＝“Ｈ”により制御されてＰＭＯＳトランジスタＱＰ１１がオフになり、電流源ＰＭＯＳトランジスタＱＰ１は切り離される。即ち、最初の読み出しサイクル１で“１”が読み出されると、次のサイクルでは、読み出し電流が流れないように制御される。

図６では、図２の場合と同様に、“１”データのうち、最初の読み出しサイクル１で“１”と判定されるものと、“１”とは判定されないものの代表的な例を示している。選択時のチャネルコンダクタンスＣcell(1-1)が十分に大きい“１”データセルは、最初の読み出しサイクルで“１”データとして判定される。“１”データであってもそのチャネルコンダクタンスＣcell(1-2)が十分に大きくないと、最初の読み出しサイクルでは“０”としてセンスされる可能性がある。そこで次の読み出しサイクル２でこれを確実に読み出す。

即ちタイミングｔ３で再度、ＦＬＴ＝Ｖｓｓとして、電流源ＰＭＯＳトランジスタＱＰ１をオンにし、同時に、クランプ用ＮＭＯＳトランジスタＱＮ３に与える電圧を高くし、ＶＢＬ２＋Ｖｔとする。以下、最初の読み出しサイクル１と同様にセンスノードＮＳ２の充電及びビット線電流供給を行い、タイミングｔ４でその動作を停止して、タイミングｔ５でデータセンスする。この様にセンス感度を高めた２回目の読み出しサイクル２で、コンダクタンスが十分には大きくない“１”データが検出される。

この実施の形態によっても先の実施の形態と同様に、消費電力を抑えた高速のデータ読み出しが可能になる。先の実施の形態と異なりこの実施の形態では、ビット線に読み出し電流を供給する時、Ｖｃｃより低いゲート電圧ＶＢＬＸで制御されるＮＭＯＳトランジスタＱＮ１によってクランプ用トランジスタＱＮ３のドレイン電圧が制限され、ビット線電流も制限される。従って先の実施の形態より低消費電力化が可能である。

次に、本発明の第３の実施の形態のセンスアンプ回路２の構成を、図７及び図８を参照して説明する。この実施の形態は、データセンスの為読み出し電流供給が停止されるタイミングからデータセンスが開始されるタイミングまでの時間（以下、センス時間という）が、読み出しサイクル２よりも読み出しサイクル１での方が長くされている点で、上記の実施の形態と異なっている。

この実施の形態のセンスアンプ回路２の構成を図７に示す。図７に示すように、このセンスアンプ回路２は、ＰＭＯＳトランジスタＱＰ４のゲートに入力されるセンス信号ＳＴＢを制御する制御回路１００を備えている。この制御回路１００は、電流源負荷ＰＭＯＳトランジスタＱＰ１のゲートＦＬＴの信号が“Ｈ”となってからセンス時間Ｔｓの経過後センス信号ＳＴＢを短時間“Ｌ”とするものである。この場合、図８に示すように、読み出しサイクル２におけるセンス時間Ｔｓ（＝ｔ５−ｔ４）よりも、読み出しサイクル１におけるセンス時間ｔｓ（ｔ２−ｔ１）の方が長く設定される。

このように、読み出しサイクル１のセンス時間Ｔｓが読み出しサイクル２のそれよりも長く設定されることにより、セル電流のセンス感度を高くすることができる。すなわち、１回目の読み出しサイクル１では、１つのセンスアンプ回路２が読み出し対象としているメモリセルと閾値（“１”又は“０”）が同じである他のメモリセルの中で閾値電圧が低いものが比較的多い場合と、閾値電圧が高いものが比較的多い場合とで、全体としてのセル電流の大きさが変化する。セル電流が変化すると、寄生抵抗の影響によりＮＡＮＤセルの共通ソース線ＣＥＬＳＲＣの電位の接地電位からの浮き具合が変化し、セル電流の電流特性が変化してしまう。
このため、読み出しサイクル１においてセンス時間Ｔｓを長くすることで、他のメモリセルの閾値電圧が低い場合であっても、セル電流を大きくしてセンス感度を上げることができる。また、２回目の読み出しサイクルにおいては、セル電流の大きいものは既に検知が完了し、ある程度セル電流の小さいメモリセルのみが残されている筈であり、センス時間Ｔｓを短くした場合であっても、共通ソース線ＣＥＬＳＲＣの電位は０Ｖに近い状態となり（接地電位からの浮き具合が小さい状態となり）、センス感度は高く保たれる。なお、図７では、図１のセンスアンプ回路２を例に取って説明したが、図５のセンスアンプ回路２にもこの第３の実施の形態が適用され得ることはいうまでもない。

次に、本発明の第４の実施の形態のセンスアンプ回路２の構成を、図９及び図１０を参照して説明する。この実施の形態は、センス時間Ｔｓが１回目の読み出しサイクル１と２回目の読み出しサイクル２との間で異なり得る点で第３の実施の形態と共通している。ただし、共通ソース線ＣＥＬＳＲＣの電位を実際に検知して、その検知量によって第１の読み出しサイクル１のセンス時間Ｔｓを変化させる点において、第３の実施の形態と異なっている。

すなわち、このセンスアンプ回路２は、センス時間制御回路１１０を備えている。センス時間制御回路１１０は、センス時間Ｔｓの開始（タイミングｔ１、ｔ４）を示すデータセンス開始信号ＳＳにより動作を開始し、センス時間Ｔｓの終了（タイミングｔ２、ｔ５）を示すセンス終了信号ＳＥの出力タイミングを共通ソース線ＣＥＬＳＲＣの電位の大小によって変化させるものである。センス終了信号ＳＥは、制御回路１００に入力される。制御回路１００は、センス開始信号ＳＳが入力された後、センス終了信号ＳＥが入力されると、センス信号ＳＴＢを短時間“Ｌ”とし、データセンス動作を開始させる。

センス時間制御回路１１０の具体的構成例を図１０に示す。センス時間制御回路１１０は、一例として、キャパシタ１１１と、充電用ＰＭＯＳトランジスタ１１２と、電流制御ＮＭＯＳトランジスタ１１３と、放電用ＮＭＯＳトランジスタ１１４と、スイッチング用ＰＭＯＳトランジスタ１１５と、リセット用ＮＭＯＳトランジスタ１１６と、ラッチ回路１１９と、電流ミラー回路１２０とを備えている。

キャパシタ１１１は、一端をノードＮ３に接続され、他端を接地電位Ｖｓｓに接続されている。また、充電用ＰＭＯＳトランジスタ１１２は、一端を電源電圧ＶＤＤに、他端をノードＮ３に接続されて、センス開始信号ＳＳが“Ｌ”の場合に導通してキャパシタ１１１を両端電圧ＶＤＤまで充電する。

電流制御ＮＭＯＳトランジスタ１１３と放電用ＮＭＯＳトランジスタ１１４とはノードＮ３と共通ソース線ＣＥＬＳＲＣとの間に直列に接続され、両者でキャパシタ１１１の放電経路を構成する。放電用ＮＭＯＳトランジスタ１１４はセンス開始信号ＳＳが“Ｈ”になると（即ち、充電用ＰＭＯＳトランジスタが非導通状態となると）導通状態とされ、キャパシタ１１１の電荷の放電を開始させる。

電流制御ＮＭＯＳトランジスタ１１３はそのゲートが電流ミラー回路１２０に接続され、ドレイン・ソース間に流れる放電電流を定電流にする。

スイッチング用ＰＭＯＳトランジスタ１１５は、ゲートがノードＮ３に接続され、ソースが電源電圧ＶＤＤに接続され、ドレインがノードＮ４に接続される。ノードＮ４と接地電位Ｖｓｓとの間に、リセット用ＮＭＯＳトランジスタ１１６が接続される。リセット用ＮＭＯＳトランジスタ１１６は、リセット信号ＲＳＴ１が“Ｈ“となることにより導通してノードＮ４を”Ｌ“すなわち接地電位Ｖｓｓにリセットするものである。

ラッチ回路１１９は、インバータ回路１１７及び１１８の互いの入力端子と出力端子を接続してなるフリップフロップ回路から構成される。インバータ１１７の入力端子がノードＮ４に、インバータ回路１１８の入力端子１１８が、センス終了信号ＳＥが出力される出力端子に接続されている。ラッチ回路１１９は、センス開始信号ＳＳが入力されるタイミングである動作初期においては、ノードＮ４が“Ｌ”、出力端子が“Ｈ”に設定されるものとする。

電流ミラー回路１２０は、比較器１２１、ＰＭＯＳトランジスタ１２２及び１２３、ＮＭＯＳトランジスタ１２４及び１２５、及び抵抗１２６から構成されている。

ＰＭＯＳトランジスタ１２２はダイオード接続され、ＮＭＯＳトランジスタ１２４、及び抵抗１２６とは直列接続され、電源電圧ＶＤＤと接地端子との間に第１の電流経路を構成している。また、ＰＭＯＳトランジスタ１２３は、そのゲートがＰＭＯＳトランジスタ１２２のゲートと接続され、ダイオード接続されたＮＭＯＳトランジスタ１２５と共に第２の電流経路を構成している。ＮＭＯＳトランジスタ１２５のゲートは電流制御ＮＭＯＳトランジスタのゲートと接続されている。比較器１２１は基準電圧Ｖｒｅｆと抵抗１２６のトランジスタ１２４側の端子電圧とを比較して出力電圧を変化させるものである。従って、この電流ミラー回路１２０は、基準電圧Ｖｒｅｆ及び抵抗１２６の抵抗値、並びに接地端子の０Ｖからの浮き具合によって決まる定電流を電流制御用ＮＭＯＳトランジスタ１１３に流すものである。

このセンス時間制御回路１１０の動作を説明する。データセンスの開始前はセンス開始信号ＳＳは“Ｌ”とされており、これにより充電用ＰＭＯＳトランジスタ１１２が導通し、キャパシタ１１１は両端電圧ＶＤＤに充電されている。

読み出し電流供給がタイミングｔ１で停止されると、センス開始信号ＳＳが“Ｌ”から“Ｈ”に切り替わり、充電用ＰＭＯＳトランジスタ１１２は非導通状態に、放電用ＮＭＯＳトランジスタ１１４は導通状態になる。これにより、キャパシタ１１１の電荷が、トランジスタ１１３及び１１４の放電経路により放電され、ノードＮ３の電位がＶＤＤから徐々に低下する。この放電動作において、電流制御用ＮＭＯＳトランジスタ１１３を流れる放電電流は電流ミラー回路１２０により一定の電流値とされる。

ノードＮ３の電位がスイッチング用ＰＭＯＳトランジスタ１１５の閾値電圧Ｖｔ１５以下となると、スイッチング用ＰＭＯＳトランジスタ１１５が非導通状態から導通状態に切り替わり、これにより、ノードＮ４の電位は電源電圧ＶＤＤに、センス終了信号ＳＥは“Ｈ”から“Ｌ”に切り替わる。このセンス終了信号ＳＥの切り替わりのタイミングは、共通ソース線ＣＥＬＳＲＣの電位の大きさにより変化する。図１０の構成の場合、センス開始信号ＳＳの出力からセンス終了信号ＳＥの切り替わりまでの時間すなわちセンス時間Ｔｓは、（キャパシタ１１１の容量Ｃ）×（スイッチング用ＰＭＯＳトランジスタ１１５の閾値電圧ＶＴ）／（放電電流の電流値Ｉ）で決まる。

従って、共通ソース線ＣＥＬＳＲＣを含む接地電位の０Ｖからの浮き具合が大きいと電流値Ｉは小さくなり、従ってセンス時間Ｔｓは長くなる。一方、共通ソース線ＣＥＬＳＲＣの電位が０Ｖに近いと電流値Ｉは大きくなるので、センス時間Ｔｓは短くなる。このように、この実施の形態のセンスアンプ回路２によれば、状況に応じて誤検出の可能性がある場合にのみ読み出しサイクル１におけるセンス時間Ｔｓを長く設定することができるので、センス感度の向上と読み出し時間の短縮化の両立を図ることができる。

上記実施の形態ではＮＡＮＤ型フラッシュメモリを説明したが、この発明はＮＯＲ型、ＡＮＤ型等、他のフラッシュメモリにも適用できる他、より一般的に、電流引き込み型のメモリセル、即ちコンダクタンスの相違によりデータ判定が行われるようなメモリセルを持つ各種半導体記憶装置に適用可能である。
その他、本発明において、次のような改変等が可能である。
（１）前記センスアンプ回路は、前記クランプ用トランジスタを介して前記ビット線に読み出し電流を供給するための電流源負荷と、前記電流源負荷と前記クランプ用トランジスタと間に配置されて読み出しデータによりオンオフが制御される転送回路と、前記電流源負荷と前記転送回路の接続ノードにゲートが接続されたセンス用トランジスタと、前記センス用トランジスタにより検出されたデータを保持するデータラッチとを有することを特徴とする請求項１記載の半導体記憶装置。
（２）前記クランプ用トランジスタはＮＭＯＳトランジスタであり、前記センス用トランジスタは、ソースがスイッチング素子を介して電源端子に接続され、ドレインが前記データラッチに接続されたＰＭＯＳトランジスタであり、前記電流源負荷は、各読み出しサイクルにおいてその開始時から一定時間オン駆動されて読み出し電流を供給する電流源ＰＭＯＳトランジスタと、各読み出しサイクルを通して一定のゲート電圧が与えられて、前記電流源ＰＭＯＳトランジスタをオフにしたデータセンス時に前記センスノードの電圧低下に応じて電流を供給する電流源ＮＭＯＳトランジスタとを有することを特徴とする（１）記載の半導体記憶装置。
（３）第１の読み出しサイクルでの前記クランプ用ＮＭＯＳトランジスタの制御電圧は、第２の読み出しサイクルでのそれより低く設定され、第１の読み出しサイクルで第１論理データが検出されると、第２の読み出しサイクルでは前記データラッチの保持データにより前記転送回路がオフ制御されることを特徴とする（２）記載の半導体記憶装置。
（４）各読み出しサイクルのデータセンスは、前記電流源ＰＭＯＳトランジスタをオフにした後、前記スイッチング素子をオンにすることにより行われることを特徴とする（３）記載の半導体記憶装置。
（５）前記第１の読み出しサイクルの前に、前記電流源ＰＭＯＳトランジスタ及びクランプ用ＮＭＯＳトランジスタをオンにした状態でデータセンスを行う予備的読み出しが行われることを特徴とする（４）記載の半導体記憶装置。
（６） 第１の読み出しサイクルでの前記クランプ用ＮＭＯＳトランジスタの制御電圧は、第２の読み出しサイクルでのそれより低く設定され、第１の読み出しサイクルで第１論理データが検出されると、第２の読み出しサイクルでは前記データラッチの保持データにより前記第４のスイッチング素子がオフ制御される
ことを特徴とする請求項３記載の半導体記憶装置。
（７）各読み出しサイクルにおいて、第１のスイッチング素子がオンの状態で前記センスノードの充電及び、前記クランプ用ＮＭＯＳトランジスタ及びビット線を介した選択メモリセルへの電流供給が行われ、データセンスは、前記電流源負荷をオフ、第１のスイッチング素子をオフにした後、前記第２のスイッチング素子をオンにして行われる（６）記載の半導体記憶装置。
（８）前記クランプ用ＮＭＯＳトランジスタと前記ビット線との間に、リセット信号と前記データラッチが保持するデータとに応じてビット線電圧をリセットするためのリセット回路が接続されている請求項３等記載の半導体記憶装置。
（９）前記メモリセルアレイは、ＮＡＮＤセルユニットを配列して構成され、各ＮＡＮＤセルユニットは、複数個直列接続され、制御ゲートが異なるワード線に接続された電気的書き換え可能な不揮発性メモリセルと、その両端をそれぞれビット線及びソース線に接続する選択ゲートトランジスタとを有することを特徴とする請求項１記載の半導体装置。
（１０）接地電位の浮き具合を検知し、その検知結果に基づいて前記第１時間の長さを制御する制御回路を更に備えた請求項５に記載の半導体記憶装置。
（１１）前記制御回路は、所定の電圧まで充電可能なキャパシタと、前記キャパシタと接地電位との間に接続され開始信号を受けて前記キャパシタの電荷を放電するための放電経路を形成する第３のスイッチング素子と、前記接地電位の浮き具合によって変化する定電流を発生させ前記放電経路にミラーする電流ミラー回路と、一端に電源電圧を供給され前記キャパシタの両端電圧が所定値以下となった場合に導通する第４のスイッチング素子と、前記第４のスイッチング素子の他端に接続され前記第４のスイッチング素子の導通／非導通の切り替わりによりラッチデータを切り替えるデータラッチとを備え、前記ラッチデータが切り替わるタイミングにより前記第１の長さを制御するように構成されたことを特徴とする（１０）記載の半導体装置。
（１２）第１及び第２の少なくとも２回の読み出しサイクルは、前記クランプ用トランジスタのゲートに与える制御電圧を異ならせて行われることを特徴とする請求項５記載の半導体記憶装置。

この発明の実施の形態によるフラッシュメモリのメモリセルアレイとセンスアンプ回路の構成を示す図である。 同フラッシュメモリのデータ読み出し動作のタイミング図である。 同フラッシュメモリのデータしきい値分布を示す図である。 他のデータ読み出し動作例のタイミング図である。 他の実施の形態によるセンスアンプ回路の構成を示す図である。 同センスアンプ回路によるデータ読み出し動作のタイミング図である。 他の実施の形態によるセンスアンプ回路の構成を示す図である。 同センスアンプ回路によるデータ読み出し動作のタイミング図である。 他の実施の形態によるセンスアンプ回路の構成を示す図である。 図９のセンス時間制御回路１１０の具体的構成の一例を示す回路図である。

符号の説明

１…メモリセルアレイ、２…センスアンプ回路、ＱＰ１…電流源ＰＭＯＳトランジスタ、ＱＮ１…電流源ＮＭＯＳトランジスタ、ＮＳ１、ＮＳ２…センスノード、ＱＰ５…センス用ＰＭＯＳトランジスタ、ＱＰ４…スイッチング用ＰＭＯＳトランジスタ、２１…データラッチ、２３、２３…転送回路、ＱＮ３…クランプ用ＮＭＯＳトランジスタ、２２…リセット回路、ＱＰ１１…スイッチング用ＰＭＯＳトランジスタ、ＱＮ１１、ＱＮ１２…スイッチング用ＮＭＯＳトランジスタ、１００…制御回路、１１０…センス時間制御回路。

Claims (4)

1. 第１論理データとそれよりセル電流が小さい第２論理データとを記憶するメモリセルが接続されたビット線を有するメモリセルアレイと、
   前記メモリセルのデータを読み出すためのビット線と、
   前記ビット線とセンスノードの間の電流経路に配置されてビット線電圧をクランプするクランプ用トランジスタと、
   前記クランプ用トランジスタ及び前記ビット線を介して選択された前記メモリセルのデータを検出するセンスアンプ回路とを備え、
   前記センスアンプ回路は、
   前記クランプ用トランジスタのゲートに制御電圧を与えた状態で第１及び第２の少なくとも２回の読み出しサイクルで選択メモリセルのデータ読み出しを行うものであり、
   前記第１の読み出しサイクルで第１論理データが検出された選択メモリセルに対して、前記第２の読み出しサイクルでは読み出し電流の供給をオフにする制御が行い、かつ
   第１の読み出しサイクルでは、前記クランプ用トランジスタのゲートに第１の制御電圧を与える一方、第２の読み出しサイクルでは、前記クランプ用トランジスタのゲートに前記第１の制御電圧よりも大きい第２の制御電圧を与える
   ことを特徴とする半導体記憶装置。
2. 前記第１及び第２の読み出しサイクルを通して前記メモリセルアレイのワード線に一定の電圧が与えられる
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記センスアンプ回路は、
   電源端子を一端に接続され前記センスノードを充電する第１のスイッチング素子と、
   前記センスノードにゲートが接続され、ソースが第２のスイッチング素子を介して電源端子に接続されたセンス用ＰＭＯＳトランジスタと、
   前記センス用ＰＭＯＳトランジスタのドレインに接続されたデータラッチと、
   前記センスノードと前記クランプ用トランジスタとの間に接続されて、前記データラッチの保持データに応じてオンオフ制御される第３のスイッチング素子とを有する
   ことを特徴とする半導体記憶装置。
4. 前記第２のスイッチング素子は、
   前記第１の読み出しサイクルの際には、前記第１のスイッチング素子による電流の供給の停止後第１時間経過後前記電源電圧の供給を開始し、
   前記第２の読み出しサイクルの際には、前記第１のスイッチング素子による電流の供給の停止後第２時間経過後前記電源電圧の供給を開始し、
   前記第１時間は前記第２時間よりも長い
   ことを特徴とする請求項３記載の半導体記憶装置。

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