CN111724852A - 非易失性存储器件及其擦除方法 - Google Patents

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CN111724852A CN202010083850.8A CN202010083850A CN111724852A CN 111724852 A CN111724852 A CN 111724852A CN 202010083850 A CN202010083850 A CN 202010083850A CN 111724852 A CN111724852 A CN 111724852A
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沈元补
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Abstract

提供了非易失性存储器件及其擦除方法。所述非易失性存储器件包括：存储单元阵列，所述存储单元阵列包括多个单元串，所述多个单元串中的每个单元串包括栅极感应漏极泄漏(GIDL)晶体管和存储单元组；以及控制逻辑，所述控制逻辑用于将电压施加到所述多个单元串中的每个单元串。所述控制逻辑执行：第一擦除操作，所述第一擦除操作对所述多个单元串中的每个单元串的所述存储单元组进行擦除，第一验证操作，所述第一验证操作检测所述第一擦除操作对所述多个单元串中的每个单元串的所述存储单元组进行擦除的第一擦除结果，以及编程操作，所述编程操作对所述多个单元串中的一些单元串的所述GIDL晶体管进行编程。

Description

非易失性存储器件及其擦除方法
相关申请的交叉引用
于2019年3月21日在韩国知识产权局提交的、题为“Nonvolatile Memory Deviceand Erase Method Thereof”(非易失性存储器件及其擦除方法)的韩国专利申请No.10-2019-0032270的全部内容通过引用合并于此。
技术领域
实施例涉及非易失性存储器件和非易失性存储器件的擦除方法。更具体地，实施例涉及减少或抑制深擦除单元的出现的非易失性存储器件及其操作方法。
背景技术
半导体存储器件可以大致分为易失性半导体存储器件和非易失性半导体存储器件。非易失性存储器件可以包括ROM(只读存储器)、PROM(可编程ROM)、EPROM(电可编程ROM)、EEPROM(电可擦除可编程ROM)、闪存、PRAM(相变RAM)、MRAM(磁性RAM)、RRAM(电阻式RAM)、FRAM(铁电RAM)等。近来，随着对存储器件的高度集成的需求增加，在一个存储单元中存储多位的多位闪存器件普及化。
发明内容
根据一些实施例，一种非易失性存储器件包括：存储单元阵列，所述存储单元阵列包括多个单元串，所述多个单元串中的每个单元串包括栅极感应漏极泄漏(GIDL)晶体管和存储单元组；以及控制逻辑，所述控制逻辑被配置为将电压施加到所述多个单元串中的每个单元串。所述控制逻辑执行第一擦除操作，所述第一擦除操作对所述多个单元串中的每个单元串的所述存储单元组进行擦除；第一验证操作，所述第一验证操作检测所述第一擦除操作对所述多个单元串中的每个单元串的所述存储单元组进行擦除的第一擦除结果；以及编程操作，所述编程操作对所述多个单元串中的一些单元串的所述GIDL晶体管进行编程。
根据一些实施例，一种非易失性存储器件包括：第一单元串，所述第一单元串连接到第一位线，并包括第一存储单元组和第一栅极感应漏极泄漏(GIDL)晶体管；以及控制逻辑，所述控制逻辑被配置为将电压施加到所述第一位线。所述控制逻辑执行对所述第一GIDL晶体管进行编程的编程操作和使用经编程的所述第一GIDL晶体管对第一存储单元组进行擦除的擦除操作。
根据一些实施例，一种非易失性存储器件包括：第一单元串，所述第一单元串连接到第一位线，并包括第一存储单元组和第一栅极感应漏极泄漏(GIDL)晶体管；第二单元串，所述第二单元串连接到第二位线，并包括第二存储单元组和第二GIDL晶体管；以及控制逻辑，所述控制逻辑被配置为将电压施加到所述第一位线和所述第二位线。所述控制逻辑在第一电平下对所述第二GIDL晶体管进行编程，所述控制逻辑在大于所述第一电平的第二电平下对所述第一GIDL晶体管进行编程，并且所述控制逻辑使用所述第一GIDL晶体管和所述第二GIDL晶体管对所述第一存储单元组和所述第二存储单元组进行擦除。
附图说明
通过参考附图详细描述示例性实施例，特征对于本领域技术人员而言将变得显而易见，在附图中：
图1示出了根据一些实施例的存储系统。
图2示出了图1的存储系统的存储器件。
图3示出了图2的存储单元阵列的存储块的透视图。
图4示出了图3的存储块的电路图。
图5示出了连接到图4的存储块中的一条串选择线的单元串的电路图。
图6示出了包括在图5的单元串中的一个单元串。
图7示出了包括在图6的单元串中的GIDL晶体管。
图8a示出了图7的GIDL晶体管的操作。
图8b示出了图8a的区域A的放大图。
图9a和图9b是示出了阈值电压的示图，以示出图2的存储器件的擦除操作。
图10是用于示出由图2的存储器件执行的擦除操作的有益效果的示图。
图11示出了根据一些实施例的存储器件的存储单元阵列中的存储块的一侧。
图12示出了用于说明根据一些实施例的存储器件的擦除方法的流程图。
图13示出了用于说明根据一些实施例的存储器件的擦除方法的流程图。
具体实施方式
图1示出了根据一些实施例的存储系统。参照图1，存储系统可以包括存储控制器10和非易失性存储器件20。
存储控制器10可以控制非易失性存储器件20的操作。具体地，存储控制器10可以沿着连接到非易失性存储器件20的输入/输出线提供命令CMD、地址ADDR和控制信号CTRL。另外，存储控制器10可以沿着与非易失性存储器件20连接的输入/输出线提供或接收数据DATA。
由存储控制器10提供给非易失性存储器件100的命令CMD可以包括读取、写入、擦除等。
非易失性存储器件20可以基于从存储控制器10提供的地址ADDR、命令CMD和控制信号CTRL来存储数据或提供存储的数据。
非易失性存储器件20可以包括例如NAND闪存、垂直NAND闪存(VNAND)、NOR闪存、电阻器RAM(RRAM)、相变存储器(RRAM)、磁阻存储器(MRAM)、铁电存储器(FRAM)、自旋注入磁化反转存储器(Spin STT-RAM)等。在下文中，实施例将通过采用非易失性存储器件20是垂直NAND闪存(VNAND)的示例进行描述，但是可以应用于其他类型的存储器。
图2示出了图1的存储系统的存储器件。参照图1和图2，非易失性存储器件20可以包括电压发生器110、行译码器120、数据输入/输出(I/O)电路130、页缓冲电路140、控制逻辑150和存储单元阵列160。
电压发生器110可以使用电源电压来生成非易失性存储器件20的操作所需的操作电压。操作电压可以包括例如编程电压、禁止电压、读取电压、读取跳过电压、位线电压、公共源极线电压等以及它们的各种组合。
行译码器120可以经由栅极感应漏极泄漏(GIDL)线GL、串选择线SSL、字线WL、接地选择线GSL和公共源极线CSL连接到存储单元阵列160。行译码器120可以从控制逻辑150接收操作信号。行译码器120可以响应于从控制逻辑接收的操作信号而操作。
数据输入/输出电路130可以连接到控制逻辑150。数据输入/输出电路130可以基于来自控制逻辑150的操作信号来执行操作，例如，输入和输出。数据输入/输出电路130可以将从存储控制器10接收的地址ADDR、命令CMD、控制信号CTRL等提供给控制逻辑150。
数据输入/输出电路130可以通过数据线DL将输入数据提供给页缓冲电路140。数据输入/输出电路130可以将从页缓冲电路140接收的数据DATA输出到外部。
页缓冲电路140可以从控制逻辑150接收操作信号。页缓冲电路140可以根据来自控制逻辑150的操作信号执行诸如擦除、验证、编程等的操作。
页缓冲电路140可以经由位线BL连接到存储单元阵列160。页缓冲电路140可以在擦除操作时通过位线BL将相同的电压提供给每条位线BL。页缓冲电路140可以在验证操作时将读取电压施加到位线BL，以检测存储单元的擦除结果。页缓冲电路140可以在编程操作时将编程电压或禁止电压施加到位线BL，以对连接到被施加编程电压的位线BL的存储单元进行编程。
控制逻辑150可以基于来自存储控制器10的命令CMD或控制信号CTRL生成操作信号，例如，擦除、验证和编程。控制逻辑150可以将生成的操作信号提供给电压发生器110、行译码器120、页缓冲电路140或数据输入/输出电路130。
下面将参照图2至图4描述存储单元阵列160。图3示出了图2的存储单元阵列的存储块的透视图。图4示出了图3的存储块的电路图。
参照图2，存储单元阵列160可以通过GIDL线GL、串选择线SSL、字线WL、接地选择线GSL和公共源极线CSL连接到行译码器120。存储单元阵列160可以通过位线BL连接到页缓冲电路140。
存储单元阵列160可以包括多个存储块BLK1至BLKa。多个存储块BLK1至BLKa均可以通过GIDL线GL、多条字线WL、至少一条串选择线SSL、至少一条接地选择线GSL和公共源极线CSL连接到行译码器120。另外，多个存储块BLK1至BLKa均可以通过多条位线BL连接到页缓冲电路140。
参照图3，多个存储块BLK1至BLKa均可以包括衬底SUB、接地选择线GSL、多条字线WL1至WL7、串选择线SSL、GIDL线GL和多条位线BL。
接地选择线GSL、多条字线WL1至WL7、串选择线SSL和GIDL线GL可以在衬底SUB上沿第一方向X延伸。另外，多条位线BL可以在衬底SUB上沿第二方向Y延伸。
接地选择线GSL、多条字线WL1至WL7、串选择线SSL、GIDL线GL和多条位线BL可以沿第三方向Z顺序地堆叠在衬底SUB上。
参照图4，存储块包括沿着第一方向X和第二方向Y布置的多个单元串NS11至NS33。多个单元串NS11至NS33均可以包括GIDL晶体管GT、串选择晶体管SST、多个存储单元MC1至MC7和接地选择晶体管GST。GIDL晶体管GT、串选择晶体管SST、多个存储单元MC1至MC7和接地选择晶体管GST可以沿着第三方向串联连接。
在图4中，包括在存储块中的单元串的数目、位线的数目、串选择线的数目和接地选择线的数目分别被示为9个、3条、3条和3条。然而，这仅是为了描述方便。
多个单元串NS11至NS33均可以连接到沿第二方向Y延伸的多条位线BL1至BL3中的一条。例如，第一单元串NS11、第四单元串NS21和第七单元串NS31可以连接到第一位线BL1。第二单元串NS12、第五单元串NS22和第八单元串NS32可以连接到第二位线BL2。第三单元串NS13、第六单元串NS23和第九单元串NS33可以连接到第三位线BL3。
在一些实施例中，多条位线BL1至BL3均可以连接到多个单元串NS11至NS33中的相应单元串的GIDL晶体管GT。在图4中，多条位线BL均被示为连接到GIDL晶体管GT。在一个实施方案中，GIDL晶体管GT可以在接地选择晶体管GST下方。此时，多条位线BL均可以连接到串选择晶体管SST。
再次参照图2和图4，页缓冲电路140可以将电压施加到多条位线BL中的每一条。例如，在编程操作中，页缓冲电路140可以将编程电压施加到第一位线BL1，并可以将禁止电压施加到第二位线BL2和第三位线BL3。
多个单元串NS11至NS33中的每个单元串的GIDL晶体管GT可以连接到GIDL线。在图4中，多个单元串NS11至NS33中的每个单元串的GIDL晶体管GT被示为连接到一条GIDL线GL。
GIDL晶体管GT可以用于擦除操作，以擦除多个存储单元MC1至MC7中的至少一些存储单元。例如，GIDL晶体管GT可以基于施加到位线BL和GIDL线GL的电压之差来生成用于擦除多个存储单元MC1至MC7中的至少一些存储单元的电压。
多个单元串NS11至NS33中的每个单元串的串选择晶体管SST可以连接到沿第一方向X延伸的多条串选择线SSL1至SSL3中的一条串选择线。例如，第一单元串NS11、第二单元串NS12和第三单元串NS13的串选择晶体管SST可以连接到第一串选择线SSL1。第四单元串NS21、第五单元串NS22和第六单元串NS23的串选择晶体管SST可以连接到第二串选择线SSL2，第七单元串NS31、第八单元串NS32和第九单元串NS33的串选择晶体管SST可以连接到第三串选择线SSL3。
再次参照图2和图4，行译码器120可以选择多条串选择线SSL1至SSL3中的一些串选择线。例如，行译码器120可以将选择电压施加到第一串选择线SSL1，并可以将非选择电压施加到第二和第三串选择线SSL。
此时，第一单元串NS11、第二单元串NS12和第三单元串NS13中的连接到第一串选择线SSL1的串选择晶体管SST可以被激活。另一方面，第四单元串NS21至第九单元串NS33中的连接到第二和第三串选择线SSL的串选择晶体管SST可以不被激活。
多个单元串NS11至NS33可以通过连接到多条位线BL和多条串选择线SSL而以多个行和多个列布置。例如，连接到第一位线BL1的第一单元串NS11、第四单元串NS21和第七单元串NS31可以沿着第二方向Y以单个列设置。连接到第一串选择线SSL1的第一单元串NS11、第二单元串NS12和第三单元串NS13可以沿着第一方向X以单个行布置。
多个单元串NS11至NS33中的每个单元串的多个存储单元MC1至MC7可以分别连接到多条字线WL。例如，多个单元串NS11至NS33的第一存储单元MC1可以连接到单条第一字线WL1。类似地，存储块的第二存储单元MC2至第七存储单元MC7可以分别连接到第二字线WL2至第七字线WL7。多个存储单元MC1至MC7均可以用于存储数据。在一些实施例中，多个存储单元MC1至MC7均可以用于存储多位数据。
多个单元串NS11至NS33中的每个单元串的接地选择晶体管GST可以连接到公共源极线CSL。另外，多个单元串NS11至NS33的接地选择晶体管GST可以连接到沿第一方向延伸的多条接地选择线GSL1至GSL3中的一条接地选择线。例如，第一单元串NS11、第二单元串NS12和第三单元串NS13的接地选择晶体管GST可以连接到第一接地选择线GSL1。
再次参照图2和图4，行译码器120可以选择多条接地选择线GSL1至GSL3中的一些接地选择线。例如，行译码器120可以将选择电压施加到第一接地选择线GSL1，并将非选择电压施加到第二接地选择线GSL2和第三接地选择线GSL3。
将参照图2至图7描述包括在存储单元阵列160中的单元串。图5是示出了连接到图4的存储块中的一条串选择线的单元串的电路图。图6示出了图5的单元串中的一个单元串。
参照图4和图5，存储块可以包括连接到第一串选择线SSL1的多个单元串NS11至NS1n。尽管图5仅示出了连接到第一串选择线SSL1的多个单元串NS11至NS1n，但是连接到其他串选择线的多个单元串也是类似的。
参照图5，多个单元串NS11至NS1n可以分别连接到多条位线BL1至BLn。多个单元串NS11至NS1n中的每个单元串的GIDL晶体管GT可以连接到GIDL线GL。多个单元串NS11至NS1n中的每个单元串的串选择晶体管SST可以连接到第一串选择线SSL1。多个单元串NS11至NS1n中的每个单元串的多个存储单元MC1至MC7均可以连接到多条字线WL中的相应的字线WL。多个单元串NS11至NS1n中的每个单元串的接地选择晶体管GST可以连接到第一接地选择线GSL1。
多个单元串NS11至NS1n均可以包括具有至少一个存储单元的存储单元组。例如，第一单元串NS11可以包括具有五个存储单元MC1至MC5的第一存储单元组MCG1a。另外，第二单元串NS12至第n单元串NS1n可以分别包括均具有五个存储单元MC1至MC5的第一存储单元组MCG2a至MCGna。作为另一示例，第一单元串NS11可以包括具有五个存储单元MC1至MC5的第一存储单元组MCG1a和具有两个存储单元MC6和MC7的第二存储单元组MCG1b。另外，第二单元串NS12至第n单元串NS1n可以分别包括均具有五个存储单元MC1至MC5的第一存储单元组MCG2a至MCGna以及均具有两个存储单元MC6和MC7的第二存储单元组MCG2b至MCGnb。
在图5中，尽管第一单元串NS11至第n单元串NS1n被示为分别包括具有五个存储单元的存储单元组和具有两个存储单元的存储单元组，但是可以采用任何数目的存储单元组和存储单元组中的任何数目的存储单元。
参照图6，第一单元串NS11可以包括衬底SUB、公共源极线CSL、栅电极161、绝缘层162、电荷俘获层163、芯线164、芯层165和串漏极166。
公共源极线CSL形成在衬底SUB上，并可以连接到相邻的单元串。
栅电极161和绝缘层162可以交替地堆叠在衬底SUB上。堆叠的栅电极161可以用作接地选择线GSL、多条字线WL、串选择线SSL和GIDL线GL。在下文中，为了便于描述，栅电极161可以分别称作接地选择线GSL、多条字线WL、串选择线SSL和GIDL线GL。
电荷俘获层163可以位于栅电极161和绝缘层162之间以及位于栅电极161和芯线164之间。尽管图6示出了电荷俘获层163包括一个膜，但是这是为了便于描述，并且电荷俘获层163可以包括多个层。
电荷俘获层163可以存储引入的电子。例如，存在于芯线164中的电子可以通过隧穿效应等流到电荷俘获层163中。引入到电荷俘获层163中的电子可以被固定到电荷俘获层163。引入到电荷俘获层163中的电子不会沿着电荷俘获层163移动。例如，电荷俘获层163的形成在第一字线WL和芯线164之间的第一部分可以包括引入的电子。此时，电荷俘获层163的形成在第二字线WL和芯线164之间的第二部分可以不包括电子。
存储在电荷俘获层163中的电子的数量可以表示为电子水平。例如，电荷俘获层163的第一部分可以被编程为具有第一电子水平的电子。另外，电荷俘获层163的第二部分可以在不同于第一电子水平的第二电子水平下被编程。
芯线164可以通过串漏极166连接到位线BL。芯线164可以通过衬底SUB连接到公共源极线CSL。
接地选择线GSL可以用作接地选择晶体管GST的栅极。例如，接地选择线GSL、电荷俘获层163的位于接地选择线GSL和芯线164之间的部分以及芯线164的与接地选择线GSL处于相同高度的部分可以形成接地选择晶体管GST。
类似地，多条字线WL中的每条字线可以用作多个存储单元MC1至MC7中的每个存储单元的栅极。串选择线SSL和GIDL线GL还可以分别用作串选择晶体管SST的栅极和GIDL晶体管的栅极。
芯线164可以位于串漏极166和衬底SUB之间，并可以围绕芯层165。即，芯线164可以是填充有芯层165的沟槽。芯层165可以包括绝缘材料。例如，芯层165可以包括氧化硅。
芯线164可以用作沟道，电流通过该沟道在串漏极166和公共源极线CSL之间流动。例如，可以由施加到位于公共源极线CSL与串漏极166之间的接地选择线GSL、多条字线WL、串选择线SSL和GIDL线GL的电压，来控制芯线164。
例如，当执行读取第一存储单元MC1的操作时，可以将位线读取电压施加到第一位线BL1。可以将选择电压施加到GIDL线GL、串选择线SSL和接地选择线GSL。可以将读取跳过电压施加到第二至第七字线WL。可以将字线读取电压施加到第一字线WL。可以将源极电压(例如，0V)施加到公共源极线CSL。此时，除了第一存储单元MC1之外的所有其余晶体管都可以被激活。
当第一存储单元MC1未被编程时，第一存储单元MC1可以被字线读取电压激活。当第一存储单元MC1被编程时，第一存储单元MC1不会被字线读取电压激活。
以这种方式，芯线164可以仅在第一存储单元MC1未被编程时被激活。因此，可以通过存在或不存在芯线164的激活来读取第一存储单元MC1。
下面将参照图5、图6、图7、图8a和图8b描述包括在单元串中的GIDL晶体管的操作。图7示出了包括在图6的单元串中的GIDL晶体管。图8a示出了图7的GIDL晶体管的操作。图8b是图8a的区域A的放大图。
在图7中，GIDL晶体管GT可以形成为包括栅电极161、电荷俘获层163的一部分和芯线164的一部分。芯线164可以连接到串漏极166和公共源极线CSL。GIDL晶体管GT的栅电极161可以是图6的GIDL线GL的一部分。电荷俘获层163可以包括顺序地堆叠的第一氧化硅层163b、氮化硅层163a和第二氧化硅层163c。
氮化硅层163a可以包括引入的电子。第一氧化硅层163b可以阻挡引入到氮化硅层163a中的电子发射到芯线164。第二氧化硅层163c可以阻挡引入到氮化硅层163a中的电子发射到栅电极161。
在图7中，为了便于说明，将GIDL晶体管GT示出为包括形成在芯线164上的漏极D和源极S。在一个实施方案中，在图7中示出的漏极D和源极S可以是在图6中示出的串漏极166和公共源极线CSL。即，漏极D和源极S可以不形成在芯线164上。
GIDL晶体管GT可以被编程为具有预定的电子水平。例如，预定的电子水平的电子可以流到GIDL晶体管的电荷俘获层163中，并且GIDL晶体管的电荷俘获层163可以存储流入的电子。
参照图8a和图8b，GIDL晶体管GT可以产生栅极感应漏极泄漏电流，即，GIDL电流。可以通过施加到栅电极161的栅极电压VG和施加到漏极的漏极电压VD之间的差，产生GIDL电流。例如，当栅极电压VG小于漏极电压VD时，可以产生GIDL电流。
当栅极电压VG小于漏极电压VD时，漏极D中形成的缺陷区域可以减小。例如，当栅极电压VG小于漏极电压VD时漏极D'的缺陷区域可以小于其他情况的漏极D的缺陷区域。
当漏极D的缺陷区域减小时，可以产生空穴-电子对。空穴-电子对可以分离为空穴和电子。分离的电子可以通过漏极D被放电到GIDL晶体管GT的外部(例如，位线)。
分离的空穴流到芯线164中。流到芯线164中的空穴的数量可以表示为空穴水平。例如，芯线164可以包括预定空穴水平的空穴。芯线164中包括的空穴可以形成芯线电压。
由GIDL晶体管GT产生的空穴的数量可以由包含在GIDL晶体管GT的电荷俘获层163中的电子的数量来确定。例如，如果GIDL晶体管GT在第一电子水平下被编程，则由GIDL晶体管GT产生的空穴的数量可以由栅极电压VG、漏极电压以及电荷俘获层163的第一电子水平的电子所形成的电压来确定。具体地，当GIDL晶体管GT在更高的电子水平下被编程时，在GIDL晶体管GT中产生的空穴的数量增加。以这种方式，通过对GIDL晶体管GT进行编程，芯线164的芯线电压的幅值会增大。
包括在单元串中的多个存储单元MC1至MC7可能受到由GIDL晶体管GT产生的芯线电压的影响。例如，可以通过施加到多条字线WL中的至少一些字线WL的字线擦除电压与芯线164的芯线电压之间的差来擦除多个存储单元MC1至MC7中的一些存储单元。例如，由于字线擦除电压和芯线电压之间的差，包括在第一存储单元组MCG1a的电荷俘获层163中的电子可以被放电到芯线164。
再次参照图2和图5，当控制逻辑150接收到擦除命令时，控制逻辑150可以对存储单元阵列160的多个存储块中的至少一个存储块执行擦除操作。例如，控制逻辑150可以对存储单元阵列160的一些存储块执行擦除操作、验证操作、GIDL编程操作和GIDL恢复操作。
控制逻辑150可以包括GIDL编程控制器154。GIDL编程控制器154可以执行包括在擦除循环中的GIDL编程操作和GIDL恢复操作。例如，GIDL编程控制器154可以对存储单元阵列160的一些存储块执行擦除操作、验证操作、GIDL编程操作和GIDL恢复操作。
在图5中，多个存储单元MC1至MC7可以包括第一存储单元区域MCR1和第二存储单元区域MCR2。例如，第一存储单元区域可以包括第一存储单元组MCG1a至MCGna。第二存储单元区域可以包括第二存储单元组MCG1b至MCGnb。
在一些实施例中，擦除操作可以包括多个存储单元MC1至MC7中的第一存储单元区域MCR1的第一擦除操作和第二存储单元区域MCR2的第二擦除操作。例如，在完成第一存储单元区域MCR1的第一擦除操作之后，擦除操作可以执行第二存储单元区域MCR2的第二擦除操作。
擦除操作可以包括多个擦除循环。例如，擦除操作可以包括第一擦除循环和第二擦除循环。第一擦除循环可以包括擦除操作、验证操作和GIDL编程操作。第二擦除循环可以包括擦除操作、验证操作和GIDL恢复操作。
擦除操作可以将多个单元串NS11至NS33中的每个单元串中包括的多个存储单元MC1至MC7恢复到被编程之前的状态。例如，当执行擦除操作时，存储在电荷俘获层163中的电子可以发射到芯线164。此时，存储单元MC的电荷俘获层163的电子水平会降低。
在根据一些实施例的擦除操作中，可以将相同的位线擦除电压(例如，18V)施加到多条位线BL中的每条位线。在一些实施例中，非易失性存储器件可以通过在擦除操作中将相同的电压施加到多条位线BL中的每条位线来节省资源。这是因为，在擦除操作中对每条位线施加不同的擦除电压需要额外的资源。
在擦除操作中，可以将小于位线擦除电压的GIDL线电压(例如，10V)施加到GIDL线GL。如果GIDL线电压(例如，10V)小于连接到GIDL晶体管GT的漏极D的位线电压(例如，18V)，则GIDL晶体管GT可以产生空穴。由GIDL晶体管GT产生的空穴可以施加到芯线164，从而形成芯线电压。
在擦除操作中，可以将小于由GIDL晶体管GT形成的芯线电压的字线擦除电压(例如，0.6V)施加到与多个单元串NS11至NS33连接的字线WL。由于字线擦除电压和芯线电压之间的差，包括在多个单元串NS11至NS33中的多个存储单元MC1至MC7均可以被擦除。
在一些实施例中，擦除操作可以仅擦除多个存储单元MC1至MC7中的一些存储单元。例如，擦除操作可以擦除第一存储单元区域MCR1，并且可以不擦除第二存储单元区域MCR2。在这种情况下，可以将擦除电压(例如，0.6V)施加到与第一存储单元区域MCR1连接的字线WL。另外，可以将擦除跳过电压(例如，12V)施加到与第二存储单元区域MCR2连接的字线WL。
验证操作可以检测多个单元串NS11至NS33中的每个单元串中包括的多个存储单元MC1至MC7的擦除结果。
擦除结果可以由包含在存储单元的电荷俘获层163中的电子水平来确定。如果包含在存储单元的电荷俘获层163中的电子水平小于预定的验证电子水平，则可以认为擦除完成。
存储单元的阈值电压可以由包含在存储单元MC的电荷俘获层163中的电子水平来确定。因此，当存储单元的阈值电压小于预定的验证电压时，可以确定擦除结果为擦除完成。
当执行验证操作时，页缓冲电路140可以经由位线BL接收多个单元串NS11至NS33中的每个单元串中包括的存储单元MC的擦除结果。
作为示例，如果完成了第一单元串NS11中包括的多个存储单元MC1至MC7的擦除，则页缓冲电路140可以通过第一位线BL1接收擦除成功(PASS)信号。
作为另一示例，当第一单元串NS11中包括的多个存储单元MC1至MC7中的至少一个存储单元的擦除未完成时，页缓冲电路140可以通过第一位线BL1接收擦除失败(FAIL)信号。
在验证操作中，可以将验证电压(例如，0.5V)施加到连接到多个单元串NS11至NS33的多个存储单元MC1至MC7的多条字线WL。
在一些实施例中，验证操作可以仅验证多个存储单元MC1至MC7中的经过擦除的存储单元。例如，验证操作可以验证经过擦除的第一存储单元区域MCR1，并且可以不验证未经擦除的第二存储单元区域MCR2。在这种情况下，可以将验证电压(例如，0.5V)施加到与第一存储单元区域MCR1连接的字线WL。另外，可以将验证跳过电压(例如，6V)施加到与第二存储单元区域MCR2连接的字线WL。
GIDL编程操作可以对包括在多个单元串NS11至NS33中的一些单元串中的GIDL晶体管进行编程。例如，可以将编程电压施加到第一位线BL1，从而对第一单元串NS11的GIDL晶体管进行编程，并且可以将禁止电压施加到其余位线BL，从而不对其余单元串的GIDL晶体管GT进行编程。
当执行GIDL编程操作时，包括在多个单元串NS11至NS33中的一些单元串中的GIDL晶体管GT的电荷俘获层163可具有增加的电子水平。当重复第一擦除循环时，通过对包括未经擦除的存储单元MC的单元串的GIDL晶体管GT进行编程，可以将更高的擦除电压施加到该单元串。
GIDL晶体管GT的编程程度可以由电平来表示。例如，被编程的GIDL晶体管GT的电平会升高。另外，当GIDL晶体管GT在高电平下被编程时，包含在GIDL晶体管GT的电荷俘获层中的电子水平为高。
当重复第一擦除循环时，可以在不同的电平下对多个单元串中的一些单元串的每个GIDL晶体管GT进行编程。例如，可以在第一电平下对第一单元串NS11的GIDL晶体管GT进行编程。可以在小于第一电平的第二电平下对第二单元串NS12的GIDL晶体管GT进行编程。此时，可以根据对每个GIDL晶体管进行编程的次数来确定第一电平和第二电平。
GIDL编程操作可以根据通过验证操作检测到的擦除结果(也称为验证操作的擦除结果)对多个单元串NS11至NS33中的一些单元串中包括的GIDL晶体管GT进行编程。例如，GIDL编程操作可以对确定为擦除未完成的包括在第一单元串NS11中的GIDL晶体管GT进行编程。同时，GIDL编程操作可以不对确定为擦除完成的包括在第二单元串NS12中的GIDL晶体管GT执行编程。
根据一些实施例的GIDL编程操作可以对第一单元串NS11的GIDL晶体管GT进行编程，并且可以不对第二单元串NS12的GIDL晶体管GT进行编程。在这种情况下，可以将编程电压(例如，0V)施加到与第一单元串NS11连接的第一位线BL1。另外，可以将不同于编程电压的禁止电压(例如，2V)施加到与第二单元串NS12连接的第二位线BL。在一个实施方案中，编程电压可以小于禁止电压。在这种情况下，在GIDL编程操作中，也可以将GIDL编程电压(例如，18V)施加到与多个单元串NS11至NS33连接的GIDL线。
GIDL恢复操作可以恢复包括在多个单元串NS11至NS33中的所有GIDL晶体管。例如，GIDL编程控制器154可以将GIDL擦除电压施加到多条位线BL中的每条位线，以将包括在多个单元串NS11至NS33中的所有GIDL晶体管GT恢复到被编程之前的状态。
当执行GIDL恢复操作时，在包括在多个单元串NS11至NS33中的所有GIDL晶体管GT的电荷俘获层163中存储的电子可以被放电到芯线164。
在一些实施例中，GIDL恢复操作可以将所有GIDL晶体管GT的电荷俘获层163设定在初始电子水平。即，GIDL恢复操作可以将通过第一擦除循环增加的GIDL晶体管GT的电子水平恢复到初始值。
验证操作可以确定执行第一擦除循环或第二擦除循环中的哪一个擦除循环。例如，如果完成了待验证的所有存储单元的擦除，则擦除结果可以为成功(PASS)。如果待验证的存储单元中的至少一个存储单元的擦除未完成，则擦除结果可以为失败(FAIL)。
如果擦除结果为失败(FAIL)，则可以在验证操作之后执行GIDL编程操作。此时，GIDL编程操作可以对擦除未完成的单元串中包括的GIDL晶体管进行编程。
如果擦除结果为成功(PASS)，则可以在验证操作之后执行GIDL恢复操作。此时，可以将包括在所有单元串中的GIDL晶体管恢复到被编程之前的状态。
擦除操作可以包括多个第一擦除循环和单个第二擦除循环。例如，在擦除结果为成功(PASS)之前可以重复地执行第一擦除循环。如果擦除结果为成功(PASS)，则可以执行第二擦除循环一次，以完成擦除操作。
下面将参照图2、图5、图9a和图9b具体地描述由控制逻辑150和GIDL编程控制器154执行的擦除操作。图9a和图9b是示出了阈值电压的示图，以示出图2的存储器件的擦除操作。作为参考，图9a和图9b是示出了图5的第一单元串NS11和第二单元串NS12的GIDL晶体管GT以及多个存储单元中的一个存储单元MC的阈值电压V_th的示图。
在图9a和图9b中，第一单元串NS11和第二单元串NS12的GIDL晶体管GT和存储单元MC的阈值电压可以由包括在每个晶体管的电荷俘获层中的电子水平来确定。例如，如果GIDL晶体管GT具有高电子水平，则用于激活GIDL晶体管GT的栅极电压可以增加由GIDL晶体管GT的电荷俘获层的电子产生的电压。同样也适用于存储单元MC的情况。
参照图9a，第一擦除循环LOOP1可以包括擦除操作、验证操作和GIDL编程操作。
在擦除操作中，第一单元串NS11和第二单元串NS12中的每个单元串的GIDL晶体管GT可以分别具有阈值电压V_GT1和V_GT2。此时，阈值电压V_GT1和V_GT2可以指未被编程的阈值电压。
在擦除操作中，可以擦除第一单元串NS11和第二单元串NS12中的每个单元串的存储单元MC。例如，第一单元串NS11的存储单元MC的阈值电压可以是大于验证电压的V_MC1。另外，第二单元串NS12的存储单元MC的阈值电压可以是小于验证电压的V_MC2。
在验证操作中，第一单元串NS11和第二单元串NS12中的每个单元串的GIDL晶体管GT的阈值电压不会改变。在验证操作中，可以检测第一单元串NS11和第二单元串NS12中的每个单元串的存储单元MC的擦除结果。
例如，第一单元串NS11的存储单元MC的阈值电压V_MC1可以大于验证电压V_verify。即，第一单元串NS11的存储单元MC可以被确定出擦除未完成。
另外，第二单元串NS12的存储单元MC的阈值电压V_MC2可以小于验证电压V_verify。即，第二单元串NS12的存储单元MC可以被确定出擦除完成。
验证操作可以确定出第一单元串和第二单元串中的每个单元串的存储单元MC中的至少一个存储单元MC的擦除未完成。因此，验证操作的擦除结果可以被确定为失败(FAIL)。
在GIDL编程操作中，可以对第一单元串NS11的GIDL晶体管进行编程。例如，第一单元串NS11的GIDL晶体管的阈值电压可以从V_GT1改变为V_GT1'。
在GIDL编程操作中，可以不对第二单元串NS12的GIDL晶体管进行编程。例如，第二单元串NS12的GIDL晶体管的阈值电压可以保持在V_GT2。
参照图9b，第二擦除循环LOOP2可以包括擦除操作、验证操作和GIDL恢复操作。
在擦除操作中，第一单元串NS11和第二单元串NS12中的每个单元串的GIDL晶体管GT可以分别具有阈值电压V_GT1'和V_GT2。在擦除操作中，可以擦除第一单元串NS11和第二单元串NS12中的每个单元串的存储单元MC。
例如，可以以高于第一擦除循环LOOP1中的擦除电压的电压对第一单元串NS11的存储单元MC进行擦除。因此，第一单元串NS11的存储单元MC的阈值电压可以改变为小于验证电压的V_MC1'。
可以以与第一擦除循环LOOP1中的擦除电压相同的电压对进行第二单元串NS12的存储单元MC擦除。因此，第二单元串NS12的存储单元MC的阈值电压可以保持在V_MC2。
另外，为了便于说明，图9b示出了第二单元串NS12的存储单元MC的阈值电压并未因擦除操作而改变的情况。在一个实施方案中，当执行第二擦除循环的擦除操作时，第二单元串NS12的存储单元MC的阈值电压可以进一步减小。
在验证操作中，第一单元串NS11和第二单元串NS12中的每个单元串的GIDL晶体管GT的阈值电压不会改变。在验证操作中，可以检测第一单元串NS11和第二单元串NS12中的每个单元串的存储单元MC的擦除结果。
例如，第一单元串NS11的存储单元MC的阈值电压V_MC1'可以小于验证电压V_verify。即，第一单元串NS11的存储单元MC可以被确定出擦除完成。
另外，第二单元串NS12的存储单元MC的阈值电压V_MC2可以小于验证电压V_verify。即，第二单元串NS12的存储单元MC可以被确定出擦除完成。
第一单元串NS11和第二单元串NS12中的每个单元串的所有存储单元MC可以通过验证操作被确定出擦除完成。因此，验证操作的擦除结果可以被确定为成功(PASS)。
在GIDL恢复操作中，可以将第一单元串NS11和第二单元串NS12的GIDL晶体管GT恢复到被编程之前的状态。例如，第一单元串NS11的GIDL晶体管的阈值电压可以从V_GT1'改变回到V_GT1。
在下文中，将参照图2、图9a、图9b和图10描述根据一些实施例的非易失性存储系统的效果。图10示出了由图2的存储器件执行的擦除操作的效果。作为参考，图10示出了由第一擦除循环LOOP1和第二擦除循环LOOP2的验证操作检测到的多个存储单元的阈值电压分布。
参照图10，在第一擦除循环LOOP1的验证操作中，包括在存储单元阵列160的特定存储块中的多个单元串的存储单元可以具有第一分布的阈值电压。例如，多个单元串可以包括第一单元串组NSG1和第二单元串组NSG2。
第一单元串组NSG1的存储单元阈值电压可以小于验证电压V_verify。第一单元串组NSG1可以被确定出擦除完成。
第二单元串组NSG2的存储单元的阈值电压可以大于验证电压V_verify。即，第二单元串组NSG2可以被确定出擦除未完成。
在第二擦除循环LOOP2的验证操作中，包括在存储块中的多个单元串的存储单元可以具有第二分布的阈值电压。
例如，在第一擦除循环LOOP1的GIDL编程操作中，对第二单元串组NSG2的GIDL晶体管GT进行编程，并且第二单元串组NSG2的阈值电压可以改变为验证电压或更小。
以这种方式，因为仅第二单元串组NSG2的阈值电压减小，第二分布可以具有比第一分布窄的范围。
因此，通过对每个单元串的GIDL晶体管进行编程，可以精细地执行整个存储单元的擦除操作。擦除操作可以抑制或减少可能导致过多空穴的深擦除的存储单元的出现。因此，可以提高非易失性存储器件的可靠性。
下面将参照图2和图11描述根据一些实施例的存储器件。图11示出了根据一些实施例的存储器件的存储单元阵列中的存储块的一侧。
参照图11，GIDL晶体管GT可以位于接地选择晶体管GST下方。在这种情况下，位线BL可以连接到多个单元串NS11至NS33的串选择晶体管SST。
GIDL晶体管GT可以直接连接到公共源极线CSL。GIDL晶体管GT可以基于施加到公共源极线CSL的源极电压与施加到GIDL线的栅极电压之间的差来产生空穴。产生的空穴可以流到芯线164中，以形成芯线电压。例如，在擦除操作中，施加到公共源极线CSL的源极电压(例如，18V)可以大于施加到GIDL线的电压(例如，10V)。
在下文中，将参照图2、图5和图12描述根据一些实施例的存储器件的擦除方法。图12是用于说明根据一些实施例的存储器件的擦除方法的流程图。
参照图12，擦除方法包括擦除操作(S110)、验证操作(S120)、GIDL晶体管编程操作(S130)和GIDL晶体管恢复操作(S140)。
在擦除操作(S110)中，可以对包括在多个单元串NS11至NS33中的多个存储单元MC1至MC7进行擦除。在验证操作(S120)中，可以验证包括在多个单元串NS11至NS33中的多个存储单元MC1至MC7的擦除结果。
如果在验证操作(S120)中擦除结果被确定为失败(FAIL)，则可以执行GIDL晶体管编程操作(S130)。在GIDL晶体管编程操作(S130)中，可以对多个单元串NS11至NS33的一些GIDL晶体管GT进行编程。
如果在验证操作(S120)中擦除结果被确定为成功(PASS)，则可以执行GIDL晶体管恢复操作(S140)。在GIDL晶体管恢复操作(S140)中，可以将多个单元串NS11至NS33的GIDL晶体管GT恢复到被编程之前的状态。
将参照本申请的图2、图5、图12和图13描述根据一些实施例的存储器件的擦除方法。图13是用于说明根据一些实施例的存储器件的擦除方法的流程图。
参照图13，擦除方法包括第一区域擦除操作(S200)和第二区域擦除操作(S300)。
第一区域擦除操作(S200)包括擦除第一存储单元区域MCR1的存储单元的擦除操作(S210)和检测第一存储单元区域MCR1的存储单元的擦除结果的验证操作(S220)。
另外，第一区域擦除操作(S200)包括基于验证操作(S220)的擦除结果执行的对包括在多个单元串NS11至NS33中的一些单元串中的GIDL晶体管进行编程的GIDL晶体管编程操作(S230)和GIDL晶体管恢复操作(S240)。
第二区域擦除操作(S300)包括擦除第二存储单元区域MCR2的存储单元的擦除操作(S310)和检测第二存储单元区域MCR2的存储单元的擦除结果的验证操作(S320)。
另外，第二区域擦除操作S300包括基于验证操作(S320)的擦除结果执行的对包括在多个单元串NS11至NS33中的一些单元串中的GIDL晶体管进行编程的GIDL晶体管编程操作(S330)和GIDL晶体管恢复操作(S340)。
通过总结和回顾，一个或更多个实施例可以通过减少或抑制深擦除单元的出现来提供高度可靠的非易失性存储器件。一个或更多个实施例可以通过减少或抑制深擦除单元的出现来提供高度可靠的非易失性存储器件的擦除方法。
在附图中按照功能块、单元模块和/或方法描述并示出了实施例。本领域技术人员将理解，通过诸如逻辑电路、分立组件、微处理器、硬连线电路、存储元件、布线连接等的电子(或光学)电路来物理地实现这些块、单元、模块和/或方法，这些电路可以使用基于半导体的制造技术或其他制造技术形成。在由微处理器或类似器件实现的块、单元、模块和/或方法的情况下，可以使用软件(例如，微代码)对它们进行编程，以执行这里所讨论的各种功能，并且可以可选地由固件和/或软件来驱动。可选地，每个块、单元、模块和/或方法可以由专用硬件实现，或者实现为执行某些功能的专用硬件和执行其他功能的处理器(例如，一个或更多个编程的微处理器和相关电路)的组合。另外，在不脱离本公开的范围的情况下，实施例的每个块、单元和/或模块可以在物理上分成两个或更多个交互的和离散的块、单元和/或模块。此外，在不脱离本公开的范围的情况下，实施例的块、单元和/或模块可以物理地组合成更复杂的块、单元和/或模块。
这里已经公开了示例实施例，尽管采用了特定术语，但特定术语只是以一般的和描述性的意义来使用和解释，而不是出于限制目的。在一些情形下，如本领域普通技术人员将清楚的，自提交本申请之时起，除非另外明确指出，否则结合具体实施例描述的特征、特性和/或元件可以单独使用或者与结合其他实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离在所附权利要求中阐述的本发明的精神和范围的情况下，可以做出形式和细节方面的各种变化。

Claims (20)

1.一种非易失性存储器件，所述非易失性存储器件包括：
存储单元阵列，所述存储单元阵列包括多个单元串，所述多个单元串中的每个单元串包括栅极感应漏极泄漏晶体管和存储单元组；以及
控制逻辑，所述控制逻辑用于将电压施加到所述多个单元串中的每个单元串，其中，所述控制逻辑执行：
第一擦除操作，所述第一擦除操作对所述多个单元串中的每个单元串的所述存储单元组进行擦除，
第一验证操作，所述第一验证操作检测所述第一擦除操作对所述多个单元串中的每个单元串的所述存储单元组进行擦除的第一擦除结果，以及
编程操作，所述编程操作对所述多个单元串中的一些单元串的所述栅极感应漏极泄漏晶体管进行编程。
2.如权利要求1所述的非易失性存储器件，其中，所述控制逻辑还使用经编程的所述栅极感应漏极泄漏晶体管来执行对所述多个单元串中的每个单元串的所述存储单元组进行擦除的第二擦除操作。
3.如权利要求2所述的非易失性存储器件，其中，所述控制逻辑还执行第二验证操作，所述第二验证操作检测所述第二擦除操作对所述多个单元串中的每个单元串的所述存储单元组进行擦除的第二擦除结果，并且
所述控制逻辑还根据所述第二擦除结果执行恢复所述多个单元串中的每个单元串的所述栅极感应漏极泄漏晶体管的恢复操作。
4.如权利要求3所述的非易失性存储器件，其中，如果所述第二验证操作的所述第二擦除结果指示所述多个单元串的全部所述存储单元组被完全擦除，则所述控制逻辑执行所述恢复操作。
5.如权利要求1所述的非易失性存储器件，其中：
所述存储单元阵列包括连接到所述多个单元串的多条位线，并且
所述第一擦除操作包括将相同的电压施加到所述多条位线中的每条位线。
6.如权利要求5所述的非易失性存储器件，其中：
所述编程操作包括：将编程电压施加到与所述多个单元串中的一些单元串连接的各条位线，以及
将不同于所述编程电压的禁止电压施加到与所述多个单元串中的其余单元串连接的位线。
7.如权利要求1所述的非易失性存储器件，其中，所述第一验证操作还包括：基于所述第一擦除结果识别所述多个单元串中的第一单元串组和第二单元串组，所述第一单元串组包括其中擦除未完成的存储单元组，所述第二单元串组包括其中擦除完成的存储单元组。
8.如权利要求7所述的非易失性存储器件，其中，所述编程操作包括：对所述第一单元串组的所述栅极感应漏极泄漏晶体管进行编程，以及不对所述第二单元串组的所述栅极感应漏极泄漏晶体管进行编程。
9.一种非易失性存储器件，所述非易失性存储器件包括：
第一单元串，所述第一单元串连接到第一位线，并包括第一存储单元组和第一栅极感应漏极泄漏晶体管；以及
控制逻辑，所述控制逻辑被配置为将电压施加到所述第一位线，其中，所述控制逻辑执行：
对所述第一栅极感应漏极泄漏晶体管进行编程的编程操作，以及
使用经编程的所述第一栅极感应漏极泄漏晶体管对所述第一存储单元组进行擦除的擦除操作。
10.如权利要求9所述的非易失性存储器件，所述非易失性存储器件还包括：
第二单元串，所述第二单元串连接到第二位线，并包括第二存储单元组和第二栅极感应漏极泄漏晶体管，
其中，所述控制逻辑将电压施加到所述第二位线，并且
所述编程操作包括：将编程电压施加到所述第一位线，从而对所述第一栅极感应漏极泄漏晶体管进行编程，以及将高于所述编程电压的禁止电压施加到所述第二位线，从而不对所述第二栅极感应漏极泄漏晶体管进行编程，并且
所述擦除操作还包括使用所述第二栅极感应漏极泄漏晶体管对所述第二存储单元组进行擦除。
11.如权利要求10所述的非易失性存储器件，其中：
所述第一栅极感应漏极泄漏晶体管包括存储引入其中的电子的第一电荷俘获层，
所述第二栅极感应漏极泄漏晶体管包括存储引入其中的电子的第二电荷俘获层，并且
所述编程操作包括：提高所述第一电荷俘获层的电子水平以及不提高所述第二电荷俘获层的电子水平。
12.如权利要求11所述的非易失性存储器件，所述非易失性存储器件还包括：
栅极感应漏极泄漏线，所述栅极感应漏极泄漏线连接到所述第一栅极感应漏极泄漏晶体管的栅极和所述第二栅极感应漏极泄漏晶体管的栅极，
其中，所述编程操作包括：将大于所述编程电压和所述禁止电压的栅极感应漏极泄漏电压施加到所述栅极感应漏极泄漏线。
13.如权利要求11所述的非易失性存储器件，其中：
所述第一单元串包括连接到所述第一存储单元组和所述第一栅极感应漏极泄漏晶体管的第一芯线，
所述第二单元串包括连接到所述第二存储单元组和所述第二栅极感应漏极泄漏晶体管的第二芯线，
当所述控制逻辑执行所述擦除操作时，所述第一栅极感应漏极泄漏晶体管产生第一空穴水平的空穴并将所述空穴提供给所述第一芯线，并且所述第二栅极感应漏极泄漏晶体管产生小于所述第一空穴水平的第二空穴水平的空穴并将所述空穴提供给所述第二芯线。
14.如权利要求13所述的非易失性存储器件，其中：
所述第一空穴水平是基于所述第一电荷俘获层的所述电子水平来确定的，并且
所述第二空穴水平是基于所述第二电荷俘获层的所述电子水平来确定的。
15.如权利要求9所述的非易失性存储器件，所述非易失性存储器件还包括：
栅极感应漏极泄漏线，所述栅极感应漏极泄漏线连接到所述第一栅极感应漏极泄漏晶体管，
其中，所述擦除操作还包括：将小于施加到所述第一位线的所述电压的栅极感应漏极泄漏电压施加到所述栅极感应漏极泄漏线。
16.一种非易失性存储器件，所述非易失性存储器件包括：
第一单元串，所述第一单元串连接到第一位线，并包括第一存储单元组和第一栅极感应漏极泄漏晶体管；
第二单元串，所述第二单元串连接到第二位线，并包括第二存储单元组和第二栅极感应漏极泄漏晶体管；以及
控制逻辑，所述控制逻辑用于将电压施加到所述第一位线和所述第二位线，其中，所述控制逻辑进行下述操作：
在第一电平下对所述第二栅极感应漏极泄漏晶体管进行编程，
在大于所述第一电平的第二电平下对所述第一栅极感应漏极泄漏晶体管进行编程，以及
使用所述第一栅极感应漏极泄漏晶体管和所述第二栅极感应漏极泄漏晶体管对所述第一存储单元组和所述第二存储单元组进行擦除。
17.如权利要求16所述的非易失性存储器件，其中：
所述第一单元串包括不同于所述第一存储单元组的第三存储单元组，
所述第二单元串包括不同于所述第二存储单元组的第四存储单元组，并且
所述控制逻辑在对所述第一存储单元组和所述第二存储单元组进行擦除时，不对所述第三存储单元组和所述第四存储单元组的任何一个存储单元进行擦除。
18.如权利要求17所述的非易失性存储器件，所述非易失性存储器件还包括：
第一字线组，所述第一字线组包括连接到所述第一存储单元组和所述第二存储单元组的存储单元的多条字线；以及
第二字线组，所述第二字线组包括连接到所述第三存储单元组和所述第四存储单元组的存储单元的多条字线，其中，
所述控制逻辑将第一字线电压施加到所述第一字线组的每条字线，从而对所述第一存储单元组和所述第二存储单元组的每个存储单元进行擦除，以及
所述控制逻辑将大于所述第一字线电压的第二字线电压施加到所述第二字线组的每条字线，从而不对所述第三存储单元组和所述第四存储单元组的任何存储单元进行擦除。
19.如权利要求16所述的非易失性存储器件，其中：
所述第一存储单元组位于所述第一栅极感应漏极泄漏晶体管和所述第一位线之间，并且
所述第二存储单元组位于所述第二栅极感应漏极泄漏晶体管和所述第二位线之间。
20.如权利要求19所述的非易失性存储器件，所述非易失性存储器件还包括：
接地源极线，所述接地源极线连接到所述第一单元串和所述第二单元串，所述第一栅极感应漏极泄漏晶体管和所述第二栅极感应漏极泄漏晶体管直接连接到所述接地源极线。
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