JP2012069606A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置 Download PDF

Info

Publication number
JP2012069606A
JP2012069606A JP2010211326A JP2010211326A JP2012069606A JP 2012069606 A JP2012069606 A JP 2012069606A JP 2010211326 A JP2010211326 A JP 2010211326A JP 2010211326 A JP2010211326 A JP 2010211326A JP 2012069606 A JP2012069606 A JP 2012069606A
Authority
JP
Japan
Prior art keywords
memory
voltage
transistor
wiring
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2010211326A
Other languages
English (en)
Inventor
Hitoshi Iwai
斎 岩井
Tomoaki Azuma
知輝 東
Shinichi Oosera
真一 大瀬良
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2010211326A priority Critical patent/JP2012069606A/ja
Priority to US13/041,579 priority patent/US20120069660A1/en
Priority to KR1020110023763A priority patent/KR20120030923A/ko
Publication of JP2012069606A publication Critical patent/JP2012069606A/ja
Priority to US13/870,164 priority patent/US8659947B2/en
Priority to US14/094,438 priority patent/US8804427B2/en
Priority to US14/321,280 priority patent/US20140313829A1/en
Priority to US15/137,222 priority patent/US20160240261A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/102—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components
    • H01L27/1021—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components including diodes only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)

Abstract

【課題】安定した動作を実行可能な不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、複数のセルユニットを有し且つ複数のセルユニットに保持されたデータを消去する消去動作実行の単位とされる複数のメモリブロックを備える。セルユニットは、メモリストリング、第１トランジスタ、第２トランジスタ、及びダイオードを備える。第１トランジスタは、メモリストリングの一端に一端を接続されている、第２トランジスタは、メモリストリングの他端と第２配線との間に設けられている。ダイオードは、第１トランジスタの他端と第１配線との間に設けられている。ダイオードは、基板に対して垂直方向に延びる第１導電型の第２半導体層と、第２半導体層の上面に接して基板に対して垂直方向に延びる第２導電型の第３半導体層とを備える。
【選択図】図４

Description

本明細書に記載の実施の形態は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が多数提案されている。例えば、メモリセルを３次元的に配置した従来の半導体記憶装置の一つに、円柱型構造のトランジスタを用いた半導体記憶装置がある。
上記のような半導体記憶装置に対して消去動作を実行する際、各種配線からメモリセルに流れるリーク電流により、その消去動作は正確に実行されないおそれがある。
特開２００７−２６６１４３号公報
本発明は、安定した動作を実行可能な不揮発性半導体記憶装置を提供する。
一態様に係る不揮発性半導体記憶装置は、複数のメモリブロック、第１配線、第２配線、及び制御回路を備える。複数のメモリブロックは、各々、複数のセルユニットを有し且つ消去動作の最小単位とされる。第１配線は、複数のメモリブロックに共通に設けられ且つ複数のセルユニットの一端に接続されている。第２配線は、複数のセルユニットの他端に接続されている。制御回路は、複数のメモリブロックに対して印加する電圧を制御する。複数のセルユニットは、各々、メモリストリング、第１トランジスタ、第２トランジスタ、及びダイオードを備える。メモリストリングは、電気的に書き換え可能な複数のメモリトランジスタを直列接続してなる。第１トランジスタは、メモリストリングの一端に一端を接続されている。第２トランジスタは、複数のメモリストリングの他端と第２配線との間に設けられている。ダイオードは、第１トランジスタと第１配線との間に設けられ且つ第１トランジスタ側から第１配線側を順バイアス方向とする。メモリストリングは、第１半導体層、電荷蓄積層、及び第１導電層を備える。第１半導体層は、基板に対して垂直方向に延びる柱状部を含み、メモリトランジスタのボディとして機能する。電荷蓄積層は、柱状部の側面を取り囲むように形成されて、電荷を蓄積可能に構成されている。第１導電層は、電荷蓄積層を介して柱状部の側面を取り囲むように複数のメモリブロックに共通に形成され、メモリトランジスタのゲートとして機能する。ダイオードは、第２半導体層、及び第３半導体層を備える。第２半導体層は、基板に対して垂直方向に延びる第１導電型に構成されている。第３半導体層は、第２半導体層の上面に接して基板に対して垂直方向に延びる第２導電型に構成されている。制御回路は、消去動作の際、選択されるメモリブロックにおいては、第１配線の電圧を第１トランジスタのゲートの電圧よりも第１電圧だけ高く設定してＧＩＤＬ電流を発生させることにより、メモリトランジスタのボディの電圧を上昇させると共に、メモリトランジスタのゲートの電圧をメモリトランジスタのボディの電圧よりも第２電圧だけ低く設定して、これにより選択されるメモリブロックに対する消去動作を実行する。一方、制御回路は、消去動作の際、非選択とされるメモリブロックにおいては、第１配線の電圧と第１トランジスタのゲートの電圧との間の電圧差を第１電圧と異なる第３電圧に設定してＧＩＤＬ電流の発生を禁止し、これにより非選択とされるメモリブロックに対する消去動作を禁止する。
一態様に係る不揮発性半導体記憶装置は、複数のメモリブロック、第１配線、第２配線、及び制御回路を備える。メモリブロックは、複数のセルユニットを配列してなり消去動作の最小単位とされる。第１配線は、複数のメモリブロックに共通に設けられ且つ複数のセルユニットの一端に接続されている。第２配線は、複数のセルユニットの他端に接続されている。制御回路は、複数のメモリブロックに対して印加する電圧を制御する。複数のセルユニットは、各々、メモリストリング、第１トランジスタ、第２トランジスタ、及びダイオードを備える。メモリストリングは、電気的に書き換え可能な複数のメモリトランジスタを直列接続してなる。第１トランジスタは、メモリストリングの一端に一端を接続されている。第２トランジスタは、メモリストリングの他端と第２配線との間に設けられている。ダイオードは、複数の第１トランジスタと第１配線との間に設けられ且つ第１配線側から第１トランジスタ側を順バイアス方向とする。メモリストリングは、第１半導体層、電荷蓄積層、及び第１導電層を備える。第１半導体層は、基板に対して垂直方向に延びる柱状部を含み、メモリトランジスタのボディとして機能する。電荷蓄積層は、柱状部の側面を取り囲むように形成されて、電荷を蓄積可能に構成されている。第１導電層は、柱状部の側面及び電荷蓄積層を取り囲むように複数のメモリブロックに共通に形成され、メモリトランジスタのゲートとして機能する。ダイオードは、第２半導体層、及び第３半導体層を備える。第２半導体層は、基板に対して垂直方向に延びる第１導電型に構成されている。第３半導体層は、第２半導体層に接して基板に対して垂直方向に延びる第２導電型に構成されている。制御回路は、消去動作の際、選択されるメモリブロックにおいては、第２配線の電圧を第２トランジスタのゲートの電圧よりも第１電圧だけ高く設定してＧＩＤＬ電流を発生させることにより、メモリトランジスタのボディの電圧を上昇させると共に、メモリトランジスタのゲートの電圧をメモリトランジスタのボディの電圧よりも第２電圧だけ低く設定して、これにより選択されるメモリブロックに対する消去動作を実行する。一方、制御回路は、消去動作の際、非選択とされるメモリブロックにおいては、第２配線の電圧と第２トランジスタのゲートの電圧との間の電圧差を第１電圧と異なる第３電圧に設定してＧＩＤＬ電流の発生を禁止し、これにより非選択とされるメモリブロックにおける消去動作を禁止する。
第１実施形態に係る不揮発性半導体記憶装置のブロック図である。 第１実施形態に係る不揮発性半導体記憶装置の概略斜視図である。 第１実施形態に係るメモリセルアレイ１の回路図である。 第１実施形態に係る不揮発性半導体記憶装置の断面図である。 図４の拡大図である。 第１実施形態に係る不揮発性半導体記憶装置の第１の消去動作時の概略図である。 第１実施形態に係る不揮発性半導体記憶装置の第１の消去動作時のタイミングチャートである。 第１実施形態に係る不揮発性半導体記憶装置の第１の書込動作時の概略図である。 第１実施形態に係る不揮発性半導体記憶装置の第１の書込動作時の概略図である。 第１実施形態に係る不揮発性半導体記憶装置の第１の書込動作時のタイミングチャートである。 第１実施形態に係る不揮発性半導体記憶装置の第１の読出動作時の概略図である。 第１実施形態に係る不揮発性半導体記憶装置の第１の読出動作時のタイミングチャートである。 第１実施形態に係る不揮発性半導体記憶装置の第２の消去動作時のタイミングチャートである。 第１実施形態に係る不揮発性半導体記憶装置の第２の書込動作時のタイミングチャートである。 第１実施形態に係る不揮発性半導体記憶装置の第２の読出動作時のタイミングチャートである。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第２実施形態に係るメモリセルアレイ１の回路図である。 第２実施形態に係る不揮発性半導体記憶装置の断面図である。 第２実施形態に係る不揮発性半導体記憶装置の第１の消去動作時の概略図である。 第２実施形態に係る不揮発性半導体記憶装置の消去動作時のタイミングチャートである。 第１実施形態に係る不揮発性半導体記憶装置の書込動作時の概略図である。 第１実施形態に係る不揮発性半導体記憶装置の書込動作時の概略図である。 第１実施形態に係る不揮発性半導体記憶装置の書込動作時のタイミングチャートである。 第３実施形態に係る不揮発性半導体記憶装置の断面図である。 第４実施形態に係る不揮発性半導体記憶装置の断面図である。 第５実施形態に係る不揮発性半導体記憶装置の断面図である。 第５実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第５実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第５実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第５実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 第５実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
以下、図面を参照して、不揮発性半導体記憶装置の一実施形態について説明する。
［第１実施形態］
［構成］
先ず、図１及び図２を参照して、第１実施形態に係る不揮発性半導体記憶装置の構成について説明する。図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置のブロック図であり、図２は、不揮発性半導体記憶装置の概略斜視図である。
第１実施形態に係る不揮発性半導体記憶装置は、図１に示すように、メモリセルアレイ１、及び制御回路１Ａを有する。
メモリセルアレイ１は、図２に示すように、データを電気的に記憶するメモリトランジスタＭＴｒ１〜ＭＴｒ４を３次元マトリクス状に配列して構成されている。すなわち、メモリトランジスタＭＴｒ１〜ＭＴｒ４は、水平方向にマトリクス状に配列されるとともに、積層方向（基板に対して垂直方向）にも配列される。
積層方向に並ぶ複数個のメモリトランジスタＭＴｒ１〜ＭＴｒ４は直列接続され、公知のメモリストリングＭＳ（ＮＡＮＤストリング）を構成する。メモリトランジスタＭＴｒ１〜ＭＴｒ４は、その電荷蓄積層に蓄積される電荷の量が変化することで、その閾値電圧が変化する。閾値電圧が変化することにより、メモリトランジスタＭＴｒ１〜ＭＴｒ４が保持するデータが書き替えられる。メモリストリングＭＳの両端には選択時に導通状態とされるドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒが接続されている。そして、ドレイン側選択トランジスタＳＤＴｒのドレインは、ダイオードＤＩを介してビット線ＢＬに接続され、ソース側選択トランジスタＳＳＴｒのソースは、ソース線ＳＬに接続されている。なお、これらメモリセルアレイ１の具体的な回路構成、及びその積層構造は後述する。
制御回路１Ａは、メモリセルアレイ１（後述するメモリブロックＢＫ）に対して印加する電圧を制御するように構成されている。制御回路１Ａは、ロウデコーダ２、３、センスアンプ４、カラムデコーダ５、及び制御信号生成部（高電圧生成部）６を備える。ロウデコーダ２、３は、図１に示すように、取り込まれたブロックアドレス信号等をデコードし、メモリセルアレイ１を制御する。センスアンプ４は、メモリセルアレイ１からデータを読み出す。カラムデコーダ５は、カラムアドレス信号をデコードし、センスアンプ４を制御する。制御信号生成部６は、基準電圧を昇圧させて、書き込みや消去時に必要となる高電圧を生成し、さらに制御信号を生成し、ロウデコーダ２、３、センスアンプ４、及びカラムデコーダ５を制御する。
次に、図３を参照して、メモリセルアレイ１の回路構成について説明する。図３に示すように、メモリセルアレイ１は、複数のメモリブロックＢＫ＿１、ＢＫ＿２、…、ＢＫ＿ｎ、複数のビット線ＢＬ１、ＢＬ２、…、ＢＬｎ、及び複数のソース線ＳＬ１、ＳＬ２、…、ＳＬｎを有する。なお、複数のメモリブロックＢＫ＿１、ＢＫ＿２、…、ＢＫ＿ｎのいずれかを特定しない場合、それらをメモリブロックＢＫと総称する。複数のビット線ＢＬ１、ＢＬ２、…、ＢＬｎのいずれかを特定しない場合、それらをビット線ＢＬと総称する。複数のソース線ＳＬ１、ＳＬ２、…、ＳＬｎのいずれかを特定しない場合、それらをソース線ＳＬと総称する。
メモリブロックＢＫは、各々、複数のセルユニットＭＵを有し、データを消去する消去動作の最小単位とされる。ビット線ＢＬは、メモリブロックＢＫ＿１、ＢＫ＿２、…、ＢＫ＿ｎに共通して設けられている。ビット線ＢＬは、複数のセルユニットＭＵのドレインに接続されている。ソース線ＳＬは、各々、メモリブロックＢＫ毎に分割して設けられている。ソース線ＳＬは、１つのメモリブロックＢＫ中の複数のセルユニットＭＵのソースに共通に接続されている。
図３に示す例では、セルユニットＭＵは、１つのメモリブロックＢＫ毎に、ｋ行、ｎ列に亘りマトリクス状に設けられている。セルユニットＭＵは、メモリストリングＭＳ、ドレイン側選択トランジスタＳＤＴｒ、ソース側選択トランジスタＳＳＴｒ、及びダイオードＤＩを有する。メモリストリングＭＳは、直列接続されたメモリトランジスタＭＴｒ１〜ＭＴｒ４にて構成されている。ドレイン側選択トランジスタＳＤＴｒは、メモリストリングＭＳのドレイン（メモリトランジスタＭＴｒ４のドレイン）に接続されている。ソース側選択トランジスタＳＳＴｒは、メモリストリングＭＳのソース（メモリトランジスタＭＴｒ１ソース）に接続されている。なお、メモリストリングＭＳは、４つ以上のメモリトランジスタにて構成してもよい。
図３に示すように、複数のメモリブロックＢＫにおいて、マトリクス状に配列されたメモリトランジスタＭＴｒ１のゲートは、ワード線ＷＬ１に共通接続されている。同様に、メモリトランジスタＭＴｒ２〜ＭＴｒ４のゲートは、各々、ワード線ＷＬ２〜ＷＬ４に共通接続されている。
図３に示すように、メモリブロックＢＫ＿１において、ロウ方向に一列に配列されたドレイン側選択トランジスタＳＤＴｒのゲートは、１本のドレイン側選択ゲート線ＳＧＤ１、１（又は、ＳＧＤ１、２、…、ＳＧＤ１、ｋ）に共通接続されている。同様に、メモリブロックＢＫ＿２において、ロウ方向に一列に配列されたドレイン側選択トランジスタＳＤＴｒのゲートは、１本のドレイン側選択ゲート線ＳＧＤ２、１（又は、ＳＧＤ２、２、…、ＳＧＤ２、ｋ）に共通接続されている。メモリブロックＢＫ＿ｎにおいて、ロウ方向に一列に配列されたドレイン側選択トランジスタＳＤＴｒのゲートは、１本のドレイン側選択ゲート線ＳＧＤｎ、１（又は、ＳＧＤｎ、２、…、ＳＧＤｎ、ｋ）に共通接続されている。なお、ドレイン側選択ゲート線ＳＧＤ１、１、…、ＳＧＤｎ、ｋのいずれかを特定しない場合、それらをドレイン側選択ゲート線ＳＧＤと総称する。ドレイン側選択ゲート線ＳＧＤは、各々ロウ方向に延びるようにカラム方向に所定ピッチをもって設けられている。
また、カラム方向に一列に配列されたドレイン側選択トランジスタＳＤＴｒの他端は、ダイオードＤＩを介して１本のビット線ＢＬ１（又は、ＢＬ２、…、ＢＬｎ）に共通に接続されている。ダイオードＤＩは、ドレイン側選択トランジスタＳＤＴｒ側からビット線ＢＬ側を順バイアス方向とするように設けられている。ビット線ＢＬは、メモリブロックＢＫを跨いでカラム方向に延びるように形成されている。
図３に示すように、メモリブロックＢＫ＿１において、ロウ方向に一列に配列されたソース側選択トランジスタＳＳＴｒのゲートは、１本のソース側選択ゲート線ＳＧＳ１、１（又は、ＳＧＳ１、２、…、ＳＧＳ１、ｋ）に共通接続されている。同様に、メモリブロックＢＫ＿２において、ロウ方向に一列に配列されたソース側選択トランジスタＳＳＴｒのゲートは、１本のソース側選択ゲート線ＳＧＳ２、１（又は、ＳＧＳ２、２、…、ＳＧＳ２、ｋ）に共通接続されている。メモリブロックＢＫ＿ｎにおいて、ロウ方向に一列に配列されたソース側選択トランジスタＳＳＴｒのゲートは、１本のソース側選択ゲート線ＳＧＳｎ、１（又は、ＳＧＳｎ、２、…、ＳＧＳｎ、ｋ）に共通接続されている。なお、ソース側選択ゲート線ＳＧＳ１、１、…、ＳＧＳｎ、ｋのいずれかを特定しない場合、それらをソース側選択ゲート線ＳＧＳと総称する。ソース側選択ゲート線ＳＧＳは、各々ロウ方向に延びるようにカラム方向に所定ピッチをもって設けられている。
また、メモリブロックＢＫ＿１内の全てのソース側選択トランジスタＳＳＴｒは、１本のソース線ＳＬ１に共通接続されている。同様に、メモリブロックＢＫ＿２内の全てのソース側選択トランジスタＳＳＴｒは、１本のソース線ＳＬ２に共通接続され、メモリブロックＢＫ＿ｎ内の全てのソース側選択トランジスタＳＳＴｒは、１本のソース線ＳＬｎに共通接続されている。
上記のような不揮発性半導体記憶装置の回路構成は、図４に示す積層構造により実現されている。第１実施形態に係る不揮発性半導体記憶装置は、図４に示すように、半導体基板１０、半導体基板１０上に順次積層されたソース側選択トランジスタ層２０、メモリトランジスタ層３０、ドレイン側選択トランジスタ層４０、ダイオード層５０、及び配線層６０を有する。
半導体基板１０は、ソース線ＳＬとして機能する。ソース側選択トランジスタ層２０は、ソース側選択トランジスタＳＳＴｒとして機能する。メモリトランジスタ層３０は、メモリストリングＭＳ（メモリトランジスタＭＴｒ１〜ＭＴｒ４）として機能する。ドレイン側選択トランジスタ層４０は、ドレイン側選択トランジスタＳＤＴｒとして機能する。ダイオード層５０は、ダイオードＤＩとして機能する。配線層６０は、ビット線ＢＬ、及びその他の各種配線として機能する。
半導体基板１０は、図４に示すように、その上面に拡散層１１を有する。拡散層１１は、ソース線ＳＬとして機能する。拡散層１１は、メモリブロックＢＫ毎に分断されている。
ソース側選択トランジスタ層２０は、図４に示すように、半導体基板１０上に絶縁層を介してソース側導電層２１を有する。ソース側導電層２１は、ソース側選択トランジスタＳＳＴｒのゲート、及びソース側選択ゲート線ＳＧＳとして機能する。ソース側導電層２１は、各メモリブロックＢＫ内にて、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ソース側導電層２１は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
また、ソース側選択トランジスタ層２０は、図４に示すように、ソース側ホール２２を有する。ソース側ホール２２は、ソース側導電層２１を貫通するように形成されている。ソース側ホール２２は、ロウ方向及びカラム方向にマトリクス状に形成されている。
また、ソース側選択トランジスタ層２０は、図４に示すように、ソース側ゲート絶縁層２３、及びソース側柱状半導体層２４を有する。ソース側柱状半導体層２４は、ソース側選択トランジスタＳＳＴｒのボディ（チャネル）として機能する。
ソース側ゲート絶縁層２３は、ソース側ホール２２の側壁に所定の厚みをもって形成されている。ソース側柱状半導体層２４は、ソース側ゲート絶縁層２３の側面に接し、ソース側ホール２２を埋めるように形成されている。ソース側柱状半導体層２４は、積層方向（半導体基板１０に対して垂直方向）に延びる柱状に形成されている。ソース側柱状半導体層２４は、拡散層１１上に形成されている。ソース側ゲート絶縁層２３は、酸化シリコン（ＳｉＯ２）にて構成されている。ソース側柱状半導体層２４は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
上記ソース側選択トランジスタ層２０の構成を換言すると、ソース側導電層２１は、ソース側ゲート絶縁層２３を介してソース側柱状半導体層２４を取り囲むように形成されている。
メモリトランジスタ層３０は、図４に示すように、ソース側選択トランジスタ層２０上に絶縁層を介して順次積層されたワード線導電層３１ａ〜３１ｄを有する。ワード線導電層３１ａ〜３１ｄは、メモリトランジスタＭＴｒ１〜ＭＴｒ４のゲート、及びワード線ＷＬ１〜ＷＬ４として機能する。
ワード線導電層３１ａ〜３１ｄは、複数のメモリブロックＢＫに亘って、ロウ方向及びカラム方向に２次元的に（板状に）広がるように形成されている。ワード線導電層３１ａ〜３１ｄは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
また、メモリトランジスタ層３０は、図４に示すように、メモリホール３２を有する。メモリホール３２は、ワード線導電層３１ａ〜３１ｄを貫通するように形成されている。メモリホール３２は、ロウ方向及びカラム方向にマトリクス状に形成されている。メモリホール３２は、ソース側ホール２２と整合する位置に形成されている。
また、メモリトランジスタ層３０は、図４に示すように、メモリゲート絶縁層３３、及びメモリ柱状半導体層３４を有する。メモリ柱状半導体層３４は、メモリトランジスタＭＴｒ１〜ＭＴｒ４のボディ（チャネル）として機能する。
メモリゲート絶縁層３３は、メモリホール３２の側壁に所定の厚みをもって形成されている。メモリ柱状半導体層３４は、メモリゲート絶縁層３３の側面に接し、メモリホール３２を埋めるように形成されている。メモリ柱状半導体層３４は、積層方向に延びる柱状に形成されている。メモリ側柱状半導体層３４の下面は、ソース柱状半導体層２４の上面に接するように形成されている。
ここで、図５を参照して、メモリゲート絶縁層３３の構成について詳しく説明する。図５は、図４の拡大図である。メモリゲート絶縁層３３は、メモリホール３２の側面側からメモリ柱状半導体層３４側へと、ブロック絶縁層３３ａ、電荷蓄積層３３ｂ、及びトンネル絶縁層３３ｃを有する。電荷蓄積層３３ｂは、電荷を蓄積可能に構成されている。
ブロック絶縁層３３ａは、図５に示すように、メモリホール３２の側壁に所定の厚みをもって形成されている。電荷蓄積層３３ｂは、ブロック絶縁層３３ａの側壁に所定の厚みをもって形成されている。トンネル絶縁層３３ｃは、電荷蓄積層３３ｂの側壁に所定の厚みをもって形成されている。ブロック絶縁層３３ａ、及びトンネル絶縁層３３ｃは、酸化シリコン（ＳｉＯ２）にて構成されている。電荷蓄積層３３ｂは、窒化シリコン（ＳｉＮ）にて構成されている。メモリ柱状半導体層３４は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
上記メモリトランジスタ層３０の構成を換言すると、ワード線導電層３１ａ〜３１ｄは、メモリゲート絶縁層３３を介してメモリ柱状半導体層３４を取り囲むように形成されている。
ドレイン側選択トランジスタ層４０は、図４に示すように、ドレイン側導電層４１を有する。ドレイン側導電層４１は、ドレイン側選択トランジスタＳＤＴｒのゲート、及びドレイン側選択ゲート線ＳＧＤとして機能する。
ドレイン側導電層４１は、メモリトランジスタ層３０の上に絶縁層を介して積層されている。ドレイン側導電層４１は、メモリ柱状半導体層３４の直上に形成されている。ドレイン側導電層４１は、各メモリブロックＢＫ内にて、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ドレイン側導電層４１は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
また、ドレイン側選択トランジスタ層４０は、図４に示すように、ドレイン側ホール４２を有する。ドレイン側ホール４２は、ドレイン側導電層４１を貫通するように形成されている。ドレイン側ホール４２は、ロウ方向及びカラム方向にマトリクス状に形成されている。ドレイン側ホール４２は、メモリホール３２に整合する位置に形成されている。
また、ドレイン側選択トランジスタ層４０は、図４に示すように、ドレイン側ゲート絶縁層４３、及びドレイン側柱状半導体層４４を有する。ドレイン側柱状半導体層４４は、ドレイン側選択トランジスタＳＤＴｒのボディ（チャネル）として機能する。
ドレイン側ゲート絶縁層４３は、ドレイン側ホール４２の側壁に所定の厚みをもって形成されている。ドレイン側柱状半導体層４４は、ドレイン側ゲート絶縁層４３に接し、ドレイン側ホール４２を埋めるように形成されている。ドレイン側柱状半導体層４４は、積層方向に延びるように柱状に形成されている。ドレイン側柱状半導体層４４の下面は、メモリ柱状半導体層３４の上面に接するように形成されている。ドレイン側ゲート絶縁層４３は、酸化シリコン（ＳｉＯ２）にて構成されている。ドレイン側柱状半導体層４４は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。また、ドレイン側柱状半導体層４４の下部４４ａは、真性半導体にて構成され、その上部４４ｂは、Ｎ＋型半導体にて構成されている。
上記ドレイン側選択トランジスタ層４０の構成を換言すると、ドレイン側導電層４１は、ドレイン側ゲート絶縁層４３を介してドレイン側柱状半導体層４４を取り囲むように形成されている。
ダイオード層５０は、図４に示すように、オーミックコンタクト層５１、Ｐ型半導体層５２、及びＮ型半導体層５３を有する。オーミックコンタクト層５１は、Ｐ型半導体層５２とドレイン側柱状半導体層４４とをオーミックコンタクトさせる。Ｐ型半導体層５２、及びＮ型半導体層５３は、ダイオードＤＩとして機能する。
オーミックコンタクト層５１は、ドレイン側柱状半導体層４４の上面から積層方向に延びる柱状に形成されている。Ｐ型半導体層５２は、オーミックコンタクト層５１の上面から積層方向に延びる柱状に形成されている。Ｎ型半導体層５３は、Ｎ型半導体層５２の上面から積層方向に延びる柱状に形成されている。Ｐ型半導体層５２は、Ｐ型の不純物がドープされたポリシリコンにて構成されている。Ｎ型半導体層５３は、Ｎ型不純物がドープされたポリシリコンにて構成されている。
配線層６０は、図４に示すように、ビット層６１を有する。ビット層６１は、ビット線ＢＬとして機能する。
ビット層６１は、Ｎ型半導体層５３の上面に接するように形成されている。ビット層６１は、ロウ方向に所定ピッチをもってカラム方向に延びるように形成されている。ビット層６１は、タングステン等の金属にて構成されている。
［第１の消去動作］
次に、図６を参照して、第１実施形態に係る不揮発性半導体記憶装置の第１の消去動作について説明する。
図６に示す一例において、メモリブロックＢＫ＿１が消去動作の対象として選択されるものとする。一方、メモリブロックＢＫ＿１とビット線ＢＬを共有するメモリブロックＢＫ＿２は消去動作の対象とされず、そこに保持されたデータは消去を禁止される。
消去動作時において、ビット線ＢＬには電圧Ｖｅｒａ（例えば１７Ｖ程度）が印加される。選択メモリブロックＢＫ＿１では、ソース線ＳＬ１に電圧Ｖｅｒａが印加される一方、ドレイン側選択ゲート線ＳＧＤ、及びソース側選択ゲート線ＳＧＳには電圧ＶｅｒａよりもΔＶ（例えば３Ｖ程度）小さい電圧Ｖｅｒａ−ΔＶが印加される。一方、非選択メモリブロックＢＫ＿２では、ソース線ＳＬ２に電圧０Ｖが印加される一方、ドレイン側選択ゲート線ＳＧＤ、及びソース側選択ゲート線ＳＧＳにはそれぞれ０Ｖ、電源電圧Ｖｄｄ（＝１．２Ｖ）が印加される。
具体的に、図６に示すように、選択メモリブロックＢＫ＿１においては、ビット線ＢＬ１の電圧Ｖｅｒａは、ドレイン側選択トランジスタＳＤＴｒのゲートの電圧Ｖｅｒａ−ΔＶよりも電圧ΔＶだけ高い。また、ソース線ＳＬ１の電圧Ｖｅｒａは、ソース側選択トランジスタＳＳＴｒのゲートの電圧Ｖｅｒａ−ΔＶよりも電圧ΔＶだけ高い。これにより、メモリブロックＢＫ＿１内で、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒのゲート近傍で、ＧＩＤＬ電流が発生する（符号“Ｅ１１”参照）。そして、メモリブロックＢＫ＿１において、ＧＩＤＬ電流によって生じたホールは、メモリトランジスタＭＴｒ１〜ＭＴｒ４のボディに流れ込み、メモリトランジスタＭＴｒ１〜ＭＴｒ４のボディの電圧は上昇する。
続いて、メモリトランジスタＭＴｒ１〜ＭＴｒ４のゲートの電圧は０Ｖとされ、メモリトランジスタＭＴｒ１〜ＭＴｒ４のボディの電圧よりも低く設定される。これにより、メモリトランジスタＭＴｒ１〜ＭＴｒ４の電荷蓄積層に高電圧が印加され、メモリブロックＢＫ＿１に対する消去動作が実行される。
一方、メモリブロックＢＫ＿２においては、ドレイン側選択トランジスタＳＤＴｒのゲートの電圧は０Ｖに設定される。すなわち、ビット線ＢＬ１の電圧Ｖｅｒａが、ドレイン側選択トランジスタＳＤＴｒのゲートの電圧（０Ｖ）よりも電圧Ｖｅｒａだけ高く設定されることとなる。また、ソース線ＳＬ２は０Ｖに設定され、ソース側選択トランジスタＳＳＴｒのゲートの電圧は電源電圧Ｖｄｄ（例えば、１．２Ｖ）に設定される。すなわち、ソース側選択トランジスタＳＳＴｒのゲートの電圧（Ｖｄｄ）が、ソース線ＳＬ２の電圧（０Ｖ）よりも電圧Ｖｄｄだけ高く設定されることとなる。これにより、メモリブロックＢＫ＿２においては、ＧＩＤＬ電流の発生は禁止され、ソース側選択トランジスタＳＳＴｒは導通状態とされる。
ここで、メモリブロックＢＫ＿１、ＢＫ＿２の間で、メモリトランジスタＭＴｒ１〜ＭＴｒ４のゲートはワード線ＷＬ１〜ＷＬ４により共通接続されている。よって、メモリブロックＢＫ＿１と共に、メモリブロックＢＫ＿２においても、メモリトランジスタＭＴｒ１〜ＭＴｒ４のゲートの電圧は０Ｖに設定される。
しかしながら、メモリブロックＢＫ＿２において、メモリトランジスタＭＴｒ１〜ＭＴｒ４のボディの電圧は、ＧＩＤＬ電流によって昇圧されない。また、メモリブロックＢＫ＿２においては、ソース側選択トランジスタＳＳＴｒが導通状態となることから、仮にメモリトランジスタＭｔｒ１〜Ｍｔｒ４のボディの電圧がリーク電流等の影響により上昇しても、その電圧は、導通状態となったソース側選択トランジスタＳＳＴｒを介してソース線ＳＬ２へと放電される（符号“Ｅ１２”参照）。
さらに、第１実施形態は、ダイオードＤＩを有している。これにより、ビット線ＢＬ１から非選択のメモリブロックＢＫ＿２内のメモリトランジスタＭＴｒ１〜ＭＴｒ４のボディに流れる電流を抑制することができる（符号“Ｅ１３”参照）。
以上のことから、メモリブロックＢＫ＿２において、メモリトランジスタＭＴｒ１〜ＭＴｒ４のボディの電圧は、低電圧に保持される。よって、それらメモリトランジスタＭＴｒ１〜ＭＴｒ４の電荷蓄積層には、高電圧が印加されず、第１実施形態は、非選択のメモリブロックＢＫ＿２における誤消去を抑制することができる。
上記消去動作を実行する場合の具体的な動作手順を、図７のタイミングチャートを参照して説明する。先ず、図７の時刻ｔ１１にて、ビット線ＢＬ１、及びソース線ＳＬ１の電圧は、消去電圧Ｖｅｒａ（例えば、１７Ｖ）まで上げられる。また、時刻ｔ１１にて、ソース側選択ゲート線ＳＧＳ１、１〜ＳＧＳ１、ｋの電圧、及びドレイン側選択ゲート線ＳＧＤ１，１〜ＳＧＤ１、ｋの電圧は、電圧Ｖｅｒａ−ΔＶ（例えば、１４Ｖ）まで上げられる。これにより、メモリブロックＢＫ＿１において、ＧＩＤＬ電流が発生する。
一方、時刻ｔ１１にて、ソース線ＳＬ２の電圧は、０Ｖに保持される。また、時刻ｔ１１にて、ソース側選択ゲート線ＳＧＳ２、１〜ＳＧＳ２、ｋの電圧は電源電圧Ｖｄｄまで上げられ、ドレイン側選択ゲート線ＳＧＤ１，１〜ＳＧＤ１、ｋの電圧は０Ｖに保持される。これにより、メモリブロックＢＫ＿２においては、ＧＩＤＬ電流は発生せず、ソース側選択トランジスタＳＳＴｒは導通状態となる。
次に、時刻ｔ１２にて、ワード線ＷＬ１〜ＷＬ４の電圧は、０Ｖまで下げられる。これにより、メモリブロックＢＫ＿１内のメモリトランジスタＭＴ１〜ＭＴｒ４のデータは消去され、メモリブロックＢＫ＿２内のメモリトランジスタＭＴ１〜ＭＴｒ４のデータは保持される。
［第１の書込動作］
次に、図８Ａ、及び図８Ｂを参照して、第１実施形態に係る不揮発性半導体記憶装置の第１の書込動作について説明する。
図８Ａ、及び図８Ｂでは、一例として、メモリブロックＢＫ＿１内のセルユニットＭＵ（以下、選択セルユニットｓＭＵ）を書き込み対象とする場合を説明する。選択セルユニットｓＭＵ内のメモリトランジスタＭＴｒ３（以下、選択メモリトランジスタｓＭＴｒ３）に書き込みが行われるものとして説明する。
具体的に、図８Ａに示すように、先ず、選択メモリトランジスタｓＭＴｒ３のデータを“０”データに書込む場合、ビット線ＢＬ１の電圧は０Ｖとされ、選択メモリトランジスタｓＭＴｒ３のデータを“１”データに保持する場合、ビット線ＢＬ１の電圧は電源電圧Ｖｄｄ（＝１．２Ｖ）とされる。ソース線ＳＬ１、ＳＬ２は、電源電圧Ｖｄｄに設定される。
そして、メモリブロックＢＫ＿１、ＢＫ＿２に含まれるメモリトランジスタＭＴｒ１〜ＭＴｒ４は、そのゲートにパス電圧Ｖｐａｓｓ（例えば、１０Ｖ）を印加されて導通状態とされる。ソース側選択トランジスタＳＳＴｒは、そのゲートに電圧Ｖｄｄ＋Ｖｔを印加されて導通状態とされる。これにより、メモリブロックＢＫ＿１、ＢＫ＿２に含まれるメモリトランジスタＭＴｒ１〜ＭＴ４のボディ電圧は、ソース線ＳＬ１、ＳＬ２を介して電源電圧Ｖｄｄまで充電される（符号“Ｗ１１”参照）。すなわち、メモリブロックＢＫ＿１、ＢＫ＿２に含まれるメモリトランジスタＭＴｒ１〜ＭＴ４のボディの電圧は、書込動作時にビット線ＢＬ１に印加され得る電源電圧Ｖｄｄ以上に設定される。また、所定時間の後、ソース側選択トランジスタＳＳＴｒは、再び非導通状態とされる。
続いて、図８Ｂに示すように、選択セルユニットｓＭＵに含まれるドレイン側選択トランジスタＳＤＴｒは、そのゲートに電圧Ｖｄｄ＋Ｖｔを供給される。“０”データを書き込むためビット線ＢＬ１に０Ｖが供給されている場合には、ドレイン側選択トランジスタＳＤＴｒは導通状態となり、これにより、選択セルユニットｓＭＵに含まれるメモリトランジスタＭＴｒ１〜ＭＴｒ４のボディの電圧は、ビット線ＢＬ１と同じ０Ｖに放電される（符号“Ｗ１２”参照）。一方、”１”データに保持するためビット線ＢＬ１に電源電圧Ｖｄｄが供給されている場合には、ドレイン側選択トランジスタＳＤＴｒは非導通状態のままとなり、従って、選択セルユニットｓＭＵに含まれるメモリトランジスタＭＴｒ１〜ＭＴｒ４のボディは、放電されず、フローティング状態とされ、その電位は電源電圧Ｖｄｄに保持される。
そして、選択メモリトランジスタｓＭＴｒ３のゲートの電圧を、プログラム電圧Ｖｐｒｇ（＝１８Ｖ）とする。これにより、“０”データを書き込む場合、選択メモリトランジスタｓＭＴｒ３のボディの電圧は０Ｖに放電されているため、選択メモリトランジスタｓＭＴｒ３の電荷蓄積層には高電圧が印加され、選択メモリトランジスタｓＭＴｒ３に対して書込動作が実行される。一方、“１”データに保持する場合、選択メモリトランジスタｓＭＴｒ３のボディはフローティング状態とされ、その電位は電源電圧Ｖｄｄに保持されているため、選択メモリトランジスタｓＭＴｒ３の電荷蓄積層には高電圧が印加されず、選択メモリトランジスタｓＭＴｒ３に対しては書込動作は実行されない。
ここで、複数のメモリユニットＭＵに亘って、メモリトランジスタＭＴｒ１〜ＭＴｒ４のゲートは、ワード線ＷＬ１〜ＷＬ４により共通接続されている。選択メモリトランジスタｓＭＴｒ３のゲートの電圧を、プログラム電圧Ｖｐｒｇとすれば、非選択とされたメモリユニットＭＵに含まれるメモリトランジスタＭＴｒ３のゲートにも、プログラム電圧Ｖｐｒｇが印加される。しかしながら、非選択のメモリユニットＭＵに含まれるメモリトランジスタＭＴｒ１〜ＭＴｒ４のボディの電圧は、非導通状態とされたドレイン側選択トランジスタＳＤＴｒ及びソース側選択トランジスタＳＳＴｒによって、フローティングとされている。よって、非選択のメモリユニットＭＵに含まれるメモリトランジスタＭＴｒ３の電荷蓄積層には高電圧が印加されず、書込動作は実行されない。
上記書込動作を実行する場合の具体的な動作手順を、図９のタイミングチャートを参照して説明する。先ず、図９の時刻ｔ２１にて、ソース線ＳＬ１、ＳＬ２の電圧は、電源電圧Ｖｄｄまで上げられ、ソース側選択ゲート線ＳＧＳ１、１〜ＳＧＳ１、ｋ、ＳＧＳ２、１〜ＳＧＳ２、ｋの電圧は電圧Ｖｄｄ＋Ｖｔまで上げられる。また、時刻ｔ２１にて、ワード線ＷＬ１〜ＷＬ４の電圧はパス電圧Ｖｐａｓｓまで上げられる。これにより、メモリブロックＢＫ＿１において、ソース側選択トランジスタＳＳＴｒは、導通状態となり、メモリトランジスタＭＴｒ１〜ＭＴ４のボディの電圧は、電源電圧Ｖｄｄとなる。また、時刻ｔ２１にて、“０”データ書込み時、ビット線ＢＬ１は０Ｖに下げられ、“１”データ保持時、ビット線ＢＬ１は電源電圧Ｖｄｄまで上げられる。
次に、時刻ｔ２２にて、ソース側選択ゲート線ＳＧＳ１、１〜ＳＧＳ１、ｋ、ＳＧＳ２、１〜ＳＧＳ２、ｋの電圧は、０Ｖまで下げられる。これにより、メモリブロックＢＫ＿１内のソース側選択トランジスタＳＳＴｒは、非導通状態となる。
続いて、時刻ｔ２３にて、ドレイン側選択トランジスタＳＧＤ１、２の電圧が、電圧Ｖｄｄ＋Ｖｔまで上げられる。これにより、選択セルユニットｓＭＵに含まれるドレイン側選択トランジスタＳＤＴｒのみが、導通状態となる。
次に、時刻ｔ２４にて、ワード線ＷＬ３の電圧は、プログラム電圧Ｖｐｒｏｇ（例えば、１８Ｖ）まで上げられる。これにより、選択メモリトランジスタｓＭＴｒ３に対して、書込動作が実行される。
［第１の読出動作］
次に、図１０を参照して、第１実施形態に係る不揮発性半導体記憶装置の第１の読出動作について説明する。図１０に示す一例において、読出動作は、選択メモリトランジスタｓＭＴｒ３に対して実行される。
具体的に、図１０に示すように、ビット線ＢＬは０Ｖに設定される。ソース線ＳＬ１は電源電圧Ｖｄｄに設定され、ソース線ＳＬ２は０Ｖに設定される。選択セルユニットｓＭＵに含まれるドレイン側選択トランジスタＳＤＴｒ及びソース側トランジスタＳＳＴｒは、選択ゲート線ＳＧＤ１，２及びＳＧＳ１，２に電圧Ｖｄｄ＋ｖｔを与えられて導通状態とされる。そして、メモリトランジスタＭＴｒ１、ＭＴｒ２、ＭＴｒ４のゲートはパス電圧Ｖｐａｓｓを印加され、メモリトランジスタＭＴｒ３のゲートはリード電圧Ｖｒｅａｄ（Ｖｒｅａｄ＜Ｖｐａｓｓ）を印加される。これにより、選択メモリトランジスタｓＭＴｒ３が“１”データを保持している場合、ソース線ＳＬ１からビット線ＢＬ１に電流が流れ（符号“Ｒ１”参照）、ビット線ＢＬ１は電源電圧Ｖｄｄまで充電される。一方、選択メモリトランジスタｓＭＴｒ３が“０”データを保持している場合（閾値が高い場合）、ソース線ＳＬ１からビット線ＢＬ１に電流が流れず（符号“Ｒ２”参照）、ビット線ＢＬ１は充電されず０Ｖに保持される。そして、ビット線ＢＬ１の電圧を検知することにより、選択メモリトランジスタｓＭＴｒ３に対する読出動作が実行される。
上記書込動作を実行する場合の具体的な動作手順を、図１１のタイミングチャートを参照して説明する。先ず、図１１の時刻ｔ３１にて、ソース線ＳＬ１の電圧は、電源電圧Ｖｄｄまで上げられ、ソース側選択ゲート線ＳＧＳ１、２の電圧、及びドレイン側選択ゲート線ＳＧＤ１、２の電圧は、電圧Ｖｄｄ＋Ｖｔまで上げられる。また、時刻ｔ３１にて、ワード線ＷＬ１、ＷＬ２、ＷＬ４の電圧は、パス電圧Ｖｐａｓｓまで上げられる。これにより、メモリトランジスタＭＴｒ１、２、４、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒは、導通状態となる。
次に、時刻ｔ３２にて、ワード線ＷＬ３の電圧は、リード電圧Ｖｒｅａｄまで上げられる。この後、ビット線ＢＬ１の電圧を検知することによって、選択メモリトランジスタｓＭＴｒ３に対する読出動作が実行される。
［第２の消去動作］
次に、図１２を参照して、第１実施形態に係る不揮発性半導体記憶装置の第２の消去動作について説明する。この第２の消去動作においては、図１２に示すように、時刻ｔ１１にて、ソース線ＳＬ２、ドレイン側選択ゲート線ＳＧＤ２、１〜ＳＧＤ２、ｋ、及びソース側選択ゲート線ＳＧＳ２、１〜ＳＧＳ２、ｋは、電圧Ｖ１（＝５Ｖ）まで上げられ、この点で第１の消去動作と異なる。
上記の電圧Ｖ１により、上記の第２の消去動作時、非選択のメモリブロックＢＫ＿２内のソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒのゲート絶縁膜に印加される電圧は、第１の消去動作時よりも低くなる。したがって、第２の消去動作によれば、耐圧の低いソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒであっても、その破損を抑制することができる。
［第２の書込動作］
次に、図１３を参照して、第１実施形態に係る不揮発性半導体記憶装置の第２の書込動作について説明する。ここで、第１の書込動作は、図８の符号“Ｗ１１”に示したように、メモリブロックＢＫ＿１、ＢＫ＿２内のメモリトランジスタＭＴｒ１〜ＭＴ４のボディを電源電圧Ｖｄｄまで充電する充電工程を実行するものである。これに対して、第２の書込動作は、第１の書込動作からボディの電源電圧Ｖｄｄへの充電工程を省略したものである。すなわち、図１３に示すように、第２の書込動作において、時刻ｔ２１にて、ソース側選択ゲート線ＳＧＳ１、１〜ＳＧＳ１、ｋ、ＳＧＳ２、１〜ＳＧＳ２、ｋは、０Ｖに保持される。このような第２の書込動作であっても、第２の書込動作の実行前に、ドレイン側選択ゲート線ＳＧＤ１，２が０ＶからＶｄｄ＋Ｖｔに立ち上がり、これにより電源電圧Ｖｄｄが与えられたビット線ＢＬに接続されたメモリユニットＭＵのボディは電源電圧Ｖｄｄまで充電されフローティング状態とされるので、同様の書込動作が実行できる。
［第２の読出動作］
次に、図１４を参照して、第１実施形態に係る不揮発性半導体記憶装置の第２の読出動作について説明する。第２の読出動作においては、選択セルユニットＭＵ内のメモリトランジスタＭＴｒ１、２、４のゲート、及び選択メモリトランジスタｓＭＴｒ３のゲートに印加する電圧が、第１の読出動作と異なる。すなわち、図１４に示すように、時刻ｔ３１にて、ワード線ＷＬ３は０Ｖに保持され、ワード線ＷＬ１、ＷＬ２、ＷＬ４はリード電圧Ｖｒｅａｄまで上げられる。
［製造方法］
次に、図１５〜図１８を参照して、第１の実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。
先ず、図１５に示すように、ソース側選択トランジスタ層２０、メモリトランジスタ層３０、及びドレイン側選択トランジスタ層４０を形成する。ここで、ドレイン側ホール４２の上部は埋められることなく、そのまま残される。
次に、図１６に示すように、ドレイン側ホール４２内のドレイン側柱状半導体層４４の上部にオーミックコンタクト層５１を堆積させる。続いて、図１７に示すように、ドレイン側ホール４２内のオーミックコンタクト層５１の上部に、Ｐ型半導体層５２を堆積させる。そして、図１８に示すように、ドレイン側ホール４２内のＰ型半導体層５２の上部に、及びＮ型半導体層５３を堆積させる。例えば、Ｎ型半導体層５３は、ポリシリコンを堆積させた後、そのポリシリコンにＮ＋イオンを注入することによって形成される。
［第２実施形態］
［構成］
次に、図１９を参照して、第２実施形態に係る不揮発性半導体記憶装置に含まれるメモリセルアレイ１の回路構成について説明する。図１９に示すように、第２実施形態においては、ダイオードＤＩが、ビット線ＢＬ側からドレイン側選択トランジスタＳＤＴｒ側へと順方向になるように設けられており、この点が第１実施形態と異なる。なお、第２実施形態において、第１実施形態と同様の構成については、同一の符号を付し、その説明を省略する。
上記のような不揮発性半導体記憶装置の回路構成は、図２０に示す積層構造により実現されている。図２０は、第２実施形態に係る不揮発性半導体記憶装置の断面図である。
図２０に示すように、第２実施形態においては、ダイオード層５０ａの構成が、第１実施形態と異なる。ダイオード層５０ａは、Ｎ型半導体層５４、及びＰ型半導体層５５を有する。Ｎ型半導体層５４は、ドレイン側柱状半導体層４４の上面から積層方向に延びるように柱状に形成されている。Ｐ型半導体層５５は、Ｎ型半導体層５４の上面から積層方向に延びるように柱状に形成されている。また、Ｐ型半導体層５５の上面は、ビット層６１の下面に接するように形成されている。Ｎ型半導体層５４は、Ｎ型の不純物をドープされたポリシリコンにて構成され、Ｐ型半導体層５５は、Ｐ型の不純物をドープされたポリシリコンにて構成されている。
［消去動作］
次に、図２１を参照して、第２実施形態に係る不揮発性半導体記憶装置の消去動作について説明する。
図２１に示すように、第２実施形態の消去動作は、メモリブロックＢＫ＿１内で、ソース側選択トランジスタＳＳＴｒのゲート近傍のみでＧＩＤＬ電流を発生させ（符号“Ｅ２１”参照）、ドレイン側選択トランジスタＳＤＴｒのゲート近傍ではＧＩＤＬ電流の発生を禁止させる。この点で、第２実施形態の消去動作は、第１実施形態の消去動作と異なる。さらに、第２実施形態は、第１実施形態と逆方向に接続されたダイオードＤＩを有している。これにより、選択したメモリブロックＢＫ＿１からビット線ＢＬ１に流れる電流を抑制することができる（符号“Ｅ２２”参照）。よって、ビット線ＢＬ１は、メモリブロックＢＫ＿１からのリーク電流で充電されない。従って、メモリブロックＢＫ＿２には、リーク電流は流れない。以上により、第２実施形態の消去動作は、非選択のメモリブロックＢＫ＿２における誤消去を抑制することができる。
上記消去動作を実行する場合、第１実施形態と異なり、図２２に示すように、時刻ｔ１１にて、ビット線ＢＬ１は０Ｖに保持され、ドレイン側選択ゲート線ＳＧＤ２，１〜ＳＧＤ２、ｋ及びソース側選択ゲート線ＳＧＳ２、１〜ＳＧＳ２、ｋは、０Ｖに保持される。
［書込動作］
次に、図２３Ａ、及び図２３Ｂを参照して、第２実施形態に係る不揮発性半導体記憶装置の書込動作について説明する。
図２３Ａ、及び図２３Ｂでは、一例として、メモリブロックＢＫ＿１内の選択セルユニットｓＭＵ内のメモリトランジスタＭＴｒ３に書き込みが行われるものとして説明する。
ビット線ＢＬ１に印加される電圧は０V又は電源電圧Ｖｄｄ（＝１．２Ｖ）とされる点は、第１実施形態の不揮発性半導体記憶装置の書込動作と同様である。ただし、図２３Ａに示すように、ソース線ＳＬ１は、書込動作の開始前において、負の電圧−ＶＳＧを与えられる。この点において、第１実施形態と異なっている。
メモリブロックＢＫ＿１のソース側選択トランジスタＳＳＴｒは、そのゲートに０Ｖを印加され、これにより、メモリブロックＢＫ＿１中のメモリユニットＭＵのボディは、負の電圧−ＶＳＧまで一旦充電される。
一方、メモリブロックＢＫ＿１のドレイン側選択トランジスタＳＤＴｒは、そのゲートに当初−ＶＳＧを与えられ、これにより、メモリブロックＢＫ＿１のドレイン側選択トランジスタＳＤＴｒは、メモリブロックＢＫ＿１のメモリユニットＭＵのボディが負の電圧−ＶＳＧに充電されている間、非導通状態に維持される。
その後、書込み動作の段階では、図２３Ｂに示すように、ソース線ＳＬ１の電位は負の電圧−ＶＳＧから０Ｖに上昇されると共に、選択メモリユニットｓＭＵに接続されるドレイン側選択ゲート線ＳＧＤ１，２は電源電圧Ｖｄｄを与えられる。これにより、選択メモリユニットｓＭＵのボディの電位は、ビット線ＢＬ１に与えられた電位に従って、０Ｖ又は電源電圧Ｖｄｄ（フローティング状態）となる。また、選択メモリブロックＢＫ＿１中の非選択メモリユニットＭＵに接続されるドレイン側選択ゲート線ＳＧＤ１，１、１，３〜１、ｋは、０Ｖを与えられ、これにより、非選択のメモリユニットＭＵのボディは０Ｖ又は電源電圧Ｖｄｄまで充電されてフローティング状態となる。以下、第１実施形態と同様にして、選択メモリブロックＢＫ＿１に対する書込動作が実行される。
なお、非選択の面路意ブロックＢＫ＿２では、ドレイン側選択ゲート線ＳＧＤ２，１〜２、ｋが終始０Ｖに維持され、ソース側選択ゲート線ＳＧＳ２，１〜２、ｋ、及びソース線ＳＬ２が終始電源電圧Ｖｄｄに維持される。
図２４は、上記の動作の具体的なタイミングチャートを示している。先ず、図２４の時刻ｔ２１にて、ソース線ＳＬ１、及びドレイン側選択ゲート線ＳＧＤ１、１〜ＳＧＤ１、ｋは、負の電圧―ＶＳＧまで下げられる。これにより、メモリブロックＢＫ＿１内のソース側選択トランジスタＳＳＴｒは、導通状態となる。そして、メモリブロックＢＫ＿１に含まれるメモリトランジスタＭＴｒ１〜ＭＴ４のボディ電圧は、ソース線ＳＬ１の電圧と同じ負の電圧―ＶＳＧまで放電される。また、時刻ｔ２１にて、ワード線ＷＬ１〜ＷＬ４は、パス電圧Ｖｐａｓｓまで上げられる。
次に、時刻ｔ２２にて、ソース線ＳＬ１、及びドレイン側選択ゲート線ＳＧＤ１、１〜ＳＧＤ１、ｋは、０Ｖまで上げられる。つづいて、時刻ｔ２３にて、ドレイン側選択ゲート線ＳＧＤ１、２は、電源電圧Ｖｄｄまで上げられる。これにより、選択セルユニットｓＭＵに含まれるドレイン側選択トランジスタＳＤＴｒは、導通状態となり、選択セルユニットｓＭＵに含まれるメモリトランジスタＭＴｒ１〜ＭＴｒ４のボディの電圧は、０Ｖ、又は電源電圧Ｖｄｄ（フローティング状態）となる。
そして、時刻ｔ２４にて、ワード線ＷＬ３は、プログラム電圧Ｖｐｒｇまで上げられる。これにより、選択メモリトランジスタｓＭＴr３に対して、書込動作が実行される。
［読出動作］
第２実施形態に係る不揮発性半導体記憶装置の読出動作は、第１実施形態と同様である。よって、その説明は省略する。
［第３実施形態］
［構成］
次に、図２５を参照して、第３実施形態に係る不揮発性半導体記憶装置の積層構造について説明する。なお、第３実施形態において、第１及び第２実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第３実施形態は、図２５に示すように、第１実施形態の積層構造と略同様のダイオード層５０ｂを有する。ダイオード層５０ｂは、さらに、Ｎ型半導体層５３の上面から積層方向に柱状に延びるＰ型半導体層５６を有する。この構造によれば、ダイオードＤＩとして双方向ダイオードが形成される。
［第４実施形態］
［構成］
次に、図２６を参照して、第４実施形態に係る不揮発性半導体記憶装置の積層構造について説明する。なお、第４実施形態において、第１乃至第３実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第４実施形態は、図２６に示すように、第２実施形態の積層構造と略同様のダイオード層５０ｃを有する。ダイオード層５０ｃは、さらに、Ｐ型半導体層５５の上面から積層方向に柱状に延びるＮ型半導体層５７を有する。この構造によれば、ダイオードＤＩとして双方向ダイオードが形成される。
［第５実施形態］
次に、図２７を参照して、第５実施形態に係る不揮発性半導体記憶装置の積層構造について説明する。なお、第５実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第５実施形態に係る不揮発性半導体記憶装置は、上記実施形態のＩ状のメモリ柱状半導体層３４の代わりに、図２７に示すＵ字状のメモリ半導体層８４を有する。この点で、第５実施形態は、上記実施形態と大きく異なる。
第５実施形態に係る不揮発性半導体記憶装置は、図２７に示すように、半導体基板１０の上に順次積層されたバックゲート層７０、メモリトランジスタ層８０、選択トランジスタ層９０、ダイオード層１００、及び配線層１１０を有する。メモリトランジスタ層８０は、メモリトランジスタＭＴｒとして機能する。選択トランジスタ層９０は、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒとして機能する。ダイオード層１００は、ダイオードＤＩとして機能する。配線層１１０は、ソース線ＳＬ、及びビット線ＢＬとして機能する。
バックゲート層７０は、図２７に示すように、バックゲート導電層７１を有する。バックゲート導電層７１は、基板１０と平行なロウ方向及びカラム方向に２次元的に広がるように形成されている。バックゲート導電層７１は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
バックゲート導電層７１は、図２７に示すように、バックゲートホール７２を有する。バックゲートホール７２は、バックゲート導電層７１を掘り込むように形成されている。バックゲートホール７２は、上面からみてカラム方向を長手方向とする略矩形状に形成されている。バックゲートホール７２は、ロウ方向及びカラム方向にマトリクス状に形成されている。
メモリトランジスタ層８０は、図２７に示すように、バックゲート層７０の上層に形成されている。メモリトランジスタ層８０は、ワード線導電層８１ａ〜８１ｄを有する。ワード線導電層８１ａ〜８１ｄは、各々、ワード線ＷＬ、及びメモリトランジスタＭＴｒのゲートとして機能する。
ワード線導電層８１ａ〜８１ｄは、層間絶縁層を挟んで積層されている。ワード線導電層８１ａ〜８１ｄは、カラム方向に所定ピッチをもってロウ方向を長手方向として延びるように形成されている。ワード線導電層８１ａ〜８１ｄは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
メモリトランジスタ層８０は、図２７に示すように、メモリホール８２を有する。メモリホール８２は、ワード線導電層８１ａ〜８１ｄ、及び層間絶縁層を貫通するように形成されている。メモリホール８２は、バックゲートホール７２のカラム方向の端部近傍に整合するように形成されている。
また、バックゲート層７０、及びメモリトランジスタ層８０は、図２７に示すように、メモリゲート絶縁層８３、及びメモリ半導体層８４を有する。メモリ半導体層８４は、メモリトランジスタＭＴｒ（メモリストリングＭＳ）のボディとして機能する。メモリゲート絶縁層８３は、上記実施形態と同様に、電荷を蓄積する電荷蓄積層を有する。
メモリ半導体層８４は、バックゲートホール７２、及びメモリホール８２を埋めるように形成されている。メモリ半導体層８４は、ロウ方向からみてＵ字状に形成されている。メモリ半導体層８４は、基板１０に対して垂直方向に延びる一対の柱状部８４ａ、及び一対の柱状部８４ａの下端を連結する連結部８４ｂを有する。メモリ半導体層８４は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
上記バックゲート層７０の構成を換言すると、バックゲート導電層７１は、メモリゲート絶縁層８３を介して連結部８４ｂを取り囲むように形成されている。また、上記メモリトランジスタ層８０の構成を換言すると、ワード線導電層８１ａ〜８１ｄは、メモリゲート絶縁層８３を介して柱状部８４ａを取り囲むように形成されている。
選択トランジスタ層９０は、図２７に示すように、ソース側導電層９１ａ、及びドレイン側導電層９１ｂを有する。ソース側導電層９１ａは、ソース側選択ゲート線ＳＧＳ、及びソース側選択トランジスタＳＳＴｒのゲートとして機能する。ドレイン側導電層９１ｂは、ドレイン側選択ゲート線ＳＧＤ、及びドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。
ソース側導電層９１ａは、メモリ半導体層８４を構成する一方の柱状部８４ａの上層に形成され、ドレイン側導電層９１ｂは、ソース側導電層９１ａと同層であって、メモリ半導体層８４を構成する他方の柱状部８４ａの上層に形成されている。ソース側導電層９１ａ、及びドレイン側導電層９１ｂは、カラム方向に所定ピッチをもってロウ方向に延びるストライプ状に形成されている。ソース側導電層９１ａ、及びドレイン側導電層９１ｂは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。
選択トランジスタ層９０は、図２７に示すように、ソース側ホール９２ａ、及びドレイン側ホール９２ｂを有する。ソース側ホール９２ａは、ソース側導電層９１ａを貫通するように形成されている。ドレイン側ホール９２ｂは、ドレイン側導電層９１ｂを貫通するように形成されている。ソース側ホール９２ａ及びドレイン側ホール９２ｂは、各々、メモリホール８２と整合する位置に形成されている。
選択トランジスタ層９０は、図２７に示すように、ソース側ゲート絶縁層９３ａ、ソース側柱状半導体層９４ａ、ドレイン側ゲート絶縁層９３ｂ、及びドレイン側柱状半導体層９４ｂを有する。ソース側柱状半導体層９４ａは、ソース側選択トランジスタＳＳＴｒのボディとして機能する。ドレイン側柱状半導体層９４ｂは、ドレイン側柱状半導体層ＳＤＴｒのボディとして機能する。
ソース側ゲート絶縁層９３ａは、ソース側ホール９２ａの側面に所定の厚みをもって形成されている。ソース側柱状半導体層９４ａは、ソース側ゲート絶縁層９３ａの側面及び一対の柱状部８４ａの一方の上面に接し、基板１０に対して垂直方向に延びるように柱状に形成されている。ソース側ゲート絶縁層９３ａは、酸化シリコン（ＳｉＯ２）にて構成されている。ソース側柱状半導体層９４ａは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。ソース側柱状半導体層９４ａの下部９４ａａは、真性半導体にて構成され、ソース側柱状半導体層９４ａの上部９４ａｂは、Ｎ＋型半導体にて構成されている。
ドレイン側ゲート絶縁層９３ｂは、ドレイン側ホール９２ｂの側面に所定の厚みをもって形成されている。ドレイン側柱状半導体層９４ｂは、ドレイン側ゲート絶縁層９３ｂの側面及び一対の柱状部８４ｂの他方の上面に接し、基板１０に対して垂直方向に延びるように柱状に形成されている。ドレイン側ゲート絶縁層９３ｂは、酸化シリコン（ＳｉＯ２）にて構成されている。ドレイン側柱状半導体層９４ｂは、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成されている。ドレイン側柱状半導体層９４ｂの下部９４ｂａは、真性半導体にて構成され、ドレイン側柱状半導体層９４ｂの上部９４ｂｂは、Ｎ＋型半導体にて構成されている。
ダイオード層１００は、図２７に示すように、ソース側オーミックコンタクト層１０１ａ、ソース側Ｎ型半導体層１０２ａ、ドレイン側オーミックコンタクト層１０１ｂ、ドレイン側Ｐ型半導体層１０２ｂ、及びドレイン側Ｎ型半導体層１０３ｂを有する。ドレイン側Ｐ型半導体層１０２ｂ、及びドレイン側Ｎ型半導体層１０３ｂは、ダイオードＤＩとして機能する。
ソース側オーミックコンタクト層１０１ａは、ソース側柱状半導体層９４ａの上面から積層方向に延びる柱状に形成されている。ソース側Ｎ型半導体層１０２ａは、ソース側オーミックコンタクト層１０１ａの上面から積層方向に延びる柱状に形成されている。ソース側Ｎ型半導体層１０２ａは、Ｎ型の不純物を有するポリシリコンにて構成されている。
ドレイン側オーミックコンタクト層１０１ｂは、ドレイン側柱状半導体層９４ｂの上面から積層方向に延びる柱状に形成されている。ドレイン側Ｐ型半導体層１０２ｂは、ドレイン側オーミックコンタクト層１０１ｂの上面から積層方向に延びる柱状に形成されている。ドレイン側Ｎ型半導体層１０３ｂは、ドレインＰ型半導体層１０２ｂの上面から積層方向に延びる柱状に形成されている。ドレイン側Ｐ型半導体層１０２ｂは、Ｐ型の不純物を有するポリシリコンにて構成され、ドレイン側Ｎ型半導体層１０３ｂは、Ｎ型の不純物を有するポリシリコンにて構成されている。
配線層１１０は、ソース層１１１、プラグ層１１２、及びビット層１１３を有する。ソース層１１１は、ソース線ＳＬとして機能する。ビット層１１３は、ビット線ＢＬとして機能する。
ソース層１１１は、ソース側Ｎ型半導体層１０２ａの上面に接し、ロウ方向に延びるように形成されている。ビット層１１３は、プラグ層１１２を介してドレイン側Ｎ型半導体層１０３ｂの上面に接し、カラム方向に延びるように形成されている。ソース層１１１、プラグ層１１２、及びビット層１１３は、タングステン等の金属にて構成されている。
［製造方法］
次に、図２８〜図３２を参照して、第５実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。
先ず、図２８に示すように、バックゲート層７０、メモリトランジスタ層８０、及び選択トランジスタ層９０を形成する。ここで、ソース側ホール９２ａの上部、及びドレイン側ホール９２ｂの上部は、埋められることなく、そのまま残される。
次に、図２９に示すように、ソース側ホール９２ａ内のソース側柱状半導体層９４ａの上部にソース側オーミックコンタクト層１０１ａを堆積させる。また、ドレイン側ホール９２ｂ内のドレイン側柱状半導体層９４ｂの上部にドレイン側オーミックコンタクト層１０１ｂを堆積させる。
続いて、図３０に示すように、ソース側ホール９２ａ内のソース側オーミックコンタクト層１０１ａの上部にソース側Ｐ型半導体層１０４を堆積させる。また、ドレイン側ホール９２ｂ内のドレイン側オーミックコンタクト層１０１ｂの上部にドレイン側Ｐ型半導体層１０２ｂを堆積させる。次に、図３１に示すように、ソース側ホール９２ａ内のソース側Ｐ型半導体層１０４を除去する。
続いて、図３２に示すように、ソース側ホール９２ａ内のソース側オーミックコンタクト層１０１ａの上部にソース側Ｎ型半導体層１０２ａを堆積させる。また、ドレイン側ホール９２ｂ内のドレイン側Ｐ型半導体層１０２ｂの上部にドレイン側Ｎ型半導体層１０３ｂを堆積させる。例えば、ソース側Ｎ型半導体層１０２ａ、及びドレイン側Ｎ型半導体層１０３ｂは、ポリシリコンを堆積させた後、そのポリシリコンにＮ＋イオンを注入することによって形成される。
［その他実施形態］
以上、実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…半導体基板、 ２０…ソース側選択トランジスタ層、 ３０、８０…メモリトランジスタ層、 ４０…ドレイン側選択トランジスタ層、 ５０、５０ａ、５０ｂ、５０ｃ、１００…ダイオード層、 ６０、１１０…配線層、 ７０…バックゲート層、 ９０…選択トランジスタ層、 Ｂａ…半導体基板、 ＭＴｒ１〜ＭＴｒ４…メモリトランジスタ、 ＳＳＴｒ…ソース側選択トランジスタ、 ＳＤＴｒ…ドレイン側選択トランジスタ、 ＤＩ…ダイオード。

Claims (15)

  1. 複数のセルユニットを有し且つ消去動作の最小単位とされる複数のメモリブロックと、
    複数の前記メモリブロックに共通に設けられ且つ複数の前記セルユニットの一端に接続された第１配線と、
    複数の前記セルユニットの他端に接続された第２配線と、
    複数の前記メモリブロックに対して印加する電圧を制御する制御回路とを備え、
    複数の前記セルユニットは、各々、
    電気的に書き換え可能な複数のメモリトランジスタを直列接続してなるメモリストリングと、
    前記メモリストリングの一端に一端を接続された第１トランジスタと、
    前記メモリストリングの他端と前記第２配線との間に設けられた第２トランジスタと、
    前記第１トランジスタと前記第１配線との間に設けられ且つ前記第１トランジスタ側から前記第１配線側を順バイアス方向とするダイオードとを備え、
    前記メモリストリングは、
    基板に対して垂直方向に延びる柱状部を含み、前記メモリトランジスタのボディとして機能する第１半導体層と、
    前記柱状部の側面を取り囲むように形成されて、電荷を蓄積可能に構成された電荷蓄積層と、
    前記電荷蓄積層を介して前記柱状部の側面を取り囲むように複数の前記メモリブロックに共通に形成され、前記メモリトランジスタのゲートとして機能する第１導電層とを備え、
    前記ダイオードは、
    前記基板に対して垂直方向に延びる第１導電型の第２半導体層と、
    前記第２半導体層の上面に接して前記基板に対して垂直方向に延びる第２導電型の第３半導体層とを備え、
    前記制御回路は、消去動作の際、
    選択される前記メモリブロックにおいては、前記第１配線の電圧を前記第１トランジスタのゲートの電圧よりも第１電圧だけ高く設定してＧＩＤＬ電流を発生させることにより、前記メモリトランジスタのボディの電圧を上昇させると共に、前記メモリトランジスタのゲートの電圧を前記メモリトランジスタのボディの電圧よりも第２電圧だけ低く設定して、これにより選択される前記メモリブロックに対する消去動作を実行する一方、
    非選択とされる前記メモリブロックにおいては、前記第１配線の電圧と前記第１トランジスタのゲートの電圧との間の電圧差を前記第１電圧と異なる第３電圧に設定して前記ＧＩＤＬ電流の発生を禁止し、これにより非選択とされる前記メモリブロックに対する消去動作を禁止する
    ことを特徴とする不揮発性半導体記憶装置。
  2. 前記制御回路は、前記消去動作の際、
    選択される前記メモリブロックにおいては、前記第２配線の電圧を前記第２トランジスタのゲートの電圧よりも前記１電圧だけ高く設定して前記ＧＩＤＬ電流を発生させることにより、前記メモリトランジスタのボディの電圧を上昇させると共に、前記メモリトランジスタのゲートの電圧を前記メモリトランジスタのボディの電圧よりも前記第２電圧だけ低く設定して、これにより選択される前記メモリブロックにおける消去動作を実行する一方、
    非選択とされる前記メモリブロックにおいては、前記第２配線の電圧と前記第２トランジスタのゲートの電圧との間の電圧差を前記第３電圧に設定して前記ＧＩＤＬ電流の発生を禁止し、これにより非選択とされる前記メモリブロックにおける消去動作を禁止する
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記第２配線は、前記メモリブロック毎に分断されており、
    前記制御回路は、前記消去動作の際、
    非選択とされる前記メモリブロックにおいては、前記第２トランジスタを導通状態とする
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  4. 前記制御回路は、前記メモリトランジスタにデータを書き込む書込動作の際、
    選択した前記セルユニットに含まれる前記第２トランジスタを導通状態として、これにより、選択した前記セルユニットに含まれる前記メモリトランジスタのボディの電圧を、前記書込動作時に前記第１配線に印加され得る電圧以上に設定する第１処理と、
    前記第１処理の後、選択した前記セルユニットに含まれる前記第１トランジスタを導通状態とする第２処理と、
    選択した前記メモリトランジスタのゲートを第４電圧に設定する第３処理とを実行する
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  5. 前記制御回路は、選択される前記セルユニットに含まれ、且つ選択される前記メモリトランジスタからデータを読み出す読出動作の際、
    前記第２配線の電圧を前記第１配線の電圧よりも第５電圧だけ高く設定し、選択した前記セルユニットに含まれる前記第１トランジスタ及び前記第２トランジスタを導通状態とし、選択した前記セルユニットに含まれ且つ非選択とされた前記メモリトランジスタのゲートに第６電圧を印加し、選択した前記メモリトランジスタのゲートに前記第６電圧よりも低い第７電圧を印加する
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  6. 前記ダイオードは、前記第２半導体層の下面に接するオーミックコンタクト層を更に備えた
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  7. 前記ダイオードは、前記第３半導体層の上面に接して前記基板に対して垂直方向に延びる前記第１導電型の第４半導体層を更に備える
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  8. 前記第１半導体層は、一対の前記柱状部の下端を連結する連結部を有する
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  9. 複数のセルユニットを配列してなり且つ前記セルユニットに保持されたデータを消去する消去動作実行の単位とされる複数のメモリブロックと、
    複数の前記メモリブロックに共通に設けられ且つ複数の前記セルユニットの一端に接続された第１配線と、
    複数の前記セルユニットの他端に接続された第２配線と、
    複数の前記メモリブロックに対して印加する電圧を制御する制御回路とを備え、
    複数の前記セルユニットは、各々、
    電気的に書き換え可能な複数のメモリトランジスタを直列接続してなるメモリストリングと、
    前記メモリストリングの一端に一端を接続された第１トランジスタと、
    前記メモリストリングの他端と前記第２配線との間に設けられた第２トランジスタと、
    前記第１トランジスタと前記第１配線との間に設けられ且つ前記第１配線側から前記第１トランジスタ側を順バイアス方向とするダイオードとを備え
    前記メモリストリングは、
    基板に対して垂直方向に延びる柱状部を含み、前記メモリトランジスタのボディとして機能する第１半導体層と、
    前記柱状部の側面を取り囲むように形成されて、電荷を蓄積可能に構成された電荷蓄積層と、
    前記電荷蓄積層を介して前記柱状部の側面を取り囲むように複数の前記メモリブロックに共通に形成され、前記メモリトランジスタのゲートとして機能する第１導電層とを備え、
    前記ダイオードは、
    前記基板に対して垂直方向に延びる第１導電型の第２半導体層と、
    前記第２半導体層に接して前記基板に対して垂直方向に延びる第２導電型の第３半導体層とを備え、
    前記制御回路は、消去動作の際、
    選択される前記メモリブロックにおいては、前記第２配線の電圧を前記第２トランジスタのゲートの電圧よりも第１電圧だけ高く設定してＧＩＤＬ電流を発生させることにより、前記メモリトランジスタのボディの電圧を上昇させると共に、前記メモリトランジスタのゲートの電圧を前記メモリトランジスタのボディの電圧よりも第２電圧だけ低く設定して、これにより選択される前記メモリブロックに対する消去動作を実行する一方、
    非選択とされる前記メモリブロックにおいては、前記第２配線の電圧と前記第２トランジスタのゲートの電圧との間の電圧差を前記第１電圧と異なる第３電圧に設定して前記ＧＩＤＬ電流の発生を禁止し、これにより非選択とされる前記メモリブロックにおける消去動作を禁止する
    ことを特徴とする不揮発性半導体記憶装置。
  10. 前記第２配線は、前記メモリブロック毎に分断されており、
    前記制御回路は、前記消去動作の際、
    非選択とされる前記メモリブロックにおいては、前記第２トランジスタを導通状態とする
    ことを特徴とする請求項９記載の不揮発性半導体記憶装置。
  11. 前記制御回路は、前記メモリトランジスタにデータを書き込む書込動作の際、
    選択した前記セルユニットに含まれる前記第２トランジスタを導通状態として、これにより、選択した前記セルユニットに含まれる前記メモリトランジスタのボディの電圧を、前記書込動作時に前記第１配線に印加され得る電圧以下に設定する第１処理と、
    前記第１処理の後、選択した前記セルユニットに含まれる前記第１トランジスタを導通状態とする第２処理と、
    選択した前記メモリトランジスタのゲートを第４電圧に設定する第３処理とを実行する
    ことを特徴とする請求項９記載の不揮発性半導体記憶装置。
  12. 前記制御回路は、選択される前記セルユニットに含まれ、且つ選択される前記メモリトランジスタからデータを読み出す読出動作の際、
    前記第２配線の電圧を前記第１配線の電圧よりも第５電圧だけ高く設定し、選択した前記セルユニットに含まれる前記第１トランジスタ及び前記第２トランジスタを導通状態とし、選択した前記セルユニットに含まれ且つ非選択とされた前記メモリトランジスタのゲートに第６電圧を印加し、選択した前記メモリトランジスタのゲートに前記第６電圧よりも低い第７電圧を印加する
    ことを特徴とする請求項９記載の不揮発性半導体記憶装置。
  13. 前記ダイオードは、前記第３半導体層の上面に接して前記基板に対して垂直方向に延びる前記第１導電型の第４半導体層を更に備える
    ことを特徴とする請求項９記載の不揮発性半導体記憶装置。
  14. 前記第１半導体層の上部は、前記第２導電型の半導体にて構成されている
    ことを特徴とする請求項９記載の不揮発性半導体記憶装置。
  15. 前記第１半導体層は、一対の前記柱状部の下端を連結する連結部を有する
    ことを特徴とする請求項９記載の不揮発性半導体記憶装置。
JP2010211326A 2010-09-21 2010-09-21 不揮発性半導体記憶装置 Pending JP2012069606A (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2010211326A JP2012069606A (ja) 2010-09-21 2010-09-21 不揮発性半導体記憶装置
US13/041,579 US20120069660A1 (en) 2010-09-21 2011-03-07 Nonvolatile semiconductor memory device
KR1020110023763A KR20120030923A (ko) 2010-09-21 2011-03-17 불휘발성 반도체 기억 장치
US13/870,164 US8659947B2 (en) 2010-09-21 2013-04-25 Nonvolatile semiconductor memory device
US14/094,438 US8804427B2 (en) 2010-09-21 2013-12-02 Nonvolatile semiconductor memory device
US14/321,280 US20140313829A1 (en) 2010-09-21 2014-07-01 Nonvolatile semiconductor memory device
US15/137,222 US20160240261A1 (en) 2010-09-21 2016-04-25 Nonvolatile semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010211326A JP2012069606A (ja) 2010-09-21 2010-09-21 不揮発性半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2012069606A true JP2012069606A (ja) 2012-04-05

Family

ID=45817660

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010211326A Pending JP2012069606A (ja) 2010-09-21 2010-09-21 不揮発性半導体記憶装置

Country Status (3)

Country Link
US (5) US20120069660A1 (ja)
JP (1) JP2012069606A (ja)
KR (1) KR20120030923A (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014187286A (ja) * 2013-03-25 2014-10-02 Toshiba Corp 不揮発性半導体記憶装置
US9406814B2 (en) 2013-07-30 2016-08-02 Kabushiki Kaisha Toshiba Non-volatile memory device
JP2017537424A (ja) * 2014-10-20 2017-12-14 マイクロン テクノロジー， インク． 区分化ｓｇｓ線用の装置および方法
JP2018515906A (ja) * 2015-05-08 2018-06-14 サンディスク テクノロジーズ エルエルシー ３次元ｐ−ｉ−ｎメモリデバイスおよび正孔電流検出を用いたその読取方法
US10134478B2 (en) 2014-10-20 2018-11-20 Micron Technology, Inc. Apparatuses and methods for reducing read disturb
US10686045B2 (en) 2015-03-02 2020-06-16 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
JP2021007143A (ja) * 2019-06-05 2021-01-21 サンディスク テクノロジーズ エルエルシー ３ｄ不揮発性メモリのサブブロックサイズ低減
US11018148B2 (en) 2015-06-04 2021-05-25 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US11183507B2 (en) 2015-02-24 2021-11-23 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012069187A (ja) 2010-09-22 2012-04-05 Toshiba Corp 不揮発性半導体記憶装置
JP5377526B2 (ja) * 2011-01-13 2013-12-25 株式会社東芝 不揮発性半導体記憶装置
JP2013254537A (ja) * 2012-06-06 2013-12-19 Toshiba Corp 半導体記憶装置及びコントローラ
JP2014063555A (ja) * 2012-09-24 2014-04-10 Toshiba Corp 不揮発性半導体記憶装置、及びその制御方法
KR102094336B1 (ko) 2013-02-13 2020-04-14 삼성전자주식회사 메모리 시스템 및 그것의 구동 방법
US9202578B2 (en) * 2013-10-02 2015-12-01 Conversant Intellectual Property Management Inc. Vertical gate stacked NAND and row decoder for erase operation
JP2017010951A (ja) 2014-01-10 2017-01-12 株式会社東芝 半導体記憶装置及びその製造方法
JP2015176627A (ja) * 2014-03-17 2015-10-05 株式会社東芝 半導体記憶装置
US9881674B2 (en) 2014-12-11 2018-01-30 Micron Technology, Inc. Sequential write and sequential write verify in memory device
KR20170119158A (ko) 2016-04-18 2017-10-26 삼성전자주식회사 반도체 메모리 장치 및 반도체 장치
KR20170131121A (ko) * 2016-05-20 2017-11-29 삼성전자주식회사 반도체 소자
US11037943B2 (en) 2017-07-18 2021-06-15 Sandisk Technologies Llc Three-dimensional memory device having on-pitch drain select gate electrodes and method of making the same
US11552094B2 (en) 2017-07-18 2023-01-10 Sandisk Technologies Llc Three-dimensional memory device having on-pitch drain select gate electrodes and method of making the same
WO2019018050A1 (en) * 2017-07-18 2019-01-24 Sandisk Technologies Llc THREE-DIMENSIONAL MEMORY DEVICE WITH SELF-ALIGNED DRAIN SELECTION GRID ELECTRODES AND METHOD FOR MANUFACTURING THE SAME
US10297610B2 (en) 2017-07-18 2019-05-21 Sandisk Technologies Llc Three-dimensional memory device having on-pitch drain select gate electrodes and method of making the same
ES2811516T3 (es) * 2017-11-07 2021-03-12 Lumson Spa Dispositivo limpiador
CN108520881B (zh) * 2018-04-25 2019-10-11 长江存储科技有限责任公司 三维存储器及其数据操作方法
JP2020087495A (ja) 2018-11-29 2020-06-04 キオクシア株式会社 半導体メモリ
KR20200112192A (ko) 2019-03-21 2020-10-05 삼성전자주식회사 비휘발성 메모리 장치와 및 비휘발성 메모리 장치의 이레이즈 방법
JP2021034529A (ja) * 2019-08-22 2021-03-01 キオクシア株式会社 不揮発性半導体記憶装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7177197B2 (en) * 2001-09-17 2007-02-13 Sandisk Corporation Latched programming of memory and method
US6944048B2 (en) * 2001-11-29 2005-09-13 Kabushiki Kaisha Toshiba Magnetic random access memory
JP4709523B2 (ja) * 2004-10-14 2011-06-22 株式会社東芝 不揮発性半導体記憶装置
JP4822841B2 (ja) * 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法
JP5016832B2 (ja) * 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2008034456A (ja) * 2006-07-26 2008-02-14 Toshiba Corp 不揮発性半導体記憶装置
US7508710B2 (en) * 2006-11-13 2009-03-24 Sandisk Corporation Operating non-volatile memory with boost structures
US7696035B2 (en) * 2006-11-13 2010-04-13 Sandisk Corporation Method for fabricating non-volatile memory with boost structures
US7511996B2 (en) * 2006-11-30 2009-03-31 Mosaid Technologies Incorporated Flash memory program inhibit scheme
KR101263823B1 (ko) * 2007-04-19 2013-05-13 삼성전자주식회사 비휘발성 메모리 소자 및 그 동작 방법
JP5142692B2 (ja) 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
JP2009266312A (ja) 2008-04-25 2009-11-12 Toshiba Corp 半導体記憶装置
KR100979906B1 (ko) 2008-10-09 2010-09-06 서울대학교산학협력단 고집적 플래시 메모리 셀 스택, 셀 스택 스트링 및 그 제조방법
JP2010098067A (ja) * 2008-10-15 2010-04-30 Toshiba Corp 半導体装置
JP5275052B2 (ja) 2009-01-08 2013-08-28 株式会社東芝 不揮発性半導体記憶装置
JP4856203B2 (ja) * 2009-03-23 2012-01-18 株式会社東芝 不揮発性半導体記憶装置
JP5502629B2 (ja) * 2010-07-12 2014-05-28 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014187286A (ja) * 2013-03-25 2014-10-02 Toshiba Corp 不揮発性半導体記憶装置
US9406814B2 (en) 2013-07-30 2016-08-02 Kabushiki Kaisha Toshiba Non-volatile memory device
US11145370B2 (en) 2014-10-20 2021-10-12 Micron Technology, Inc. Apparatuses and methods for segmented SGS lines
JP2017537424A (ja) * 2014-10-20 2017-12-14 マイクロン テクノロジー， インク． 区分化ｓｇｓ線用の装置および方法
US10134478B2 (en) 2014-10-20 2018-11-20 Micron Technology, Inc. Apparatuses and methods for reducing read disturb
US10381080B2 (en) 2014-10-20 2019-08-13 Micron Technology, Inc. Apparatuses and methods for segmented SGS lines
US10803945B2 (en) 2014-10-20 2020-10-13 Micron Technology, Inc. Apparatuses and methods for segmented SGS lines
US10854301B2 (en) 2014-10-20 2020-12-01 Micron Technology, Inc. Apparatuses and methods for reducing read disturb
US11183507B2 (en) 2015-02-24 2021-11-23 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US10686045B2 (en) 2015-03-02 2020-06-16 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
JP2018515906A (ja) * 2015-05-08 2018-06-14 サンディスク テクノロジーズ エルエルシー ３次元ｐ−ｉ−ｎメモリデバイスおよび正孔電流検出を用いたその読取方法
US11018148B2 (en) 2015-06-04 2021-05-25 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
JP2021007143A (ja) * 2019-06-05 2021-01-21 サンディスク テクノロジーズ エルエルシー ３ｄ不揮発性メモリのサブブロックサイズ低減
US11404122B2 (en) 2019-06-05 2022-08-02 Sandisk Technologies Llc Sub-block size reduction for 3D non-volatile memory

Also Published As

Publication number Publication date
US20140085991A1 (en) 2014-03-27
US20130229876A1 (en) 2013-09-05
KR20120030923A (ko) 2012-03-29
US8659947B2 (en) 2014-02-25
US20120069660A1 (en) 2012-03-22
US20160240261A1 (en) 2016-08-18
US8804427B2 (en) 2014-08-12
US20140313829A1 (en) 2014-10-23

Similar Documents

Publication Publication Date Title
JP2012069606A (ja) 不揮発性半導体記憶装置
US8976603B2 (en) Nonvolatile semiconductor memory device
JP4856203B2 (ja) 不揮発性半導体記憶装置
JP5044624B2 (ja) 不揮発性半導体記憶装置
JP5524134B2 (ja) 不揮発性半導体記憶装置
JP4504405B2 (ja) 半導体記憶装置
JP5514158B2 (ja) 不揮発性半導体記憶装置
JP2012069205A (ja) 不揮発性半導体記憶装置
JP2014170598A (ja) 半導体記憶装置
KR101017757B1 (ko) 공통 피웰을 이용하는 낸드 플래시 메모리 및 이의 동작방법
JP2022052505A (ja) メモリデバイス
JP2010198685A (ja) 不揮発性半導体メモリ
JP2011076678A (ja) 不揮発性半導体記憶装置
JP5657063B2 (ja) 半導体記憶装置
US10770117B1 (en) Semiconductor storage device
US20130080718A1 (en) Semiconductor memory device and method of operating the same
JP2012160234A (ja) 不揮発性半導体記憶装置
JP2011210337A (ja) 不揮発性半導体記憶装置およびその書き込み方法
JP5524140B2 (ja) 不揮発性半導体記憶装置
JP2017162879A (ja) 半導体記憶装置およびその製造方法
TW201528273A (zh) 半導體記憶裝置及快閃記憶體的程式化方法

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20130221