JP2009266312A

JP2009266312A - 半導体記憶装置

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Publication number: JP2009266312A
Application number: JP2008115362A
Authority: JP
Inventors: Hiroshi Maejima; 洋前嶋
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-04-25
Filing date: 2008-04-25
Publication date: 2009-11-12

Abstract

【課題】メモリセルアレイに流れるリーク電流を低減し、多数のメモリブロックを同時に駆動することのできる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、互いに平行な複数のワード線ＷＬと、ワード線ＷＬと交差するように形成された互いに平行な複数のビット線ＢＬと、ワード線ＷＬとビット線ＢＬとの各交差部に配置され、可変抵抗素子ＶＲとダイオードＤｉとが直列接続されたメモリセルＭＣを含むメモリセルアレイＭＡとを備える。選択されたワード線ＷＬ０１には電圧０Ｖが印加され、選択されたビット線ＢＬ０１には電圧ＶＳＥＴが印加されている。非選択のワード線ＷＬには電圧ＶＳＥＴ−Ｖαが印加され、非選択のビット線ＢＬには電圧Ｖαが印加されている。
【選択図】図２

Description

本発明は、半導体記憶装置に関し、特に半導体基板上にメモリセルアレイを積層した構造を有する半導体記憶装置に関する。

近年、フラッシュメモリの後継候補として、抵抗変化メモリが注目されている。ここで、抵抗変化メモリ装置には、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する狭義の抵抗変化メモリ（ReRAM：Resistive RAM）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗値情報を利用する相変化メモリ（PCRAM：Phase Change RAM）も含むものとする。

抵抗変化メモリの可変抵抗素子には、２種類の動作モードがあることが知られている。１つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗とを設定するもので、これはバイポーラ型といわれる。もう１つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態の設定を可能とするもので、これはユニポーラ型といわれる。

高密度メモリセルアレイを実現するためには、ユニポーラ型が好ましい。ユニポーラ型の場合、トランジスタを用いることなく、ビット線及びワード線の交差部に可変抵抗素子とダイオード等の整流素子とを重ねることにより、セルアレイが構成できるからである。さらにこのようなメモリセルアレイを三次元的に積層配列することにより、セルアレイ面積を増大させることなく、大容量を実現することが可能になる。

一般に半導体記憶装置において、メモリセルアレイのビット線は、カラムデコーダやセンスアンプ等を含むカラム系制御回路に接続される。また、メモリセルアレイのワード線は、ロウデコーダやワード線ドライバ等を含むロウ系制御回路と接続される。クロスポイント型のメモリセルアレイを有する半導体記憶装置において、選択メモリセルに接続されたビット線及びワード線をカラム系制御回路及びロウ系制御回路により制御して、選択メモリセルのデータの書き込み／読み出し動作を行う。

特許文献１には、半導体基板上にメモリセルアレイが積層された三次元メモリセルアレイ構造を有する相変化メモリ装置が記載されている。この相変化メモリ装置において、選択メモリセルに接続されたビット線を“Ｈ”レベルから“Ｌ”レベルに制御するとともに、選択メモリセルに接続されたワード線を“Ｌ”レベルから“Ｈ”レベルに制御することにより、選択メモリセルに電流を流している。この電流を検知することにより、二値データの書き込み／読み出しを行っている。

このデータ書き込み／読み出し時において、選択メモリセルが接続されたワード線又はビット線と同じワード線又はビット線に共通接続されたメモリセルには電位差はかからない状態になる。しかし、メモリセルアレイ上の大部分の非選択メモリセルは、選択メモリセルが接続されたワード線及びビット線と異なるワード線及びビット線に接続されており、選択メモリセルとは逆方向に電圧が印加される。メモリセルを構成するダイオードに逆方向バイアスの電圧が印加された場合、リーク電流が生じる。多数の非選択メモリセルに生じるリーク電流の総計が増大することになり、一定の電流量で同時に駆動することのできるメモリブロックの数が制限されるという問題があった。
特表２００５−５２２０４５号公報

本発明は、メモリセルアレイに流れるリーク電流を低減し、多数のメモリブロックを同時に駆動することのできる半導体記憶装置を提供することを目的とする。

本発明の一態様に係る半導体記憶装置は、半導体基板と、この半導体基板上に積層され、互いに交差するように形成された複数の第１配線及び複数の第２配線、並びに前記第１配線と前記第２配線との各交差部に配置され、前記第２配線側をアノードとする整流素子と可変抵抗素子とが直列接続されたメモリセルを含むメモリセルアレイと、前記第１配線及び前記第２配線を選択駆動する制御回路とを備え、前記制御回路は、選択された前記第１配線及び選択された前記第２配線の交差部に配置された選択メモリセルに第１の電位差がかかるよう、選択された前記第１配線に第１の電圧を印加するとともに選択された前記第２配線に第２の電圧を印加し、非選択の前記第１配線及び非選択の前記第２配線の交差部に配置された非選択メモリセルに前記第１の電位差よりも小さい第２の電位差の逆方向バイアスがかかるよう、非選択の前記第２配線に前記第１の電圧よりも大きく前記第２の電圧よりも小さいバイアス電圧を印加するか、又は非選択の前記第１配線に前記第２の電圧よりも前記バイアス電圧の分小さい第３の電圧を印加することを特徴とする。

本発明によれば、メモリセルアレイに流れるリーク電流を低減し、多数のメモリブロックを同時に駆動することのできる半導体記憶装置を提供することができる。

以下、添付した図面を参照して本発明の実施の形態について説明する。本実施の形態において半導体記憶装置はメモリセルアレイが積層された三次元メモリセルアレイ構造を有する抵抗変化メモリ装置として説明する。しかし、この構成はあくまでも一例であって、本発明がこれに限定されるものでないことは言うまでもない。

［第１の実施の形態］
図１は、本発明の実施の形態に係る抵抗変化メモリ装置の基本構成、すなわち半導体基板１上のグローバルバス等の配線が形成される配線領域３とその上に積層されたメモリブロック２の構成を示している。

図１に示すように、メモリブロック２は、この例では４層のメモリセルアレイＭＡ０〜ＭＡ３からなる。メモリブロック２の直下の半導体基板１には、配線領域３が設けられる。配線領域３には、メモリブロック２に書き込み／読み出しされるデータを外部とやり取りするためのグローバルバス等が設けられる。また、この配線領域３には後述するカラムスイッチ等を含むカラム系制御回路や、ロウデコーダ等を含むロウ系制御回路が設けられていてもよい。

積層された各メモリセルアレイＭＡのワード線ＷＬ及びビット線ＢＬと、半導体基板１上に形成された配線領域３とを接続するために、メモリブロック２の側面に垂直配線（ビアコンタクト）が必要になる。配線領域３の四辺には、ビット線コンタクト領域４及びワード線コンタクト領域５が設けられている。ビット線コンタクト領域４及びワード線コンタクト領域５には、ビット線ＢＬ及びワード線ＷＬと制御回路とを接続するためのビット線コンタクト６及びワード線コンタクト７が形成される。ワード線ＷＬは、その一端がワード線コンタクト領域５に形成されたワード線コンタクト７を介して配線領域３に接続されている。また、ビット線ＢＬは、その一端がビット線コンタクト領域４に形成されたビット線コンタクト６を介して配線領域３に接続されている。

図１では、複数のメモリセルアレイＭＡを半導体基板１に垂直な方向（図１に示すｚ方向）に積層した１つのメモリブロック２について示しているが、実際にはこのような単位メモリブロック２がワード線ＷＬの長手方向（図１に示すｘ方向）及びビット線ＢＬの長手方向（図１に示すｙ方向）に複数個マトリクス状に配置される。

図１に示すように、本実施の形態では、ワード線コンタクト領域５では、一列のコンタクトのみ、すなわち一断面での全ての層のワード線ＷＬが共通コンタクトを介して配線領域３に接続されている。また、ビット線コンタクト領域４では、各層のビット線ＢＬが別々に用意された４列のコンタクトを介して配線領域３に接続されている。本実施の形態では、ビット線ＢＬは層毎に独立駆動され、ワード線ＷＬは全ての層で共通に接続されているが、ワード線ＷＬについても層毎に独立駆動するようにしても良い。また、ビット線ＢＬを共通にして、ワード線ＷＬを独立駆動するようにしても良い。更に、ビット線ＢＬ及びワード線ＷＬの少なくとも一方を上下の層で共有するように構成することもできる。

図２は、抵抗変化メモリ装置のメモリセルアレイＭＡの等価回路を示す回路図である。ここで、図２に示すメモリセルアレイＭＡは、ワード線ＷＬの長手方向（図２に示すｘ方向）及びビット線ＢＬの長手方向（図２に示すｙ方向）にそれぞれ例えば１×１０^３個の単位メモリセルＭＣが配置されている。１つのメモリセルアレイＭＡ内では、単位メモリセルＭＣが二次元マトリクス状に配列されている。図示のようにワード線ＷＬとビット線ＢＬとの交差部に、整流素子例えばダイオードＤｉと可変抵抗素子ＶＲとが直列接続された抵抗変化型の単位メモリセルＭＣが配置される。ここで、メモリセルＭＣを構成するダイオードＤｉ及び可変抵抗素子ＶＲの配置、極性も、図示のものに限定されない。

可変抵抗素子ＶＲは例えば、電極／遷移金属酸化物／電極からなる構造を有するもの等であり、電圧、電流、熱等の印加条件により金属酸化物の抵抗値変化をもたらし、その抵抗値の異なる状態を情報として不揮発に記憶する。この可変抵抗素子ＶＲとしては、より具体的には、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（PCRAM）、金属陽イオンを析出させて電極間に架橋（コンタクティングブ
リッジ）を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させるもの（CBRAM：Conductive Bridging RAM）、電圧あるいは電流印加により抵抗値が変化するもの（ReRAM）（電極界面に存在する電荷トラップにトラップされた電荷
の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。

ユニポーラ型のＲｅＲＡＭの場合、メモリセルＭＣに対するデータの書き込みは、可変抵抗素子ＶＲに例えば３．５Ｖ（ダイオードＤｉの電圧降下分を含めると実際には４．５Ｖ程度）の電圧、１０ｎＡ程度の電流を１０ｎｓ−１００ｎｓ程度の時間印加する。これにより、可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子ＶＲを高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。

セット動作後の低抵抗状態の可変抵抗素子ＶＲに対し、０．８Ｖ（ダイオードＤｉの電圧降下分を含めると実際には１．８Ｖ程度）の電圧、１μＡ−１０μＡ程度の電流を５００ｎｓ−２μｓ程度の時間印加する。これにより、可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子ＶＲを低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。

メモリセルＭＣは、例えば高抵抗状態を安定状態（リセット状態）とし、例えば２値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行う。

メモリセルＭＣのリード動作は、可変抵抗素子ＶＲに０．４Ｖ（ダイオードＤｉの電圧降下分を含めると実際には１．４Ｖ程度）の電圧を与え、可変抵抗素子ＶＲを介して流れる電流をモニターする。これにより、可変抵抗素子ＶＲが低抵抗状態にあるか高抵抗状態にあるかを判定する。

図２には、メモリセルＭＣのセット動作時において、メモリセルアレイＭＡに接続されたビット線ＢＬ及びワード線ＷＬに印加される電圧が示されている。ここで、セット動作によりデータが書き込まれる選択メモリセルＭＣはＭＣ１１であるとして説明を行う。

メモリセルアレイＭＡ上の選択メモリセルＭＣ１１に接続されていない非選択ビット線ＢＬ００、ＢＬ０２、ＢＬ０３は、“Ｌ”状態（本実施の形態では正のバイアス電圧Ｖαが印加された状態）である。セット動作時において、選択メモリセルＭＣ１１に接続された選択ビット線ＢＬ０１は、“Ｌ”状態（電圧Ｖα）から“Ｈ”状態（本実施の形態では電圧ＶＳＥＴ）に駆動される。また、メモリセルアレイＭＡ上の選択メモリセルＭＣ１１に接続されていない非選択ワード線ＷＬ００、ＷＬ０２、ＷＬ０３は、“Ｈ”状態（本実施の形態では電圧ＶＳＥＴより小さい正のバイアス電圧ＶＳＥＴ−Ｖα）である。セット動作時において、選択メモリセルＭＣ１１に接続された選択ワード線ＷＬ０１は、この“Ｈ”状態（電圧ＶＳＥＴ−Ｖα）から“Ｌ”状態（本実施の形態では電圧Ｖｓｓ＝０Ｖ）に駆動される。これにより、選択メモリセルＭＣ１１のダイオードＤｉが順方向バイアス状態となり電流が流れ、選択メモリセルＭＣ１１の可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化し、セット動作が完了する。

次に、このセット動作時における抵抗変化メモリ装置のメモリセルアレイＭＡに流れる電流量について説明する。図３は、抵抗変化メモリ装置のメモリセルＭＣの電位差とリーク電流を説明する図である。図３の右側に本実施の形態に係る抵抗変化メモリ装置の例を示し、左側に比較例を示している。また、図４は、抵抗変化メモリ装置のダイオードＤｉに印加される電圧と流れる電流の特性を示すグラフである。ここで、図４のグラフにおいて、電圧が正の領域は順方向バイアス状態を示し、電圧が負の領域は逆方向バイアス状態を示す。また、ダイオードＤｉの電流電圧特性は温度３００Ｋについて示している。

図２に示す選択されたワード線ＷＬ０１及び選択されたビット線ＢＬ０１の交差部に接続され、破線Ａ１により囲まれているメモリセルＭＣ１１のことを以下、選択状態にあるという。選択状態にあるメモリセルＭＣ１１に対して、ビット線ＢＬ０１（電圧ＶＳＥＴ）からワード線ＷＬ０１（電圧０Ｖ）へとダイオードＤｉの順方向にセット電圧が印加され、メモリセルＭＣ１１にセット電流（１０ｎＡ程度）が流れることになる。この電流によりメモリセルＭＣ１１に対してセット動作が行われる。

図２に示す選択されたワード線ＷＬ０１及び非選択のビット線ＢＬ００、ＢＬ０２、ＢＬ０３の交差部に接続され、破線Ａ２により囲まれているメモリセルＭＣのことを以下、半選択状態にあるという。半選択状態にあるメモリセルＭＣに対してビット線ＢＬ００、ＢＬ０２、ＢＬ０３（電圧Ｖα）からワード線ＷＬ０１（電圧０Ｖ）へとダイオードＤｉの順方向に電圧が印加され、半選択状態のメモリセルＭＣに順方向電流（１０ｐＡ程度）が流れることになる（図４の電圧Ｖαを参照）。

同様に、選択されたビット線ＢＬ０１及び非選択のワード線ＷＬ００、ＷＬ０２、ＷＬ０３の交差部に接続され、破線Ａ３により囲まれているメモリセルＭＣのことも以下、半選択状態にあるという。半選択状態にあるメモリセルＭＣに対してビット線ＢＬ０１（電圧ＶＳＥＴ）からワード線ＷＬ００、ＷＬ０２、ＷＬ０３（電圧ＶＳＥＴ−Ｖα）へとダイオードＤｉの順方向に電圧が印加され、半選択状態のメモリセルＭＣに順方向電流（１
０ｐＡ程度）が流れることになる（図４の電圧Ｖαを参照）。

図２に示す非選択のワード線ＷＬ００、ＷＬ０２、ＷＬ０３及び非選択のビット線ＢＬ００、ＢＬ０２、ＢＬ０３の交差部に接続され、破線Ａ４により囲まれているメモリセルＭＣのことを以下、非選択状態にあるという。非選択状態にあるメモリセルＭＣに対して、ワード線ＷＬ（電圧ＶＳＥＴ−Ｖα）からビット線ＢＬ（電圧Ｖα）へとダイオードＤｉの逆方向に電圧が印加され、非選択メモリセルＭＣにリーク電流（０．１ｎＡ程度）が流れることになる（図４の電圧（−ＶＳＥＴ＋２Ｖα）参照）。

本実施の形態に係る抵抗変化メモリ装置において、メモリセルアレイＭＡ内の１つのメモリセルＭＣに対してセット動作を行う際に、メモリセルアレイＭＡ全体に流れる電流量Ｉは以下のようになる。なお、単純化の為に１ブロックで１つのメモリセルＭＣをセット動作する場合を例とする。

選択状態のメモリセルＭＣに流れる電流量Ｉ１は、メモリセルアレイＭＡ内の選択状態のメモリセルＭＣが１つであるため
Ｉ１＝１０ｎＡ×１＝１０ｎＡ
となる（図３の実施例１「選択状態」参照）。

半選択状態のメモリセルＭＣに流れる電流量Ｉ２は、破線Ａ２に囲まれたメモリセルＭＣ及び破線Ａ３に囲まれたメモリセルＭＣがそれぞれ約１０^３個であるため
Ｉ２＝１０ｐＡ×１０^３×２≒２０ｎＡ
となる（図３の実施例１「半選択状態」参照）。

非選択状態のメモリセルＭＣに流れる電流量Ｉ３は、破線Ａ４に囲まれたメモリセルＭＣの総数が約１０^３×１０^３＝１０^６個であるため
Ｉ３＝０．１ｎＡ×１０^６≒１００μＡ
となる（図３の実施例１「非選択状態」参照）。

よって、本実施の形態に係る抵抗変化メモリ装置において、メモリセルアレイＭＡ全体に流れる電流量Ｉは、Ｉ＝Ｉ１＋Ｉ２＋Ｉ３≒１００μＡとなる。

次に、比較例の抵抗変化メモリ装置において、メモリセルアレイ内の１つのメモリセルに対してセット動作を行う際に、メモリセルアレイ全体に流れる電流量Ｉｒを計算する。比較例の抵抗変化メモリ装置において、非選択のワード線（本実施の形態のワード線ＷＬ００、ＷＬ０２、ＷＬ０３）には選択ビット線と同じ電圧（本実施の形態の電圧ＶＳＥＴ）が印加されているものとする。また、非選択のビット線（本実施の形態のビット線ＢＬ００、ＢＬ０２、ＢＬ０３）には選択ワード線と同じ電圧（電圧０Ｖ）が印加されているものとする。比較例の抵抗変化メモリ装置のメモリセルアレイ全体に流れる電流量Ｉｒは以下のようになる。なお、単純化の為に１ブロックで１つのメモリセルをセット動作する場合を例とする。

選択状態のメモリセルに流れる電流量Ｉｒ１は、本実施の形態と同様にメモリセルアレイ内に選択状態のメモリセルは１つであるため
Ｉｒ１＝１０ｎＡ×１＝１０ｎＡ
となる（図３の比較例「選択状態」参照）。

比較例の抵抗変化メモリ装置において、非選択ワード線ＷＬ００、ＷＬ０２、ＷＬ０３には、選択ビット線ＢＬ０１と同じ電圧（本実施の形態の電圧ＶＳＥＴに相当）が印加されている。同様に非選択ビット線ＢＬ００、ＢＬ０２、ＢＬ０３には、選択ワード線ＷＬ
０１と同じ電圧（電圧０Ｖ）が印加されている。そのため、半選択状態のメモリセルには電位差が無く、電流が流れることがない。

比較例の抵抗変化メモリ装置において、非選択状態にあるメモリセルＭＣに対して、非選択のワード線（電圧ＶＳＥＴ）から非選択のビット線ＢＬ（電圧０Ｖ）へとダイオードＤｉの逆バイアス方向に電圧が印加され、非選択メモリセルＭＣにリーク電流（１ｎＡ程度）が流れることになる（図４の電圧（−ＶＳＥＴ）参照）。非選択状態のメモリセルに流れる電流量Ｉｒ３は、非選択状態のメモリセルＭＣの総数が約１０^３×１０^３＝１０^６個であるため
Ｉｒ３＝１ｎＡ×１０^６≒１ｍＡ
となる（図３の比較例「非選択状態」参照）。

よって、比較例の抵抗変化メモリ装置において、メモリセルアレイ全体に流れる電流量Ｉｒは、Ｉｒ＝Ｉｒ１＋Ｉｒ３≒１ｍＡとなる。

本実施の形態に係る抵抗変化メモリ装置において、セット動作時にメモリセルアレイＭＡ全体に流れる電流量は約１００μＡであり、比較例においてメモリセルアレイ全体に流れる電流量（約１ｍＡ）の１０分の１程度となる。そのため、少ない電流量によって１つのメモリセルアレイにセット動作を実行することが可能となる。抵抗変化メモリ装置の全体において、セット動作を行う際に使用することのできる電流が規定されていた場合、同時にセット動作可能なブロック数が増え、単位電流あたりの動作能力が向上することになる。例えば、半導体記憶装置の動作電流が１００ｍＡであった場合、比較例においては約１００個のメモリブロックしか活性化できない。一方、本実施の形態に係る抵抗変化メモリ装置においては約１０００個のメモリブロックを動作させることが可能となる。すなわち、本実施の形態に係る抵抗変化メモリ装置において、メモリセルアレイに流れるリーク電流を低減し、多数のメモリブロックを同時に駆動することができる。

本実施の形態において、選択セルに印加される順方向の電位差は比較例と変わらない。また、半選択状態にあるセルは順方向に弱く（例えば１０ｐＡ程度流す程度の電圧Ｖα）バイアスされている。この半選択状態にあるセルに関しては、比較例よりも順方向電流（約２０ｎＡ）が増えるものの、メモリセルアレイ全体のリーク電流の総計に占める割合は小さいため問題とならない。一方、メモリセルアレイの大勢を占める非選択状態のセルに対しては逆方向バイアスの電位差を２×Ｖα程度緩和できる。この場合、図４に示すように逆方向バイアス時のリーク電流が１桁〜２桁減少するため、メモリセルアレイ全体のリーク電流を１桁〜２桁減少させることが可能となる。

［制御回路の構成］
次に、ビット線ＢＬ及びワード線ＷＬにこのような電圧を印加するためのカラム系制御回路及びロウ系制御回路の構成について説明する。ここでは、ワード線方向に２Ｋｂｉｔ（＝２０４８ｂｉｔ）、ビット線方向に５１２ｂｉｔのメモリセルＭＣを配列して１ＭｂｉｔのメモリセルアレイＭＡを構成する場合を例として説明する。図５は、抵抗変化メモリ装置のカラム系制御回路及びロウ系制御回路の配置例を示すブロック図である。

図５に示されるように、ロウ系制御回路は、例えばロウデコーダ１０、メインロウデコーダ１１、書き込み駆動線ドライバ１２、ロウ電源線ドライバ１３及びロウ系周辺回路１４により構成される。また、カラム系制御回路は、例えばカラムスイッチ２０、カラムデコーダ２１、センスアンプ／書き込みバッファ２２、カラム電源線ドライバ２３及びカラム系周辺回路２４により構成される。

本実施の形態に係るワード線は階層化構造を有しており、メインロウデコーダ１１は、
２５６対のメインワード線ＭＷＬｘ、ＭＷＬｂｘ（ｘ＝＜２５５：０＞）のいずれか一対を選択駆動する。一例として、選択されたメインワード線ＭＷＬｘ、ＭＷＬｂｘでは、メインワード線ＭＷＬｘが“Ｈ”状態となり、メインワード線ＭＷＬｂｘが“Ｌ”状態となる。逆に、非選択のメインワード線ＭＷＬｘ、ＭＷＬｂｘでは、メインワード線ＭＷＬｘが“Ｌ”状態となり、メインワード線ＭＷＬｂｘが“Ｈ”状態となる。一対のメインワード線ＭＷＬｘ、ＭＷＬｂｘはロウデコーダ１０に接続され、ロウデコーダ１０は、メインワード線ＭＷＬｘ、ＭＷＬｂｘの階層下にある８本のワード線ＷＬｘ＜７：０＞のうちの１本を選択駆動する。メインロウデコーダ１１により選択駆動されたメインワード線ＭＷＬｘ、ＭＷＬｂｘに接続されたロウデコーダ１０が更にワード線ＷＬを選択駆動することにより、１本のワード線ＷＬが選択駆動される。書き込み駆動線ドライバ１２には８本の書き込み駆動線ＷＤＲＶ＜７：０＞及びロウ電源線ＶＲｏｗが接続され、ロウ電源線ドライバ１３にはロウ電源線ＶＲｏｗが接続されている。このロウ電源線ＶＲｏｗには、非選択のメインワード線ＭＷＬ、ＭＷＬｂｘの階層下のワード線ＷＬ、及び選択されたメインワード線ＭＷＬ、ＭＷＬｂｘの階層下の非選択のワード線ＷＬに供給される電圧（ＶＳＥＴ−Ｖα）が印加される。書き込み駆動線ＷＤＲＶ＜７：０＞及びロウ電源線ＶＲｏｗはロウデコーダ１０に接続され、ロウデコーダ１０がワード線ＷＬを駆動するための電圧が印加される。具体的には、セット動作時において８本の書き込み駆動線ＷＤＲＶ＜７：０＞のうち選択ワード線ＷＬに対応する１本の書き込み駆動線ＷＤＲＶに電圧Ｖｓｓ（＝０Ｖ）を供給し、それ以外の７本には電圧ＶＳＥＴ−Ｖαを供給する。ロウ系周辺回路１４は、この抵抗変化メモリ装置全体の管理を行うもので、外部のホスト装置からの制御信号を受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。

本実施の形態に係るビット線も階層化構造を有しており、カラムデコーダ２１は、６４対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙ（ｙ＝＜６３：０＞）のいずれか一対を選択駆動する。一例として、選択されたカラム選択線ＣＳＬｙ、ＣＳＬｂｙでは、カラム選択線ＣＳＬｙが“Ｈ”状態となり、カラム選択線ＣＳＬｂｙが“Ｌ”状態となる。逆に、非選択のカラム選択線ＣＳＬｙ、ＣＳＬｂｙでは、カラム選択線ＣＳＬｙが“Ｌ”状態となり、カラム選択線ＣＳＬｂｙが“Ｈ”状態となる。一対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙはカラムスイッチ２０に接続され、カラムスイッチ２０は、カラム選択線ＣＳＬｙ、ＣＳＬｂｙの階層下にある８本のビット線ＢＬｙ＜７：０＞のうちの１本を選択駆動する。カラムデコーダ２１により選択駆動されたカラム選択線ＣＳＬｙ、ＣＳＬｂｙに接続されたカラムスイッチ２０が更にビット線ＢＬを選択駆動することにより、１本のビット線ＢＬが選択駆動される。センスアンプ／書き込みバッファ２２は、ローカルデータ線ＬＤＱ＜７：０＞に読み出された信号を検知増幅するとともに、データ入出力線ＩＯ＜７：０＞から入力される書き込みデータをカラムスイッチ２０を介してメモリセルＭＣに供給するものである。センスアンプ／書き込みバッファ２２には、８本のローカルデータ線ＬＤＱ＜７：０＞及びカラム電源線ＶＣｏｌ１が接続され、カラム電源線ドライバ２３にはカラム電源線ＶＣｏｌ１、ＶＣｏｌ２が接続されている。ローカルデータ線ＬＤＱ＜７：０＞及びカラム電源線ＶＣｏｌ１、ＶＣｏｌ２はカラムスイッチ２０に接続され、カラムスイッチ２０がビット線ＢＬを駆動するための電圧が印加される。具体的には、セット動作時において８本のローカルデータ線ＬＤＱ＜７：０＞のうち選択ビット線ＢＬに対応する１本のローカルデータ線ＬＤＱに電圧ＶＳＥＴを供給し、それ以外の７本には電圧Ｖαを供給する。カラム系周辺回路２４は、この抵抗変化メモリ装置全体の管理を行うもので、外部のホスト装置からの制御信号を受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。

次に、図６〜図９Ａを参照して、ロウ系制御回路の構成を詳細に説明する。図６〜図９Ａは抵抗変化メモリ装置のロウ系制御回路の構成例を示す回路図である。

［ロウデコーダ１０の構成］
図５及び図６に示されるように、ロウデコーダ１０には２５６対のメインワード線ＭＷＬｘ及びＭＷＬｂｘ（ｘ＝＜２５５：０＞）のいずれか一対、ロウ電源線ＶＲｏｗ並びに書き込み駆動線ＷＤＲＶ＜７：０＞が接続されている。また、ロウデコーダ１０には、ワード線ＷＬｘ＜７：０＞が接続されており、このワード線ＷＬｘ＜７：０＞は一列に並んで設けられた複数のメモリセルＭＣに接続されている。前述のように１つのロウデコーダ１０に接続されるワード線ＷＬｘ＜７：０＞はワード線ＷＬｘ０〜ワード線ＷＬｘ７までの８本の配線からなる。同様に、書き込み駆動線ＷＤＲＶ＜７：０＞は、ＷＤＲＶ０〜ＷＤＲＶ７までの８本の配線からなる配線である。図６に示すように、ロウデコーダ１０は、２つのＮＭＯＳトランジスタＱＮ１及びＱＮ２のソースを互いに接続してなる８対のトランジスタ対から構成されている。トランジスタＱＮ１のゲートにメインワード線ＭＷＬｂｘが、ドレインにロウ電源線ＶＲｏｗが接続されている。また、トランジスタＱＮ２のゲートにメインワード線ＭＷＬｘが、ドレインに書き込み駆動線ＷＤＲＶ＜７：０＞のいずれか１本が接続されている。そして、トランジスタＱＮ１及びＱＮ２のソースはともにワード線ＷＬｘ＜７：０＞のいずれか１本に接続されている。

［メインロウデコーダ１１の構成］
図５及び図７に示されるように、メインロウデコーダ１１には２５６対のメインワード線ＭＷＬｘ及びＭＷＬｂｘ（ｘ＝＜２５５：０＞）、並びにアドレス信号線が接続されている。本実施の形態に係る抵抗変化メモリ装置のワード線は階層化構造を有している。メインロウデコーダ１１はプリデコーダであり、一組のメインワード線ＭＷＬｘ、ＭＷＬｂｘは１つのロウデコーダ１０内の８つのトランジスタ対（図６のＱＮ１、ＱＮ２）にそれぞれ接続され、１つのロウデコーダ１０は８本のワード線ＷＬｘ＜７：０＞のいずれか１本を選択することができる。メインロウデコーダ１１は、図７に示すような回路を、１対のメインワード線ＭＷＬｘ、ＭＷＬｂｘごとに有している。図７に示すように、１つのメインロウデコーダ１１において、メインロウデコーダ１１に接続されたアドレス信号線は、論理ゲートＧＡＴＥ１に接続される。論理ゲートＧＡＴＥ１の出力信号はレベルシフタＬ／Ｓを介してＰＭＯＳトランジスタＱＰ１及びＮＭＯＳトランジスタＱＮ３からなるＣＭＯＳインバータＣＭＯＳ１の入力端子に供給される。トランジスタＱＰ１のソースに電源ＶＳＥＴＨが接続され、トランジスタＱＮ３のソースは接地されている。そして、トランジスタＱＰ１及びＱＮ３のドレインはともにメインワード線ＭＷＬｘに接続される。また、メインワード線ＭＷＬｘは、ＰＭＯＳトランジスタＱＰ２及びＮＭＯＳトランジスタＱＮ４からなるＣＭＯＳインバータＣＭＯＳ２に接続されている。トランジスタＱＰ２のソースにも電源ＶＳＥＴＨが接続され、トランジスタＱＮ４のソースは接地されている。そして、トランジスタＱＰ２及びＱＮ４のドレインはともにメインワード線ＭＷＬｂｘに接続される。

［書き込み駆動線ドライバ１２の構成］
図５及び図８に示されるように、書き込み駆動線ドライバ１２には、ロウ電源線ＶＲｏｗ及びアドレス信号線が接続されている。ここで、書き込み駆動線ドライバ１２も、プリデコーダである。書き込み駆動線ドライバ１２に接続されたアドレス信号線は、論理ゲートＧＡＴＥ２に接続され、論理ゲートＧＡＴＥ２の出力信号はレベルシフタＬ／Ｓを介してＰＭＯＳトランジスタＱＰ３及びＮＭＯＳトランジスタＱＮ５からなるＣＭＯＳインバータＣＭＯＳ３の入力端子に供給される。トランジスタＱＰ３のソースには、後述するように電圧ＶＳＥＴ−Ｖαが印加されているロウ電源線ＶＲｏｗが接続され、トランジスタＱＮ５のソースは接地されている。そして、トランジスタＱＰ３及びＱＮ５のドレインはともに書き込み駆動線ＷＤＲＶ＜７：０＞に接続される。

［ロウ電源線ドライバ１３の構成］
図５及び図９Ａに示されるように、ロウ電源線ドライバ１３には、ロウ電源線ＶＲｏｗ及び制御信号線が接続されている。ロウ電源線ドライバ１３において、電源ＶＲＥＡＤが
ＰＭＯＳトランジスタＱＰ４を介して、電源ＶＲＥＳＥＴがＰＭＯＳトランジスタＱＰ５を介してそれぞれロウ電源線ＶＲｏｗに接続されている。トランジスタＱＰ４のゲートには制御信号ＲＥＡＤｏｎが供給され、トランジスタＱＰ５のゲートには制御信号ＲＥＳＥＴｏｎが供給される。制御信号ＲＥＡＤｏｎ、ＲＥＳＥＴｏｎは、それぞれデータ読み出し時、リセット動作時に“Ｈ”状態から“Ｌ”状態となる。また、ロウ電源線ドライバ１３には、電源ＶＳＥＴＨが接続されている。電源ＶＳＥＴＨはＮＭＯＳトランジスタＱＮ６のドレイン及びゲートに接続され、トランジスタＱＮ６のソースは、ダイオードＤ１に接続されている。このダイオードＤ１は順方向電圧Ｖαを有する。ダイオードＤ１の出力端子がＰＭＯＳトランジスタＱＰ６を介してロウ電源線ＶＲｏｗに接続されている。トランジスタＱＰ６のゲートには制御信号ＳＥＴｏｎが供給される。ここで、ダイオードＤ１の特性と必要な供給電流とをバランスさせることにより、温度補償特性を持たせることも可能である。

次に、図１０〜図１３を参照して、カラム系制御回路の構成を詳細に説明する。図１０〜図１３は抵抗変化メモリ装置のカラム系制御回路の構成例を示す回路図である。

［カラムスイッチ２０の構成］
図５及び図１０に示されるように、カラムスイッチ２０には６４対のカラム選択線ＣＳＬｙ及びＣＳＬｂｙ（ｙ＝＜６３：０＞）のいずれか一対、カラム電源線ＶＣｏｌ２並びにローカルデータ線ＬＤＱ＜７：０＞が接続されている。また、カラムスイッチ２０には、ビット線ＢＬｙ＜７：０＞が接続されており、このビット線は一列に並んで設けられた複数のメモリセルＭＣに接続されている。前述のように、１つのカラムスイッチ２０に接続されるビット線ＢＬｙ＜７：０＞はビット線ＢＬｙ０〜ビット線ＢＬｙ７までの８本の配線からなる。同様に、ローカルデータ線ＬＤＱ＜７：０＞は、ＬＤＱ０〜ＬＤＱ７までの８本の配線からなる配線である。図１０に示すように、カラムスイッチ２０は、２つのＮＭＯＳトランジスタＱＮ１１及びＱＮ１２のソースを互いに接続してなる８対のトランジスタ対から構成されている。トランジスタＱＮ１１のゲートにカラム選択線ＣＳＬｙが、ドレインにローカルデータ線ＬＤＱ＜７：０＞のいずれか１本が接続されている。また、トランジスタＱＮ１２のゲートにカラム選択線ＣＳＬｙが、ドレインにカラム電源線ＶＣｏｌ２が接続されている。そして、トランジスタＱＮ１１及びＱＮ１２のソースはともにビット線ＢＬｙ＜７：０＞のいずれか１本に接続されている。

［カラムデコーダ２１の構成］
図５及び図１１に示されるように、カラムデコーダ２１には６４対のカラム選択線ＣＳＬｙ及びＣＳＬｂｙ（ｙ＝＜６３：０＞）、並びにアドレス信号線が接続されている。本実施の形態に係る抵抗変化メモリ装置において、一組のカラム選択線ＣＳＬｙ、ＣＳＬｂｙは１つのカラムスイッチ２０内の８つのトランジスタ対（図１０のＱＮ１１、ＱＮ１２）にそれぞれ接続され、１つのカラムスイッチ２０は８本のビット線ＢＬｙ＜７：０＞のいずれか１本を選択することができる。カラムデコーダ２１は、図１１に示すような回路を、一対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙ毎に有している。図１１に示すように、１つのカラムデコーダ２１において、カラムデコーダ２１に接続されたアドレス信号線は、論理ゲートＧＡＴＥ３に接続される。論理ゲートＧＡＴＥ３の出力信号はレベルシフタＬ／Ｓを介してＰＭＯＳトランジスタＱＰ１１及びＮＭＯＳトランジスタＱＮ１３からなるＣＭＯＳインバータＣＭＯＳ１１の入力端子に供給される。トランジスタＱＰ１１のソースに電源ＶＳＥＴＨが接続され、トランジスタＱＮ１３のソースは接地されている。そして、トランジスタＱＰ１１及びＱＮ１３のドレインはともにカラム選択線ＣＳＬｙに接続されている。また、カラム選択線ＣＳＬｙは、ＰＭＯＳトランジスタＱＰ１２及びＮＭＯＳトランジスタＱＮ１４からなるＣＭＯＳインバータＣＭＯＳ１２に接続されている。トランジスタＱＰ１２のソースにも電源ＶＳＥＴＨが接続され、トランジスタＱＮ１４のソースは接地されている。そして、トランジスタＱＰ１２及びＱＮ１４のドレインはともに
カラム選択線ＣＳＬｂｙに接続されている。

［センスアンプ／書き込みバッファ２２の構成］
図５及び図１２に示されるように、センスアンプ／書き込みバッファ２２には、カラム電源線ＶＣｏｌ１、ローカルデータ線ＬＤＱ＜７：０＞及びデータ入出力線ＩＯ＜７：０＞が接続されている。まず、書き込みバッファ部分について、その構成を説明する。センスアンプ／書き込みバッファ２２に接続されたデータ入出力線ＩＯ＜７：０＞は、レベルシフタＬ／Ｓを介してＰＭＯＳトランジスタＱＰ１３及びＮＭＯＳトランジスタＱＮ１５からなるＣＭＯＳインバータＣＭＯＳ１３に接続される。トランジスタＱＰ１３のソースにはカラム電源線ＶＣｏｌ１が接続されている。カラム電源線ＶＣｏｌ１には後述するように電圧ＶＳＥＴが印加されている。また、トランジスタＱＮ１５のソースには、カラム電源線ＶＣｏｌ２が接続されて、電圧Ｖαが印加されている。そして、トランジスタＱＰ１３及びＱＮ１５のドレインはともにスイッチＳＷ１を介してローカルデータ線ＬＤＱ＜７：０＞に接続されている。次にセンスアンプ部分について、その構成を説明する。センスアンプ／書き込みバッファ２２に接続されたデータ入出力線ＩＯ＜７：０＞は、センスアンプＳ／Ａに接続される。センスアンプＳ／Ａとしては、シングルエンド型、参照セルを用いた差動型等、種々のタイプを用いるとこができる。センスアンプＳ／Ａの出力端子はスイッチＳＷ２を介してローカルデータ線ＬＤＱ＜７：０＞に接続されている。

［カラム電源線ドライバ２３の構成］
図５及び図１３に示されるように、カラム電源線ドライバ２３には、カラム電源線ＶＣｏｌ１及びＶＣｏｌ２、並びに制御信号線が接続されている。カラム電源線ドライバ２３において、電源ＶＲＥＳＥＴがＰＭＯＳトランジスタＱＰ１５を介してカラム電源線ＶＣｏｌ１に接続されている。トランジスタＱＰ１５のゲートには制御信号ＲＥＳＥＴｏｎが供給される。また、電源ＶＳＥＴＨがＮＭＯＳトランジスタＱＮ１６のドレイン及びゲートに接続され、トランジスタＱＮ１６のソースはＰＭＯＳトランジスタＱＰ１４を介してカラム電源線ＶＣｏｌ１に接続されている。トランジスタＱＰ１４のゲートには制御信号ＳＥＴｏｎが供給される。また、カラム電源線ドライバ２３において、所定の電源に接続されているカラム電源線ＶＣｏｌ２に、ＮＭＯＳトランジスタＱＮ１７が接続されている。トランジスタＱＮ１７のゲートには、制御信号ＲＥＳＥＴｏｎが供給され、ソースは接地されている。また、カラム電源線ＶＣｏｌ２に、ＮＭＯＳトランジスタＱＮ１８がダイオードＤ２を介して接続されている。トランジスタＱＮ１８のゲートには制御信号ＳＥＴｏｎが供給され、ソースは接地されている。ここで、ダイオードＤ２の特性と必要な供給電流とをバランスさせることにより、温度補償特性を持たせることも可能である。

次に、このように構成された抵抗変化メモリ装置のセット動作について説明する。まず、セット動作時における抵抗変化メモリ装置のロウ系制御回路の動作について、図５〜図９Ｃを参照して説明する。図５に示すようにワード線ＷＬは階層化構造を有している。メインロウデコーダ１１及びロウデコーダ１０により選択駆動されるワード線ＷＬｘ＜７：０＞には、書き込み駆動線ＷＤＲＶ＜７：０＞又はロウ電源線ＶＲｏｗに印加されている電圧が印加される。まず、ロウデコーダ１０に接続された書き込み駆動線ＷＤＲＶ＜７：０＞及びロウ電源線ＶＲｏｗに対する電圧の印加動作について説明する。

［ロウ電源線ドライバ１３の動作］
セット動作時には、ロウ電源線ドライバ１３において、トランジスタＱＰ６のゲートに供給されていた制御信号（ＳＥＴｏｎ信号）が“Ｌ”状態になり導通する。電源ＶＳＥＴＨの電圧ＶＳＥＴＨはＮＭＯＳトランジスタＱＮ６により転送されて電圧ＶＳＥＴとなり、ダイオードＤ１の電圧降下Ｖαにより電圧ＶＳＥＴ−Ｖαとなる。セット動作時に、ロウ電源線ドライバ１３はロウ電源線ＶＲｏｗを電圧ＶＳＥＴ−Ｖαに駆動する。本実施の形態においては、ロウ電源線ＶＲｏｗに印加する電圧を電圧ＶＳＥＴから電圧ＶＳＥＴ−
Ｖαに下げることができる。したがって、電圧ＶＳＥＴとして昇圧電位を使用する場合、例えば昇圧効率が０．３程度のポンプから電位を供給するとしたら、電圧ＶＳＥＴ−Ｖαはより低い電圧なので、別電源につなぐことにより、例えば昇圧効率が０．５程度のポンプから電位を供給することが可能である。また、電圧ＶＳＥＴ−Ｖαを印加する際にポンプを用いなくてすむ可能性もある。したがって、この昇圧効率の点から見てもチップ全体の電流を低減することができる。本実施の形態では電圧ＶＳＥＴをダイオードの電圧降下を用いて電圧ＶＳＥＴ−Ｖαとしているが、これは、図９Ｂに示すように、電圧ＶＳＥＴと電圧ＶＳＥＴ−Ｖαを別電源化し、それぞれを別ポンプ３０、３１から供給してもよい。また、図９Ｃに示すように、電圧ＶＳＥＴはポンプ３０につなぎ、電圧ＶＳＥＴ−Ｖαは外部電源３２の電圧ＶＣＣを降圧回路３３を介して降下させ、電圧ＶＳＥＴ−Ｖαとして供給するようにしてもよい。

［書き込み駆動線ドライバ１２の動作］
書き込み駆動線ドライバ１２の論理ゲートＧＡＴＥ２には、アドレス信号が入力される。このアドレス信号に基づき、論理ゲートＧＡＴＥ２は、アドレス信号に対応する一の書き込み駆動線（例えばＷＤＲＶ１）について、“Ｈ”信号を、対応しない他の書き込み駆動線について“Ｌ”信号をＣＭＯＳインバータＣＭＯＳ３の入力端子に供給する。アドレス信号に対応する書き込み駆動線（例えばＷＤＲＶ１）の場合、ＣＭＯＳインバータＣＭＯＳ３の入力端子には“Ｈ”信号が供給され、導通したトランジスタＱＮ５を介して接地電圧Ｖｓｓ（例えば０Ｖ）が書き込み駆動線ＷＤＲＶ１に印加される。アドレス信号に対応しない書き込み駆動線の場合、ＣＭＯＳインバータＣＭＯＳ３の入力端子には“Ｌ”信号が供給され、導通したトランジスタＱＰ３を介してロウ電源線ＶＲｏｗの電圧（ＶＳＥＴ−Ｖα）が書き込み駆動線ＷＤＲＶに印加される。

次に、メインロウデコーダ１１及びロウデコーダ１０によるメインワード線ＭＷＬｘ、ＭＷＬｂｘとワード線ＷＬｘ＜７：０＞の選択駆動動作について説明する。

［メインロウデコーダ１１の動作］
メインロウデコーダ１１の論理ゲートＧＡＴＥ１の入力端子にも、アドレス信号が供給される。このアドレス信号に基づき、論理ゲートＧＡＴＥ１は、ｘ＝＜２５５：０＞のうち選択されたｘ（例えばｘ＝０）について“Ｌ”信号を、選択されていないｘについて“Ｈ”信号をＣＭＯＳインバータＣＭＯＳ１の入力端子に供給する。まず、選択されたｘ（例えばｘ＝０）について説明する。選択されたｘ（例えばｘ＝０）の場合、ＣＭＯＳインバータＣＭＯＳ１の入力端子には“Ｌ”信号が供給され、導通したトランジスタＱＰ１を介して電源ＶＳＥＴＨの“Ｈ”信号がメインワード線ＭＷＬ０に供給される。また、メインワード線ＭＷＬ０の“Ｈ”信号は、ＣＭＯＳインバータＣＭＯＳ２の入力端子に供給され、導通したトランジスタＱＮ４を介して接地電圧Ｖｓｓの“Ｌ”信号がメインワード線ＭＷＬｂ０に供給される。すなわち、選択されたｘ（例えばｘ＝０）の場合、メインワード線ＭＷＬ０には、“Ｈ”信号、メインワード線ＭＷＬｂ０には“Ｌ”信号が供給される。次に、選択されていないｘについて説明する。選択されていないｘの場合、ＣＭＯＳインバータＣＭＯＳ１の入力端子には“Ｈ”信号が供給され、導通したトランジスタＱＮ３を介して接地電圧Ｖｓｓの“Ｌ”信号がメインワード線ＭＷＬｘに供給される。また、メインワード線ＭＷＬｘの“Ｌ”信号は、ＣＭＯＳインバータＣＭＯＳ２の入力端子に供給され、導通したトランジスタＱＰ２を介して電源ＶＳＥＴＨの“Ｈ”信号がメインワード線ＭＷＬｂｘに供給される。すなわち、選択されていないｘの場合、メインワード線ＭＷＬｘには、“Ｌ”信号、メインワード線ＭＷＬｂｘには“Ｈ”信号が供給される。

［ロウデコーダ１０の動作］
ロウデコーダ１０は、メインワード線ＭＷＬｘ及びＭＷＬｂｘに供給された信号に基づき、ロウ電源線ＶＲｏｗ又は書き込み駆動線ＷＤＲＶの電圧をワード線ＷＬに対して印加
する。選択されたｘ（例えばｘ＝０）の場合、メインワード線ＭＷＬ０には、“Ｈ”信号、メインワード線ＭＷＬｂ０には“Ｌ”信号が供給されている。ロウデコーダ１０のトランジスタＱＮ１のゲートに“Ｌ”信号が供給され、トランジスタＱＮ２のゲートに“Ｈ”信号が供給されるため、ＷＬ０＜７：０＞には導通したトランジスタＱＮ２を介して書き込み駆動線ＷＤＲＶ＜７：０＞の電圧が印加される。ここで、アドレス信号に対応する書き込み駆動線（例えばＷＤＲＶ１）には、接地電圧（例えば０Ｖ）が印加され、アドレス信号に対応しない書き込み駆動線には、ロウ電源線ＶＲｏｗの電圧（例えばＶＳＥＴ−Ｖα）が印加されている。ワード線ＷＬ０＜７：０＞のうち、アドレス信号に対応するワード線ＷＬ０１の１本のみに接地電圧（例えば０Ｖ）が印加され、その他のワード線ＷＬには電圧ＶＳＥＴ−Ｖαが印加される。また、選択されていないｘの場合、メインワード線ＭＷＬｘには、“Ｌ”信号、メインワード線ＭＷＬｂｘには“Ｈ”信号が供給されている。ロウデコーダ１０のトランジスタＱＮ１のゲートに“Ｈ”信号が供給され、トランジスタＱＮ２のゲートに“Ｌ”信号が供給されるため、ワード線ＷＬｘ＜７：０＞には導通したトランジスタＱＮ１を介してロウ電源線ＶＲｏｗの電圧（ＶＳＥＴ−Ｖα）が印加される。これにより、セット動作時にはアドレス信号により選択された１本のワード線ＷＬ０１のみに接地電圧（０Ｖ）が印加され、その他の全てのワード線にはロウ電源線ＶＲｏｗの電圧（ＶＳＥＴ−Ｖα）が印加される。

次に、セット動作時における抵抗変化メモリ装置のカラム系制御回路の動作について、図５及び図１０〜図１３を参照して説明する。カラムデコーダ２１及びカラムスイッチ２０により選択駆動されるビット線ＢＬｙ＜７：０＞には、ローカルデータ線ＬＤＱ＜７：０＞又はカラム電源線ＶＣｏｌ２に印加されている電圧が印加される。まず、カラムスイッチ２０に接続されたローカルデータ線ＬＤＱ＜７：０＞及びカラム電源線ＶＣｏｌ１、ＶＣｏｌ２に対する電圧の印加動作について説明する。

［カラム電源線ドライバ２３の動作］
セット動作時には、カラム電源線ドライバ２３において、トランジスタＱＰ１４のゲートに供給されていた制御信号（ＳＥＴｏｎ信号）が“Ｌ”状態になり導通する。電源ＶＳＥＴＨの電圧ＶＳＥＴＨはＮＭＯＳトランジスタＱＮ１６により転送されて電圧ＶＳＥＴとなり、電圧ＶＳＥＴでカラム電源線ＶＣｏｌ１を駆動する。また、セット動作時にはトランジスタＱＮ１８のゲートに供給されていた制御信号（ＳＥＴｏｎ信号）が“Ｌ”状態になり、トランジスタＱＮ１８が非導通状態になる。電圧降下ＶαのダイオードＤ２を介して接地されていたカラム電源線ＶＣｏｌ２が接地されなくなり、カラム電源線ＶＣｏｌ２に電圧Ｖαが印加されることになる。

［センスアンプ／書き込みバッファ２２の動作］
センスアンプ／書き込みバッファ２２において、セット動作時に書き込みバッファ部のスイッチＳＷ１がオンとなり導通状態になるとともに、センスアンプ部のスイッチＳＷ２がオフとなり非導通状態になる。センスアンプ／書き込みバッファ２２には、データ入出力線ＩＯ＜７：０＞より書き込みデータが供給される。この書き込みデータがレベルシフタＬ／Ｓを介してＣＭＯＳインバータＣＭＯＳ１３の入力端子に供給される。このデータに応じてローカルデータ線ＬＤＱ＜７：０＞には電圧ＶＳＥＴ又は電圧Ｖαが印加される。

次に、カラムデコーダ２１及びカラムスイッチ２０によるカラム選択線ＣＳＬｙ、ＣＳＬｂｙとビット線ＢＬｙ＜７：０＞の選択駆動動作について説明する。

［カラムデコーダ２１の動作］
カラムデコーダ２１の論理ゲートＧＡＴＥ３の入力端子には、アドレス信号が供給される。このアドレス信号に基づき、論理ゲートＧＡＴＥ３は、ｙ＝＜６３：０＞のうち選択
されたｙ（例えばｙ＝０）について“Ｌ”信号を、選択されていないｙについて“Ｈ”信号をＣＭＯＳインバータＣＭＯＳ１１の入力端子に供給する。まず、選択されたｙ（例えばｙ＝０）について説明する。選択されたｙ（例えばｙ＝０）の場合、ＣＭＯＳインバータＣＭＯＳ１１の入力端子には“Ｌ”信号が供給され、導通したトランジスタＱＰ１１を介して電源ＶＳＥＴＨの“Ｈ”信号がカラム選択線ＣＳＬ０に供給される。また、カラム選択線ＣＳＬ０の“Ｈ”信号は、ＣＭＯＳインバータＣＭＯＳ１２の入力端子に供給され、導通したトランジスタＱＮ１４を介して接地電圧Ｖｓｓの“Ｌ”信号がカラム選択線ＣＳＬｂ０に供給される。すなわち、選択されたｙ（例えばｙ＝０）の場合、カラム選択線ＣＳＬ０には、“Ｈ”信号、カラム選択線ＣＳＬｂ０には“Ｌ”信号が供給される。次に、選択されていないｙについて説明する。選択されていないｙの場合、ＣＭＯＳインバータＣＭＯＳ１１の入力端子には“Ｈ”信号が供給され、導通したトランジスタＱＮ１３を介して接地電圧Ｖｓｓの“Ｌ”信号がカラム選択線ＣＳＬｙに供給される。また、カラム選択線ＣＳＬｙの“Ｌ”信号は、ＣＭＯＳインバータＣＭＯＳ１２の入力端子に供給され、導通したトランジスタＱＰ１２を介して電源ＶＳＥＴＨの“Ｈ”信号がカラム選択線ＣＳＬｂｙに供給される。すなわち、選択されていないｙの場合、カラム選択線ＣＳＬｙには、“Ｌ”信号、カラム選択線ＣＳＬｂｙには“Ｈ”信号が供給される。

［カラムスイッチ２０の動作］
カラムスイッチ２０は、カラム選択線ＣＳＬｙ及びＣＳＬｂｙに供給された信号に基づき、カラム電源線ＶＣｏｌ２又はローカルデータ線ＬＤＱの電圧をビット線ＢＬに対して印加する。選択されたｙ（例えばｙ＝０）の場合、カラム選択線ＣＳＬ０には、“Ｈ”信号、カラム選択線ＣＳＬｂ０には“Ｌ”信号が供給されている。カラムスイッチ２０のトランジスタＱＮ１１のゲートに“Ｈ”信号が供給され、トランジスタＱＮ１２のゲートに“Ｌ”信号が供給されるため、ビット線ＢＬ０＜７：０＞には導通したトランジスタＱＮ１１を介してローカルデータ線ＬＤＱ＜７：０＞の電圧が印加される。ここで、アドレス信号に対応するローカルデータ線（例えばＬＤＱ１）には、カラム電源線ＶＣｏｌ１の電圧（ＶＳＥＴ）が印加され、アドレス信号に対応しないローカルデータ線には、バイアス電圧Ｖαが印加されている。ビット線ＢＬ０＜７：０＞のうち、アドレス信号に対応するビット線ＢＬ０１の１本のみにカラム電源線ＶＣｏｌ１の電圧（ＶＳＥＴ）が印加され、その他のビット線ＢＬには電圧Ｖαが印加される。また、選択されていないｙの場合、カラム選択線ＣＳＬｙには、“Ｌ”信号、カラム選択線ＣＳＬｂｙには“Ｈ”信号が供給されている。ロウデコーダ１０のトランジスタＱＮ１１のゲートに“Ｌ”信号が供給され、トランジスタＱＮ１２のゲートに“Ｈ”信号が供給されるため、ビット線ＢＬｙ＜７：０＞には導通したトランジスタＱＮ１２を介してカラム電源線ＶＣｏｌ２の電圧（Ｖα）が印加される。これにより、セット動作時にはアドレス信号により選択された１本のビット線ＢＬ０１のみにカラム電源線ＶＣｏｌ１の電圧（ＶＳＥＴ）が印加され、その他の全てのビット線にはカラム電源線ＶＣｏｌ２の電圧（Ｖα）が印加される。

このように、本実施の形態のロウ系制御回路及びカラム系制御回路によれば、セット動作時にアドレス信号により選択された１本のワード線ＷＬ０１のみに接地電圧（０Ｖ）を印加し、その他の全てのワード線にはロウ電源線の電圧（ＶＳＥＴ−Ｖα）を印加することができる。同様に、セット動作時にアドレス信号により選択された１本のビット線ＢＬ０１のみにカラム電源線ＶＣｏｌ１の電圧（ＶＳＥＴ）を印加し、その他の全てのビット線にはカラム電源線ＶＣｏｌ２の電圧（Ｖα）を印加することができる。

これにより、メモリセルアレイの大勢を占める非選択状態のセルにかかる逆方向バイアス電圧を−ＶＳＥＴから−ＶＳＥＴ＋２Ｖαに緩和できる。この場合、図４に示すように逆方向バイアス時のリーク電流が１桁〜２桁減少するため、メモリセルアレイ全体のリーク電流を１桁〜２桁減少させることが可能となる。そのため、少ない電流量によって１つのメモリセルアレイにセット動作を実行することが可能となる。抵抗変化メモリ装置の全
体において、セット動作を行う際に使用することのできる電流が規定されていた場合、同時にセット動作可能なブロック数が増え、単位電流あたりの動作能力が向上することになる。すなわち、本実施の形態に係る抵抗変化メモリ装置において、メモリセルアレイに流れるリーク電流を低減し、多数のメモリブロックを同時に駆動することができる。

［第２の実施の形態］
次に、本発明に係る抵抗変化メモリ装置の第２の実施の形態について図１４〜図１６を参照して説明する。図１４は、抵抗変化メモリ装置のメモリセルアレイＭＡの等価回路を示す回路図である。また、図１５は抵抗変化メモリ装置のメモリセルＭＣの電位差とリーク電流を説明する図である。そして、図１６は、抵抗変化メモリ装置のダイオードＤｉに印加される電圧と流れる電流の特性を示すグラフである。図１４〜図１６に示す本実施の形態に係る抵抗変化メモリ装置において、第１の実施の形態と同一の構成を有する箇所には、同一の符号を付すことによりその説明を省略する。

図１４に示す抵抗変化メモリ装置は、選択メモリセルＭＣ１１に接続されていない非選択ワード線ＷＬ００、ＷＬ０２、ＷＬ０３に、正のバイアス電圧ＶＳＥＴが印加されている点において第１の実施の形態に係る抵抗変化メモリ装置と異なる。

図１４に示す破線Ａ１により囲まれた選択状態にあるメモリセルＭＣ１１に対して、ビット線ＢＬ０１（電圧ＶＳＥＴ）からワード線ＷＬ０１（電圧０Ｖ）へとダイオードＤｉの順方向にセット電圧が印加される。選択メモリセルＭＣ１１にはセット電流（１０ｎＡ程度）が流れ、セット動作が行われる。

図１４に示す破線Ａ２により囲まれた半選択状態にあるメモリセルＭＣに対してビット線ＢＬ００、ＢＬ０２、ＢＬ０３（電圧Ｖα）からワード線ＷＬ０１（電圧０Ｖ）へとダイオードＤｉの順方向に電圧が印加される。半選択状態のメモリセルＭＣには順方向電流（１０ｐＡ程度）が流れることになる（図１６の電圧Ｖαを参照）。しかし、破線Ａ３により囲まれた半選択状態にあるメモリセルＭＣに対しては、ビット線ＢＬ０１（電圧ＶＳＥＴ）とワード線ＷＬ００、ＷＬ０２、ＷＬ０３（電圧ＶＳＥＴ）とが同一の電圧であるため、順方向電流が流れることがない。

図１４に示す破線Ａ４により囲まれた非選択状態にあるメモリセルＭＣに対して、ワード線ＷＬ（電圧ＶＳＥＴ）からビット線ＢＬ（電圧Ｖα）へとダイオードＤｉの逆方向に電圧が印加される。非選択メモリセルＭＣにはリーク電流（０．１ｎＡ程度）が流れることになる（図１６の電圧（−ＶＳＥＴ＋Ｖα）参照）。

本実施の形態に係る抵抗変化メモリ装置において、メモリセルアレイＭＡ内の１つのメモリセルＭＣに対してセット動作を行う際に、メモリセルアレイＭＡ全体に流れる電流量Ｉ’は以下のようになる。なお、単純化の為に１ブロックで１つのメモリセルＭＣをセット動作する場合を例とする。

選択状態のメモリセルＭＣに流れる電流量Ｉ’１は、メモリセルアレイＭＡ内の選択状態のメモリセルＭＣが１つであるため
Ｉ’１＝１０ｎＡ×１＝１０ｎＡ
となる（図１５の実施例２「選択状態」参照）。

半選択状態のメモリセルＭＣに流れる電流量Ｉ’２は、破線Ａ２に囲まれたメモリセルＭＣが約１０^３個であるため
Ｉ’２＝１０ｐＡ×１０^３≒１０ｎＡ
となる（図１５の実施例２「半選択状態」参照）。

非選択状態のメモリセルＭＣに流れる電流量Ｉ’３は、破線Ａ４に囲まれたメモリセルＭＣの総数が約１０^３×１０^３＝１０^６個であるため
Ｉ’３＝０．１ｎＡ×１０^６≒１００μＡ
となる（図１５の実施例２「非選択状態」参照）。

よって、本実施の形態に係る抵抗変化メモリ装置において、メモリセルアレイＭＡ全体に流れる電流量Ｉ’は、Ｉ’＝Ｉ’１＋Ｉ’２＋Ｉ’３≒１００μＡとなる。

本実施の形態において、メモリセルアレイの大勢を占める非選択状態のセルにかかる逆方向バイアス電圧を−ＶＳＥＴから−ＶＳＥＴ＋Ｖαに緩和できる。この場合においても、図１６に示すように逆方向バイアス時のリーク電流が１桁程度減少するため、メモリセルアレイ全体のリーク電流を１桁程度減少させることが可能となる。そのため、少ない電流量によって１つのメモリセルアレイにセット動作を実行することが可能となる。抵抗変化メモリ装置の全体において、セット動作を行う際に使用することのできる電流が規定されていた場合、同時にセット動作可能なブロック数が増え、単位電流あたりの動作能力が向上することになる。すなわち、本実施の形態に係る抵抗変化メモリ装置において、メモリセルアレイに流れるリーク電流を低減し、多数のメモリブロックを同時に駆動することができる。

［第３の実施の形態］
次に、本発明に係る抵抗変化メモリ装置の第３の実施の形態について図１７〜図１８を参照して説明する。図１７は、抵抗変化メモリ装置のメモリセルアレイＭＡの等価回路を示す回路図である。また、図１８は抵抗変化メモリ装置のメモリセルＭＣの電位差とリーク電流を説明する図である。図１７〜図１８に示す本実施の形態に係る抵抗変化メモリ装置において、第１の実施の形態と同一の構成を有する箇所には、同一符号を付すことによりその説明を省略する。

図１７に示す抵抗変化メモリ装置は、選択メモリセルＭＣ１１に接続されていない非選択ビット線ＢＬ００、ＢＬ０２、ＢＬ０３には、正のバイアス電圧が印加されず、電圧が０Ｖとなっている点において、第１の実施の形態に係る抵抗変化メモリ装置と異なる。

図１７に示す破線Ａ１により囲まれた選択状態にあるメモリセルＭＣ１１に対して、ビット線ＢＬ０１（電圧ＶＳＥＴ）からワード線ＷＬ０１（電圧０Ｖ）へとダイオードＤｉの順方向にセット電圧が印加される。選択メモリセルＭＣ１１にはセット電流（１０ｎＡ程度）が流れ、セット動作が行われる。

図１７に示す破線Ａ２により囲まれた半選択状態にあるメモリセルＭＣに対しては、ビット線ＢＬ００、ＢＬ０２、ＢＬ０３（電圧０Ｖ）とワード線ＷＬ０１（電圧０Ｖ）とが同一の電圧であるため、順方向電流が流れることがない。また、図１７に示す破線Ａ３により囲まれた半選択状態にあるメモリセルＭＣに対してビット線ＢＬ０１（電圧ＶＳＥＴ）からワード線ＷＬ００、ＷＬ０２、ＷＬ０３（電圧ＶＳＥＴ−Ｖα）へとダイオードＤｉの順方向に電圧が印加される。半選択状態のメモリセルＭＣには順方向電流（１０ｐＡ程度）が流れることになる（図１６の電圧Ｖαを参照）。

図１７に示す破線Ａ４により囲まれた非選択状態にあるメモリセルＭＣに対して、ワード線ＷＬ（電圧ＶＳＥＴ）からビット線ＢＬ（電圧Ｖα）へとダイオードＤｉの逆方向に電圧が印加される。非選択メモリセルＭＣにはリーク電流（０．１ｎＡ程度）が流れることになる（図１６の電圧（−ＶＳＥＴ＋Ｖα）参照）。

本実施の形態に係る抵抗変化メモリ装置において、メモリセルアレイＭＡ内の１つのメモリセルＭＣに対してセット動作を行う際に、メモリセルアレイＭＡ全体に流れる電流量Ｉ’’は第２の実施の形態と同様に、Ｉ’’＝Ｉ’’１＋Ｉ’’２＋Ｉ’’３≒１００μＡとなる。

以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、組み合わせ等が可能である。

例えば、実施の形態においてセット動作として抵抗変化メモリ装置の動作を説明したが、これはメモリセルに印加する電圧や電流、電圧の印加時間等を調整することにより選択メモリセルＭＣ１１が低抵抗状態から高抵抗状態へと変化するリセット動作とすることができる。また、実施の形態において、ワード線及びビット線に印加する電圧の調整にダイオードのしきい値落ちを用いることにより電圧Ｖαのバイアス電圧をかけることとしていた。しかし、これは異なる電源を導入してワード線及びビット線の電圧をそれぞれ調整することとしてもよい。

第１の実施の形態の抵抗変化メモリ装置の構成を示す斜視図である。第１の実施の形態の抵抗変化メモリ装置のメモリセルアレイの等価回路を示す回路図である。第１の実施の形態の抵抗変化メモリ装置のメモリセルの電位差とリーク電流を説明する図である。第１の実施の形態の抵抗変化メモリ装置のダイオードの電流電圧特性を示すグラフである。第１の実施の形態の抵抗変化メモリ装置のカラム系／ロウ系制御回路の配置例を示すブロック図である。第１の実施の形態の抵抗変化メモリ装置のロウ系制御回路の構成例を示す回路図である。第１の実施の形態の抵抗変化メモリ装置のロウ系制御回路の構成例を示す回路図である。第１の実施の形態の抵抗変化メモリ装置のロウ系制御回路の構成例を示す回路図である。第１の実施の形態の抵抗変化メモリ装置のロウ系制御回路の構成例を示す回路図である。第１の実施の形態の抵抗変化メモリ装置のロウ系制御回路の他の構成例を示す図である。第１の実施の形態の抵抗変化メモリ装置のロウ系制御回路の他の構成例を示す図である。第１の実施の形態の抵抗変化メモリ装置のカラム系制御回路の構成例を示す回路図である。第１の実施の形態の抵抗変化メモリ装置のカラム系制御回路の構成例を示す回路図である。第１の実施の形態の抵抗変化メモリ装置のカラム系制御回路の構成例を示す回路図である。第１の実施の形態の抵抗変化メモリ装置のカラム系制御回路の構成例を示す回路図である。第２の実施の形態の抵抗変化メモリ装置のメモリセルアレイの等価回路を示す回路図である。第２の実施の形態の抵抗変化メモリ装置のメモリセルの電位差とリーク電流を説明する図である。第２の実施の形態の抵抗変化メモリ装置のダイオードの電流電圧特性を示すグラフである。第３の実施の形態の抵抗変化メモリ装置のメモリセルアレイの等価回路を示す回路図である。第３の実施の形態の抵抗変化メモリ装置のメモリセルの電位差とリーク電流を説明する図である。

符号の説明

１・・・半導体基板、２・・・メモリブロック、３・・・配線領域、４・・・ビット線コンタクト領域、５・・・ワード線コンタクト領域、６・・・ビット線コンタクト、７・・・ワード線コンタクト、１０・・・ロウデコーダ、１１・・・メインロウデコーダ、１２・・・書き込み駆動線ドライバ、１３・・・ロウ電源線ドライバ、１４・・・ロウ系周辺回路、２０・・・カラムスイッチ、２１・・・カラムデコーダ、２２・・・センスアンプ／書き込みバッファ、２３・・・カラム電源線ドライバ、２４・・・カラム系周辺回路、３０、３１・・・ポンプ、３２・・・外部電源、３３・・・降圧回路、ＭＡ・・・メモリセルアレイ、ＭＣ・・・メモリセル、ＶＲ・・・可変抵抗素子、Ｄｉ・・・ダイオード、ＢＬ・・・ビット線、ＷＬ・・・ワード線、ＭＷＬ・・・メインワード線ＣＳＬ・・・カラム選択線。

Claims

半導体基板と、
この半導体基板上に積層され、互いに交差するように形成された複数の第１配線及び複数の第２配線、並びに前記第１配線と前記第２配線との各交差部に配置され、前記第２配線側をアノードとする整流素子と可変抵抗素子とが直列接続されたメモリセルを含むメモリセルアレイと、
前記第１配線及び前記第２配線を選択駆動する制御回路と
を備え、
前記制御回路は、
選択された前記第１配線及び選択された前記第２配線の交差部に配置された選択メモリセルに第１の電位差がかかるよう、選択された前記第１配線に第１の電圧を印加するとともに選択された前記第２配線に第２の電圧を印加し、
非選択の前記第１配線及び非選択の前記第２配線の交差部に配置された非選択メモリセルに前記第１の電位差よりも小さい第２の電位差の逆方向バイアスがかかるよう、非選択の前記第２配線に前記第１の電圧よりも大きく前記第２の電圧よりも小さいバイアス電圧を印加するか、又は非選択の前記第１配線に前記第２の電圧よりも前記バイアス電圧の分小さい第３の電圧を印加する
ことを特徴とする半導体記憶装置。
非選択の前記第２配線に前記バイアス電圧を印加するとともに、非選択の前記第１配線に前記第３の電圧を印加することを特徴とする請求項１記載の半導体記憶装置。
非選択の前記第２配線に前記バイアス電圧を印加するとともに、非選択の前記第１配線に前記第２の電圧を印加することを特徴とする請求項１記載の半導体記憶装置。
非選択の前記第２配線に前記第１の電圧を印加するとともに、非選択の前記第１配線に前記第３の電圧を印加することを特徴とする請求項１記載の半導体記憶装置。
前記可変抵抗素子は、前記第１の電位差により高抵抗状態から低抵抗状態に変化することを特徴とする請求項１乃至４のいずれか記載の半導体記憶装置。