JP5175769B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、半導体記憶装置に関する。
近年、フラッシュメモリの後継候補として、記憶素子に可変抵抗素子を用いる抵抗変化メモリ装置が注目されている。ここで、抵抗変化メモリ装置には、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する狭義の抵抗変化メモリ（ReRAM：Resistive RAM）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗値情報を利用する相変化メモリ（PCRAM：Phase Change RAM）等も含むものとする。
抵抗変化メモリ装置のメモリセルには、２種類の動作モードがあることが知られている。１つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定するもので、これはバイポーラ型といわれる。もう１つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態の設定を可能とするもので、これはユニポーラ型といわれる。
高密度メモリセルアレイを実現するためには、ユニポーラ型が好ましい。ユニポーラ型の場合、トランジスタを用いることなく、ビット線及びワード線の交差部に可変抵抗素子とダイオード等の整流素子とを重ねることにより、セルアレイが構成できるからである。さらに、このようなメモリセルアレイを三次元的に積層配列することにより、セルアレイ面積を増大させることなく、大容量を実現することが可能になる（特許文献１参照）。
ユニポーラ型のＲｅＲＡＭの場合、メモリセルに対するデータの書き込みは、可変抵抗素子に所定の電圧を短時間印加することにより行う。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子を高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。一方、メモリセルに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子に対し、セット動作時よりも低い所定の電圧を長時間印加することにより行う。これにより、可変抵抗素子が低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子を低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。メモリセルは、例えば高抵抗状態を安定状態（リセット状態）とし、２値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行う。
このような半導体記憶装置では、メモリセルに対しセット動作、リセット動作に必要な電圧を正確に印加することが求められる。
特表２００２−５４１６１３号公報
本発明は、選択メモリセルに対して、確実にリセット動作、セット動作及びリード動作を実行することのできる半導体記憶装置を提供することを目的とする。
本発明の一の態様に係る半導体記憶装置は、整流素子と可変抵抗素子とを直列接続してなるメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、選択された前記第１配線及び選択された前記第２配線の交差部に配置された選択メモリセルに所定の電位差がかかるよう、選択された前記第１配線に第１の電圧を印加するとともに選択された前記第２配線に前記第１の電圧よりも小さい電圧値の第２の電圧を印加する制御回路とを備え、前記制御回路は、前記選択メモリセルに電位差をかける際に、前記選択メモリセルの前記メモリセルアレイ内の位置及び同時に動作を実行する前記選択メモリセルの個数に基づいて前記第２の電圧を調整することを特徴とする。
本発明の別の態様に係る半導体記憶装置は、整流素子と可変抵抗素子とを直列接続してなるメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、選択された前記第１配線及び選択された前記第２配線の交差部に配置された選択メモリセルに所定の電位差がかかるよう、選択された前記第１配線に第１の電圧を印加するとともに選択された前記第２配線に前記第１の電圧よりも小さい電圧値の第２の電圧を印加する制御回路とを備え、前記制御回路は、前記選択メモリセルに電位差をかける際に、同時に動作を実行する前記選択メモリセルの個数に基づいて前記第２の電圧を調整することを特徴とする。
本発明によれば、選択メモリセルに対して、確実にリセット動作、セット動作及びリード動作を実行することのできる半導体記憶装置を提供することができる。
本発明の実施の形態の抵抗変化メモリ装置のメモリセルアレイを示す図である。 本発明の実施の形態の抵抗変化メモリ装置の周辺回路の構成を示すブロック図である。 本発明の実施の形態のデータ制御回路の詳細を説明する回路図である。 比較例の抵抗変化メモリ装置におけるワード線制御回路の詳細を説明する回路図である。 比較例の抵抗変化メモリ装置における動作を説明するタイミングチャートである。 比較例の抵抗変化メモリ装置における動作を説明する図である。 第１の実施の形態の抵抗変化メモリ装置におけるワード線制御回路の詳細を説明する回路図である。 第１の実施の形態の抵抗変化メモリ装置におけるワード線制御回路の詳細を説明する回路図である。 第１の実施の形態の抵抗変化メモリ装置における動作を説明するタイミングチャートである。 第１の実施の形態の抵抗変化メモリ装置における動作を説明する図である。 第２の実施の形態の抵抗変化メモリ装置におけるワード線制御回路の詳細を説明する回路図である。 第２の実施の形態の抵抗変化メモリ装置における動作を説明するタイミングチャートである。 第２の実施の形態の抵抗変化メモリ装置における動作を説明する図である。
以下、添付した図面を参照して本発明の実施の形態について説明する。本実施の形態において、半導体記憶装置はメモリセルアレイが積層された三次元メモリセルアレイ構造を有する抵抗変化メモリ装置として説明する。しかし、この構成はあくまでも一例であって、本発明がこれに限定されるものでないことは言うまでもない。
［第１の実施の形態］
（第１の実施の形態に係る半導体記憶装置の構成）
図１は、本発明の第１の実施の形態に係る抵抗変化メモリ装置のメモリセルアレイ１００のレイアウトの一部の例を示す図である。ユニポーラ型の抵抗変化メモリ装置は、図１に示すように、互いに交差するビット線ＢＬ及びワード線ＷＬの各交差部に、整流素子、例えばダイオードＤｉと可変抵抗素子ＶＲとが直列接続された抵抗変化型の単位メモリセルＭＣを配置する。ここでは前提として、ダイオードＤｉのアノード側につながる信号線をビット線ＢＬとし、カソード側につながる信号線をワード線ＷＬとしている。また、ダイオードＤｉと可変抵抗素子ＶＲの直列接続によるメモリセルＭＣを、図示の記号で表している。以下の例でも同様である。ここで、メモリセルＭＣを構成するダイオードＤｉ及び可変抵抗素子ＶＲの配置、極性も、図示のものに限定されない。図１に示すメモリセルアレイ１００は、ビット線ＢＬの長手方向（図１に示すｙ方向）、及びワード線ＷＬの長手方向（図１に示すｘ方向）にそれぞれ例えば１×１０３個の単位メモリセルＭＣが配置され、二次元マトリクス状に配列されている。
可変抵抗素子ＶＲは例えば、電極／遷移金属酸化物／電極からなる構造を有するもの等であり、電圧、電流、熱等の印加条件により金属酸化物の抵抗値変化をもたらし、その抵抗値の異なる状態を情報として不揮発に記憶する。この可変抵抗素子ＶＲとしては、より具体的には、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（PCRAM）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させるもの（CBRAM：Conductive Bridging RAM）、電圧あるいは電流印加により抵抗値が変化するもの（ReRAM）（電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。
ユニポーラ型のＲｅＲＡＭの場合、メモリセルＭＣに対するデータの書き込みは、可変抵抗素子ＶＲに例えば３．５Ｖ（ダイオードＤｉの電圧降下分を含めると実際には４．５Ｖ程度）の電圧、１０ｎＡ程度の電流を１０ｎｓ−１００ｎｓ程度の時間印加することにより行う。これにより、可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化する（セット動作）。
一方、メモリセルＭＣに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子ＶＲに対し、０．８Ｖ（ダイオードＤｉの電圧降下分を含めると実際には１．８Ｖ程度）の電圧、１μＡ−１０μＡ程度の電流を５００ｎｓ−２μｓ程度の時間印加することにより行う。これにより、可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと変化する（リセット動作）。
メモリセルＭＣのリード動作は、可変抵抗素子ＶＲに０．４Ｖ（ダイオードＤｉの電圧降下分を含めると実際には１．４Ｖ程度）の電圧を与え、可変抵抗素子ＶＲを介して流れる電流をセンスアンプにてモニターすることにより行う。これにより、可変抵抗素子ＶＲが低抵抗状態にあるか高抵抗状態にあるかを判定する。なお、１つのメモリセルＭＣが２ビットのデータを保持可能な場合、センスアンプでは３通りの異なる参照電圧を生成し、この参照電圧とセル信号とを比較する。
図１に示すメモリセルアレイ１００のビット線ＢＬ＿０〜ＢＬ＿２には、ＮＭＯＳトランジスタ４（４＿０〜４＿２）とＮＭＯＳトランジスタ６（６＿０〜６＿２）とがそれぞれ接続されている。ビット線ＢＬ＿０〜ＢＬ＿２は、トランジスタ４及び６により選択され、電位が制御されるものとする。トランジスタ４＿０〜４＿２は、それぞれ信号線ＤＳＡ＿０〜ＤＳＡ＿２に接続されており、ゲートに入力される信号ＢＬＳ＿０〜ＢＬＳ＿２により制御される。また、トランジスタ６＿０〜６＿２は、信号線ＶＵＢに接続されており、ゲートに入力される信号ＢＬＵＳ＿０〜ＢＬＵＳ＿２により制御される。
信号線ＤＳＡ＿０〜ＤＳＡ＿２は、後述するセンスアンプ及び書き込み制御回路に接続されている。センスアンプ及び書き込み制御回路は、信号線ＤＳＡ＿０〜ＤＳＡ＿２のいずれか１本に選択ビット線電圧を印加して、選択メモリセルＭＣに対してセット動作やリセット動作、読み出し動作を実行する。信号線ＶＵＢは、非選択ビット線に印加される電位を制御する信号線である。
同様にワード線ＷＬ＿０〜ＷＬ＿２にも、ＮＭＯＳトランジスタ５（５＿０〜５＿２）とＮＭＯＳトランジスタ７（７＿０〜７＿２）とがそれぞれ接続されている。ワード線ＷＬ＿０〜ＷＬ＿２は、トランジスタ５及び７により選択され、電位が制御されるものとする。トランジスタ５＿０〜５＿２は、それぞれ信号線ＷＬＤＶ＿０〜ＷＬＤＶ＿２に接続されており、ゲートに入力される信号ＷＬＳ＿０〜ＷＬＳ＿２により制御される。また、トランジスタ７＿０〜７＿２は、信号線ＶＵＸに接続されており、ゲートに入力される信号ＷＬＵＳ＿０〜ＷＬＵＳ＿２により制御される。
信号線ＷＬＤＶ＿０〜ＷＬＤＶ＿２はアドレス信号線の一つで、信号線ＷＬＤＶ＿０〜ＷＬＤＶ＿２のうち選択された１本にロウデコーダから選択ワード線電圧が印加される。信号線ＶＵＸは、非選択ワード線に印加される電位を制御する信号線である。
図１は、メモリセルＭＣ＿１１を選択メモリセルとする場合のリセット動作中の電圧印加状態を示している。選択ビット線ＢＬ＿１には、トランジスタ４＿１を介して信号線ＤＳＡ＿１から選択ビット線電圧Ｖ＿ｒｅｓｅｔが印加され、その他の非選択ビット線ＢＬ＿０、ＢＬ＿２には、トランジスタ６＿０、６＿２を介して信号線ＶＵＢから非選択ビット線電圧として例えば０Ｖが印加されている。
選択ワード線ＷＬ＿１には、トランジスタ５＿１を介して信号線ＷＬＤＶ＿１から選択ワード線電圧として例えば０Ｖが印加され、その他の非選択ワード線ＷＬ＿０、ＷＬ＿２には、トランジスタ７＿０と７＿２を介して信号線ＶＵＸから非選択ワード線電圧Ｖ＿ｒｅｓｅｔが印加されている。
抵抗変化メモリ装置の動作時において、メモリセルアレイ１００のビット線ＢＬ及びワード線ＷＬへの印加電圧により、メモリセルＭＣには３通りの電圧印加状態が存在することになる。以下、メモリセルＭＣの電圧印加状態についてリセット動作時を例にして説明する。
図１に示す選択ビット線ＢＬ＿１及び選択ワード線ＷＬ＿１の交差部に接続されたメモリセルＭＣ＿１１のことを以下、選択状態（順バイアス状態）にあるとして、図示の記号で表す。選択状態にあるメモリセルＭＣ＿１１に対して、選択ビット線ＢＬ＿１（電圧Ｖ＿ｒｅｓｅｔ）から選択ワード線ＷＬ＿１（電圧０Ｖ）へとダイオードＤｉの順方向にリセット電圧Ｖ＿ｒｅｓｅｔが印加される。これにより、選択メモリセルＭＣ＿１１に電位差Ｖ＿ｒｅｓｅｔが印加されて可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと変化し、リセット動作が完了する。
図１に示す選択ビット線ＢＬ＿１及び非選択ワード線ＷＬ＿０、ＷＬ＿２の交差部に接続されたメモリセルＭＣ＿０１、ＭＣ＿２１のことを以下、非選択状態（バイアスなし状態）にあるとして、図示の記号で表す。同様に、選択ワード線ＷＬ＿１及び非選択ビット線ＢＬ＿０、ＢＬ＿２の交差部に接続されたメモリセルＭＣ＿１０、ＭＣ＿１２のことも以下、非選択状態（バイアスなし状態）にあるとして、図示の記号で表す。非選択ワード線ＷＬ＿０、ＷＬ＿２には、選択ビット線ＢＬ＿１と同じ電圧（電圧Ｖ＿ｒｅｓｅｔ）が印加されている。同様に非選択ビット線ＢＬ＿０、ＢＬ＿２には、選択ワード線ＷＬ＿１と同じ電圧（電圧０Ｖ）が印加されている。そのため、非選択状態（バイアスなし状態）のメモリセルＭＣには電位差が無く、電流が流れることがない。
図１に示す非選択ワード線ＷＬ＿０、ＷＬ＿２及び非選択ビット線ＢＬ＿０、ＢＬ＿２の交差部に接続されたメモリセルＭＣ＿００、ＭＣ＿２０、ＭＣ＿０２、ＭＣ＿２２のことを以下、非選択状態（逆バイアス状態）にあるとして、図示の記号で表す。非選択状態（逆バイアス状態）にあるメモリセルＭＣに対して、非選択ワード線ＷＬ（電圧Ｖ＿ｒｅｓｅｔ）から非選択ビット線ＢＬ（電圧０Ｖ）へとダイオードＤｉの逆バイアス方向に電圧が印加されている。そのため、非選択状態（逆バイアス状態）のメモリセルＭＣにも電流が流れることがない。
このような電圧印加方法により、選択状態にある選択メモリセルＭＣ＿１１にのみ、所望の電圧を印加することができる。セット動作及びリード動作は、上述のリセット動作時と同様の動作をビット線及びワード線への印加電圧の値を変化させて実行する。上記のような動作を確実に実行するためには、上述の電圧を制御回路からメモリセルＭＣに確実に転送する必要がある。
ここで、ビット線ＢＬ及びワード線ＷＬに電圧を印加する制御回路から離れた位置にあるメモリセルＭＣを動作させる際には、電流が流れる経路全体の寄生抵抗による電圧降下を考慮に入れる必要がある。すなわち、メモリセルアレイ１００内において制御回路から離れて配置されているメモリセルＭＣは、メモリセルアレイ１００内に配設されたワード線ＷＬ及びワード線ＷＬを制御回路に接続するための配線の寄生抵抗による影響を受ける。一方、メモリセルアレイ１００内において制御回路に近接した位置に配置されているメモリセルＭＣは、これらの配線の寄生抵抗による影響を殆ど受けない。
例えば、選択ワード線に印加する電圧を０Ｖとする場合、メモリセルアレイ１００内において制御回路に近接した位置に配置されているメモリセルＭＣのワード線側端部には、制御回路が設定する０Ｖに非常に近い電圧が与えられる。しかし、メモリセルアレイ１００内において制御回路から離れた位置に配置されているメモリセルＭＣの場合、メモリセルＭＣから制御回路に至るまでの配線の寄生抵抗による電圧降下のため、メモリセルＭＣのワード線側端部の電位が上昇してしまう。そのため、同じ電圧をビット線ＢＬに印加したとしても、メモリセルＭＣの位置の違いにより、メモリセルＭＣのビット線側端部とワード線側端部の間の電位差が異なる場合が生じる。
また、配線の寄生抵抗による電圧降下は、同時に動作を実行するメモリセルＭＣの個数によっても影響を受ける。同時に動作させるメモリセル数が異なる場合、配線の寄生抵抗を流れる電流が異なり、電圧降下の値も変化する。メモリセルＭＣのビット線側端部とワード線側端部の間の電位差は、同時に動作させるメモリセル数が異なる場合にも変化してしまう。
このように、抵抗変化メモリ装置においては、動作を実行する選択メモリセルＭＣの場所と、同時に動作させるメモリセルＭＣの個数によって、実質的な動作条件が異なる。そのため動作特性にばらつきが生じるだけでなく、過剰な印加電圧による誤動作の発生が懸念される。例えば、リセット動作時に印加する電圧がメモリセルＭＣのセット動作を生じさせる電圧を超えてしまい、リセット動作完了後にメモリセルＭＣが誤ってセットされてしまうおそれがある。本実施の形態では、メモリセルＭＣに対する動作を確実に行うために、後述するように電圧制御回路において各種の工夫が施されている。
図２は、ビット線及びワード線の動作に必要な電圧を印加するための、周辺回路の構成を示すブロック図である。ここで、上述のメモリセルアレイ１００が配列された２つのメモリマットＭＡＴ（ＭＡＴａ、ＭＡＴｂ）を代表的に示している。本実施の形態において、一つのメモリマットＭＡＴａのみに対して動作を実行してもよいし、複数のメモリマットＭＡＴａ、ＭＡＴｂを同時に動作させてもよい。あるいは、一回のアドレス指定や動作起動の後で、所定の順番で複数のメモリマットＭＡＴａ、ＭＡＴｂを順次動作させてもよい。
周辺回路は、データ制御回路２０、カラムデコーダ６０、非選択ビット線駆動回路７０、グローバルロウデコーダ８０、ローカルロウデコーダ９０、非選択ワード線駆動回路１１０、マットデコーダ１２０、ラッチデータチェック回路１３０、アドレスレジスタ１４０、データ入出力バッファ１５０、制御回路１６０、電圧生成回路１７０、ステータス回路１８０、及び選択ワード線電圧制御回路２００を含んでいる。なお、カラムデコーダ６０やローカルロウデコーダ９０のようにメモリマットＭＡＴ毎に必要な構成は、図２において、添字ａ、ｂで区別されている。
ビット線ＢＬは、ビット線選択トランジスタ４＿０〜４＿２を介してデータ制御回路２０に接続されている。データ制御回路２０は、後述するように、読み出されたデータを検出するセンスアンプ回路ＳＡ、読み出されたデータ及び書き込みデータを一時保持するラッチ回路ＬＴ及び電圧制御回路ＣＴＲＬ等を備えている。ビット線ＢＬはまた、ビット線選択トランジスタ６＿０〜６＿２にも接続されている。ビット線ＢＬが非選択の場合には、ビット線ＢＬは、ビット線線選択トランジスタ６＿０〜６＿２を介して非選択ビット線駆動回路７０に接続され、動作に応じて所定の非選択ビット線電圧が供給される。
また、ワード線ＷＬは、ワード線選択トランジスタ５＿０〜５＿２を介してローカルロウデコーダ９０に接続されている。ワード線ＷＬはまた、ワード線選択トランジスタ７＿０〜７＿２にも接続されている。ワード線ＷＬが非選択の場合には、ワード線ＷＬは、ワード線選択トランジスタ７＿０〜７＿２を介して非選択ワード線駆動回路１１０に接続され、動作に応じて所定の非選択ワード線電圧が供給される。一方、ワード線ＷＬが選択されている場合には、ワード線ＷＬは、ワード線選択トランジスタ５＿０〜５＿２、及びローカルロウデコーダ９０を介して選択ワード線電圧制御回路２００に接続され、動作に応じて所定の選択ワード線電圧が供給される。この選択ワード線ＷＬに印加される電圧については、後に詳述する。
この図２では、ロウデコーダはグローバルロウデコーダ８０と、各メモリマットＭＡＴａ、ＭＡＴｂに付随するローカルロウデコーダ９０との階層構造とされており、この階層構造のロウデコーダによりワード線選択が行われる。なお、この図２のロウデコーダにおいては、ワード線選択トランジスタ５＿０〜５＿２とワード線選択トランジスタ７＿０〜７＿２が両者ともＮＭＯＳトランジスタで構成されている。この場合、グローバルロウデコーダ８０の出力信号は、図示は省略するが、それぞれのトランジスタのゲート駆動用のために相補信号とされている。同様に、ビット線選択トランジスタ４＿０〜４＿２とビット線選択トランジスタ６＿０〜６＿２も、いずれもＮＭＯＳトランジスタであり、カラムデコーダ６０からそれぞれのゲートを制御する２本の相補信号が出力されている。
なお、ビット線選択トランジスタ４＿０〜４＿２及びワード線選択トランジスタ７＿０〜７＿２は、ＰＭＯＳトランジスタとすることも可能である。その場合には、カラムデコーダ６０及びグローバルロウデコーダ８０から出力されるデコード信号は相補信号でなく単一の信号でもよい。ビット線選択部及びワード線選択部にＰＭＯＳトランジスタが使用できるかどうかは、転送する必要のある電圧が、ＰＭＯＳトランジスタのしきい値電圧より十分高いか否かにより決定される。
ビット線選択部において、ビット線選択トランジスタ４＿０〜４＿２をＰＭＯＳトランジスタとする場合、ビット線に出力する電圧は、ＰＭＯＳトランジスタのしきい値電圧Ｖｔにマージンを加えた値以上でなければならない。読み出し時の選択ビット線電圧がもっとも低くなるのは、読み出し動作時のＶ＿ｒｅａｄである。例えば、ＰＭＯＳトランジスタのしきい値電圧Ｖｔ（−０．７〜−１Ｖ程度）にマージンとして例えば０．４Ｖを加えると、１．４Ｖ以上となり、これが読み出し時の動作設定において問題なければ、ＰＭＯＳトランジスタ化が可能である。
また、ワード線選択部においては、ワード線選択トランジスタ７＿０〜７＿２をＰＭＯＳトランジスタとすることができる。非選択ワード線ＷＬに出力する電圧の最小値は、読み出し動作時のＶ＿ｒｅａｄである。非選択ワード線ＷＬに印加する電圧は、選択ビット線ＢＬに印加する読み出し電圧Ｖ＿ｒｅａｄよりいくらか高くすることも可能なため、ワード線選択トランジスタ７＿０〜７＿２のＰＭＯＳトランジスタ化はビット線選択部よりも容易である。
マットデコーダ１２０は、メモリマットＭＡＴを選択するためのデコーダである。非選択のメモリマットＭＡＴでは、隣接するメモリマットＭＡＴとビット線ＢＬ及びワード線ＷＬが共有されるのでなければ、ビット線ＢＬ、ワード線ＷＬ共に０Ｖとすることができる。メモリマットＭＡＴａが選択され、メモリマットＭＡＴｂが非選択とされる場合、マットデコーダ１２０ａは選択状態のデコード信号ＭＡＴＳＥＬ＝“Ｈ”を出力し、マットデコーダ１２０ｂは非選択状態のデコード信号ＭＡＴＳＥＬ＝“Ｌ”を出力する。それによって、選択メモリマットＭＡＴａ側のビット線ＢＬやワード線ＷＬには、読み出し及びセット動作やリセット動作によるデータ書き換えに必要な上述の電圧制御が行われる。
一方で、非選択メモリマットＭＡＴｂ側では、隣接するメモリマットＭＡＴとビット線ＢＬ及びワード線ＷＬを共有するのでなければ、マットデコーダ１２０ｂの出力信号を受けて、ローカルロウデコーダ９０ｂの出力は全て０Ｖ、非選択ワード線駆動回路１１０ｂの出力も全て０Ｖとなる。また、データ制御回路２０ｂの出力信号（信号線ＤＳＡの電位）も０Ｖ、非選択ビット線駆動回路７０ｂの出力も全て０Ｖとなるように制御される。もちろん、メモリマットＭＡＴａ、ＭＡＴｂを同時に選択状態とすることも可能である。
カラムデコーダ６０、グローバルロウデコーダ８０、ローカルロウデコーダ９０、及びマットデコーダ１２０は、アドレスレジスタ１４０から供給されるアドレスデータに基づいて動作する。ここでは、詳細は示さないが、アドレスレジスタ１４０と各種デコーダの間には、他の一般的なメモリ装置と同様に、プリデコード回路や、アドレスを一時的にラッチするバッファなど、適宜、実施様態にあわせた回路を組み込むことができる。
データ入出力バッファ１５０は、チップ外部とデータ制御回路２０のラッチ回路ＬＴに至るチップ内部の回路との間のデータのやり取りを中継し、必要に応じて一時的にデータを保持する。ＮＡＮＤ型フラッシュメモリのようにコマンドやアドレスなどもこのデータ入出力バッファ１５０を介してチップ内部に取り込まれるような回路構成であってもよい。また、データの書き換え、読み出し等の動作は、制御回路１６０から出力される種々の制御信号や、電圧発生回路１７０により出力される電圧によって制御される。それらの動作制御において補助的な役割を果たす回路として、ラッチデータチェック回路１３０、及びステータス回路１８０が設けられている。これらは、データ制御回路内のデータラッチに保持されたデータが所定の状態になっているか否かを検出して、制御回路１６０にフィードバックする機能や、チップ外部にデータ書き換え動作のＰａｓｓ／Ｆａｉｌ結果を出力できるようにする機能を有する。
次に、データ制御回路２０の詳細を図３を参照して説明する。前述のように、データ制御回路２０は、センスアンプ回路ＳＡと、ラッチ回路ＬＴと、電圧制御回路ＣＴＲＬとから大略構成されている。
センスアンプ回路ＳＡは、クランプトランジスタ２１と、差動増幅器２２とを備えている。クランプトランジスタ２１は、信号線ＤＳＡに一端が接続され、他端は差動増幅器２２の反転入力端子（センスノードＮＳＥＮ）に接続されている。信号線ＤＳＡは、図３では図示を省略しているが、前述のビット線選択トランジスタ４を介してビット線ＢＬに接続される。差動増幅器２２の非反転入力端子には、参照電位ＶＲＥＦ＿Ｒが供給されている。
なお、信号線ＤＳＡと接地端子（又はＶＵＢ端子（０Ｖ〜ダイオードの順方向電圧Ｖｆ（〜０．６Ｖ程度）が印加される端子））との間には、キャパシタ３５、ＮＭＯＳトランジスタ３６、３７が接続されている。ＮＭＯＳトランジスタ３６は、短絡信号Ｇ＿ＧＮＤをゲートに入力されることにより、信号線ＤＳＡを接地電位（またはＶＵＢ端子の電位）に放電する機能を有する。また、ＮＭＯＳトランジスタ３７は、ゲートにＮＯＲゲート３８の出力端子を接続されている。ＮＯＲゲート３８の入力端子には、読み出し動作やベリファイ動作においてビット線に読み出し電圧を印加する場合に“Ｈ”になる信号ＲＶＦＹ＿Ｐ、セット動作においてビット線にセット電圧を印加する場合に“Ｈ”に立ち上がる信号ＳＥＴ＿Ｐ、及びリセット動作においてビット線にリセット電圧を印加する場合に“Ｈ”に立ち上がる信号ＲＥＳＥＴ＿Ｐが入力される。
また、センスノードＮＳＥＮには、ＮＭＯＳトランジスタ３２ａ、３２ｂ、ＰＭＯＳトランジスタ３３ａ、３４ａ、３３ｂ、３４ｂからなるカレントミラー回路ＣＭが接続されている。ＰＭＯＳトランジスタ３３ａ、３４ａ、３３ｂ、３４ｂにより、スイッチ制御機能を有するカレントミラー回路が構成されていると共に、ＮＭＯＳトランジスタ３２ａ、３２ｂがＰＭＯＳトランジスタ３３ａと接地端子との間に並列に接続されており、これによりカレントミラー回路に電流が供給されている。ＮＭＯＳトランジスタ３２ａは信号線ＤＳＡにレファレンス電流を入力する場合に信号Ｇ＿ＩＲＥＦ＿Ｒに基づき導通し、ＮＭＯＳトランジスタ３２ｂは、選択ビット線ＢＬへのプリチャージを行う場合に信号ＰＲＥＣＨＧに基づき導通する。
センスアンプ回路ＳＡの基本的な動作は、次の通りである。すなわち、ビット線ＢＬの電位をクランプトランジスタ２１でクランプしながら、選択メモリセルＭＣにセル電流を流す。センスノードＮＳＥＮにはカレントミラー回路ＣＭからレファレンス電流が流し込まれている。このセル電流とレファレンス電流の差分によるセンスノードＮＳＥＮの電位の変化を差動増幅器２２により判定する。
差動増幅器２２の出力はセンスアンプ回路ＳＡの出力として、ラッチ回路ＬＴに取り込まれる。ラッチ回路ＬＴは、クロックトインバータ２７ａと２７ｂとをクロスカップル接続して構成される。なお、クロックトインバータ２７ａの入力端子をノードＤＣ、出力端子をノードＤＣｎと定義する。
ＮＭＯＳトランジスタ２６ａは、ゲート信号ＲＳＴ＿ＵによりノードＤＣを“Ｈ”にセットする。逆に、トランジスタ２６ｂは、ゲート信号ＳＥＬ＿ＡＬＬによりノードＤＣを“Ｌ”にセットする。ノードＤＣには、さらに、差動増幅器２２の出力をラッチ回路ＬＴに取り込むため、直列に接続された二つのＰＭＯＳトランジスタ２４、２５が接続されている。ＰＭＯＳトランジスタ２４のゲートＧＰには、差動増幅器２２の出力信号がデータ転送回路２３を介して入力される。ＰＭＯＳトランジスタ２５はＰＭＯＳトランジスタ２４のソースと電源端子（ラッチ回路ＬＴの電源端子と共通）の間に接続され、ゲート信号ＳＴＲＢｎが“Ｌ”になったときに、ノードＤＣを“Ｈ”に変えることができるようになっている。すなわち、ノードＧＰが”Ｌ”ならば、ノードＤＣを“Ｈ”に変更でき、ノードＧＰが“Ｈ”ならばノードＤＣは前の状態を保持する。
次に、ラッチ回路ＬＴの状態をビット線ＢＬの制御に反映させるための電圧制御回路ＣＴＲＬの構成の説明をする。電圧制御回路ＣＴＲＬは、ＮＯＲゲート２９ａ、インバータ２９ｂ、ＮＡＮＤゲート２９ｃ、レベルシフタ３０、インバータ３１ａ、３１ｂを備えている。
ＮＯＲゲート２９ａ、インバータ２９ｂは、信号ＲＶＦＹが“Ｈ”の時（即ちリード動作実行時、ベリファイ動作実行時。以下、「リード系動作」という）にラッチ回路ＬＴの出力をビット線ＢＬに制御に影響させない論理ゲート部として機能する。すなわち、ＮＯＲゲート２９ａの入力端子の１つにはノードＤＣｎが接続されているが、信号ＲＶＦＹが“Ｈ”とされることにより、このノードＤＣｎの状態が無視される構成となっている。すなわち、リード系動作においては、ラッチ回路ＬＴに保持されたデータに依存せず、信号ＲＶＦＹによって決まる所定のデータ制御回路２０で読み出し動作を行うことができる。一方、この信号ＲＶＦＹによる制御は、信号ＲＶＦＹを“Ｈ”にしなければ、ラッチ回路ＬＴに保持されたデータに基づいた動作とすることができる。
インバータ２９ｂの出力信号ＤＣＯＵＴｎは、信号ＭＡＴＳＥＬと共にＮＡＮＤゲート２９ｃに入力されている。信号ＭＡＴＳＥＬは、スタンバイ状態やメモリマットＭＡＴが非選択時には“Ｌ”となる信号である。信号ＭＡＴＳＥＬが“Ｌ”であると、レベルシフタ３０を介して信号Ｇ＿ＰＣＭ１が“Ｈ”とされ、これによりＰＭＯＳトランジスタ３３ａ、３３ｂがオフとなり、カレントミラー回路ＣＭの動作が停止される。また、ＮＡＮＤゲート３１ａ及び３１ｂを介して信号Ｇ＿ＧＮＤが“Ｈ”とされ、ＮＭＯＳトランジスタ３６はオン状態とされ、信号線ＤＳＡを接地電位又はＶＵＢ端子の電位まで放電された状態とする。
また、ＮＡＮＤゲート２９ｃの出力信号ＣＴＬ＿Ｐは、インバータ３１ａの入力信号となる。インバータ３１ａの出力信号は更にインバータ３１ｂに入力され、インバータ３１ｂは信号Ｇ＿ＧＮＤを出力する。なお、レベルシフタ３０は、例えばＮＭＯＳトランジスタ３０ａ、３０ｃ、ＰＭＯＳトランジスタ３０ｄ、３０ｅ、及びインバータ３０ｂを図３に示すように接続して構成される回路である。トランジスタ３０ａと３０ｄ、トランジスタ３０ｃと３０ｅをそれぞれ電源端子と接地端子との間に接続し、トランジスタ３０ｄと３０ｅのゲート及びドレインが交差接続されて構成される。トランジスタ３０ａのゲートがレベルシフタ３０の入力端子とされている。トランジスタ３０ｃのゲートはインバータ３０ｂを介して入力端子に接続されている。
また、レベルシフタ３０の入力端子ＩＮには、前述の信号ＣＴＬ＿Ｐが入力され、レベルシフタ３０の出力端子ＯＵＴから出力信号Ｇ＿ＰＣＭ１が出力される。
次に、ワード線制御回路について説明する。説明の都合上、本実施の形態の比較例のワード線制御回路、及びこれを用いたリセット動作を説明し、続いて、本実施の形態に係る抵抗変化メモリ装置のワード線制御回路、及びこれを用いたリセット動作を説明する。図４は、比較例の抵抗変化メモリ装置におけるワード線制御回路の詳細を説明する回路図である。
（ワード線制御回路の構成）
比較例の抵抗変化メモリ装置におけるワード線制御回路は、メモリセルＭＣに対する動作を実行する際、選択ワード線に接続されるノードｗｌｄｒｖを例えば０Ｖにするために用いられる。選択ワード線電圧制御回路２００は、ソースが接地され、且つドレインがノードｗｌｄｒｖに接続されたＮＭＯＳトランジスタ２０１からなる。選択ワード線電圧制御回路２００は、トランジスタ２０１のゲートに入力される信号ＶＳＥＬＯＮにより動作が制御される。信号ＶＳＥＬＯＮは、リセット動作が実行される際に“Ｈ”となり、ノードｗｌｄｒｖの電位を０Ｖに設定する信号である。
また、ノードｗｌｄｒｖは、ローカルロウデコーダ９０に接続される。ローカルロウデコーダ９０は、リセット動作時にノードｗｌｄｒｖの電位０Ｖを信号線ＷＬＤＶに印加する。これにより、理論的には信号線ＷＬＤＶ及びワード線選択トランジスタ５を介して、選択ワード線ＷＬに選択ワード線電圧０Ｖが印加される。非選択ワード線ＷＬには、信号線ＶＵＸ及びワード線選択トランジスタ７を介して、リセット動作時の非選択ワード線電圧Ｖ＿ｒｅｓｅｔが印加される。しかし、後述するように、寄生抵抗の影響により、選択ワード線ＷＬの電圧は０Ｖにはならず、誤動作の原因となり得る。しかも、寄生抵抗の大きさはメモリセルアレイ１００中のメモリセルＭＣの位置によって異なる。
（メモリセルアレイの構成）
ここで、図４に示すメモリセルアレイ１００は、４つの領域Ａ〜領域Ｄに分割されているものとする。領域Ａに配置されたメモリセルＭＣをＭＣ＿ａ０〜ＭＣ＿ａ７で示す。同様に、領域Ｂ、Ｃに配置されたメモリセルＭＣをＭＣ＿ｂ０〜ＭＣ＿ｂ７、ＭＣ＿ｃ０〜ＭＣ＿ｃ７で示す。
領域Ａは、メモリセルアレイ１００内で選択ワード線制御回路２００を含むワード線制御回路に最も近接した領域である。選択ワード線制御回路２００から領域Ａに至るまでの信号線ＷＬＤＶ及びワード線ＷＬの寄生抵抗は、信号線ＷＬＤＶがワード線ＷＬｎに接続されるまでの抵抗Ｒｗｌｄｖ１のみである。また、選択ワード線制御回路２００から領域Ｂに至るまでの信号線ＷＬＤＶ及びワード線ＷＬの寄生抵抗は、信号線ＷＬＤＶがワード線ＷＬｆに接続されるまでの抵抗Ｒｗｌｄｖ１及び抵抗Ｒｗｌｄｖ２である。選択ワード線制御回路２００から領域Ｄに至るまでの信号線ＷＬＤＶ及びワード線ＷＬの寄生抵抗は、信号線ＷＬＤＶがワード線ＷＬｎに接続されるまでの抵抗Ｒｗｌｄｖ１とワード線ＷＬｎの抵抗Ｒｗｌである。そして、領域Ｃは、メモリセルアレイ１００内でワード線制御回路から最も離れた領域である。選択ワード線制御回路２００から領域Ｃに至るまでの信号線ＷＬＤＶ及びワード線ＷＬの寄生抵抗は、信号線ＷＬＤＶがワード線ＷＬｆに接続されるまでの抵抗Ｒｗｌｄｖ１及び抵抗Ｒｗｌｄｖ２とワード線ＷＬｆの抵抗Ｒｗｌである。このように、メモリセルＭＣのメモリセルアレイ１００内の位置により、選択ワード線電圧制御回路２００からメモリセルＭＣに至るまでの配線の寄生抵抗が異なる。
（ビット線制御回路の構成）
比較例の抵抗変化メモリ装置における選択ビット線に印加される電圧の制御は、前述のデータ制御回路２０を用いて実行される。Ｉ／Ｏパッドからデータ入出力バッファ１５０に入力されたデータが、データ線ＤＱを介してデータ制御回路２０のラッチ回路ＬＴに入力される。ラッチ回路ＬＴにセットされたデータに基づいてノードＤＳＡが充電され、ビット線選択トランジスタ４を介して選択ビット線ＢＬに所定の電圧（リセット動作時にはＶ＿ｒｅｓｅｔ）が印加される。また、非選択ビット線ＢＬには、信号線ＶＵＢ及びビット線選択トランジスタ６を介して、所定の非選択ビット線電圧（例えば、０Ｖ）が印加される。
（比較例の半導体記憶装置におけるリセット動作）
図５Ａは、比較例の抵抗変化メモリ装置におけるリセット動作を説明するタイミングチャートである。ここでは、図３に示すデータ制御回路２０が用いられるものとして説明する。
まず、時刻ｒｓ０において、非選択ワード線ＷＬにリセット動作時の非選択ワード線電圧Ｖ＿ｒｅｓｅｔが印加される。また、非選択ビット線ＢＬに電圧０Ｖが印加される。
次に、時刻ｒｓ１において、データ制御回路２０のＮＯＲゲート３８に入力される信号ＲＥＳＥＴ＿Ｐを“Ｈ”に立ち上げて、ビット線にリセット電圧印加を開始する。ここで、図５Ａの時刻ｒｓ１〜ｒｓ２の期間が実効的なリセット動作時間Ｔ＿ｒｅｓｅｔとなる。信号ＲＥＳＥＴ＿Ｐにより、信号線ＤＳＡにはデータ制御回路２０からリセット電圧Ｖ＿ｒｅｓｅｔが印加され、選択ビット線ＢＬにはメモリセルＭＣに至るまでの配線の寄生抵抗により低下した電圧が印加される。このとき、選択ワード線ＷＬの電位は、選択ワード線電圧制御回路２００により０Ｖに設定される。しかし、リセット動作開始時に低抵抗状態のメモリセルＭＣには電流が流れるため、選択ワード線電圧制御回路２００からメモリセルＭＣまでの配線の寄生抵抗による電圧降下の分だけ、メモリセルＭＣのワード線ＷＬに接続された端部の電圧が上昇する。
図５Ａには、選択ワード線電圧制御回路２００からの距離が離れている領域ＣのメモリセルＭＣが選択された場合の選択ワード線ＷＬ（ｆａｒ ｂｉｔ）の電位と、選択ワード線電圧制御回路２００に近接した領域ＡのメモリセルＭＣが選択された場合の選択ワード線ＷＬ（ｎｅａｒ ｂｉｔ）の電位が示されている。実線で示す選択ワード線の電位は、ｎ個のメモリセルＭＣに対し同時にリセット動作を実行し、リセット動作時間Ｔ＿ｒｅｓｅｔの途中でｍ個（ｍ＜ｎ）のメモリセルＭＣがリセット状態に遷移した場合を示している。破線で示す選択ワード線の電位は、１個のメモリセルＭＣに対しリセット動作を実行した場合を示している。以下、ｎ個のメモリセルＭＣに対しリセット動作を実行する場合について説明する。リセット動作を開始した時刻ｒｓ１において、選択ワード線ＷＬ（ｆａｒ ｂｉｔ）の電位は、前述の電圧降下の影響によりＶｆ＿ｎに上昇し、選択ワード線ＷＬ（ｎｅａｒ ｂｉｔ）の電位は、Ｖｎ＿ｎに上昇している。ここで、電位Ｖｆ＿ｎ＞電位Ｖｎ＿ｎである。
この選択ワード線電位の上昇を図５Ｂを用いて説明する。図５Ｂにおいて、「ｆａｒ ｂｉｔ」は、選択ワード線電圧制御回路２００からの距離が離れている領域ＣのメモリセルＭＣの状態を示し、「ｎｅａｒ ｂｉｔ」は、選択ワード線電圧制御回路２００に近接した領域ＡのメモリセルＭＣの状態を示す。メモリセルＭＣのビット線側から印加される電圧は、「ｆａｒ ｂｉｔ」、「ｎｅａｒ ｂｉｔ」の両者とも電圧Ｖ＿ｒｅｓｅｔである。また、選択ワード線電圧制御回路２００からノードｗｌｄｒｖに印加される電圧は０Ｖである。しかし、メモリセルに接続されたワード線ＷＬからノードｗｌｄｒｖに至るまでの寄生抵抗が異なるため、ワード線ＷＬとメモリセルＭＣとの接続部での電圧（Ｖｆ＿ｎ、Ｖｎ＿ｎ）が「ｆａｒ ｂｉｔ」と、「ｎｅａｒ ｂｉｔ」とで異なる値となっている。そのため、リセット動作時にメモリセルＭＣにかかる電位差が、メモリセルＭＣの位置により異なるという問題が生じる。
図５Ａに示すリセット動作時間Ｔ＿ｒｅｓｅｔ内で、ｍ個のメモリセルＭＣの状態が（ｎ−ｍ）個の残りのメモリセルＭＣに比べて先に低抵抗状態から高抵抗状態に変化すると、そのｍ個のメモリセルＭＣに接続された選択ビット線ＢＬの電圧が図５Ａの［Ｓｅｌｅｃｔｅｄ ＢＬ ｆａｓｔ］に示すように変化する。メモリセルＭＣが低抵抗状態から高抵抗状態に変化すると、メモリセルＭＣを流れる電流が減少し、信号線ＤＳＡからビット線ＢＬへの寄生抵抗の影響が低減されてメモリセルＭＣに与えられる電圧が大きくなる。また、選択ワード線に流れ込む電流が減少するため、その電流経路の電圧降下が小さくなり、選択ワード線ＷＬの電位上昇も小さくなる。したがって、抵抗状態の変化が完了すると選択ビット線ＢＬ及び選択ワード線ＷＬの電位は、図５Ａに示すように変化する。一方、残りの（ｎ−ｍ）個のメモリセルＭＣは、選択ビット線の電位が時間Ｔ＿ｒｅｓｅｔの間変化しない。このため、（ｎ−ｍ）個のメモリセルＭＣに対しては、所定のリセット動作時間Ｔ＿ｒｅｓｅｔが経過するまでリセット動作が継続される。
時刻ｒｓ２において、信号ＲＥＳＥＴ＿Ｐが“Ｌ”とされ、ビット線へのリセット電圧印加動作が終了する。その後、時刻ｒｓ３において、非選択ワード線ＷＬが放電される。
このリセット動作時において、選択ワード線電圧制御回路２００から離れた領域ＣにあるメモリセルＭＣ（ｆａｒ ｂｉｔ）を確実にリセット状態にするためには、電圧Ｖ＿ｒｅｓｅｔと電圧Ｖｆ＿ｎとの電位差をリセット動作に必要な電圧以上にする必要がある。しかし、選択ビット線ＢＬに印加される電圧Ｖ＿ｒｅｓｅｔを大きくした場合、選択ワード線電圧制御回路２００に近い領域ＡにあるメモリセルＭＣ（ｎｅａｒ ｂｉｔ）にかかる電圧Ｖ＿ｒｅｓｅｔと電圧Ｖｎ＿ｎとの電位差が大きくなり、リセット動作完了後に誤ってセット動作が発生する危険が高くなる。
また、同じ領域でリセット動作を実行する場合でも、リセット動作を実行する選択メモリセルＭＣの個数が異なると、図５Ａに示すようにメモリセルのワード線側の端部において上昇する電圧が異なる。このように、抵抗変化メモリ装置においては、動作を実行する選択メモリセルのメモリセルアレイ中の場所と、同時に動作させるメモリセルの個数とによって、実質的な動作条件が異なる。
一例として、領域Ｃにおいて、ｎ個のメモリセルに対してリセット動作を実行する場合、配線の寄生抵抗による電圧降下は、リセット動作時の電流Ｉ＿ｒｅｓｅｔとすると、ｎ＊Ｉ＿ｒｅｓｅｔ＊（Ｒｗｌ＋Ｒｗｌｄｖ１＋Ｒｗｌｄｖ２）と表される。
また、領域Ａにおいて、１個のメモリセルに対してリセット動作を実行する場合、配線の寄生抵抗による電圧降下は、リセット動作時の電流Ｉ＿ｒｅｓｅｔとすると、１＊Ｉ＿ｒｅｓｅｔ＊Ｒｗｌｄｖ１と表される。
ここで、各寄生抵抗の値Ｒｗｌ＝６ｋΩ、Ｒｗｌｄｖ１＝０．４ｋΩ、Ｒｗｌｄｖ２＝３．６ｋΩで、ｎ＝４の場合を想定する。このとき、領域Ｃのメモリセルについての電圧降下の値は、Ｉ＿ｒｅｓｅｔ＝１０μＡと仮定すると、ｎ＊Ｉ＿ｒｅｓｅｔ＊（Ｒｗｌ＋Ｒｗｌｄｖ１＋Ｒｗｌｄｖ２）＝０．４Ｖとなる。
また、領域Ａのメモリセルについての電圧降下の値は、１＊Ｉ＿ｒｅｓｅｔ＊Ｒｗｌｄｖ１＝０．００４Ｖとなり、動作を実行する選択メモリセルの場所と、同時に動作させるメモリセルの個数とによって、約０．４Ｖの印加電圧の条件差が生じる。
次に、本実施の形態の抵抗変化メモリ装置のワード線制御回路、及びこれを用いたリセット動作について説明する。図６は、本実施の形態の抵抗変化メモリ装置におけるワード線制御回路の詳細を説明する回路図である。
（ワード線制御回路の構成）
本実施の形態の抵抗変化メモリ装置におけるワード線制御回路は、選択ワード線電圧制御回路２００、カウンタ２１０、及びレファレンス電圧発生回路２２０を含む。選択ワード線電圧制御回路２００、カウンタ２１０、及びレファレンス電圧発生回路２２０は、動作を実行する選択メモリセルの場所と、同時に動作させるメモリセルの個数とに基づいて、選択ワード線ＷＬに印加する電圧を制御する機能を有する。
カウンタ２１０は、データ制御回路２０のデータ線ＤＱに接続され、データ制御回路２０を介してメモリセルＭＣの抵抗状態を読み出す。このカウンタ２１０は、リセット動作に先立って選択メモリセルＭＣの抵抗状態を読み出し、リセット動作時にリセット電圧を印加する必要のある選択メモリセルＭＣの数を数える。
レファレンス電圧発生回路２２０には、カウンタ２１０により計数された、リセット電圧を印加する必要のある選択メモリセルの数が入力される。また、レファレンス電圧発生回路２２０には、選択セルの位置情報を表す信号として、選択ワード線アドレス信号及び選択カラムアドレス信号も入力される。レファレンス電圧発生回路２２０は、選択メモリセルＭＣの数とワード線アドレス信号及びカラムアドレス信号に基づいて、所定値のレファレンス電圧ＶＲ＿ＷＬＤＲＶを出力する。
このレファレンス電圧発生回路２２０の構成例を図７を参照して説明する。レファレンス電圧発生回路２２０は、カウンタ２１０から入力された、リセット電圧を印加する必要のあるメモリセルの個数を示す信号、ワード線アドレス信号及びカラムアドレス信号をデコードして、信号ＧＴ＿０〜ＧＴｆを出力する機能を有するトリムコントロール回路２１１を有する。また、レファレンス電圧発生回路２２０は、ゲートに信号ＧＴ＿０〜ＧＴｆが入力されるＮＭＯＳトランジスタ２１２＿０〜２１２＿ｆと、直列に接続された抵抗素子ＲＴ＿０〜ＲＴ＿ｆからなる抵抗Ｒｂとを有する。直列接続された抵抗素子ＲＴ＿０〜ＲＴ＿ｆの各接続点にトランジスタ２１２＿０〜２１２＿ｆのドレインがそれぞれ接続されている。トランジスタ２１２＿０〜２１２＿ｆのソースは共通に接地電圧が与えられている。
また、レファレンス電圧発生回路２２０は、ＰＭＯＳトランジスタ２１３、差動増幅器２１４及び抵抗Ｒａを有する。トランジスタ２１３のゲート端子には、差動増幅器２１４の出力端子が接続され、ソースは電源端子に接続されている。また、トランジスタ２１３は抵抗Ｒａと直列接続されている。差動増幅器２１４の反転入力端子にはレファレンス電圧ＶＲＥＦが入力され、非反転入力端子にはトランジスタ２１３と抵抗Ｒａとの接続ノードｍｏｎの電圧が入力される。また、抵抗Ｒａと抵抗Ｒｂとが接続され、この接続ノードからレファレンス電圧ＶＲ＿ＷＬＤＲＶが出力される。
レファレンス電圧発生回路２２０は、トリムコントロール回路２１１から出力された信号ＧＴ＿０〜ＧＴ＿ｆによりトランジスタ２１２のいずれかを導通させ、抵抗Ｒｂの抵抗値を所定の抵抗値に決定する。また、差動増幅器２１４は、トランジスタ２１３及び抵抗Ｒａの接続ノードｍｏｎの電位とレファレンス電圧ＶＲＥＦとを比較して、トランジスタ２１３のゲート端子に入力される電圧を制御する。これによって、抵抗Ｒａと抵抗Ｒｂとの接続ノードから出力されるレファレンス電圧ＶＲ＿ＷＬＤＲＶの値が、選択メモリセルＭＣの数とワード線アドレス信号及びカラムアドレス信号とに基づいて、所定の電圧に制御される。
図６に示すように、選択ワード線電圧制御回路２００は、ソースが接地され、ドレインがノードｗｌｄｒｖに接続されたＮＭＯＳトランジスタ２０１及び差動増幅器２０２を有する。差動増幅器２０２の出力端子は、トランジスタ２０１のゲート端子に接続される。また、差動増幅器２０２の非反転入力端子にはノードｗｌｄｒｖの電圧が入力され、反転入力端子には、レファレンス電圧発生回路２２０から出力されたレファレンス電圧ＶＲ＿ＷＬＤＲＶが入力される。差動増幅器２０２は、ノードｗｌｄｒｖの電圧値と、レファレンス電圧ＶＲ＿ＷＬＤＲＶの電圧値とを比較して、ノードｗｌｄｒｖの電圧値がレファレンス電圧ＶＲ＿ＷＬＤＲＶと等しくなるように、トランジスタ２０１のゲート端子に入力する電圧を制御する。この選択ワード線電圧制御回路２００は、リセット動作が実行される際に、ノードｗｌｄｒｖの電位をレファレンス電圧ＶＲ＿ＷＬＤＲＶの電圧と同じ値に設定する。
ノードｗｌｄｒｖは、ローカルロウデコーダ９０に接続される。ローカルロウデコーダ９０は、リセット動作時にレファレンス電圧ＶＲ＿ＷＬＤＲＶと同じ値に設定されたノードｗｌｄｒｖの電位を信号線ＷＬＤＶに印加する。選択ワード線ＷＬには、選択メモリセルＭＣの数とワード線アドレス信号及びカラムアドレス信号とに基づいたノードｗｌｄｒｖの電圧が、信号線ＷＬＤＶ及びワード線選択トランジスタ５を介して印加される。非選択ワード線ＷＬには、信号線ＶＵＸ及びワード線選択トランジスタ７を介して、リセット動作時の非選択ワード線電圧Ｖ＿ｒｅｓｅｔが印加される。
（メモリセルアレイの構成）
本実施の形態の抵抗変化メモリ装置におけるメモリセルアレイ１００の分割された領域、配線の寄生抵抗の構成は、図４に示した比較例の抵抗変化メモリ装置の構成と同様である。すなわち、図６に示すメモリセルアレイ１００は、４つの領域Ａ〜領域Ｄに分割されているものとする。領域Ａに配置されたメモリセルＭＣをＭＣ＿ａ０〜ＭＣ＿ａ７で示す。同様に、領域Ｂ、Ｃに配置されたメモリセルＭＣをＭＣ＿ｂ０〜ＭＣ＿ｂ７、ＭＣ＿ｃ０〜ＭＣ＿ｃ７で示す。
領域Ａは、メモリセルアレイ１００内で選択ワード線電圧制御回路２００を含むワード線制御回路に最も近接した領域である。選択ワード線電圧制御回路２００から領域Ａに至るまでの信号線ＷＬＤＶ及びワード線ＷＬの寄生抵抗は、信号線ＷＬＤＶがワード線ＷＬｎに接続されるまでの抵抗Ｒｗｌｄｖ１のみである。また、選択ワード線電圧制御回路２００から領域Ｂに至るまでの信号線ＷＬＤＶ及びワード線ＷＬの寄生抵抗は、信号線ＷＬＤＶがワード線ＷＬｆに接続されるまでの抵抗Ｒｗｌｄｖ１及び抵抗Ｒｗｌｄｖ２である。選択ワード線電圧制御回路２００から領域Ｄに至るまでの信号線ＷＬＤＶ及びワード線ＷＬの寄生抵抗は、信号線ＷＬＤＶがワード線ＷＬｎに接続されるまでの抵抗Ｒｗｌｄｖ１とワード線ＷＬｎの抵抗Ｒｗｌである。そして、領域Ｃは、メモリセルアレイ１００内でワード線制御回路から最も離れた領域である。選択ワード線電圧制御回路２００から領域Ｃに至るまでの信号線ＷＬＤＶ及びワード線ＷＬの寄生抵抗は、信号線ＷＬＤＶがワード線ＷＬｆに接続されるまでの抵抗Ｒｗｌｄｖ１及び抵抗Ｒｗｌｄｖ２とワード線ＷＬｆの抵抗Ｒｗｌである。このように、メモリセルＭＣのメモリセルアレイ１００内の位置により、選択ワード線電圧制御回路２００からメモリセルＭＣに至るまでの配線の寄生抵抗が異なる。
（ビット線制御回路の構成）
本実施の形態の抵抗変化メモリ装置におけるビット線制御回路の構成は、図４に示した比較例の抵抗変化メモリ装置の構成と同様であるため、対応する箇所に同一の符号を付してその説明を省略する。
（第１の実施の形態に係る半導体記憶装置におけるリセット動作）
図８Ａは、第１の実施の形態に係る抵抗変化メモリ装置におけるリセット動作を説明するタイミングチャートである。
リセット動作に先立ち、カウンタ２１０によりリセット動作が実行されるメモリセルＭＣの個数が計数される。また、レファレンス電圧発生回路２２０により動作を実行する選択メモリセルの場所と、同時に動作させるメモリセルの個数とに基づくレファレンス電圧ＶＲ＿ＷＬＤＲＶが出力される。
時刻ｒｓ０において、非選択ワード線ＷＬにリセット動作時の非選択ワード線電圧Ｖ＿ｒｅｓｅｔが印加される。また、非選択ビット線ＢＬに電圧０Ｖが印加される。
次に、時刻ｒｓ１において、データ制御回路２０のＮＯＲゲート３８に入力される信号ＲＥＳＥＴ＿Ｐを“Ｈ”に立ち上げて、ビット線にリセット電圧印加を開始する。ここで、図８Ａの時刻ｒｓ１〜ｒｓ２の期間が実効的なリセット動作時間Ｔ＿ｒｅｓｅｔとなる。信号ＲＥＳＥＴ＿Ｐにより、信号線ＤＳＡにはデータ制御回路２０からリセット電圧Ｖ＿ｒｅｓｅｔが印加され、選択ビット線ＢＬにはメモリセルＭＣに至るまでの配線の寄生抵抗により低下した電圧が印加される。このとき、選択ワード線電圧制御回路２００からノードｗｌｄｒｖに出力される電圧Ｖｗｌｄｒｖは、選択メモリセルＭＣの数とワード線アドレス信号及びカラムアドレス信号とに基づいて、異なる値に設定された電圧である。すなわち、領域ＣのメモリセルＭＣをｎ個リセット動作させる際には、電圧Ｖｗｌｄｒｖは、Ｖｗｌｄｒｖ＿ｆ＿ｎに設定される。領域ＣのメモリセルＭＣをｋ個（ｋ＜ｎ）リセット動作させる際には、電圧Ｖｗｌｄｒｖは、電圧Ｖｗｌｄｒｖ＿ｆ＿ｎより高いＶｗｌｄｒｖ＿ｆ＿ｋに設定される。領域ＡのメモリセルＭＣをｎ個リセット動作させる際には、電圧Ｖｗｌｄｒｖは、Ｖｗｌｄｒｖ＿ｆ＿ｎより高いＶｗｌｄｒｖ＿ｎ＿ｎに設定される。そして、領域Ａのメモリセルをｋ個（ｋ＜ｎ）リセット動作させる際には電圧Ｖｗｌｄｒｖは、Ｖｗｌｄｒｖ＿ｎ＿ｎより高いＶｗｌｄｒｖ＿ｎ＿ｋに設定される。
ここで、前述のように、リセット動作開始時に低抵抗状態のメモリセルＭＣには電流が流れるため、選択ワード線電圧制御回路２００からメモリセルＭＣまでの配線の寄生抵抗による電圧降下の分だけ、メモリセルＭＣのワード線ＷＬに接続された端部の電圧が上昇する。図８Ａには、選択ワード線電圧制御回路２００からの距離が離れている領域ＣのメモリセルＭＣに接続された選択ワード線ＷＬ（ｆａｒ ｂｉｔ）の電位と、選択ワード線電圧制御回路２００に近接した領域ＡのメモリセルＭＣに接続された選択ワード線ＷＬ（ｎｅａｒ ｂｉｔ）の電位が示されている。実線で示す選択ワード線の電位は、ｎ個のメモリセルＭＣに対し同時にリセット動作を実行し、リセット動作時間Ｔ＿ｒｅｓｅｔの途中でｍ個（ｍ＜ｎ）のメモリセルＭＣがリセット状態に遷移した場合を示している。破線で示す選択ワード線の電位は、ｋ個（ｋ＜ｎ）のメモリセルＭＣに対しリセット動作を実行した場合を示している。
以下、領域Ｃ内のｎ個のメモリセルＭＣに対しリセット動作を実行する場合と、領域Ａ内のｎ個のメモリセルＭＣに対しリセット動作を実行する場合について説明する。リセット動作を開始した時刻ｒｓ１において、選択ワード線ＷＬ（ｆａｒ ｂｉｔ）の電位は、Ｖｆ＿ｎに上昇し、選択ワード線ＷＬ（ｎｅａｒ ｂｉｔ）の電位は、Ｖｎ＿ｎに上昇している。ここで、電位Ｖｆ＿ｎ≒電位Ｖｎ＿ｎである。
このワード線電位の上昇を図８Ｂを用いて説明する。図８Ｂにおいて、「ｆａｒ ｂｉｔ」は、選択ワード線電圧制御回路２００からの距離が離れている領域ＣのメモリセルＭＣの状態を示し、「ｎｅａｒ ｂｉｔ」は、選択ワード線電圧制御回路２００に近接した領域ＡのメモリセルＭＣの状態を示す。メモリセルＭＣのビット線側から印加される電圧は、「ｆａｒ ｂｉｔ」、「ｎｅａｒ ｂｉｔ」の両者に対して電圧Ｖ＿ｒｅｓｅｔとなり共通であるが、ノードｗｌｄｒｖに印加される電圧は、電圧Ｖｗｌｄｒｖ＿ｆ＿ｎと、電圧Ｖｗｌｄｒｖ＿ｎ＿ｎとなり異なる電圧になる。この電圧Ｖｗｌｄｒｖ＿ｆ＿ｎと、電圧Ｖｗｌｄｒｖ＿ｎ＿ｎは、Ｖｗｌｄｒｖ＿ｆ＿ｎ＜Ｖｗｌｄｒｖ＿ｎ＿ｎとなるように設定されている。
「ｆａｒ ｂｉｔ」と、「ｎｅａｒ ｂｉｔ」とでは、メモリセルに接続されたワード線ＷＬからノードｗｌｄｒｖに至るまでの寄生抵抗が異なる。そこで電圧Ｖｗｌｄｒｖ＿ｆ＿ｎと、電圧Ｖｗｌｄｒｖ＿ｎ＿ｎは、選択メモリセルの位置情報を表すアドレスに基づいて、この寄生抵抗の違いを加味して設定される。電圧Ｖｗｌｄｒｖ＿ｆ＿ｎは、電圧Ｖｆ＿ｎから配線の寄生抵抗（Ｒｗｌ＋Ｒｗｌｄｖ１＋Ｒｗｌｄｖ２）による電圧降下分を差し引いた程度の電圧に設定される。また、電圧Ｖｗｌｄｒｖ＿ｎ＿ｎは、電圧Ｖｎ＿ｎから配線の寄生抵抗Ｒｗｌｄｖ１による電圧降下分を差し引いた程度の電圧に設定される。すなわち、選択ワード線電圧制御回路２００の出力電圧を調節することによって、「ｆａｒ ｂｉｔ」の場合でも「ｎｅａｒ ｂｉｔ」の場合でも選択メモリセル部のワード線電位が略同じになるように制御される。
次に、領域Ｃ内のｎ個のメモリセルＭＣに対しリセット動作を実行する場合と、領域Ｃ内のｋ個のメモリセルＭＣに対しリセット動作を実行する場合について説明する。リセット動作を開始した時刻ｒｓ１において、ｎ個のメモリセルＭＣに対しリセット動作を実行する場合には、選択ワード線ＷＬ（ｆａｒ ｂｉｔ）の電位は、Ｖｆ＿ｎに上昇している。また、ｋ個のメモリセルＭＣに対しリセット動作を実行する場合にも、選択ワード線ＷＬ（ｆａｒ ｂｉｔ）の電位は、Ｖｆ＿ｋに上昇している。ここで、電位Ｖｆ＿ｎ≒電位Ｖｆ＿ｋである。
ここで、ノードｗｌｄｒｖに印加される電圧は、それぞれの場合で異なり、電圧Ｖｗｌｄｒｖ＿ｆ＿ｎと、電圧Ｖｗｌｄｒｖ＿ｆ＿ｋとなる。この電圧Ｖｗｌｄｒｖ＿ｆ＿ｎと、電圧Ｖｗｌｄｒｖ＿ｆ＿ｋは、Ｖｗｌｄｒｖ＿ｆ＿ｎ＜Ｖｗｌｄｒｖ＿ｆ＿ｋとなるように設定されている。
同じ「ｆａｒ ｂｉｔ」においても、同時に動作させるメモリセルＭＣの個数により、配線の寄生抵抗を流れる電流が変化するため、電圧降下の値も変化する。そこで電圧Ｖｗｌｄｒｖ＿ｆ＿ｎと、電圧Ｖｗｌｄｒｖ＿ｆ＿ｋは、それぞれの同時選択メモリセルの個数に基づいて、その電圧降下の違いを加味して設定される。電圧Ｖｗｌｄｒｖ＿ｆ＿ｎは、ｎ個のメモリセルを流れた電流の和と配線の寄生抵抗（Ｒｗｌ＋Ｒｗｌｄｖ１＋Ｒｗｌｄｖ２）による電圧降下分を電圧Ｖｆ＿ｎから引いた程度の電圧に設定される。また、電圧Ｖｗｌｄｒｖ＿ｆ＿ｋは、ｋ個のメモリセルを流れた電流の和と配線の寄生抵抗（Ｒｗｌ＋Ｒｗｌｄｖ１＋Ｒｗｌｄｖ２）による電圧降下分を電圧Ｖｆ＿ｋから引いた程度の電圧に設定される。このように選択ワード線電圧制御回路２００の出力電圧を変更することによって、選択メモリセルが位置するワード線部の電位がほぼ同じになるように制御される。
このように、領域Ｃにあるｎ個のメモリセルＭＣを選択する場合、配線の寄生抵抗による電圧降下が最も大きくなるので、ノードｗｌｄｒｖの電位が最も低いレベルに設定される。また、領域ＣのメモリセルＭＣであっても、リセット開始時に、リセットの対象になるビット数がｋ個（ｎ＞ｋ）の場合には、寄生抵抗による電圧降下が小さくなることが見込まれるため、電圧Ｖｗｌｄｒｖのレベルは、電圧Ｖｗｌｄｒｖ＿ｆ＿ｋに制御される。そして、領域Ａで、ｋ個のセルが選択された場合には、寄生抵抗による電圧降下が最も小さくなるので、ノードｗｌｄｒｖの電位が高く設定される。
図８Ａに示すリセット動作時間Ｔ＿ｒｅｓｅｔ内で、領域Ｃ内のｍ個のメモリセルＭＣの状態が（ｎ−ｍ）個の残りのメモリセルＭＣに比べて先に低抵抗状態から高抵抗状態に変化すると、そのｍ個のメモリセルＭＣに接続された選択ビット線ＢＬの電圧が図８Ａの［Ｓｅｌｅｃｔｅｄ ＢＬ ｆａｓｔ］に示すように変化する。メモリセルＭＣが低抵抗状態から高抵抗状態に変化すると、メモリセルＭＣを流れる電流が減少し、信号線ＤＳＡからビット線ＢＬへの寄生抵抗の影響が低減されてメモリセルＭＣに与えられる電圧が大きくなる。また、選択ワード線に流れ込む電流が減少するため、その電流経路の電圧降下が小さくなり、選択ワード線ＷＬの電位上昇も小さくなる。したがって、抵抗状態の変化が完了すると選択ビット線ＢＬ及び選択ワード線ＷＬの電位は、図８Ａに示すように変化する。一方、残りの（ｎ−ｍ）個は、選択ビット線ＢＬの電位が時間Ｔ＿ｒｅｓｅｔの間変化しない。このため、（ｎ−ｍ）個のメモリセルＭＣは、所定のリセット動作時間Ｔ＿ｒｅｓｅｔが経過するまでリセット動作が継続される。
時刻ｒｓ２において、信号ＲＥＳＥＴ＿Ｐが“Ｌ”とされ、ビット線へのリセット電圧印加動作が終了する。その後、時刻ｒｓ３において、非選択ワード線ＷＬが放電される。
（第１の実施の形態に係る半導体記憶装置の効果）
本実施の形態に係る抵抗変化メモリ装置によれば、領域Ｃにあるｎ個のメモリセルＭＣ（ｆａｒ ｂｉｔ）と、領域Ａにあるｎ個のメモリセルＭＣ（ｎｅａｒ ｂｉｔ）とのワード線側の端部の電圧Ｖｆ＿ｎ、電圧Ｖｎ＿ｎは略同一となるため、配線の寄生抵抗に起因する印加電圧の差を小さくすることができる。これにより、リセット動作を実行する選択メモリセルの動作条件を揃えることができる。
また、同じ領域Ｃでリセット動作を実行する場合でも、リセット動作を実行する選択メモリセルＭＣの個数に基づいて、ノードｗｌｄｒｖに印加する電圧Ｖｗｌｄｒｖが調整される。同じ領域Ｃにおけるリセット動作で選択メモリセルの個数が異なる場合でも、ワード線側の端部の電圧Ｖｆ＿ｎ、電圧Ｖｆ＿ｋは略同一となるため、リセット電流を流すセルの個数と配線の寄生抵抗に起因する印加電圧の差を小さくすることができる。
選択ワード線電圧制御回路２００は、選択メモリセルＭＣのメモリセルアレイ１００内の位置及び同時に動作を実行するメモリセルの個数がどのように変化したとしても、ワード線ＷＬとメモリセルＭＣとの接続部での電圧（Ｖｆ＿ｎ、Ｖｆ＿ｋ、Ｖｎ＿ｎ、Ｖｎ＿ｋ）を略同一とするようにノードｗｌｄｒｖの電位を設定する。ワード線ＷＬとメモリセルＭＣとの接続部での電圧（Ｖｆ＿ｎ、Ｖｆ＿ｋ、Ｖｎ＿ｎ、Ｖｎ＿ｋ）が略同一である場合、リセット動作時に選択メモリセルＭＣに印加される電圧はどの選択メモリセルＭＣでも一定になる。本実施の形態に係る抵抗変化メモリ装置によれば、リセット動作時において、選択メモリセルの位置や同時選択セル数の違いから生じる動作条件の差が小さくなるように制御される機能を有するため、どのメモリセルに対しても適切な条件下で動作させることができる。
本実施の形態に係る抵抗変化メモリ装置において、レファレンス電圧ＶＲ＿ＷＬＤＲＶに反映させる選択メモリセルの位置情報は、例えば、図６に示す領域Ａ〜領域Ｄであった。ここで、リセット動作を実行するメモリセルＭＣの１個あたりの寄生抵抗による電圧降下は、各領域によって異なるため、レファレンス電圧ＶＲ＿ＷＬＤＲＶの調整の仕方を、領域によって変化させてもよい。例えば、領域Ｃにおいて、２個、４個、６個、８個を境にして、レファレンス電圧ＶＲ＿ＷＬＤＲＶのレベルが調整されるものとする。この場合に、電圧降下が小さくなる領域Ｂ、Ｄにおいては４個を境にして、レファレンス電圧ＶＲ＿ＷＬＤＲＶのレベルが調整され、領域Ａにおいてはセル数に依存しない最適なレベル設定とすることができる。このようなレベル制御は、レファレンス電圧制御回路２２０のトリムコントロール回路２１１で行われる。
［第２の実施の形態］
（第２の実施の形態に係る半導体記憶装置の構成）
次に、本発明の第２の実施の形態の抵抗変化メモリ装置のワード線制御回路、及びこれを用いたリセット動作について説明する。図９は、本実施の形態の抵抗変化メモリ装置におけるワード線制御回路の詳細を説明する回路図である。本実施の形態の抵抗変化メモリ装置において、メモリセルアレイ１００、データ制御回路２０等の周辺回路の構成は、上述の第１の実施の形態の抵抗変化メモリ装置と同様である。
（ワード線制御回路の構成）
本実施の形態の抵抗変化メモリ装置におけるワード線制御回路は、選択ワード線電圧制御回路２００、カウンタ２１０、レファレンス電圧発生回路２２０、抵抗制御回路２３０及び抵抗負荷回路２４０を含む。これらワード線制御回路は、同時に動作させるメモリセルの個数に基づいて、選択ワード線ＷＬに印加する電圧を制御する機能を有する。また、ワード線制御回路は、動作を実行する選択メモリセルの場所に基づいて、選択ワード線ＷＬと選択ワード線電圧制御回路２００との間に抵抗素子を挿入する機能を有する。選択ワード線電圧制御回路２００及びカウンタ２１０の構成は、第１の実施の形態の抵抗変化メモリ装置と同様であるため、対応する箇所に同一の符号を付してその説明を省略する。
本実施の形態のレファレンス電圧発生回路２２０には、カウンタ２１０により計数されたリセット電圧を印加する必要のある選択メモリセルの数のみが入力される。レファレンス電圧発生回路２２０は、選択メモリセルＭＣの数に基づいて、所定の値のレファレンス電圧ＶＲ＿ＷＬＤＲＶを出力する。
選択ワード線電圧制御回路２００は、リセット動作が実行される際に、ノードｗｌｄｒｖの電位を選択メモリセルＭＣの数に基づくレファレンス電圧ＶＲ＿ＷＬＤＲＶの電圧と同じ値に設定する。
抵抗負荷回路２４０は、ノードｗｌｄｒｖとローカルロウデコーダ９０との間に設けられている。抵抗負荷回路２４０は、ノードｗｌｄｒｖに並列に接続されたＮＭＯＳトランジスタＳＷａ〜ＳＷｄと、各トランジスタＳＷａ〜ＳＷｄに直列に接続され互いに異なる抵抗値を有する抵抗Ｒａ〜Ｒｄを有する。抵抗Ｒａ〜Ｒｄは、それぞれノードｎｓｅｌに接続され、ノードｎｓｅｌがローカルロウデコーダ９０に接続されている。ここで、抵抗Ｒａ〜Ｒｄの抵抗値は、例えばＲａ≒Ｒｗｌｄｖ２＋Ｒｗｌ、Ｒｂ≒Ｒｗｌ、Ｒｃ≒０、Ｒｄ≒Ｒｗｌｄｖ２となるような値に設定されている。
抵抗制御回路２３０には、選択セルの位置情報を表す信号として、選択ワード線アドレス信号及び選択カラムアドレス信号が入力される。抵抗制御回路２３０は、ワード線アドレス信号及びカラムアドレス信号に基づいて、トランジスタＳＷａ〜ＳＷｄのゲートに信号を出力し、所定の抵抗を導通させる。ここで、抵抗制御回路２３０は、選択されるメモリセルＭＣが領域Ａにあることを示しているときは、トランジスタＳＷａを導通させる。同様に、選択されるメモリセルＭＣが領域Ｂ、Ｃ、Ｄにあることを示しているときは、トランジスタＳＷｂ、ＳＷｃ、ＳＷｄをそれぞれ導通させる。これにより、ノードｗｌｄｒｖとノードｎｓｅｌとの間に選択メモリセルＭＣの位置に基づいた抵抗素子を挿入する。
前述のように、選択ワード線電圧制御回路２００により、ノードｗｌｄｒｖの電位は選択メモリセルＭＣの数に基づく値に設定されている。このノードｗｌｄｒｖから領域ＡのメモリセルＭＣに接続されたワード線ＷＬへと電圧が印加される場合、抵抗負荷回路２４０の抵抗Ｒａ（抵抗値：Ｒｗｌｄｖ２＋Ｒｗｌ）と信号線ＷＬＤＶの寄生抵抗Ｒｗｌｄｖ１とを介して電圧が印加される。また、ノードｗｌｄｒｖから領域ＢのメモリセルＭＣに接続されたワード線ＷＬへと電圧が印加される場合、抵抗負荷回路２４０の抵抗Ｒｂ（抵抗値：Ｒｗｌ）と信号線ＷＬＤＶの寄生抵抗Ｒｗｌｄｖ１及びＲｗｌｄｖ２とを介して電圧が印加される。ノードｗｌｄｒｖから領域ＣのメモリセルＭＣに接続されたワード線ＷＬへと電圧が印加される場合、抵抗負荷回路２４０の抵抗Ｒｃ（抵抗値：付加しない）、信号線ＷＬＤＶの寄生抵抗Ｒｗｌｄｖ１及びＲｗｌｄｖ２、ワード線の寄生抵抗Ｒｗｌを介して電圧が印加される。このように、抵抗負荷回路２４０により選択メモリセルＭＣの位置に基づく抵抗が挿入されるため、ノードｗｌｄｒｖからメモリセルアレイ１００内の各メモリセルＭＣに至るまでの抵抗値が略同一の値を有するようになる。
抵抗負荷回路２４０の出力側のノードｎｓｅｌは、ローカルロウデコーダ９０に接続される。ローカルロウデコーダ９０は、リセット動作時にノードｎｓｅｌの電位を信号線ＷＬＤＶに印加する。選択ワード線ＷＬには、信号線ＷＬＤＶ及びワード線選択トランジスタ５を介して、選択ワード線電圧が印加される。非選択ワード線ＷＬには、信号線ＶＵＸ及びワード線選択トランジスタ７を介して、リセット動作時の非選択ワード線電圧Ｖ＿ｒｅｓｅｔが印加される。
（第２の実施の形態に係る半導体記憶装置におけるリセット動作）
図８Ａは、第１の実施の形態に係る抵抗変化メモリ装置におけるリセット動作を説明するタイミングチャートである。
リセット動作に先立ち、カウンタ２１０によりリセット動作が実行されるメモリセルＭＣの個数が計数される。また、レファレンス電圧発生回路２２０により同時に動作させるメモリセルの個数に基づくレファレンス電圧ＶＲ＿ＷＬＤＲＶが出力されるとともに、抵抗負荷回路２４０により動作を実行する選択メモリセルの場所に基づく抵抗素子が挿入される。
時刻ｒｓ０において、非選択ワード線ＷＬにリセット動作時の非選択ワード線電圧Ｖ＿ｒｅｓｅｔが印加される。また、非選択ビット線ＢＬに電圧０Ｖが印加される。
次に、時刻ｒｓ１において、データ制御回路２０のＮＯＲゲート３８に入力される信号ＲＥＳＥＴ＿Ｐを“Ｈ”に立ち上げて、ビット線にリセット電圧印加を開始する。ここで、図８Ａの時刻ｒｓ１〜ｒｓ２の期間が実効的なリセット動作時間Ｔ＿ｒｅｓｅｔとなる。信号ＲＥＳＥＴ＿Ｐにより、信号線ＤＳＡにはデータ制御回路２０からリセット電圧Ｖ＿ｒｅｓｅｔが印加され、選択ビット線ＢＬにはメモリセルＭＣに至るまでの配線の寄生抵抗により低下した電圧が印加される。このとき、選択ワード線電圧制御回路２００からノードｗｌｄｒｖに出力される電圧Ｖｗｌｄｒｖは、選択メモリセルＭＣの数に基づいて、所定の値に設定された電圧である。すなわち、メモリセルが配置された領域が領域Ａであるか領域Ｃであるかにかかわらず、メモリセルＭＣをｎ個リセット動作させる際には、電圧Ｖｗｌｄｒｖは同一の値（Ｖｗｌｄｒｖ＿ｆ＿ｎ＝Ｖｗｌｄｒｖ＿ｎ＿ｎ）に設定される。同様に、メモリセルＭＣをｋ個（ｋ＜ｎ）リセット動作させる際には、メモリセルが配置された領域が領域Ａであるか領域Ｃであるかにかかわらず、電圧Ｖｗｌｄｒｖは同一の値（Ｖｗｌｄｒｖ＿ｆ＿ｋ＝Ｖｗｌｄｒｖ＿ｎ＿ｋ）に設定される。ここで、メモリセルＭＣをｋ個リセット動作させる際の電圧値のほうがメモリセルＭＣをｎ個リセット動作させる際の電圧値よりも高い値に設定される。
前述のように、リセット動作開始時に低抵抗状態のメモリセルＭＣには電流が流れるため、選択ワード線電圧制御回路２００からメモリセルＭＣまでの配線の寄生抵抗による電圧降下の分だけ、メモリセルＭＣのワード線ＷＬに接続された端部の電圧が上昇する。図１０Ａには、選択ワード線電圧制御回路２００からの距離が離れている領域ＣのメモリセルＭＣに接続された選択ワード線ＷＬ（ｆａｒ ｂｉｔ）の電位と、選択ワード線電圧制御回路２００に近接した領域ＡのメモリセルＭＣに接続された選択ワード線ＷＬ（ｎｅａｒ ｂｉｔ）の電位が示されている。実線で示す選択ワード線の電位は、ｎ個のメモリセルＭＣに対し同時にリセット動作を実行し、リセット動作時間Ｔ＿ｒｅｓｅｔの途中でｍ個（ｍ＜ｎ）のメモリセルＭＣがリセット状態に遷移した場合を示している。破線で示す選択ワード線の電位は、ｋ個（ｋ＜ｎ）のメモリセルＭＣに対しリセット動作を実行した場合を示している。
以下、領域Ｃ及び領域Ａ内のｎ個のメモリセルＭＣに対しリセット動作を実行する場合について説明する。リセット動作を開始した時刻ｒｓ１において、選択ワード線ＷＬ（ｆａｒ ｂｉｔ）の電位は、Ｖｆ＿ｎに上昇し、選択ワード線ＷＬ（ｎｅａｒ ｂｉｔ）の電位は、Ｖｎ＿ｎに上昇している。ここで、電位Ｖｆ＿ｎ≒電位Ｖｎ＿ｎである。
このワード線電位の上昇を図１０Ｂを用いて説明する。図１０Ｂにおいて、「ｆａｒ ｂｉｔ」は、選択ワード線電圧制御回路２００からの距離が離れている領域ＣのメモリセルＭＣの状態を示し、「ｎｅａｒ ｂｉｔ」は、選択ワード線電圧制御回路２００に近接した領域ＡのメモリセルＭＣの状態を示す。メモリセルＭＣのビット線側から印加される電圧は、「ｆａｒ ｂｉｔ」、「ｎｅａｒ ｂｉｔ」ともに電圧Ｖ＿ｒｅｓｅｔである。ここで、ノードｗｌｄｒｖに印加される電圧Ｖｗｌｄｒｖ＿ｆ＿ｎと、電圧Ｖｗｌｄｒｖ＿ｎ＿ｎとは、同数のメモリセルをリセット動作する電圧であるため、共通の電圧値に設定されている。
ここで、領域ＣにあるメモリセルＭＣを選択する場合、配線の寄生抵抗による電圧降下が最も大きくなるので、抵抗負荷回路２４０によりノードｎｓｅｌとノードｗｌｄｒｖとの間に挿入される抵抗の抵抗値が最も小さい値に設定される。逆に、領域ＡにあるメモリセルＭＣを選択する場合、配線の寄生抵抗による電圧降下が最も小さくなるので、抵抗負荷回路２４０によりノードｎｓｅｌとノードｗｌｄｒｖとの間に挿入される抵抗の抵抗値が最も大きい値に設定される。
「ｆａｒ ｂｉｔ」と、「ｎｅａｒ ｂｉｔ」とでは、メモリセルに接続されたワード線ＷＬからノードｗｌｄｒｖに至るまでの寄生抵抗が異なる。しかし、本実施の形態の抵抗変化メモリ装置においては、抵抗負荷回路２４０により選択メモリセルが配置された位置情報に基づいて選択メモリセルとノードｗｌｄｒｖの間の抵抗がほぼ同一の値になるように抵抗が接続される。
次に、領域Ｃ内のｎ個のメモリセルＭＣに対しリセット動作を実行する場合と、領域Ｃ内のｋ個のメモリセルＭＣに対しリセット動作を実行する場合について説明する。リセット動作を開始した時刻ｒｓ１において、ｎ個のメモリセルＭＣに対しリセット動作を実行する場合には、選択ワード線ＷＬ（ｆａｒ ｂｉｔ）の電位は、Ｖｆ＿ｎに上昇している。また、ｋ個のメモリセルＭＣに対しリセット動作を実行する場合にも、選択ワード線ＷＬ（ｆａｒ ｂｉｔ）の電位は、Ｖｆ＿ｋに上昇している。ここで、電位Ｖｆ＿ｎ≒電位Ｖｆ＿ｋである。
ここで、ノードｗｌｄｒｖに印加される電圧は、電圧Ｖｗｌｄｒｖ＿ｆ＿ｎと、電圧Ｖｗｌｄｒｖ＿ｆ＿ｋという異なる電圧である。この電圧Ｖｗｌｄｒｖ＿ｆ＿ｎと、電圧Ｖｗｌｄｒｖ＿ｆ＿ｋとは、Ｖｗｌｄｒｖ＿ｆ＿ｎ＜Ｖｗｌｄｒｖ＿ｆ＿ｋとなるように設定されている。
同じ「ｆａｒ ｂｉｔ」においても、同時に動作させるメモリセルＭＣの個数が変わるとワード線を流れる電流が変化するため電圧降下が変化する。そこで電圧Ｖｗｌｄｒｖ＿ｆ＿ｎと、電圧Ｖｗｌｄｒｖ＿ｆ＿ｋは、同時に動作が実行される選択メモリセルの個数に基づいて、この電圧降下の違いを加味して設定される。電圧Ｖｗｌｄｒｖ＿ｆ＿ｎは、ｎ個のメモリセルを流れる電流と配線の寄生抵抗（Ｒｗｌ＋Ｒｗｌｄｖ１＋Ｒｗｌｄｖ２）による電圧降下分を電圧Ｖｆ＿ｎから引いた程度の電圧に設定される。また、電圧Ｖｗｌｄｒｖ＿ｆ＿ｋは、ｋ個のメモリセルを流れる電流と配線の寄生抵抗（Ｒｗｌ＋Ｒｗｌｄｖ１＋Ｒｗｌｄｖ２）による電圧降下分を電圧Ｖｆ＿ｋから引いた程度の電圧に設定される。
このように、領域ＣにあるメモリセルＭＣを選択する場合、配線の寄生抵抗による電圧降下が最も大きくなるので、抵抗負荷回路２４０により挿入される抵抗素子の抵抗値は最も低いレベルに設定される。逆に、領域ＡにあるメモリセルＭＣを選択する場合、配線の寄生抵抗による電圧降下が最も小さくなるので、抵抗負荷回路２４０により挿入される抵抗素子の抵抗値は最も高いレベルに設定される。そして、同じ領域のメモリセルＭＣであっても、リセット開始時に、リセットの対象になるビット数がｋ個（ｎ＞ｋ）の場合には、寄生抵抗による電圧降下が小さくなることが見込まれるため、電圧Ｖｗｌｄｒｖのレベルは、同時に動作を実行するメモリセルＭＣの個数により制御される。このような抵抗素子の抵抗値及びノードｗｌｄｒｖの電位の設定により、選択メモリセルの場所や同時に動作するメモリセルの個数によらず、選択メモリセル部のワード線電位は略同一とされる。
図１０Ａに示すリセット動作時間Ｔ＿ｒｅｓｅｔ内で、領域Ｃ内のｍ個のメモリセルＭＣの状態が（ｎ−ｍ）個の残りのメモリセルＭＣに比べて先に低抵抗状態から高抵抗状態に変化すると、そのｍ個のメモリセルに接続された選択ビット線ＢＬの電圧が図１０Ａの［Ｓｅｌｅｃｔｅｄ ＢＬ ｆａｓｔ］に示すように変化する。メモリセルＭＣが低抵抗状態から高抵抗状態に変化すると、メモリセルＭＣを流れる電流が減少し、信号線ＤＳＡからビット線ＢＬへの寄生抵抗の影響が低減されてメモリセルＭＣに与えられる電圧が大きくなる。また、選択ワード線に流れ込む電流が減少するためその電流経路の電圧降下が小さくなり選択ワード線ＷＬの電位上昇も小さくなる。したがって、抵抗状態の変化が完了すると選択ビット線ＢＬ及び選択ワード線ＷＬの電位は、図１０Ａに示すように変化する。一方、残りの（ｎ−ｍ）個のメモリセルＭＣは、所定のリセット動作時間Ｔ＿ｒｅｓｅｔが経過するまでリセット動作が継続される。
時刻ｒｓ２において、信号ＲＥＳＥＴ＿Ｐが“Ｌ”とされ、ビット線へのリセット電圧印加動作が終了する。その後、時刻ｒｓ３において、非選択ワード線ＷＬが放電される。
（第２の実施の形態に係る半導体記憶装置の効果）
本実施の形態に係る抵抗変化メモリ装置によれば、領域Ｃにあるｎ個のメモリセルＭＣ（ｆａｒ ｂｉｔ）と、領域Ａにあるｎ個のメモリセルＭＣ（ｎｅａｒ ｂｉｔ）とのワード線側の端部の電圧Ｖｆ＿ｎ、電圧Ｖｎ＿ｎは略同一となるため、配線の寄生抵抗に起因する印加電圧の差を小さくすることができる。これにより、動作を実行する選択メモリセルの動作条件を揃えることができる。
また、同じ領域Ｃでリセット動作を実行する場合でも、リセット動作を実行する選択メモリセルＭＣの個数に基づいて、ノードｗｌｄｒｖに印加する電圧Ｖｗｌｄｒｖが調整される。同じ領域Ｃにおけるリセット動作で選択メモリセルの個数が異なる場合でも、ワード線側の端部の電圧Ｖｆ＿ｎ、電圧Ｖｆ＿ｋは略同一となるため、配線の寄生抵抗に起因する印加電圧の差を小さくすることができる。
選択ワード線電圧制御回路２００や抵抗負荷回路２４０は、選択メモリセルＭＣのメモリセルアレイ１００内の位置及び同時に動作を実行するメモリセルの個数がどのように変化したとしても、ワード線ＷＬとメモリセルＭＣとの接続部での電圧（Ｖｆ＿ｎ、Ｖｆ＿ｋ、Ｖｎ＿ｎ、Ｖｎ＿ｋ）を略同一とするようにノードｗｌｄｒｖの電位を設定する。ワード線ＷＬとメモリセルＭＣとの接続部での電圧（Ｖｆ＿ｎ、Ｖｆ＿ｋ、Ｖｎ＿ｎ、Ｖｎ＿ｋ）が略同一である場合、リセット動作時に選択メモリセルＭＣに印加される電圧はどの選択メモリセルＭＣでも一定になる。本実施の形態に係る抵抗変化メモリ装置によれば、リセット動作時において、選択メモリセルの位置や同時選択セル数の違いから生じる動作条件の差が小さくなるように制御される機能を有するため、どのメモリセルに対しても適切な条件下で動作させることができる。
本実施の形態に係る抵抗変化メモリ装置において、ｍ個のメモリセルＭＣの状態が低抵抗状態から高抵抗状態に変化した際、電圧降下の減少により選択ワード線の電位上昇が小さくなっている。ここで、領域Ｃにおける選択ワード線ＷＬ（ｆａｒ ｂｉｔ）の電位の減少値と、領域Ａにおける選択ワード線ＷＬ（ｎｅａｒ ｂｉｔ）の電位の減少値とは、ほぼ同様の値である。一方、図８Ａに示す第１の実施の形態において、選択ワード線ＷＬ（ｆａｒ ｂｉｔ）の電位の減少値と、選択ワード線ＷＬ（ｎｅａｒ ｂｉｔ）の電位の減少値とは異なっている。
これは、第１の実施の形態において、領域ＣのメモリセルＭＣに対するリセット動作と、領域ＡのメモリセルＭＣに対するリセット動作とでは、ノードｗｌｄｒｖに印加されている電圧が異なることに起因するものである。領域Ｃにおける選択ワード線ＷＬ（ｆａｒ ｂｉｔ）の電位は、状態が遷移したメモリセルが増えるにつれて減少し、最終的にはＶｗｌｄｒｖ＿ｆ＿ｎの電位まで低下する。しかし、領域Ａにおける選択ワード線ＷＬ（ｎｅａｒ ｂｉｔ）の電位は、リセットが完了して高抵抗状態に遷移したメモリセルが増えてもＶｗｌｄｒｖ＿ｎ＿ｎの電位までしか低下しない。
一方、本実施の形態において、同時に動作させるメモリセルＭＣの個数が同じであれば、メモリセルＭＣが配置されている領域にかかわらずノードｗｌｄｒｖに印加される電圧は同じ値となる。また、選択メモリセルから選択ワード線電圧制御回路に至る電流経路の抵抗は、抵抗負荷回路により選択メモリセルの位置依存性が小さくなるようにほぼ同じ値になるように調整されている。したがって、ｎ個のメモリセルＭＣのうちｍ個がリセット状態に変化した後でも電圧Ｖｆ＿ｎ−ｍとＶｎ＿ｎ−ｍとは、略同一の値となる。本実施の形態の抵抗変化メモリ装置によれば、リセット動作の途中でメモリセルＭＣの状態が遷移したとしても、動作を実行する選択メモリセルの動作条件を揃えることができる。
以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加等が可能である。例えば、実施の形態において、抵抗変化メモリ装置の動作をリセット動作として説明したが、ビット線及びワード線への電圧印加状態を変更することなく、印加電圧の値を変更することによりセット動作やリード動作とすることも可能である。
読み出し動作における実施例について説明する。例えば、８個のメモリセルを同時に読み出す必要がある場合、ワード線制御回路から最も離れたメモリセルＭＣに対して、所定の状態のメモリセルＭＣが読み出しできるように必要十分なビット線電圧が選択ビット線に印加される。このビット線電圧はメモリセルアレイ内で最も電流を流しにくい位置にと複数の選択メモリセルのセル電流による電圧降下が考慮されて設定される電圧であるので、ビット線電圧は高く設定されることになる。したがって、セルアレイ内で最も電流を流しやすい位置にあるメモリセルに対しては、必要以上に高いビット線電圧となる可能性があり、もし、このときのセル電流が大きすぎると誤ってリセット動作を引き起こす懸念がある。その原因は、選択メモリセルの電流経路における電圧降下の違いによるものであり、それは前述のように、選択メモリセルの位置によって変わりうる電流経路上の抵抗と、電圧降下に寄与するセル電流を流すメモリセルの数に依存している。読み出し動作においては、リセット動作と異なり、事前に所定のセル電流を流すメモリセルの数を計数するという動作はしない（それ自身が読み出し動作であるため）が、選択メモリセルの位置情報に基づいて、電流経路上にある抵抗値をそろえることは可能であり、有効な方法となる。したがって、第２の実施の形態において示したように、選択メモリセルのアドレス情報に基づいて、抵抗負荷回路２４０を機能させることにより、読み出し動作時の選択メモリセルの場所依存性を小さくすることができる。この場合には、選択ワード線電圧制御回路２００は共通の動作設定でよい。
また、セット動作においては、セット状態（低抵抗状態）になっているメモリセルにはセット動作をしないことを前提とすると、パルスを印加する最初の状態では、ワード線に電流が流れず、選択メモリセルの場所依存性も同時選択メモリセルの数による差も現れない。しかし、セット動作が完了して高抵抗から低抵抗状態となった場合には、そのメモリセルに応じた電流が流れて、選択ワード線の電位が変動するようになる。この選択ワード線電位の変動の影響に対しては、選択メモリセルの場所依存性が出ないようにすることが望ましい。したがって、セット動作においても、抵抗負荷回路２４０を機能させてどの位置のメモリセルが選択された場合にも電流経路の抵抗がほぼ等しくなるようにすることは有効である。
４、６・・・ビット線選択トランジスタ、 ５、７・・・ワード線選択トランジスタ、 ２０・・・データ制御回路、 ６０・・・カラムデコーダ、 ７０・・・非選択ビット線駆動回路、 ８０・・・グローバルロウデコーダ、 ９０・・・ローカルロウデコーダ、 １００・・・メモリセルアレイ、 １１０・・・非選択ワード線駆動回路、 １２０・・・マットデコーダ、 １３０・・・ラッチデータチェック回路、 １４０・・・アドレスレジスタ、 １５０・・・データ入出力バッファ、 １６０・・・制御回路、 １７０・・・電圧生成回路、 １８０・・・ステータス回路、 ２００・・・選択ワード線電圧制御回路、 Ｄｉ・・・ダイオード、 ＶＲ・・・抵抗変化素子、 ＭＣ・・・メモリセル、 ＭＡＴ・・・メモリマット、 ＢＬ・・・ビット線、 ＷＬ・・・ワード線、 ＳＡ・・・センスアンプ。

Claims (5)

  1. 整流素子と可変抵抗素子とを直列接続してなるメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、
    選択された前記第１配線及び選択された前記第２配線の交差部に配置された選択メモリセルに所定の電位差がかかるよう、選択された前記第１配線に第１の電圧を印加するとともに選択された前記第２配線に前記第１の電圧よりも小さい電圧値の第２の電圧を印加する制御回路とを備え、
    前記制御回路は、
    前記選択メモリセルに電位差をかける際に、前記選択メモリセルの前記メモリセルアレイ内の位置及び同時に動作を実行する前記選択メモリセルの個数に基づいて前記第２の電圧を調整する
    ことを特徴とする半導体記憶装置。
  2. 前記制御回路は、前記選択メモリセルの前記第２配線に接続される端部に印加される電圧が略同一になるように前記第２の電圧を調整する
    ことを特徴とする請求項１記載の半導体記憶装置。
  3. 前記制御回路は、前記選択メモリセルの前記メモリセルアレイ内の位置が前記制御回路から離れるにつれ前記第２の電圧の電圧値を小さくする
    ことを特徴とする請求項１記載の半導体記憶装置。
  4. 整流素子と可変抵抗素子とを直列接続してなるメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、
    選択された前記第１配線及び選択された前記第２配線の交差部に配置された選択メモリセルに所定の電位差がかかるよう、選択された前記第１配線に第１の電圧を印加するとともに選択された前記第２配線に前記第１の電圧よりも小さい電圧値の第２の電圧を印加する制御回路とを備え、
    前記制御回路は、
    前記選択メモリセルに電位差をかける際に、同時に動作を実行する前記選択メモリセルの個数に基づいて前記第２の電圧を調整する
    ことを特徴とする半導体記憶装置。
  5. 前記制御回路は、前記選択メモリセルの前記メモリセルアレイ内での位置に基づき異なる抵抗値をとる抵抗回路をさらに備え、
    前記制御回路は、前記抵抗回路を介して前記第２配線に前記第２の電圧を印加する
    ことを特徴とする請求項４記載の半導体記憶装置。
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