WO2014168144A1 - 半導体装置 - Google Patents

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WO2014168144A1
WO2014168144A1 PCT/JP2014/060186 JP2014060186W WO2014168144A1 WO 2014168144 A1 WO2014168144 A1 WO 2014168144A1 JP 2014060186 W JP2014060186 W JP 2014060186W WO 2014168144 A1 WO2014168144 A1 WO 2014168144A1
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健治 前
明義 世古
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ピーエスフォー ルクスコ エスエイアールエル
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Definitions

  • the present invention is based on the priority claim of Japanese Patent Application No. 2013-081408 (filed on Apr. 9, 2013), the entire contents of which are incorporated herein by reference. Shall.
  • the present invention relates to a semiconductor device.
  • the present invention relates to a power supply circuit that supplies a write current to a memory cell.
  • the internal power generation circuit of the memory system a system has been proposed in which two or more circuits having different current supply amounts are provided and the circuit is switched by mode setting (for example, active mode and standby mode). According to such an internal power supply generation circuit, it is possible to reduce power consumption by supplying current in accordance with the operation mode.
  • mode setting for example, active mode and standby mode
  • Patent Document 1 discloses an internal power generation circuit including a circuit having a large current supply capability for active use (VDLACT) and a circuit having a low current supply capability for standby use (VDLSTY) (Patent Document 1). 1 (see FIG. 1).
  • first data High bit; the same applies hereinafter
  • second data Since the ratio of Low bits (same below) is not constant, the number of bits to be written does not become constant when simultaneously writing one of the logical values “1” and “0”. Therefore, there is a problem that the current value supplied to each memory cell is not constant. As a result, there is a possibility that the state of the memory cell after writing may vary or the writing margin cannot be taken.
  • the internal power generation circuit described in Patent Document 1 does not control the amount of current supply according to the number of bits to be written, and the above-described problem has not been solved.
  • an internal power generation circuit capable of stably supplying a current to each memory cell Is expected to be realized.
  • a semiconductor device is held in a plurality of memory cells, a plurality of write registers for holding a plurality of write data respectively written in the plurality of memory cells, and the plurality of write registers.
  • a ratio determination circuit for determining a ratio of first data and second data in the plurality of write data, a first power supply voltage used when writing the first data, and used when writing second data
  • a voltage regulator circuit for generating a second power supply voltage.
  • the voltage regulator circuit controls a current supply capability of at least one of the first power supply voltage and the second power supply voltage based on the output of the ratio determination circuit.
  • the semiconductor device of the present invention it is possible to provide a semiconductor device that can contribute to stably supplying current to each memory cell even when the number of bits simultaneously written is not constant.
  • FIG. 1 is a block diagram illustrating an overall configuration of a semiconductor device according to a first embodiment.
  • 1 is a block diagram showing a memory cell array of a semiconductor device according to a first embodiment.
  • 1 is a block diagram showing a memory cell mat of a semiconductor device according to a first embodiment.
  • FIG. 2 is a circuit diagram of a memory cell, a bit unit Y switch, a write amplifier, and a source line driver of the semiconductor device according to the first embodiment.
  • 1 is a circuit diagram showing an internal power generation circuit A of a semiconductor device according to a first embodiment.
  • FIG. FIG. 6 is a circuit diagram illustrating a regulator circuit for a first power supply voltage in FIG. 5.
  • FIG. 5 is a circuit diagram illustrating a regulator circuit for a first power supply voltage in FIG. 5.
  • FIG. 6 is a circuit diagram showing a regulator circuit for a first power supply voltage of a semiconductor device according to Modification 1 of the first embodiment.
  • 3 is a timing chart illustrating an operation of the semiconductor device according to the first embodiment. It is a figure for demonstrating operation
  • FIG. 6 is a circuit diagram showing an internal power generation circuit A of a semiconductor device according to a second embodiment. 6 is a timing chart illustrating an operation of the semiconductor device according to the second embodiment.
  • a write register 150, and a ratio determination circuit 152 that determines a ratio of first data (for example, High bit) and second data (for example, Low bit) in the plurality of write data held in the plurality of write registers 150;
  • a voltage regulator circuit 154 that generates a first power supply voltage (voltage VSET) used when writing first data and a second power supply voltage (voltage VRESET) used when writing second data.
  • the voltage regulator circuit 154 controls the current supply capability of at least one of the first power supply voltage (voltage VSET) and the second power supply voltage (voltage VRESET) based on the output of the ratio determination circuit 152.
  • the ratio between the first data and the second data is determined, and based on the ratio Since the current supply capability of the power supply voltage supplied at the time of writing is controlled, it is possible to stably supply current to each memory cell even when the number of bits to be written is not constant.
  • the voltage regulator circuit 154 includes two or more regulator circuits (voltage VSET) having different current supply capabilities with respect to the first power supply voltage (voltage VSET) and the second power supply voltage (voltage VRESET).
  • two or more regulator circuits having different current supply capabilities are provided for the voltage VSET, and a regulator circuit to be used is selected from two or more regulator circuits based on the outputs (S1, S2, S3) of the ratio determination circuit 152 You may make it do.
  • the current drive capabilities of the output transistors of the two or more regulator circuits described above are 172a to c, respectively) are different from each other.
  • the ratio determining circuit 152 includes a plurality of second conductive circuits that are controlled to be conductive / non-conductive by a plurality of write data held by the internal wiring (ratio detection wiring) 200 and the plurality of write registers 150.
  • 1 switch elements NMOS transistors Na0 to 1023
  • one ends of the plurality of first switch elements are connected to the internal wiring (ratio detection wiring) 200, respectively.
  • the internal wiring (ratio detection wiring) 200 is precharged at a predetermined potential VDD, and when the precharged electric charge is discharged through the conductive first switch element among the plurality of first switch elements.
  • the ratio may be determined by the potential of the internal wiring (ratio detection wiring) 200 (ARSELREF in FIG. 9).
  • a constant current source (NMOS transistors Nc0 to 1023) is connected in series to each of the plurality of first switch elements (NMOS transistors Na0 to 1023). It may be.
  • the ratio determining circuit 152 further includes one or more comparators (156a to 156) that compare the potentials of two input terminals, and the ratio detection wiring 200 is connected to one input terminal of each comparator. Is connected, and one of one or more reference potentials (VCREF1, VCREF2, etc.) is supplied to the other input terminal of each comparator, and the ratio detection wiring 200 is based on the output of each comparator (156a-c).
  • the magnitude relationship between the potential (ARSELREF in FIG. 10) and one or more reference potentials (VCREF1, VCREF2, etc.) may be output.
  • the ratio determination circuit 152 further includes a delay circuit 158, and after the delay time generated by the delay circuit 158 from the timing when the precharge is completed (after lapse of ⁇ in FIG. 9), the comparator The comparison according to (156a to c) may be performed.
  • the voltage regulator circuit 154 has a magnitude relationship of 2 (for example, a magnitude relationship between the potential of the ratio detection wiring 200 and the reference potentials VCREF1 and VCREF2) output from the ratio determination circuit 152.
  • 2 for example, a magnitude relationship between the potential of the ratio detection wiring 200 and the reference potentials VCREF1 and VCREF2
  • the regulator circuit to be used may be selected. .
  • two or more regulator circuits (VSETGEN_S, VSETGEN_M, VSETGEN_L) having different current supply capabilities with respect to the first power supply voltage (voltage VSET), and the second power supply voltage (voltage VRESET)
  • the second power supply voltage (voltage VRESET) is supplied to a plurality of memory cells corresponding to the first and second data by writing only the second data. Then, the first data may be written by supplying the first power supply voltage (voltage VSET) to the memory cell corresponding to the first data.
  • the voltage regulator circuit includes two or more regulator circuits having different current supply capabilities for the second power supply voltage (voltage VRESET) and only one for the first power supply voltage (voltage VSET).
  • the first power supply voltage (voltage VSET) is supplied to the plurality of memory cells corresponding to the first and second data, respectively, and the first data is written, and then the second data is provided.
  • the second data may be written by supplying the second power supply voltage (voltage VRESET) to the memory cell corresponding to the data.
  • the memory cell has different resistance states corresponding to the first and second data, respectively, for example, when writing first data, a low resistance state; when writing second data, a high resistance state ) May be included (such as 81 and 82 in FIG. 4).
  • FIG. 1 is a block diagram of the entire semiconductor device 10 according to the first embodiment.
  • the memory cell array 12 includes a plurality of resistance change memory cells (71, 72, etc. in FIG. 4) arranged two-dimensionally.
  • Each resistance change memory cell includes a resistance change element (ReRAM; Resistive Random Access Memory) (81, 82, etc. in FIG. 4) and a cell transistor (104, 105, etc. in FIG. 4).
  • the resistance variable element (ReRAM) has, for example, a laminated structure of a lower electrode, a metal oxide, and an upper electrode, and resistance characteristics change by applying electrical stress between the lower electrode and the upper electrode. Storage element.
  • Each resistance variable element stores either a high resistance state or a low resistance state, and functions as a nonvolatile memory element.
  • the semiconductor device 10 selects a resistance change type memory cell to be accessed in the memory cell array 12, performs SET writing for changing the high resistance state to the low resistance state, RESET writing for changing the low resistance state to the high resistance state, and the resistance state The read operation is performed.
  • the low resistance state is “1” and the high resistance state is “0”. That is, the SET write is an operation of writing “1”, and the RESET write is an operation of writing “0”.
  • blocks other than the memory cell array 12 control the above-described operation for the memory cell array 12.
  • the address input circuit 14 inputs the address ADD of the resistance change type memory cell to be accessed.
  • the address latch circuit 16 latches the input address ADD, separates it into a row address ADD_row and a column address ADD_column, and supplies them to the row control circuit 26 and the column control circuit 24, respectively.
  • the row control circuit 26 has a row decoder (not shown) and decodes a row selection signal from the row address ADD_row.
  • the (sub) word line selected by the row selection signal (hereinafter referred to as “selected (sub) word line”) becomes active.
  • the column control circuit 24 has a column decoder (not shown) and decodes a column selection signal from the column address ADD_column.
  • the bit line selected by the column selection signal (hereinafter referred to as “selected bit line”) becomes active.
  • a plurality of resistance change type memory cells in the memory cell array 12 are two-dimensionally arranged at intersections of a plurality of (sub) word lines and a plurality of bit lines, and among them, a selected (sub) word line and a selected bit line are arranged.
  • the resistance change type memory cells connected to both are selected and accessed. Specifically, for example, when BL0 in FIG. 4 is a selected bit line and (sub) word line WL in FIG. 4 is a selected (sub) word line, the cell transistor 104 is in an on state and selected with the common source line 4.
  • a write operation is performed by applying a voltage between the bit lines BL0 and causing a current to flow through the resistance change element 81 of the resistance change memory cell 71.
  • the clock input circuit 34 receives complementary external clock signals CK and / CK supplied to the semiconductor device 10 from the outside, generates an internal clock ICLK, and supplies it to the timing generator 38.
  • the timing generator 38 generates various timing signals necessary in the semiconductor device 10 based on the internal clock ICLK, and supplies the timing signals to each unit.
  • the signal name “/” indicates that the Low level is an active signal.
  • the data input / output terminal DQ is connected to the input / output circuit 30.
  • the input / output circuit 30 is connected to the data register 28 and temporarily stores the acquired write data in the data register 28. Thereafter, the write data stored in the data register 28 is output to an IO line (IO_0-7 in FIG. 3) in the memory cell array 12 at a predetermined timing.
  • the signal of each IO line is supplied to a write amplifier (WAMP; 41a to h in FIG. 3).
  • the command input circuit 18 inputs a row address strobe signal / RAS, a column address strobe signal / CAS, a write enable signal / WE, and the like as control signals.
  • the command decode circuit 20 decodes these signals / RAS, / CAS, / WE, etc., and outputs a control signal necessary for executing the decoded command to each part in the semiconductor device 10.
  • the internal power generation circuit 32 is composed of two blocks including an internal power generation circuit A (32a) and an internal power generation circuit B (32b).
  • the internal power generation circuit B (32b) receives externally supplied power VDD, VSS, generates necessary voltages VPP, VRERR, VPERI, etc. in each part in the semiconductor device 10 and supplies them to each part. .
  • the internal power supply generation circuit A (32a) receives power supply VDD and VSS supplied from the outside, generates a voltage VSET (first power supply voltage) and a voltage VRESET (second power supply voltage), and a memory cell array. 12 is supplied.
  • the voltage VSET is supplied to a write amplifier (such as 41a to 41h in FIG. 3) and used during SET writing.
  • the voltage VRESET is supplied to the source line drivers (1a to j, 2a to j, 3a to j, etc. in FIG. 2) and used at the time of RESET writing.
  • the internal power generation circuit A (32a) controls the current supply capability of the voltage VSET and the voltage VRESET based on 1024 bits Data_0-1023 supplied from the data register 28 (details will be described later).
  • the memory cell array 12 includes a plurality of memory cell mats (7a to 7d, 8a to 8d, 9a to 9d). These memory cell mats are two-dimensionally arranged, and FIG. 2 exemplifies a case where the memory cell array 12 is composed of 4 rows and M columns of memory cell mats. However, the arrangement of the memory cell mats is not limited to this, and an arbitrary arrangement is possible.
  • the memory cell mat of 4 rows and M columns is divided into regions in units of columns, and the source line is shared for each region.
  • the common source line 4 is provided in the memory cell mat in the 0th column
  • the common source line 5 is provided in the memory cell mat in the first column
  • the memory cell mat in the (M ⁇ 1) th column Is provided with a common source line 6.
  • the common source lines (4, 5, 6) are actually arranged.
  • it is composed of a common diffusion layer or a single-layer wiring.
  • a Y switch group (YSW group) and a write amplifier group (WAMP group) are arranged on both sides of each memory cell mat.
  • the word lines have a hierarchical structure of main word lines and sub word lines.
  • One main word line driver (MWD) is arranged for each column, and one sub word line driver (SWD) is provided for each memory cell mat. Has been placed.
  • a sub word line is directly connected to the resistance change type memory cell.
  • each memory cell Source line drivers (1a to 1j, 2a to 2j, 3a to 3j) are arranged on both sides of the mat sub-word line drivers SWD (21a to 21d, 23a to 23d, 25a to 25d).
  • the present invention is not limited to this, and the source line driver can be arbitrarily arranged.
  • the configuration of one memory cell mat 7a that is, a portion related to the memory cell mat of 0 row and 0 column (within the one-dot chain line in FIG. 2) will be described in more detail.
  • the memory cell mat 7a has resistance change type memory cells arranged two-dimensionally.
  • the row address ADD_row is 9 bits, and 6 bits out of 9 bits are used to select one of the main word lines. The remaining 3 bits are used to select one of the row selection signals FX_0-7 and supplied to the sub word line driver 21a.
  • the resistance change type memory cell located at the intersection of the selected (sub) word line by the row selection signal FX_0-7 and the selected bit line by the column selection signals Y1_0-7, Y2_0-7, Y3_0-7 is accessed.
  • two write amplifier groups (WAMP groups) arranged on both sides of the memory cell mat 7a in FIG. 2 have four write amplifiers (41a, 41c, 41e, 41g). And the other includes four write amplifiers (41b, 41d, 41f, 41h).
  • two Y switch groups (YSW groups) arranged on both sides of the memory cell mat 7a in FIG. 2 are the same as those in FIG. 3, and one Y switch group includes four Y switches (51a, 51c, 51e, 51g). ) And the other Y switch group includes four Y switches (51b, 51d, 51f, 51h).
  • FIG. 3 shows the source line drivers 1c, 1d (sources).
  • the line drivers 1a and 1b are not shown in FIG. 3, but are actually connected adjacent to the memory cell mat 7a).
  • a set signal SET0 and a reset signal RESET0 are supplied as control signals from a control circuit (not shown) to the source line drivers (1c, 1d) that control the potential of the common source line 4.
  • the set signal SET0 and the reset signal RESET0 are also supplied as control signals from the control circuit to the write amplifiers (41a to 41h) that control the potential of the selected bit line.
  • IO lines In FIG. 3, eight IO lines (IO_0-7) are wired.
  • the eight IO lines (IO_0-7) hold signals corresponding to each bit of 8-bit write data input from the external input / output terminal DQ via the input / output circuit 30 and the data register 28.
  • the signals of the eight IO lines (IO_0-7) are updated.
  • the column selection signal Y1_0-7 is supplied to the eight Y switches (51a to 51h) connected to the bit lines BL_0-63 of the first group. Thereby, when the column selection signal Y1_0 is active, the bit lines BL_0-63 of the first group are selected. Similarly, column selection signals Y1_1, Y1_2,. . . , Y1_7, the second group, the third group,. . . The eighth group of bit lines are selected.
  • each group which Y switch is selected from the eight Y switches is determined by the column selection signal Y3_0-7.
  • the column selection signals Y3_0 to Y3_7 are supplied to the eight Y switches 51a to 51h, respectively, and the wiring that becomes active among the column selection signals Y3_0-7 The Y switch connected to is selected.
  • each Y switch is connected to eight bit lines.
  • the Y switch 51a is connected to the bit lines BL0, BL2,. . . , BL14.
  • the Y switch 51b is connected to the bit lines BL1, BL3,. . . . , BL15.
  • the Y switch 51c is connected to the bit lines BL16, BL18,. . . . , BL30.
  • the Y switch 51d is connected to the bit lines BL17, BL19,. . . . , BL31.
  • the Y switch 51e is connected to the bit lines BL32, BL34,. . . . , BL46.
  • the Y switch 51f is connected to the bit lines BL33, BL35,. . . . , BL47.
  • the Y switch 51g is connected to the bit lines BL48, BL50,. . . . , BL62.
  • the Y switch 51h is connected to the bit lines BL49, BL51,. . . . , BL63.
  • bit line BL0 is selected when Y2_0 is active
  • bit line BL2 is selected when Y2_1 is active
  • bit line BL14 is selected when Y2_7 is active.
  • one bit line is selected as the selected bit line based on the column selection signals Y1, Y2, and Y3.
  • a plurality of bit lines can be selected bit lines. For example, when all the column selection signals Y3_0-7 are set to the high level (active), one bit line can be selected from each of the eight Y switches in each group. In this way, eight resistance change memory cells can be accessed simultaneously.
  • write amplifiers (41a to 41h, etc.) are provided for the respective Y switches (51a to 51h, etc.), voltage supply is simultaneously applied to a plurality of selected bit lines. The ability to do is secured.
  • FIG. 4 is a block diagram showing in detail the area of the broken line frame in FIG. However, in FIG. 4, only one Y-unit Y switch 52 is shown among the eight Y-unit Y switches included in the Y switch 51a. In addition, it shows that the resistance change type memory cell 71 is connected to the Y switch 52 in bit units via the bit line BL_0.
  • the source line driver 1 c includes a PMOS transistor 93, an NMOS transistor 102, and an inverter circuit 91.
  • the PMOS transistor 93 and the NMOS transistor 102 are connected in series between the voltage source VRESET and the ground. Specifically, the source of the PMOS transistor 93 is connected to the voltage source VRESET, the drain of the PMOS transistor 93 and the drain of the NMOS transistor 102 are both connected to the node NS, and the source of the NMOS transistor 102 is connected to the ground.
  • the gate of the PMOS transistor 93 is connected to the wiring of the reset signal RESET0 through the inverter circuit 91.
  • the gate of the NMOS transistor 102 is connected to the wiring of the set signal SET0.
  • Node NS is connected to common source line 4.
  • the bit unit Y switch 52 includes a bit line selection switch 60, a bit line common source line connection switch 61, inverter circuits 62 and 64, and a NAND circuit 263.
  • each of the bit line selection switch 60 and the bit line common source line connection switch 61 is a transfer gate constituted by a PMOS transistor and an NMOS transistor.
  • the bit line selection switch 60 is a switch that controls conduction / non-conduction between the output of the write amplifier 41a and the bit line BL0.
  • the bit line common source line connection switch 61 is a switch for controlling conduction / non-conduction between the common source line 4 and the bit line BL0.
  • Both the bit line selection switch 60 and the bit line common source line connection switch 61 are controlled complementarily by a control signal C1 which is an output of the inverter circuit 64. Specifically, when the control signal C1 is at a high level, the bit line selection switch 60 is turned on and the bit line common source line connection switch 61 is turned off. As a result, the bit line BL0 becomes conductive with the write amplifier 41a. On the other hand, when the control signal C1 is at the low level, the bit line selection switch 60 is turned off and the bit line common source line connection switch 61 is turned on. As a result, the bit line BL0 is electrically connected to the common source line 4.
  • Column selection signals Y1_0, Y2_0, and Y3_0 are input to the three input terminals of the NAND circuit 263.
  • the control signal C1 1
  • the bit line BL0 becomes conductive with the write amplifier 41a and becomes the selected bit line.
  • bit unit Y switch 52 has been described with reference to FIG. 4, the other bit unit Y switches have the same configuration as the bit unit Y switch 52, and Y1_i, Y2_j, Y3_k (i, j, k). The only difference is that the column selection signals of the combinations of 0 to 7) are supplied.
  • the write amplifier 41a when IO_0 is at the high level and the set signal SET0 is at the high level, the PMOS transistor 94 and the NMOS transistor 95 are turned on, and the NMOS transistors 96 and 97 are turned off. Thereby, the voltage VSET is supplied to the wiring of OUT_0.
  • the PMOS transistor 94 and the NMOS transistor 95 are turned off, and the NMOS transistors 96 and 97 are turned on.
  • the wiring of OUT_0 is electrically connected to the ground.
  • the resistance change element (81 in FIG. 4) is not connected between the voltage source VSET and the node Nout and between the node Nout and the ground because there is no current flow path. , 82 etc.) no current flows.
  • the node Nout of the write amplifier 41a is connected to the Y switch 52 in bit units via the wiring of OUT_0.
  • the write amplifier 41a applies the voltage VSET to one end (A in FIG. 4) of the resistance change type memory cell 71 via the wiring OUT_0 and supplies a write current to the resistance change type element 81.
  • the node NS of the source line driver 1c is electrically connected to the ground. As a result, a current flows in the direction from A to B in FIG. 4 and SET writing is performed.
  • the source line driver 1 c applies the voltage VRESET to the other end (B in FIG.
  • the data register 28 is a register that temporarily stores a plurality of write data.
  • the data register 28 transfers 1024-bit write data Data — 0-1023 to be written to the memory cell array 12 among the plurality of temporarily stored write data to the internal power generation circuit 32.
  • Each write register 150 of the internal power supply generation circuit A (32a) holds the transferred 1024-bit write data Data_0-1023.
  • 1024 bits are written at the same time.
  • the present invention is not limited to this, and the number of bits to be written simultaneously can be an arbitrary number.
  • the bit width of the signal Data and the number of write registers 150 may be set in accordance with the number of bits.
  • a voltage is output to 1024 EIO wirings (EIO ⁇ 0> to ⁇ 1023>) corresponding to the data of each write register 150.
  • EIO ⁇ 0> to ⁇ 1023> EIO wirings
  • the ratio determination circuit 152 includes a ratio detection unit 141 and a ratio comparison unit 142.
  • the ratio detection unit 141 includes a ratio detection wiring 200, NMOS transistors (first switch elements) Na0 to 1023, NMOS transistors Nb0 to 1023, NMOS transistors Nc0 to 1023, a PMOS transistor P1, and a capacitor 164.
  • the PMOS transistor P1 is connected between the power supply VDD (for example, about 1.5V) and the ratio detection wiring 200, and a control signal APREB is applied to the gate of the PMOS transistor P1.
  • the control signal APREB is set to the low level to turn on the PMOS transistor P1, and the ratio detection wiring 200 and the capacitor 164 are precharged with the potential VDD. As a result, as shown in FIG. 9, the potential of the ratio detection wiring 200 rises to the potential VDD.
  • the control signal APREB is returned to the high level to end the precharge period, and the control signal DEC is set to the high level.
  • control signal DEC returns to the Low level after a predetermined time ⁇ output from the delay circuit 158, and the discharge operation is completed.
  • the ARSELREF potentials after a predetermined time ⁇ are V1, V2, and V3, respectively, when the High bit ratio is small, medium, and large.
  • the potential of the ratio detection wiring 200 depends on the ratio of the High bits in the plurality of write registers 150. , V2, V3, etc.).
  • the ratio comparison unit 142 has a function of outputting the magnitude relation between the potential of the ratio detection wiring 200 after discharge output from the ratio detection unit 141 and the reference potential.
  • a plurality of reference potentials may be compared.
  • the potential of the ratio detection wiring 200 is set to two reference potentials VCREF1 (for example, about 0.75V) and VCREF2 (for example, about 1.2V). ).
  • the ratio comparison unit 142 includes comparators 156a, 156b, 156c, an inverter circuit 160, and an AND circuit 162.
  • the non-inverting input terminal of the comparator 156a is connected to the ratio detection wiring 200.
  • the reference potential VCREF2 is supplied to the inverting input terminal of the comparator 156a.
  • the output S1 of the comparator 156a is at a high level when ARSELREF ⁇ VCREF2, and at a low level otherwise.
  • the non-inverting input terminal of the comparator 156b is connected to the ratio detection wiring 200.
  • the reference potential VCREF1 is supplied to the inverting input terminal of the comparator 156b.
  • the output of the comparator 156b is at a high level when ARSELREF ⁇ VCREF1, and is at a low level otherwise.
  • the output S1 of the comparator 156a is supplied to one input terminal of the AND circuit 162 via the inverter circuit 160, and the other input terminal of the AND circuit 162 is connected to the output terminal of the comparator 156b.
  • the output S2 of the AND circuit 162 becomes High level when VCREF1 ⁇ ARSELREF ⁇ VCREF2, and becomes Low level at other times.
  • the inverting input terminal of the comparator 156c is connected to the ratio detection wiring 200.
  • the reference potential VCREF1 is supplied to the non-inverting input terminal of the comparator.
  • the output S3 of the comparator 156c is at a high level when ARSELREF ⁇ VCREF1, and is at a low level at other times.
  • the inverted output of the comparator 156b may be connected to S3.
  • the ratio comparison unit 142 outputs the magnitude relationship between the ARSELREF after the charge discharge (the potential of the ratio detection wiring 200) and the reference potentials VCREF1 and VCREF2. That is, the outputs S1, S2, and S3 output a High level when ARSELREF ⁇ VCREF2, VCREF1 ⁇ ARSELREF ⁇ VCREF2, respectively, when ARSELREF ⁇ VCREF1, and output a Low level otherwise.
  • the voltage regulator circuit 154 generates a voltage VSET (first power supply voltage) used at the time of SET writing and a voltage VRESET (second power supply voltage) used at the time of RESET writing, and the write amplifier (41a in FIG. 3). To h) and the source line driver (1c in FIG. 3).
  • VSET first power supply voltage
  • VRESET second power supply voltage
  • the voltage regulator circuit 154 includes three regulator circuits VSETGEN_S (166S), VSETGEN_M (166M), and VSETGEN_L (166L) that generate the voltage VSET.
  • the current supply capacities of the three regulator circuits are VSETGEN_L (166L), VSETGEN_M (166M), and VSETGEN_S (166S) in descending order. That is, VSETGEN_L (166L), VSETGEN_M (166M), and VSETGEN_S (166S) are regulator circuits for large current, medium current, and small current, respectively.
  • the voltage regulator circuit 154 includes three regulator circuits VRESETGEN_S (168S), VRESETGEN_M (168M), and VRESETGEN_L (168L) that generate the voltage VRESET.
  • the current supply capacities of the three regulator circuits are VRESETGEN_L (168L), VRESETGEN_M (168M), and VRESETGEN_S (168S) in descending order. That is, VRESETGEN_L (168L), VRESETGEN_M (168M), and VRESETGEN_S (168S) are regulator circuits for large current, medium current, and small current, respectively.
  • the signal S1 is input to the regulator circuits VSETGEN_S (166S; for small current) and VRESETGEN_L (168L; for large current).
  • VSETGEN_S 166S; for small current
  • VRESETGEN_L 168L; for large current
  • the signal S2 is input to the regulator circuits VSETGEN_M (166M; medium current) and VRESETGEN_M (168M; medium current).
  • VSETGEN_M 166M; medium current
  • VRESETGEN_M 168M; medium current
  • the signal S3 is input to the regulator circuits VSETGEN_L (166L; for large current) and VRESETGEN_S (168S; for small current).
  • VSETGEN_L 166L; for large current
  • VRESETGEN_S 168S; for small current
  • the voltage VSETREF serving as a reference voltage is input to the regulator circuit (166S, 166M, 166L) for the voltage VSET.
  • a voltage VSETREF serving as a reference voltage is input to the regulator circuit (168S, 168M, 168L) for the voltage VRESET.
  • NMOS transistors N1, N2, and N3 are connected to the ground lines S1, S2, and S3 supplied from the ratio comparison unit 142, respectively. Control signals / APREB are supplied to the gates of these NMOS transistors, respectively. As a result, during the precharge period shown in FIG. 9, the lines S1, S2, and S3 are pulled down to the low level, and all of the six regulator circuits included in the voltage regulator circuit 154 are held in an inoperative state.
  • VSETGEN_S 166S; for small current
  • VSETGEN_M 166M; for medium current
  • VSETGEN_L 166L; for large current
  • the drain of the PMOS transistor 171a is connected to the output terminal of the comparator 170a and the gate of the PMOS transistor 172a.
  • the voltage VPP is supplied to the source of the PMOS transistor 171a.
  • the signal S1 is supplied to the gate of the PMOS transistor 171a.
  • the PMOS transistor 171a is turned on, and the gate of the PMOS transistor 172a is pulled up to the high level. Accordingly, the PMOS transistor (output transistor) 172a is turned off, and the regulator circuit VSETGEN_S (166S) is held in a non-operating state.
  • the signal S1 is supplied to the comparator 170a, and when the S1 is at a low level (non-selected), the comparator 170a is stopped to reduce the current flowing by the comparator itself.
  • VSETGEN_M (166M) and VSETGEN_L (166L) in FIGS. 6B and 6C have the same configuration as VSETGEN_S (166S) in FIG. .
  • the current drive capabilities of the output transistors 172a, 172b, and 172c of the three regulator circuits are 172a, 172b, and 172c in ascending order.
  • the current driving capability of a transistor can be changed by a gate width, a channel length, a threshold voltage, and the like. If the gate width is increased, the channel length is shortened, and the threshold voltage is decreased, the current driving capability increases. Conversely, if the gate width is decreased, the channel length is increased and the threshold voltage is increased, the current driving capability decreases. . Therefore, the current drive capability of the output transistors 172a, 172b, and 172c is set in the above order using one or more factors of the gate width, channel length, and threshold voltage.
  • the configuration of the regulator circuit for the voltage VRESET is not shown, but is the same as the configuration of the regulator circuit for the voltage VSET in FIG. However, in the regulator circuit for the voltage VRESET, the voltage VRESETREF is input as the reference potential.
  • 8-bit write data (11010111) is stored in the internal IO line in order from the left to IO_0, IO_1,. . , IO_6 and IO_7. Further, for the 8-bit data, all the column selection signals Y3_0-7 are made active, eight resistance change memory cells are selected by the upper column selection signals Y1 and Y2, and the data of each bit is written.
  • FIG. 8 is a timing chart showing the operation of the semiconductor device 10 according to the first embodiment.
  • FIG. 8 shows, in order from the top, a command (COM), a reset signal RESET0, column selection signals Y1, Y2, a column selection signal Y3, an IO line signal IO_0-7, a set signal SET0, and write data (Write data). Show.
  • each operation at timings t1 to t6 in FIG. 8 will be described.
  • an active command (not shown) is issued, a (sub) word line is selected, and then a PROG command is issued at the timing of time t1, as shown in FIG.
  • the PROG command is a command for writing the write data into the memory cell.
  • the column selection signals Y1, Y2, and Y3 are all in an unselected state and are at a low level. Therefore, the control signal C1 in FIG. 4 is at the Low level in all the cells, the bit line common source line connection switch of the Y switch in each bit unit is turned on, and all the bit lines BL_0-511 are connected to the common source line 4 And continuity.
  • the reset signal RESET0 and the set signal SET0 are at the low level. Further, the potentials of the common source line 4 and all the bit lines BL_0-511 are kept at the low level.
  • timings t2 to t3 are the operation period of the ratio detection unit 141 of the internal power generation circuit 32a described with reference to FIG. During the operation period, the ratio detection wiring 200 is precharged and discharged. As shown in FIG. 8, at timing t2, write data (Write data) is set, and the plurality of write registers 150 hold the write data (11010111). A signal corresponding to the write data is also output to the IO line (IO_0-7).
  • the ratio of High bits in the plurality of write registers 150 is 0.75.
  • the ratio detection wiring 200 is discharged at high speed after precharging, and ARSELREF (the potential of the ratio detection wiring 200) drops to a low voltage after discharge. Therefore, in the ratio comparison unit 142, S3 becomes High level, and in the voltage regulator circuit 154, the regulator circuit VSETGEN_L (166L; for large current) and VRESETGEN_S (168S; for small current) are selected. As a result, a voltage VSET with a high current supply capability and a voltage VRESET with a low current supply capability are output.
  • RESET writing is started at timing t3.
  • Column selection signals Y1 and Y2 are set, respectively, and all the column selection signals Y3_0-7 are set to High level (active), and eight bit lines are selected bit lines. Further, the reset signal RESET0 is set to the high level.
  • the node NS of the source line driver (such as 1c in FIG. 4) becomes the potential VRESET and supplies the voltage VRESET to the common source line 4.
  • the control signal C1 becomes High level
  • the bit line selection switch 60 becomes conductive
  • 8 The two selected bit lines are electrically connected to the write amplifiers (41a to 41h).
  • the write amplifiers (41a to 41h) since the reset signal RESET0 is at the high level, the node Nout of the write amplifier corresponding to the IO_2 and IO_4 at the low level among the IO lines is electrically connected to the ground and becomes the potential 0. Become.
  • the SET writing is started.
  • the signals IO_0-7 of the eight IO lines hold the voltage corresponding to the signal of the same data pattern (11010111) as that at the time of RESET writing.
  • the node NS of the source line driver (such as 1c in FIG. 4) changes to the potential 0 by changing the set signal SET0 to the High level, and the potential 0 is supplied to the common source line 4.
  • the node Nout of the write amplifier corresponding to IO_0, IO_1, IO_3, IO_5, IO_6, and IO_7 that are at the high level among the IO lines is the voltage source. It conducts to VSET and becomes potential VSET.
  • the selected bit lines corresponding to IO_0, IO_1, IO_3, IO_5, IO_6, and IO_7 are at the potential VSET, and the common source line 4 is at the potential 0 during the period from the timing t5 to t6. Then, the cell transistor corresponding to the selected sub word line WL is turned on, and the resistance changes in the direction from the common source line 4 to the selected bit line in the six resistance change memory cells corresponding to IO_0, IO_1, IO_3, IO_5, IO_6, and IO_7. Current flows through the variable element.
  • the regulator circuit VSETGEN_L (166L) having a high current supply capability is selected, the ratio of the High bit is high, and even when SET write is performed to many memory cells, the current supply is insufficient.
  • an appropriate current can be supplied from the write amplifier (such as 41a in FIG. 4) to the resistance variable element.
  • timing t6 the signal that has been transitioned at the time of SET writing is restored to the same state as the initial state t1.
  • the 8-bit write data is (11010111) and the High bit ratio is 0.75 is illustrated, but the High bit ratio of the 8-bit write data is not constant.
  • the high bit ratio may be low as in (00010000), and the high bit ratio may be in the middle as in (11001010).
  • the current supply amount of the voltage VRESET at the time of RESET write and the voltage at the time of SET write according to the ratio of the High bits is possible to appropriately set the current supply amount of VSET.
  • the ratio detection unit 141 of the internal power generation circuit A can be composed of a PMOS transistor P1, a capacitor 164, and three NMOS transistors per write register, with a small chip area. Can be implemented.
  • FIG. 8 shows the case where eight write data are simultaneously written in the resistance change type memory cell in the memory cell mat of FIG. 3, the present invention is not limited to this.
  • n write registers 150 are used (n is an arbitrary natural number.
  • the memory cells are arranged over a plurality of memory cell mats in the memory cell array 12. This can be applied to the case where writing is simultaneously performed on the n resistance change type memory cells.
  • three regulator circuits having different current supply capabilities are prepared and switched, but the present invention is not limited to this.
  • two regulator circuits having different current supply capabilities may be prepared and switched.
  • four or more regulator circuits having different current supply capabilities may be prepared, and the current supply capability difference may be set more finely and switched.
  • one regulator circuit is selected corresponding to the outputs S1, S2, and S3 of the ratio comparison unit 142, but the present invention is not limited to this.
  • two or more regulator circuits may be selected in combination according to the output of the ratio comparison unit 142. Thereby, the current supply capability can be set more finely.
  • FIG. 7 is a circuit diagram showing a regulator circuit (266S; for small current) of the voltage VSET in the semiconductor device according to the first modification of the first embodiment.
  • the extraction circuit 190a is newly added to the regulator circuit (266S; for small current) of FIG.
  • the extraction circuit 190a sets the wiring of the output voltage VSET to the ground and makes the wiring of the output voltage VSET conductive when VSET> VSETREF.
  • This is a circuit for controlling the output voltage VSET to be equal to the reference voltage VSETREF by discharging to ground and reducing the output voltage VSET.
  • the extraction circuit 190a includes a comparator 180a, NMOS transistors (181a and 182a), and an inverter circuit 183.
  • the reference potential VSETREF is supplied to the inverting input terminal of the comparator 180a.
  • the output voltage VSET of VSETGEN_S (266S) is fed back to the non-inverting input terminal of the comparator 180a.
  • the drain of the NMOS transistor 181a is connected to the wiring of the output voltage VSET.
  • the source of the NMOS transistor 181a is connected to the ground.
  • the gate of the NMOS transistor 181a is connected to the output terminal of the comparator 180a.
  • the drain of the NMOS transistor 182a is connected to the output terminal of the comparator 180a and the gate of the NMOS transistor 181a.
  • the source of the NMOS transistor 182a is connected to the ground.
  • the signal S1 is supplied to the gate of the NMOS transistor 182a through the inverter circuit 183a.
  • S1 is at the low level (non-selected)
  • the NMOS transistor 182a is turned on, and the gate of the NMOS transistor 181a is pulled down to the low level.
  • the NMOS transistor 181a is turned off, and the regulator circuit VSETGEN_S (166S) is held in a non-operating state.
  • the extraction circuit 190a when the output voltage VSET> VSETREF, the output voltage VSET can be matched with the reference voltage VSETREF at high speed and with high accuracy.
  • FIG. 10 is a circuit diagram showing the internal power generation circuit A (132a) of the semiconductor device according to the second embodiment.
  • the voltage regulator circuit 254 has a current supply capability of the voltage VRESET used for RESET writing. Without variable control, the voltage VRESET is generated only by the regulator circuit VRESETGEN_L (168L; for large current). Since the other points are the same as those in the first embodiment, the same reference numerals are assigned and duplicate descriptions are omitted.
  • VRESETGEN_L 168L; for large current
  • SET writing is performed on the resistance variable elements corresponding to the High bit in the write data.
  • FIG. 10 the reason why the configuration of FIG. 10 is suitable for the write sequence of FIG. 11 will be described with reference to FIG. 11 while explaining the operation of the semiconductor device according to the second embodiment. Also in the second embodiment, it is assumed that eight write data (11010111) are written simultaneously, as in FIG. 8 (first embodiment).
  • the ratio of the High bit in the plurality of write registers 150 is always 0, and the RESET write is always performed on the maximum number of memory cells (in this case, 8), so that the voltage regulator circuit 254 supplies the current.
  • a voltage VRESET having a high capability may be output. Therefore, in the second embodiment, only VRESETGEN_L (168L; for large current) is provided as a regulator circuit for the voltage VRESET, and the voltage VRESET having a high current supply capability is always output. Therefore, the regulator circuit (168M, 168S) for the voltage VRESET in the first embodiment can be eliminated, and the circuit scale can be reduced.
  • timings t14 to t15 are the same periods as the timings t2 to t3 in FIG. 8 (first embodiment). During this period, the ratio detection wiring 200 is precharged and discharged. The description of the operation during this period is omitted because it overlaps with that of the first embodiment.
  • SET write is performed at timings t15 to t16.
  • the operation during this period is the same as that at timings t5 to t6 in FIG. 8 (first embodiment), and a description thereof will be omitted.
  • timing t16 the signal that was transitioned at the time of SET writing is restored to the same state as the initial state t11.
  • the circuit scale of the voltage regulator circuit in addition to the effect of the first embodiment, an effect that the circuit scale of the voltage regulator circuit can be reduced is obtained.
  • the voltage regulator circuit 254 of the second embodiment is suitable.
  • the second embodiment can be modified as follows. That is, in the voltage regulator circuit, the voltage VSET at the time of SET writing may be configured only by a regulator circuit having a high current supply capability, and the current supply capability of the voltage VRESET at the time of RESET writing may be variably controlled.
  • a voltage regulator circuit corresponds to the Low bit of the write data after performing SET write to the resistance variable element corresponding to all bits, regardless of the write data, instead of the write sequence of FIG. This is suitable for a writing sequence in which RESET writing is performed on the resistance variable element.
  • the present disclosure can be applied to all memory systems that perform writing by supplying current to memory cells.
  • it can be suitably used for a memory system in which the number of write bits is not constant.

Landscapes

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Abstract

　本発明は、複数のメモリセルに同時に書き込みを行う半導体装置において、第１のデータを書き込むビット数が一定でない場合であっても、各メモリセルに安定して電流供給を行う。半導体装置は、複数のメモリセルと、該複数のメモリにそれぞれ書き込まれる複数のライトデータを保持する複数のライトレジスタと、該複数のライトレジスタに保持された複数のライトデータにおける第１のデータ及び第２のデータの比率を判定する比率判定回路と、第１のデータの書き込み時に使用する第１の電源電圧及び第２のデータの書き込み時に使用する第２の電源電圧を発生する電圧レギュレータ回路とを備える。ここで、該電圧レギュレータ回路は、比率判定回路の出力に基づいて、第１の電源電圧及び第２の電源電圧のうち少なくとも一方の電流供給能力を制御する。

Description

半導体装置
　（関連出願についての記載）
　本発明は、日本国特許出願：特願２０１３－０８１４０８号（２０１３年４月９日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
　本発明は、半導体装置に関する。特に、本発明は、メモリセルに書き込み電流を供給する電源回路に関する。
　メモリシステムの内部電源発生回路において、電流供給量が異なる２以上の回路を備え、モード設定（例えば、アクティブモードとスタンバイモード）により、該回路を切り替える方式が提案されている。このような内部電源発生回路によれば、動作モードに応じて電流供給を行うことで、消費電力の低減を図ることができる。
　特許文献１は、アクティブ時用の電流供給能力の大きい回路（ＶＤＬＡＣＴ）と、スタンバイ時用の電流供給能力の小さい回路（ＶＤＬＳＴＹ）と、を備えた内部電源発生回路を開示している（特許文献１の図１を参照）。
特開２００８－１５９１４５号公報
　以下の分析は、本発明の観点から与えられる。
　複数のメモリセルに同時に電流を供給して書き込みを行うメモリシステムにおいて、書き込むデータの論理値「１」（第１のデータ＝Ｈｉｇｈビット。以下同じ）、論理値「０」（第２のデータ＝Ｌｏｗビット。以下同じ）の比率は、一定でないため、論理値「１」、「０」のいずれかを同時に書き込む際に、書き込むビット数は一定にならない。そのため、各メモリセルに供給される電流値が一定にならないという問題がある。結果として、書き込み後のメモリセルの状態にばらつきが発生したり、書き込みマージンがとれなくなったりする可能性がある。
　特許文献１に記載された内部電源発生回路は、書き込むビット数に応じた電流供給量の制御を行っておらず、上記した問題は、解決されていない。
　かくて、メモリセルに電流を供給して書き込みを行うメモリシステムにおいて、同時に書き込むビット数が一定でない場合であっても、各メモリセルに安定して電流供給を行うことが可能な内部電源発生回路の実現が期待されている。
　本発明の第１の視点による半導体装置は、複数のメモリセルと、前記複数のメモリセルに其々書き込まれる複数のライトデータを保持する複数のライトレジスタと、前記複数のライトレジスタに保持された前記複数のライトデータにおける第１のデータ及び第２のデータの比率を判定する比率判定回路と、前記第１のデータの書き込み時に使用する第１の電源電圧、及び第２のデータの書き込み時に使用する第２の電源電圧を発生する電圧レギュレータ回路と、を備える。ここで、前記電圧レギュレータ回路は、前記比率判定回路の出力に基づいて、前記第１の電源電圧及び前記第２の電源電圧のうち少なくとも一方の電流供給能力を制御する。
　本発明の半導体装置によれば、同時に書き込むビット数が一定でない場合であっても、各メモリセルに安定して電流供給を行うことに貢献しうる半導体装置を提供することができる。
第１の実施形態に係る半導体装置の全体構成を示すブロック図である。 第１の実施形態に係る半導体装置のメモリセルアレイを示すブロック図である。 第１の実施形態に係る半導体装置のメモリセルマットを示すブロック図である。 第１の実施形態に係る半導体装置のメモリセル、ビット単位のＹスイッチ、ライトアンプ、ソース線ドライバを回路図である。 第１の実施形態に係る半導体装置の内部電源発生回路Ａを示す回路図である。 図５の第１の電源電圧のレギュレータ回路を示す回路図である。 第１の実施形態の変形例１に係る半導体装置の第１の電源電圧のレギュレータ回路を示す回路図である。 第１の実施形態に係る半導体装置の動作を示すタイミングチャートである。 第１の実施形態に係る半導体装置の比率検出部の動作を説明するための図である。 第２の実施形態に係る半導体装置の内部電源発生回路Ａを示す回路図である。 第２の実施形態に係る半導体装置の動作を示すタイミングチャートである。
　まず、一実施形態の概要について説明する。なお、実施形態の概要の説明において付記した図面参照符号は専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
　一実施形態における半導体装置１０は、図１に示すように、第１の電源電圧（図５の電圧ＶＳＥＴ）及び第２の電源電圧（図５の電圧ＶＲＥＳＥＴ）を発生する内部電源発生回路Ａ（３２ａ）を備えた半導体装置である。ここで、半導体装置１０の内部電源発生回路Ａ（３２ａ）は、図５に示すように、複数のメモリセルと、該複数のメモリセルに其々に書き込まれる複数のライトデータを保持する複数のライトレジスタ１５０と、複数のライトレジスタ１５０に保持された複数のライトデータにおける第１のデータ（例えば、Ｈｉｇｈビット）及び第２のデータ（例えば、Ｌｏｗビット）の比率を判定する比率判定回路１５２と、第１のデータの書き込み時に使用する第１の電源電圧（電圧ＶＳＥＴ）、及び第２のデータの書き込み時に使用する第２の電源電圧（電圧ＶＲＥＳＥＴ）を発生する電圧レギュレータ回路１５４と、を備える。ここで、該電圧レギュレータ回路１５４は、比率判定回路１５２の出力に基づいて、第１の電源電圧（電圧ＶＳＥＴ）及び第２の電源電圧（電圧ＶＲＥＳＥＴ）のうち少なくとも一方の電流供給能力を制御する（図５の内部電源発生回路Ａ（３２ａ）では、第１の電源電圧及び第２の電源電圧の両方の電流供給能力を制御している。また、図１０の内部電源発生回路Ａ（１３２ａ）のように、いずれか一方の電源電圧（図１１の場合は、第１の電源電圧）の電流供給能力だけを制御する構成も可能である。）。
　上記の構成によれば、複数のメモリセルに同時に（同じタイミングにて）電流を供給して書き込みを行うメモリシステムにおいて、第１のデータ及び第２のデータの比率を判定し、該比率に基づいて書き込み時に供給する電源電圧の電流供給能力を制御するようにしたので、書き込むビット数が一定でない場合であっても、各メモリセルに対して安定して電流供給を行うことが可能になる。
　上記電圧レギュレータ回路１５４は、図５に示すように、第１の電源電圧（電圧ＶＳＥＴ）及び第２の電源電圧（電圧ＶＲＥＳＥＴ）に対して、電流供給能力の異なる２以上のレギュレータ回路（電圧ＶＳＥＴに対して、ＶＳＥＴＧＥＮ＿Ｌ、ＶＳＥＴＧＥＮ＿Ｍ、ＶＳＥＴＧＥＮ＿Ｓ；電圧ＶＲＥＳＥＴに対して、ＶＲＥＳＥＴＧＥＮ＿Ｌ、ＶＲＥＳＥＴＧＥＮ＿Ｍ、ＶＲＥＳＥＴＧＥＮ＿Ｓ）を備え、比率判定回路１５２の出力（Ｓ１、Ｓ２、Ｓ３）に基づいて、２以上のレギュレータ回路のうち、使用するレギュレータ回路を選択するようにしてもよい。
　また、図１０に示す電圧レギュレータ回路２５４のように、第１の電源電圧（電圧ＶＳＥＴ）及び第２の電源電圧（電圧ＶＲＥＳＥＴ）の一方に対して、電流供給能力の異なる２以上のレギュレータ回路（図１１では、電圧ＶＳＥＴに対して、ＶＳＥＴＧＥＮ＿Ｌ、ＶＳＥＴＧＥＮ＿Ｍ、ＶＳＥＴＧＥＮ＿Ｓ）を備え、比率判定回路１５２の出力（Ｓ１、Ｓ２、Ｓ３）に基づいて、２以上のレギュレータ回路のうち、使用するレギュレータ回路を選択するようにしてもよい。
　上記の２以上のレギュレータ回路の出力トランジスタ（図６の各レギュレータ回路ＶＳＥＴＧＥＮ＿Ｓ、ＶＳＥＴＧＥＮ＿Ｍ、ＶＳＥＴＧＥＮ＿Ｌの出力トランジスタは、それぞれ１７２ａ～ｃ）の電流駆動能力が互いに異なることが好ましい。
　上記比率判定回路１５２は、図５に示すように、内部配線（比率検出用配線）２００と、複数のライトレジスタ１５０が保持する複数のライトデータによりそれぞれ導通／非導通が制御される複数の第１スイッチ素子（ＮＭＯＳトランジスタＮａ０～１０２３）と、を備え、複数の第１スイッチ素子の一端は、それぞれ内部配線（比率検出用配線）２００と接続される。そして、内部配線（比率検出用配線）２００は所定の電位ＶＤＤでプリチャージされ、プリチャージされた電荷を複数の第１スイッチ素子のうち、導通状態の第１スイッチ素子を介して放電したときの内部配線（比率検出用配線）２００の電位（図９のＡＲＳＥＬＲＥＦ）により、上記比率を判定するようにしてもよい。
　上記比率判定回路１５２において、図５に示すように、複数の第１スイッチ素子（ＮＭＯＳトランジスタＮａ０～１０２３）のそれぞれに対して、直列に定電流源（ＮＭＯＳトランジスタＮｃ０～１０２３）が接続されるようにしてもよい。
　上記比率判定回路１５２は、図５に示すように、２つの入力端子の電位を比較する１以上のコンパレータ（１５６ａ～ｃ）をさらに備え、各々のコンパレータの一方の入力端子に比率検出用配線２００が接続され、各々のコンパレータの他方の入力端子に１以上の基準電位（ＶＣＲＥＦ１、ＶＣＲＥＦ２等）のいずれかが供給され、各々のコンパレータ（１５６ａ～ｃ）の出力に基づいて、比率検出用配線２００の電位（図１０のＡＲＳＥＬＲＥＦ）と１以上の基準電位（ＶＣＲＥＦ１、ＶＣＲＥＦ２等）との大小関係を出力するようにしてもよい。
　上記比率判定回路１５２は、図５に示すように、遅延回路１５８をさらに備え、プリチャージを終えたタイミングから遅延回路１５８により発生された遅延時間後（図９におけるτの経過後）に、コンパレータ（１５６ａ～ｃ）による比較を行うようにしてもよい。
　上記電圧レギュレータ回路１５４は、図５に示すように、比率判定回路１５２が出力する大小関係（例えば、比率検出用配線２００の電位と、基準電位ＶＣＲＥＦ１、ＶＣＲＥＦ２との大小関係）に応じて、２以上のレギュレータ回路（電圧ＶＳＥＴに対して、図５のＶＳＥＴＧＥＮ＿Ｌ、ＶＳＥＴＧＥＮ＿Ｍ、ＶＳＥＴＧＥＮ＿Ｓ；電圧ＶＲＥＳＥＴに対して、図５のＶＲＥＳＥＴＧＥＮ＿Ｌ、ＶＲＥＳＥＴＧＥＮ＿Ｍ、ＶＲＥＳＥＴＧＥＮ＿Ｓ）のうち、使用するレギュレータ回路を選択するようにしてもよい。
　図１０に示す電圧レギュレータ回路２５４のように、第１の電源電圧（電圧ＶＳＥＴ）に対する電流供給能力の異なる２以上のレギュレータ回路（ＶＳＥＴＧＥＮ＿Ｓ、ＶＳＥＴＧＥＮ＿Ｍ、ＶＳＥＴＧＥＮ＿Ｌ）と、第２の電源電圧（電圧ＶＲＥＳＥＴ）に対する１つのみのレギュレータ回路（ＶＲＥＳＥＴＧＥＮ＿Ｌ）を備え、第１及び第２のデータ其々に対応する複数のメモリセルに、第２の電源電圧（電圧ＶＲＥＳＥＴ）を供給して第２のデータの書き込みを行った後、第１のデータに対応するメモリセルに、第１の電源電圧（電圧ＶＳＥＴ）を供給して第１のデータの書き込みを行うようにしてもよい。
　また、図１０とは逆に、電圧レギュレータ回路は、第２の電源電圧（電圧ＶＲＥＳＥＴ）に対する電流供給能力の異なる２以上のレギュレータ回路と、第１の電源電圧（電圧ＶＳＥＴ）に対する１つのみのレギュレータ回路を備え、第１及び第２のデータ其々に対応する複数のメモリセルに、第１の電源電圧（電圧ＶＳＥＴ）を供給して第１のデータの書き込みを行った後、第２のデータに対応するメモリセルに、第２の電源電圧（電圧ＶＲＥＳＥＴ）を供給して第２のデータの書き込みを行うようにしてもよい。
　上記メモリセルは、第１及び第２のデータに其々に対応して、互いに異なる抵抗状態（例えば、第１のデータを書き込む場合、低抵抗状態；第２のデータを書き込む場合、高抵抗状態）に書き込まれる抵抗変化型素子（図４の８１、８２等）を有するものであってもよい。
　以下、本願開示の各実施形態について、図面を参照して詳しく説明する。
［第１の実施形態］
（第１の実施形態の構成）
　第１の実施形態の構成について、図１を参照しながら説明する。図１は、第１の実施形態に係る半導体装置１０全体のブロック図である。
　図１において、メモリセルアレイ１２は、二次元的に配置された複数の抵抗変化型メモリセル（図４の７１、７２等）を具備している。各抵抗変化型メモリセルは、抵抗変化型素子（ＲｅＲＡＭ；Ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）（図４の８１、８２等）とセルトランジスタ（図４の１０４、１０５等）で構成される。ここで、抵抗変化型素子（ＲｅＲＡＭ）は、例えば、下部電極と金属酸化物と上部電極の積層構造を有し、下部電極と上部電極の間に電気的ストレスを印加することにより抵抗特性が変化する記憶素子である。各抵抗変化型素子は、高抵抗状態と低抵抗状態のいずれかの抵抗状態を記憶し、不揮発性記憶素子として機能する。また、セルトランジスタ（図４の１０４、１０５等）は、電流制御の観点からＮＭＯＳトランジスタが好適であるが、例えばバイポーラトランジスタ等も適用可能である。半導体装置１０は、メモリセルアレイ１２の中でアクセスする抵抗変化型メモリセルを選択し、高抵抗状態を低抵抗状態に変化させるＳＥＴ書き込み、低抵抗状態を高抵抗状態に変化させるＲＥＳＥＴ書き込み、抵抗状態の読み出しの動作を行う。ここで、本明細書では、低抵抗状態を「１」、高抵抗状態を「０」とする。すなわち、ＳＥＴ書き込みは「１」をライトする動作であり、ＲＥＳＥＴ書き込みは「０」をライトする動作である。
　図１において、メモリセルアレイ１２以外のブロックは、メモリセルアレイ１２に対して、上記の動作を制御している。
　まず、アドレス入力回路１４は、アクセスする抵抗変化型メモリセルのアドレスＡＤＤを入力する。次に、アドレスラッチ回路１６は、入力されたアドレスＡＤＤをラッチし、ロウアドレスＡＤＤ＿ｒｏｗと、カラムアドレスＡＤＤ＿ｃｏｌｕｍｎに分離して、ロウ制御回路２６、カラム制御回路２４に夫々、供給する。
　ここで、ロウ制御回路２６は、不図示のロウデコーダを有し、ロウアドレスＡＤＤ＿ｒｏｗからロウ選択信号をデコードする。上記ロウ選択信号により選択された（サブ）ワード線（以降、「選択（サブ）ワード線」という）がアクティブになる。また、カラム制御回路２４は、不図示のカラムデコーダを有し、カラムアドレスＡＤＤ＿ｃｏｌｕｍｎからカラム選択信号をデコードする。上記カラム選択信号により選択されたビット線（以降、「選択ビット線」という）がアクティブになる。
　メモリセルアレイ１２内の複数の抵抗変化型メモリセルは、複数の（サブ）ワード線と複数のビット線の交点に二次元的に配置され、それらのうち、選択（サブ）ワード線と選択ビット線の両方に接続されている抵抗変化型メモリセルが選択され、アクセスされる。具体的には、例えば、図４のＢＬ０が選択ビット線、図４の（サブ）ワード線ＷＬが選択（サブ）ワード線の場合、セルトランジスタ１０４はオン状態であり、共通ソース線４と選択ビット線ＢＬ０の間に電圧を印加して、抵抗変化型メモリセル７１の抵抗変化型素子８１に電流を流すことで、書き込み動作を行う。
　クロック入力回路３４は、外部から半導体装置１０に供給される相補の外部クロック信号ＣＫ、／ＣＫを受け、内部クロックＩＣＬＫを生成して、タイミングジェネレータ３８に供給する。タイミングジェネレータ３８は、内部クロックＩＣＬＫを基に、半導体装置１０内で必要な種々のタイミング信号を生成し、各部へ供給する。なお、本明細書において、信号名の／はＬｏｗレベルがアクティブの信号であることを示している。
　データ入出力端子ＤＱは入出力回路３０と接続され、データ入出力端子ＤＱに書き込みデータが入力されると、書き込みデータが入出力回路３０に取り込まれる。また、入出力回路３０はデータレジスタ２８と接続され、取り込まれた書き込みデータを、一旦、データレジスタ２８に保存する。その後、データレジスタ２８に保存された書き込みデータを、所定のタイミングでメモリセルアレイ１２内部のＩＯ線（図３のＩＯ＿０－７等）に出力する。そして、各ＩＯ線の信号は、ライトアンプ（ＷＡＭＰ；図３の４１ａ～ｈ等）に供給される。
　次に、コマンド入力回路１８は、制御信号として、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ等を入力する。コマンドデコード回路２０は、これらの信号／ＲＡＳ、／ＣＡＳ、／ＷＥ等をデコードし、デコードされたコマンドの実行に必要な制御信号を半導体装置１０内の各部に出力する。
　次に、内部電源発生回路３２は、図１に示すように、内部電源発生回路Ａ（３２ａ）及び内部電源発生回路Ｂ（３２ｂ）からなる２つのブロックで構成されている。ここで、内部電源発生回路Ｂ（３２ｂ）は、外部から供給される電源ＶＤＤ、ＶＳＳを入力し、半導体装置１０内の各部で必要な電圧ＶＰＰ、ＶＲＥＲＤ、ＶＰＥＲＩ等を生成し、各部へ供給する。
　一方、内部電源発生回路Ａ（３２ａ）は、外部から供給される電源ＶＤＤ、ＶＳＳを入力し、電圧ＶＳＥＴ（第１の電源電圧）及び電圧ＶＲＥＳＥＴ（第２の電源電圧）を生成し、メモリセルアレイ１２に供給する。ここで、電圧ＶＳＥＴは、ライトアンプ（図３の４１ａ～ｈ等）に供給され、ＳＥＴ書き込み時に使用される。また、電圧ＶＲＥＳＥＴは、ソース線ドライバ（図２の１ａ～ｊ、２ａ～ｊ、３ａ～ｊ等）に供給され、ＲＥＳＥＴ書き込み時に使用される。内部電源発生回路Ａ（３２ａ）では、データレジスタ２８から供給される１０２４ビットＤａｔａ＿０－１０２３に基づいて、電圧ＶＳＥＴ及び電圧ＶＲＥＳＥＴの電流供給能力を制御している（詳細は後述）。
　次に、図２を参照し、メモリセルアレイ１２の構成について、より詳細に説明する。図２に示すように、メモリセルアレイ１２は、複数のメモリセルマット（７ａ～７ｄ、８ａ～８ｄ、９ａ～９ｄ）を含んで構成される。これらのメモリセルマットは、二次元的に配置され、図２では、メモリセルアレイ１２が４行Ｍ列のメモリセルマットで構成される場合を例示している。但し、メモリセルマットの配置は、それに限定されず、任意の配置が可能である。
　図２に示すように、４行Ｍ列のメモリセルマットは列単位の領域に分けられ、夫々の領域ごとにソース線が共通化される。具体的には、第０列のメモリセルマットには共通ソース線４が配設され、第１列のメモリセルマットには共通ソース線５が配設され、第Ｍ－１列のメモリセルマットには共通ソース線６が配設されている。
　同図上では、列単位の領域内でソース線が行方向に５本、列方向に２本、配置されるように示されているが、共通ソース線（４、５、６）は、実際には、例えば、共通の拡散層、又は１層ベタの配線で構成される。
　また、各メモリセルマットの両サイドには、Ｙスイッチ群（ＹＳＷ群）、及びライトアンプ群（ＷＡＭＰ群）が配置されている。
　また、ワード線は、メインワード線とサブワード線による階層構造となっており、メインワード線ドライバ（ＭＷＤ）は、列毎に１つ配置され、サブワード線ドライバ（ＳＷＤ）は、メモリセルマット毎に配置されている。この階層構造において、抵抗変化型メモリセルに直接接続されるのは、サブワード線である。
　また、各メモリセルマットに対して、少なくとも１つ以上のソース線ドライバを配置することが、安定な電流供給の観点から望ましく、図２に示すように、第１の実施形態では、各メモリセルマットのサブワード線ドライバＳＷＤ（２１ａ～２１ｄ、２３ａ～２３ｄ、２５ａ～２５ｄ）の両サイドにソース線ドライバ（１ａ～１ｊ、２ａ～２ｊ、３ａ～３ｊ）を配置している。但し、それに限定されず、ソース線ドライバは、任意の配置が可能である。
　次に、図３を参照し、１つのメモリセルマット７ａ、即ち、０行０列のメモリセルマットに関連する部分（図２の一点鎖線内）について、その構成をより詳細に説明する。図３において、メモリセルマット７ａは、二次元的に配置された抵抗変化型メモリセルを有している。ロウアドレスＡＤＤ＿ｒｏｗは９ビットであり、９ビットのうちの６ビットがメインワード線の１つを選択するのに用いられる。また、残りの３ビットがロウ選択信号ＦＸ＿０－７の１つを選択するのに用いられ、サブワード線ドライバ２１ａに供給される。
　一方、カラムアドレスＡＤＤ＿ｃｏｌｕｍｎも９ビットであるが、３ビット毎に分離したＡＤＤ＿ｃｏｌｕｍｎ＿ｈ、ＡＤＤ＿ｃｏｌｕｍｎ＿ｍ、ＡＤＤ＿ｃｏｌｕｍｎ＿ｌに対して、夫々デコードする。ここで、ＡＤＤ＿ｃｏｌｕｍｎ＿ｈは上位側３ビットであり、ＡＤＤ＿ｃｏｌｕｍｎ＿ｌは下位側３ビットである。また、ＡＤＤ＿ｃｏｌｕｍｎ＿ｍは、残りの中間の３ビットである。そして、ＡＤＤ＿ｃｏｌｕｍｎ＿ｈをデコードした８本のカラム選択信号をＹ１＿０－７、ＡＤＤ＿ｃｏｌｕｍｎ＿ｍをデコードした８本のカラム選択信号をＹ２＿０－７、ＡＤＤ＿ｃｏｌｕｍｎ＿ｌをデコードした８本のカラム選択信号をＹ３＿０－７とする。
　上記したロウ選択信号ＦＸ＿０－７による選択（サブ）ワード線と、上記したカラム選択信号Ｙ１＿０－７、Ｙ２＿０－７、Ｙ３＿０－７による選択ビット線の交点に位置する抵抗変化型メモリセルがアクセスされる。
　また、図２のメモリセルマット７ａの両サイドに配置された２つのライトアンプ群（ＷＡＭＰ群）は、図３に示すように、一方が、４つのライトアンプ（４１ａ、４１ｃ、４１ｅ、４１ｇ）を含み、他方が、４つのライトアンプ（４１ｂ、４１ｄ、４１ｆ、４１ｈ）を含んでいる。
　また、図２のメモリセルマット７ａの両サイドに配置された２つのＹスイッチ群（ＹＳＷ群）は、図３において、一方のＹスイッチ群は、４つのＹスイッチ（５１ａ、５１ｃ、５１ｅ、５１ｇ）を含み、他方のＹスイッチ群は、４つのＹスイッチ（５１ｂ、５１ｄ、５１ｆ、５１ｈ）を含んでいる。
　また、図２のメモリセルマット７ａに隣接して配置されている４つのソース線ドライバ（１ａ、１ｂ、１ｃ、１ｄ）のうち、図３では、ソース線ドライバ１ｃ、１ｄを示している（ソース線ドライバ１ａ、１ｂは図３には不図示であるが、実際にはメモリセルマット７ａに隣接して接続されている）。
　共通ソース線４の電位を制御するソース線ドライバ（１ｃ、１ｄ）には、図示されない制御回路から、制御信号として、セット信号ＳＥＴ０、リセット信号ＲＥＳＥＴ０が供給される。一方、選択ビット線の電位を制御するライトアンプ（４１ａ～４１ｈ）にも、該制御回路から、制御信号として、セット信号ＳＥＴ０、リセット信号ＲＥＳＥＴ０が供給される。
　また、図３において、８本のＩＯ線（ＩＯ＿０－７）が配線されている。８本のＩＯ線（ＩＯ＿０－７）は、外部入出力端子ＤＱから入出力回路３０、及びデータレジスタ２８を介して入力される８ビットの書き込みデータの各ビットに対応した信号を保持する。そして、８ビットの書き込みが終了し、外部入出力端子ＤＱから次の８ビットの書き込みデータが入力されると、８本のＩＯ線（ＩＯ＿０－７）の信号は更新される。
　次に、カラム選択信号Ｙ１、Ｙ２、Ｙ３と、選択ビット線の関係について、詳細に説明する。５１２本のビット線ＢＬ＿０－５１１は、６４本のビット線からなる８つのグループに分割される。第１のグループはＢＬ＿０－６３、第２のグループはＢＬ＿６４－１２７、第３のグループはＢＬ＿１２８－１９１、第４のグループはＢＬ＿１９２－２５５、第５のグループはＢＬ＿２５６－３１９、第６のグループはＢＬ＿３２０－３８３、第７のグループはＢＬ＿３８４－４４７、第８のグループはＢＬ＿４４８－５１１である。
　上記第１～第８のグループのうち、どのグループを選択するかは、カラム選択信号Ｙ１＿０－７により決められる。図３に示すように、第１のグループのビット線ＢＬ＿０－６３に接続されている８つのＹスイッチ（５１ａ～５１ｈ）に対して、カラム選択信号Ｙ１＿０が供給される。それにより、カラム選択信号Ｙ１＿０がアクティブの場合、第１のグループのビット線ＢＬ＿０－６３が、選択される。同様に、カラム選択信号Ｙ１＿１、Ｙ１＿２、．．．、Ｙ１＿７に対して、第２のグループ、第３のグループ、．．．、第８のグループのビット線が、夫々選択される。
　次に、各グループ内において、８つのＹスイッチのうち、どのＹスイッチを選択するかは、カラム選択信号Ｙ３＿０－７により決められる。例えば、図３に示すように、第１のグループの場合、８つのＹスイッチ５１ａ～５１ｈに対して、カラム選択信号Ｙ３＿０～Ｙ３＿７を夫々供給し、カラム選択信号Ｙ３＿０－７のうちアクティブとなる配線に接続されたＹスイッチを選択している。
　また、図３に示すように、偶数番目のビット線と、奇数番目のビット線は、交互に両サイドのＹスイッチに振り分けられ配線される。各Ｙスイッチは、８本のビット線と接続される。具体的には、Ｙスイッチ５１ａは、ビット線ＢＬ０、ＢＬ２、．．．、ＢＬ１４と接続される。Ｙスイッチ５１ｂは、ビット線ＢＬ１、ＢＬ３、．．．．、ＢＬ１５と接続される。Ｙスイッチ５１ｃは、ビット線ＢＬ１６、ＢＬ１８、．．．．、ＢＬ３０と接続される。Ｙスイッチ５１ｄは、ビット線ＢＬ１７、ＢＬ１９、．．．．、ＢＬ３１と接続される。Ｙスイッチ５１ｅは、ビット線ＢＬ３２、ＢＬ３４、．．．．、ＢＬ４６と接続される。Ｙスイッチ５１ｆは、ビット線ＢＬ３３、ＢＬ３５、．．．．、ＢＬ４７と接続される。Ｙスイッチ５１ｇは、ビット線ＢＬ４８、ＢＬ５０、．．．．、ＢＬ６２と接続される。Ｙスイッチ５１ｈは、ビット線ＢＬ４９、ＢＬ５１、．．．．、ＢＬ６３と接続される。
　次に、各Ｙスイッチ内で、どのビット線を選択するかは、各Ｙスイッチに供給されるカラム選択信号Ｙ２＿０－７により決められる。例えば、Ｙスイッチ５１ａにおいて、カラム選択信号Ｙ２＿０－７に基づいて、ビット線ＢＬ０、ＢＬ２、．．．．、ＢＬ１４のいずれかが選択される。具体的には、Ｙ２＿０がアクティブの場合、ビット線ＢＬ０が選択され、Ｙ２＿１がアクティブの場合、ビット線ＢＬ２が選択され、Ｙ２＿７がアクティブの場合、ビット線ＢＬ１４が選択される。
　以上説明したように、カラム選択信号Ｙ１、Ｙ２、Ｙ３に基づいて、１つのビット線が選択ビット線として選択される。しかしながら、図３において、複数のビット線を選択ビット線とすることも可能である。例えば、カラム選択信号Ｙ３＿０－７を全て、Ｈｉｇｈレベル（アクティブ）に設定すると、各グループ内の８つのＹスイッチから、各々１本ずつのビット線を選択ビット線とすることができる。このようにすることで、８つの抵抗変化型メモリセルを同時にアクセスすることができる。
　また、図３に示すように、各Ｙスイッチ（５１ａ～５１ｈ等）に対して、夫々、ライトアンプ（４１ａ～４１ｈ等）を設けているので、複数の選択ビット線に対して同時に電圧供給を行う能力が確保されている。
　次に、図４を参照し、ソース線ドライバ１ｃ、ビット単位のＹスイッチ５２、ライトアンプ４１ａの構成について、より詳細に説明する。図４は、図３において破線枠の領域を詳細に示したブロック図である。但し、図４では、Ｙスイッチ５１ａに含まれる８つのビット単位のＹスイッチのうち、１つのビット単位のＹスイッチ５２のみを示している。また、ビット単位のＹスイッチ５２にビット線ＢＬ＿０を介して、抵抗変化型メモリセル７１が、接続されていることを示している。
　図４において、ソース線ドライバ１ｃは、ＰＭＯＳトランジスタ９３と、ＮＭＯＳトランジスタ１０２と、インバータ回路９１と、を含んで構成される。ＰＭＯＳトランジスタ９３と、ＮＭＯＳトランジスタ１０２は、電圧源ＶＲＥＳＥＴと接地との間に直列に接続される。具体的には、ＰＭＯＳトランジスタ９３のソースが電圧源ＶＲＥＳＥＴと接続され、ＰＭＯＳトランジスタ９３のドレインとＮＭＯＳトランジスタ１０２のドレインは共にノードＮＳに接続され、ＮＭＯＳトランジスタ１０２のソースは接地と接続される。また、ＰＭＯＳトランジスタ９３のゲートはインバータ回路９１を介してリセット信号ＲＥＳＥＴ０の配線と接続される。また、ＮＭＯＳトランジスタ１０２のゲートはセット信号ＳＥＴ０の配線と接続される。そして、ノードＮＳは、共通ソース線４と接続される。
　次に、ビット単位のＹスイッチ５２の構成を詳細に説明する。ビット単位のＹスイッチ５２は、ビット線選択スイッチ６０と、ビット線共通ソース線接続スイッチ６１と、インバータ回路６２、６４と、ＮＡＮＤ回路２６３とで構成される。ここで、ビット線選択スイッチ６０と、ビット線共通ソース線接続スイッチ６１は、いずれも、ＰＭＯＳトランジスタとＮＭＯＳトランジスタにより構成されるトランスファゲートである。ビット線選択スイッチ６０は、ライトアンプ４１ａの出力と、ビット線ＢＬ０との導通／非導通を制御するスイッチである。一方、ビット線共通ソース線接続スイッチ６１は、共通ソース線４とビット線ＢＬ０との導通／非導通を制御するスイッチである。
　ビット線選択スイッチ６０と、ビット線共通ソース線接続スイッチ６１は、いずれも、インバータ回路６４の出力である制御信号Ｃ１により、相補に制御される。具体的には、制御信号Ｃ１がＨｉｇｈレベルのとき、ビット線選択スイッチ６０は導通状態になり、ビット線共通ソース線接続スイッチ６１は非導通状態になる。その結果、ビット線ＢＬ０はライトアンプ４１ａと導通する。一方、制御信号Ｃ１がＬｏｗレベルのとき、ビット線選択スイッチ６０は非導通状態になり、ビット線共通ソース線接続スイッチ６１は導通状態になる。その結果、ビット線ＢＬ０は共通ソース線４と導通する。
　次に、制御信号Ｃ１の生成に関連した部分の構成について説明する。ＮＡＮＤ回路２６３の３つの入力端子には、カラム選択信号Ｙ１＿０、Ｙ２＿０、Ｙ３＿０が入力される。カラム選択信号Ｙ１＿０＝Ｙ２＿０＝Ｙ３＿０＝１の場合に、制御信号Ｃ１＝１となり、ビット線ＢＬ０はライトアンプ４１ａと導通し、選択ビット線となる。また、上記以外の場合には、制御信号Ｃ１＝０となり、ビット線ＢＬ０は選択ビット線とならずに、共通ソース線４側と導通する。
　尚、図４では、ビット単位のＹスイッチ５２について説明したが、その他のビット単位のＹスイッチの構成は、ビット単位のＹスイッチ５２と同じであり、Ｙ１＿ｉ、Ｙ２＿ｊ、Ｙ３＿ｋ（ｉ、ｊ、ｋ＝０～７）の組み合わせのカラム選択信号がそれぞれ供給される点が異なるだけである。
　次に、図４のライトアンプ（ＷＡＭＰ）４１ａの構成について説明する。ライトアンプ（ＷＡＭＰ）４１ａは、ＳＥＴ書き込み時及びＲＥＳＥＴ書き込み時に、ビット単位のＹスイッチ（５２等）を介して、抵抗変化型素子（８１、８２等）に書き込み電流を供給する。尚、図３における半導体装置１０に含まれる各ライトアンプ（ＷＡＭＰ）の構成は、図５に示すライトアンプ（ＷＡＭＰ）４１ａの構成と同じである。図５に示すように、ライトアンプ４１ａは、ＰＭＯＳトランジスタ９４、ＮＭＯＳトランジスタ９５～９７、及びインバータ回路９８を含んで構成される。電圧源ＶＳＥＴと接地の間に、ＰＭＯＳトランジスタ９４、及びＮＭＯＳトランジスタ９５～９７は直列に接続される。ＰＭＯＳトランジスタ９４及びＮＭＯＳトランジスタ９６のゲートはインバータ回路９８を介してＩＯ＿０の配線と接続される。また、ＮＭＯＳトランジスタ９５のゲートは、セット信号ＳＥＴ０の配線と接続される。また、ＮＭＯＳトランジスタ９７のゲートは、リセット信号ＲＥＳＥＴ０の配線と接続される。
　上記の構成により、ライトアンプ４１ａにおいて、ＩＯ＿０がＨｉｇｈレベルで、且つ、セット信号ＳＥＴ０がＨｉｇｈレベルのとき、ＰＭＯＳトランジスタ９４及びＮＭＯＳトランジスタ９５がオン、ＮＭＯＳトランジスタ９６、９７がオフとなる。これにより、ＯＵＴ＿０の配線に電圧ＶＳＥＴが供給される。一方、ＩＯ＿０がＬｏｗレベルで、且つ、リセット信号ＲＥＳＥＴ０がＨｉｇｈレベルのとき、ＰＭＯＳトランジスタ９４及びＮＭＯＳトランジスタ９５がオフ、ＮＭＯＳトランジスタ９６、９７がオンとなる。これにより、ＯＵＴ＿０の配線はグランドと導通する。また、上記以外の場合には、電圧源ＶＳＥＴとノードＮｏｕｔの間、及びノードＮｏｕｔとグランドの間は、いずれも非導通となり、電流の流れる経路がないため、抵抗変化型素子（図４の８１、８２等）に電流は流れない。
　図４に示すように、ライトアンプ４１ａのノードＮｏｕｔは、ＯＵＴ＿０の配線を介してビット単位のＹスイッチ５２と接続される。ＳＥＴ書き込み時には、ライトアンプ４１ａは、ＯＵＴ＿０の配線を介して、抵抗変化型メモリセル７１の一端（図４のＡ）に電圧ＶＳＥＴを印加し、抵抗変化型素子８１に書き込み電流を供給する。また、ＳＥＴ書き込み時には、ソース線ドライバ１ｃのノードＮＳはグランドと導通している。これにより、図４のＡからＢの方向に電流が流れてＳＥＴ書き込みが行われる。一方、ＲＥＳＥＴ書き込み時には、ソース線ドライバ１ｃは抵抗変化型メモリセル７１の他端（図４のＢ）に電圧ＶＲＥＳＥＴを印加し、抵抗変化型素子８１に書き込み電流を供給する。それにより、図４のＢからＡの方向に電流が流れ、ライトアンプ４１ａはＯＵＴ＿０の配線を介してその電流をグランドに引き込む。これによりＲＥＳＥＴ書き込みが行われる。
　次に、図５を参照しながら、内部電源発生回路Ａ（３２ａ）の構成について説明する。図５は、第１の実施形態に係る半導体装置１０の内部電源発生回路Ａ（３２ａ）を示す回路図である。図５に示すように、内部電源発生回路Ａ（３２ａ）は、複数のライトレジスタ１５０、比率判定回路１５２、及び電圧レギュレータ回路１５４により構成される。
　図１に示すように、データレジスタ２８は複数のライトデータを一時保存しているレジスタである。データレジスタ２８は、一時保存した複数のライトデータのうち、メモリセルアレイ１２に書き込む１０２４ビットのライトデータＤａｔａ＿０－１０２３を内部電源発生回路３２に転送する。内部電源発生回路Ａ（３２ａ）の各ライトレジスタ１５０は、転送された１０２４ビットのライトデータＤａｔａ＿０－１０２３を保持する。尚、本実施形態では、同時に１０２４ビットの書き込みを行うことを想定しているが、それに限定されず、同時に書き込むビット数を任意数とすることができる。該ビット数に応じて、信号Ｄａｔａのビット幅、及びライトレジスタ１５０の数を設定すればよい。
　図５に示すように、各ライトレジスタ１５０のデータに対応して、１０２４本のＥＩＯ配線（ＥＩＯ＜０＞～＜１０２３＞）に電圧が出力される。ＥＩＯ配線には、ライトレジスタ１５０がＨｉｇｈビット（データ「１」）の場合、Ｈｉｇｈレベルの電圧が出力され、ライトレジスタ１５０がＬｏｗビット（データ「０」）の場合、Ｌｏｗレベルの電圧が出力される。
　次に、比率判定回路１５２について説明する。比率判定回路１５２は、複数のライトレジスタ１５０におけるＨｉｇｈビットの比率を判定する機能を有する。尚、図５では、Ｈｉｇｈビットの比率を判定しているが、Ｌｏｗビットの比率を判定するように構成することも可能である。
　図５に示すように、比率判定回路１５２は、比率検出部１４１と比率比較部１４２とにより構成される。比率検出部１４１は、比率検出用配線２００、ＮＭＯＳトランジスタ（第１スイッチ素子）Ｎａ０～１０２３、ＮＭＯＳトランジスタＮｂ０～１０２３、ＮＭＯＳトランジスタＮｃ０～１０２３、ＰＭＯＳトランジスタＰ１、キャパシタ１６４を含んで構成される。ここで、３つのＮＭＯＳトランジスタ（Ｎａｉ、Ｎｂｉ、Ｎｃｉ、ｉ＝０～１０２３）は、それぞれ、比率検出用配線２００とグランドの間に直列に接続される。また、ＮＭＯＳトランジスタＮａｉ（ｉ＝０～１０２３）のゲートは、それぞれ対応するＥＩＯ＜ｉ＞（ｉ＝０～１０２３）の配線と接続される。また、ＮＭＯＳトランジスタＮｂｉ（ｉ＝０～１０２３）のゲートには、制御信号ＤＥＣが供給される。また、ＮＭＯＳトランジスタＮｃｉ（ｉ＝０～１０２３）のゲートには、バイアス電圧ＶＩＮＴＲＥＦが供給され、ＮＭＯＳトランジスタＮｃｉ（ｉ＝０～１０２３）は、定電流源として動作する。
　また、ＰＭＯＳトランジスタＰ１は、電源ＶＤＤ（例えば、１．５Ｖ程度）と比率検出用配線２００の間に接続され、ＰＭＯＳトランジスタＰ１のゲートには、制御信号ＡＰＲＥＢが印加される。
　次に、図９を参照しながら、比率検出部１４１の動作について説明する。まず、制御信号ＡＰＲＥＢをＬｏｗレベルにして、ＰＭＯＳトランジスタＰ１をオンし、比率検出用配線２００とキャパシタ１６４を電位ＶＤＤでプリチャージする。これにより、図９に示すように、比率検出用配線２００の電位は、電位ＶＤＤまで上昇する。
　次に、制御信号ＡＰＲＥＢをＨｉｇｈレベルに戻してプリチャージ期間を終了すると共に、制御信号ＤＥＣをＨｉｇｈレベルにする。これにより、ＮＭＯＳトランジスタＮｂｉ（ｉ＝０～１０２３）はオンする。また、ＮＭＯＳトランジスタＮａｉ（ｉ＝０～１０２３）のうち、ＥＩＯ＜ｉ＞（ｉ＝０～１０２３）の電圧がＨｉｇｈレベルに対応するＮＭＯＳトランジスタが、オンする。これにより、ＥＩＯ＜ｉ＞（ｉ＝０～１０２３）の電圧がＨｉｇｈレベルに対応する３つのＮＭＯＳトランジスタＮａｉ、Ｎｂｉ、Ｎｃｉは導通し、電流が流れるパスが形成される。
　上記の電流の流れるパスを介して、プリチャージされた電荷が放電される。ここで、複数のライトレジスタ１５０におけるＨｉｇｈビットの比率が大きいほど、ＮＭＯＳトランジスタＮａｉ（ｉ＝０～１０２３）のうちでオンする数が増え、電流の流れるパスが増えるため、放電の速度は速くなる。一方、複数のライトレジスタ１５０におけるＨｉｇｈビットの比率が小さい場合には、ＮＭＯＳトランジスタＮａｉ（ｉ＝０～１０２３）のうちでオンする数が少なく、電流の流れるパスが少ないため、放電の速度は遅くなる。図１０には、３通りのＨｉｇｈビットの比率に対して、放電時のＡＲＳＥＬＲＥＦ（比率検出用配線２００の電位）の波形を示している。
　ＮＭＯＳトランジスタＮｃｉ（ｉ＝０～１０２３）は、定電流源として動作し、放電時に流れる電流を安定させている。
　また、制御信号ＤＥＣは、遅延回路１５８が出力する所定時間τ後に、Ｌｏｗレベルに戻り、放電の動作が終了する。図９に示すように、Ｈｉｇｈビットの比率が小さい場合、中くらいの場合、大きい場合に、所定時間τ後のＡＲＳＥＬＲＥＦの電位は、それぞれＶ１、Ｖ２、Ｖ３になっている。
　以上のように、比率判定回路１５２の比率検出部１４１では、図９で説明したように、複数のライトレジスタ１５０におけるＨｉｇｈビットの比率に応じて、比率検出用配線２００の電位（図９のＶ１、Ｖ２、Ｖ３等）を出力している。
　次に、図５に戻って、比率判定回路１５２の比率比較部１４２について説明する。比率比較部１４２は、比率検出部１４１が出力した放電後の比率検出用配線２００の電位と、基準電位との大小関係を出力する機能を有する。ここで、比較する基準電位は、複数であってもよく、図５では、比率検出用配線２００の電位を２つの基準電位ＶＣＲＥＦ１（例えば、０．７５Ｖ程度）、ＶＣＲＥＦ２（例えば、１．２Ｖ程度）と比較している。
　図５において、比率比較部１４２は、コンパレータ１５６ａ、１５６ｂ、１５６ｃ、インバータ回路１６０、ＡＮＤ回路１６２を含んで構成される。コンパレータ１５６ａの非反転入力端子は、比率検出用配線２００と接続される。コンパレータ１５６ａの反転入力端子には、基準電位ＶＣＲＥＦ２が供給される。これにより、コンパレータ１５６ａの出力Ｓ１は、ＡＲＳＥＬＲＥＦ≧ＶＣＲＥＦ２のとき、Ｈｉｇｈレベルになり、それ以外のとき、Ｌｏｗレベルになる。
　コンパレータ１５６ｂの非反転入力端子は、比率検出用配線２００と接続される。また、コンパレータ１５６ｂの反転入力端子には、基準電位ＶＣＲＥＦ１が供給される。これにより、コンパレータ１５６ｂの出力は、ＡＲＳＥＬＲＥＦ≧ＶＣＲＥＦ１のとき、Ｈｉｇｈレベルになり、それ以外のとき、Ｌｏｗレベルになる。また、ＡＮＤ回路１６２の一方の入力端子には、インバータ回路１６０を介して、コンパレータ１５６ａの出力Ｓ１が供給され、ＡＮＤ回路１６２の他方の入力端子は、コンパレータ１５６ｂの出力端子と接続される。これにより、ＡＮＤ回路１６２の出力Ｓ２は、ＶＣＲＥＦ１≦ＡＲＳＥＬＲＥＦ＜ＶＣＲＥＦ２のときに、Ｈｉｇｈレベルになり、それ以外のときに、Ｌｏｗレベルになる。
　コンパレータ１５６ｃの反転入力端子は、比率検出用配線２００と接続される。また、コンパレータの非反転入力端子には、基準電位ＶＣＲＥＦ１が供給される。これにより、コンパレータ１５６ｃの出力Ｓ３は、ＡＲＳＥＬＲＥＦ＜ＶＣＲＥＦ１のときに、Ｈｉｇｈレベルになり、それ以外のときに、Ｌｏｗレベルになる。尚、コンパレータ１５６ｃを設ける代わりにコンパレータ１５６ｂの反転出力をＳ３に接続しても良い。
　以上を纏めると、比率比較部１４２は、電荷放電後のＡＲＳＥＬＲＥＦ（比率検出用配線２００の電位）と、基準電位ＶＣＲＥＦ１、ＶＣＲＥＦ２との大小関係を以下のように出力する。即ち、出力Ｓ１、Ｓ２、Ｓ３は、それぞれ、ＡＲＳＥＬＲＥＦ≧ＶＣＲＥＦ２のとき、ＶＣＲＥＦ１≦ＡＲＳＥＬＲＥＦ＜ＶＣＲＥＦ２のとき、ＡＲＳＥＬＲＥＦ＜ＶＣＲＥＦ１のときに、Ｈｉｇｈレベルを出力し、それ以外のときはＬｏｗレベルを出力する。尚、上記の大小関係において、≧と＞の間、及び≦と＜の間には、実質的に差はなく、どちらに判定されてもよい。
　次に、電圧レギュレータ回路１５４について説明する。電圧レギュレータ回路１５４は、ＳＥＴ書き込み時に使用する電圧ＶＳＥＴ（第１の電源電圧）、ＲＥＳＥＴ書き込み時に使用する電圧ＶＲＥＳＥＴ（第２の電源電圧）を発生し、メモリセルアレイ１２のライトアンプ（図３の４１ａ～ｈ等）及びソース線ドライバ（図３の１ｃ等）に供給する機能を有している。
　図５に示すように、電圧レギュレータ回路１５４は、電圧ＶＳＥＴを発生する３つのレギュレータ回路であるＶＳＥＴＧＥＮ＿Ｓ（１６６Ｓ）、ＶＳＥＴＧＥＮ＿Ｍ（１６６Ｍ）、ＶＳＥＴＧＥＮ＿Ｌ（１６６Ｌ）を備えている。ここで、３つのレギュレータ回路の電流供給能力は、大きい順に、ＶＳＥＴＧＥＮ＿Ｌ（１６６Ｌ）、ＶＳＥＴＧＥＮ＿Ｍ（１６６Ｍ）、ＶＳＥＴＧＥＮ＿Ｓ（１６６Ｓ）である。即ち、ＶＳＥＴＧＥＮ＿Ｌ（１６６Ｌ）、ＶＳＥＴＧＥＮ＿Ｍ（１６６Ｍ）、ＶＳＥＴＧＥＮ＿Ｓ（１６６Ｓ）は、それぞれ、大電流用、中電流用、小電流用のレギュレータ回路である。
　また、電圧レギュレータ回路１５４は、電圧ＶＲＥＳＥＴを発生する３つのレギュレータ回路であるＶＲＥＳＥＴＧＥＮ＿Ｓ（１６８Ｓ）、ＶＲＥＳＥＴＧＥＮ＿Ｍ（１６８Ｍ）、ＶＲＥＳＥＴＧＥＮ＿Ｌ（１６８Ｌ）を備えている。ここで、３つのレギュレータ回路の電流供給能力は、大きい順に、ＶＲＥＳＥＴＧＥＮ＿Ｌ（１６８Ｌ）、ＶＲＥＳＥＴＧＥＮ＿Ｍ（１６８Ｍ）、ＶＲＥＳＥＴＧＥＮ＿Ｓ（１６８Ｓ）である。即ち、ＶＲＥＳＥＴＧＥＮ＿Ｌ（１６８Ｌ）、ＶＲＥＳＥＴＧＥＮ＿Ｍ（１６８Ｍ）、ＶＲＥＳＥＴＧＥＮ＿Ｓ（１６８Ｓ）は、それぞれ、大電流用、中電流用、小電流用のレギュレータ回路である。
　図５に示すように、レギュレータ回路ＶＳＥＴＧＥＮ＿Ｓ（１６６Ｓ；小電流用）及びＶＲＥＳＥＴＧＥＮ＿Ｌ（１６８Ｌ；大電流用）には、信号Ｓ１が入力される。これにより、複数のライトレジスタ１５０におけるＨｉｇｈビットの比率が低く、信号Ｓ１がＨｉｇｈレベルとなる場合には、電圧ＶＳＥＴの電流供給能力が小さいレギュレータ回路ＶＳＥＴＧＥＮ＿Ｓ（１６６Ｓ；小電流用）、及び電圧ＶＲＥＳＥＴの電流供給能力が大きいレギュレータ回路ＶＲＥＳＥＴＧＥＮ＿Ｌ（１６８Ｌ；大電流用）が選択される。
　また、レギュレータ回路ＶＳＥＴＧＥＮ＿Ｍ（１６６Ｍ；中電流用）及びＶＲＥＳＥＴＧＥＮ＿Ｍ（１６８Ｍ；中電流用）には、信号Ｓ２が入力される。これにより、複数のライトレジスタ１５０におけるＨｉｇｈビットの比率が中位で、信号Ｓ２がＨｉｇｈレベルとなる場合には、電圧ＶＳＥＴの電流供給能力が中間のレギュレータ回路ＶＳＥＴＧＥＮ＿Ｍ（１６６Ｍ；中電流用）、及び電圧ＶＲＥＳＥＴの電流供給能力が中間のレギュレータ回路ＶＲＥＳＥＴＧＥＮ＿Ｍ（１６８Ｍ；中電流用）が選択される。
　また、レギュレータ回路ＶＳＥＴＧＥＮ＿Ｌ（１６６Ｌ；大電流用）及びＶＲＥＳＥＴＧＥＮ＿Ｓ（１６８Ｓ；小電流用）には、信号Ｓ３が入力される。これにより、複数のライトレジスタ１５０におけるＨｉｇｈビットの比率が高く、信号Ｓ３がＨｉｇｈレベルとなる場合には、電圧ＶＳＥＴの電流供給能力が大きいレギュレータ回路ＶＳＥＴＧＥＮ＿Ｌ（１６６Ｌ；大電流用）、及び電圧ＶＲＥＳＥＴの電流供給能力が小さいレギュレータ回路ＶＲＥＳＥＴＧＥＮ＿Ｓ（１６８Ｓ；小電流用）が選択される。
　電圧ＶＳＥＴ用のレギュレータ回路（１６６Ｓ、１６６Ｍ、１６６Ｌ）には、基準電圧となる電圧ＶＳＥＴＲＥＦが入力される。電圧ＶＲＥＳＥＴ用のレギュレータ回路（１６８Ｓ、１６８Ｍ、１６８Ｌ）には、基準電圧となる電圧ＶＳＥＴＲＥＦが入力される。
　また、比率比較部１４２から供給されるＳ１、Ｓ２、Ｓ３の配線には、それぞれ、グランドとの間に、ＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ３が接続される。これらのＮＭＯＳトランジスタのゲートには、それぞれ制御信号／ＡＰＲＥＢが供給される。これにより、図９に示したプリチャージ期間に、Ｓ１、Ｓ２、Ｓ３の配線がＬｏｗレベルにプルダウンされ、電圧レギュレータ回路１５４に含まれる６つのレギュレータ回路をいずれも非動作状態に保持している。
　次に、図６を参照しながら、電圧ＶＳＥＴ用のレギュレータ回路の構成について説明する。図６（Ａ）、（Ｂ）、（Ｃ）は、それぞれ、ＶＳＥＴＧＥＮ＿Ｓ（１６６Ｓ；小電流用）、ＶＳＥＴＧＥＮ＿Ｍ（１６６Ｍ；中電流用）、ＶＳＥＴＧＥＮ＿Ｌ（１６６Ｌ；大電流用）の回路図である。
　図６（Ａ）において、ＶＳＥＴＧＥＮ＿Ｓ（１６６Ｓ）は、コンパレータ１７０ａ、ＰＭＯＳトランジスタ１７１ａ、１７２ａにより構成される。コンパレータ１７０ａの反転入力端子には基準電位ＶＳＥＴＲＥＦが供給される。また、コンパレータ１７０ａの非反転入力端子にはＶＳＥＴＧＥＮ＿Ｓ（１６６Ｓ）の出力ＶＳＥＴがフィードバック入力される。ＰＭＯＳトランジスタ（出力トランジスタ）１７２ａのドレインは、出力電圧ＶＳＥＴの配線と接続される。また、ＰＭＯＳトランジスタ１７２ａのソースには電圧ＶＰＰが供給される。また、ＰＭＯＳトランジスタ１７２ａのゲートはコンパレータ１７０ａの出力端子と接続される。上記の構成により、出力電圧ＶＳＥＴ＜ＶＳＥＴＲＥＦの場合に、ＰＭＯＳトランジスタ１７２ａはオンし、電圧源ＶＰＰがＰＭＯＳトランジスタ１７２ａを介して出力電圧ＶＳＥＴの配線をチャージすることにより、出力電圧ＶＳＥＴが基準電位ＶＳＥＴＲＥＦと一致するように制御がなされる。
　また、ＰＭＯＳトランジスタ１７１ａのドレインは、コンパレータ１７０ａの出力端子、及びＰＭＯＳトランジスタ１７２ａのゲートと接続される。また、ＰＭＯＳトランジスタ１７１ａのソースには、電圧ＶＰＰが供給される。また、ＰＭＯＳトランジスタ１７１ａのゲートには信号Ｓ１が供給される。これにより、Ｓ１がＬｏｗレベル（非選択）の場合には、ＰＭＯＳトランジスタ１７１ａをオンし、ＰＭＯＳトランジスタ１７２ａのゲートをＨｉｇｈレベルにプルアップする。これにより、ＰＭＯＳトランジスタ（出力トランジスタ）１７２ａはオフし、レギュレータ回路ＶＳＥＴＧＥＮ＿Ｓ（１６６Ｓ）を非動作状態に保持する。更に、信号Ｓ１はコンパレータ１７０ａに供給され、Ｓ１がＬｏｗレベル（非選択）の場合にはコンパレータ１７０ａを停止させてコンパレータ自身が流す電流を削減している。
　次に、図６（Ｂ）、（Ｃ）のＶＳＥＴＧＥＮ＿Ｍ（１６６Ｍ）、ＶＳＥＴＧＥＮ＿Ｌ（１６６Ｌ）は、上述した図６（Ａ）のＶＳＥＴＧＥＮ＿Ｓ（１６６Ｓ）と同様の構成であるため、重複する説明は省略する。但し、３つのレギュレータ回路の出力トランジスタ１７２ａ、１７２ｂ、１７２ｃの電流駆動能力は、小さい順に、１７２ａ、１７２ｂ、１７２ｃとなっている。一般に、トランジスタの電流駆動能力は、ゲート幅、チャネル長、しきい値電圧等によって変えることができる。ゲート幅を大きく、チャネル長を短く、しきい値電圧を低くすると電流駆動能力は増加し、逆に、ゲート幅を小さく、チャネル長を長く、しきい値電圧を高くすると電流駆動能力は減少する。従って、ゲート幅、チャネル長、しきい値電圧のうちの１以上の要因を使用して、出力トランジスタ１７２ａ、１７２ｂ、１７２ｃの電流駆動能力が、上記の順になるようにしている。
　尚、電圧ＶＲＥＳＥＴ用のレギュレータ回路の構成は、図示していないが、図６の電圧ＶＳＥＴ用のレギュレータ回路の構成と同様である。但し、電圧ＶＲＥＳＥＴ用のレギュレータ回路では、基準電位として電圧ＶＲＥＳＥＴＲＥＦを入力する。
（第１の実施形態の動作）
　次に、第１の実施形態の動作について、図８を参照しながら説明する。以下の動作説明では、説明を簡単にするために、同時に書き込みを行うライトデータの数が８である場合を想定する。この場合、図５のライトレジスタ１５０の数は８であり、各ライトレジスタ１５０から出力されるＥＩＯ配線は、ＥＩＯ＜ｉ＞、ｉ＝０～７の８本である。また、８つのライトデータを書き込む抵抗変化型メモリセルは、図３に示すメモリセルマット内であるとする。そして、８ビットのライトデータは、（１１０１０１１１）の場合を想定する。この場合、複数のライトレジスタ１５０におけるＨｉｇｈビットの比率は、０．７５である。また、８ビットのライトデータ（１１０１０１１１）は、内部のＩＯ線において、左側から順に、ＩＯ＿０、ＩＯ＿１、．．、ＩＯ＿６、ＩＯ＿７の信号と対応しているとする。また、上記８ビットデータを、カラム選択信号Ｙ３＿０－７を全てアクティブとし、上位のカラム選択信号Ｙ１、Ｙ２により８つの抵抗変化型メモリセルを選択して、各ビットのデータを書き込む。
　図８は、第１の実施形態に係る半導体装置１０の動作を示すタイミングチャートである。図８は、上から順に、コマンド（ＣＯＭ）、リセット信号ＲＥＳＥＴ０、カラム選択信号Ｙ１、Ｙ２、カラム選択信号Ｙ３、ＩＯ線の信号ＩＯ＿０－７、セット信号ＳＥＴ０、ライトデータ（Ｗｒｉｔｅ　ｄａｔａ）を、それぞれ示している。
　図８のタイミングｔ１～ｔ６における夫々の動作を説明する。まず、不図示のアクティブコマンドが発行されて、（サブ）ワード線の選択が行われ、続いて時刻ｔ１のタイミングで、図８に示すように、ＰＲＯＧコマンドが発行される。ここで、ＰＲＯＧコマンドは、ライトデータをメモリセルに書き込むコマンドである。
　タイミングｔ１～ｔ２の初期状態の期間では、カラム選択信号Ｙ１、Ｙ２、Ｙ３はいずれも未選択の状態であり、Ｌｏｗレベルである。そのため、図４の制御信号Ｃ１は、全てのセルにおいてＬｏｗレベルであり、各ビット単位のＹスイッチのビット線共通ソース線接続スイッチは導通し、全てのビット線ＢＬ＿０－５１１は、共通ソース線４と導通している。また、初期状態では、リセット信号ＲＥＳＥＴ０、及びセット信号ＳＥＴ０は、Ｌｏｗレベルである。また、共通ソース線４、及び全てのビット線ＢＬ＿０－５１１の電位は、Ｌｏｗレベルを保持している。
　次に、タイミングｔ２～ｔ３は、図９で説明した内部電源発生回路３２ａの比率検出部１４１の動作期間である。該動作期間において、比率検出用配線２００のプリチャージ及び放電が行われる。尚、図８に示すように、タイミングｔ２において、ライトデータ（Ｗｒｉｔｅ　ｄａｔａ）が設定され、複数のライトレジスタ１５０には、ライトデータ（１１０１０１１１）が保持される。また、ＩＯ線（ＩＯ＿０－７）にもライトデータに対応する信号が出力される。
　上記のライトデータの例では、複数のライトレジスタ１５０におけるＨｉｇｈビットの比率は０．７５である。図５の比率判定回路１５２の比率検出部１４１では、比率検出用配線２００がプレチャージ後に高速に放電され、ＡＲＳＥＬＲＥＦ（比率検出用配線２００の電位）は、放電後に低い電圧まで低下する。そのため、比率比較部１４２では、Ｓ３がＨｉｇｈレベルになり、電圧レギュレータ回路１５４では、レギュレータ回路ＶＳＥＴＧＥＮ＿Ｌ（１６６Ｌ；大電流用）、及びＶＲＥＳＥＴＧＥＮ＿Ｓ（１６８Ｓ；小電流用）が選択される。その結果、電流供給能力の高い電圧ＶＳＥＴ、及び電流供給能力の低い電圧ＶＲＥＳＥＴが出力される。
　次に、タイミングｔ３で、ＲＥＳＥＴ書き込みを開始する。カラム選択信号Ｙ１、Ｙ２を夫々設定し、カラム選択信号Ｙ３＿０－７を全てＨｉｇｈレベル（アクティブ）にして、８つのビット線を選択ビット線とする。また、リセット信号ＲＥＳＥＴ０をＨｉｇｈレベルにする。これによりソース線ドライバ（図４の１ｃ等）のノードＮＳは電位ＶＲＥＳＥＴとなり、共通ソース線４に電圧ＶＲＥＳＥＴを供給する。
　また、カラム選択信号Ｙ１、Ｙ２、Ｙ３によって選択される８つのビット単位のＹスイッチ回路（図４の５２等）において、制御信号Ｃ１がＨｉｇｈレベルになり、ビット線選択スイッチ６０が導通し、８つの選択ビット線は、ライトアンプ（４１ａ～４１ｈ）と導通する。また、ライトアンプ（４１ａ～４１ｈ）において、リセット信号ＲＥＳＥＴ０がＨｉｇｈレベルであるため、ＩＯ線のうち、ＬｏｗレベルであるＩＯ＿２及びＩＯ＿４に対応するライトアンプのノードＮｏｕｔがグランドと導通し、電位０になる。
　以上により、タイミングｔ３～ｔ４の期間において、ＩＯ＿２及びＩＯ＿４に対応する選択ビット線は電位０になり、共通ソース線４は電位ＶＲＥＳＥＴとなる。そして、選択サブワード線ＷＬに対応したセルトランジスタが導通し、ＩＯ＿２及びＩＯ＿４に対応する２つの抵抗変化型メモリセルにおいて共通ソース線４から選択ビット線の方向に、抵抗変化型素子を介して電流が流れる。このとき、電流供給能力の低いレギュレータ回路ＶＲＥＳＥＴＧＥＮ＿Ｓ（１６８Ｓ）を選択しているので、Ｌｏｗビットの比率が低く（Ｈｉｇｈビットの比率が高く）、少ない数の抵抗変化型メモリセルに対してＲＥＳＥＴ書き込みを行う場合であっても、過電流とならずに、ソース線ドライバ（図４の１ｃ等）から抵抗変化型素子に対して適切な電流を供給することが可能になる。
　次に、選択された２つの抵抗変化型素子が高抵抗状態に変化した後、タイミングｔ４で、ＲＥＳＥＴ書き込みの際に遷移させたリセット信号ＲＥＳＥＴ０、カラム選択信号Ｙ３＿０－７を元のＬｏｗレベルに戻す。尚、全てのビット線ＢＬ＿０－５１１も、電位０にする。
　次に、タイミングｔ５で、ＳＥＴ書き込みを開始する。８つのＩＯ線の信号ＩＯ＿０－７は、ＲＥＳＥＴ書き込み時と同じデータパターン（１１０１０１１１）の信号に対応する電圧を保持する。そして、セット信号ＳＥＴ０をＨｉｇｈレベルに遷移することにより、ソース線ドライバ（図４の１ｃ等）のノードＮＳは、電位０となり、共通ソース線４に電位０を供給する。
　また、ライトアンプ（４１ａ～４１ｈ）において、ＳＥＴ０がＨｉｇｈレベルであるため、ＩＯ線のうち、ＨｉｇｈレベルであるＩＯ＿０、ＩＯ＿１、ＩＯ＿３、ＩＯ＿５、ＩＯ＿６、ＩＯ＿７に対応するライトアンプのノードＮｏｕｔが電圧源ＶＳＥＴと導通し、電位ＶＳＥＴになる。
　以上により、タイミングｔ５～ｔ６の期間において、ＩＯ＿０、ＩＯ＿１、ＩＯ＿３、ＩＯ＿５、ＩＯ＿６、ＩＯ＿７に対応する選択ビット線は電位ＶＳＥＴになり、共通ソース線４は電位０となる。そして、選択サブワード線ＷＬに対応したセルトランジスタが導通し、ＩＯ＿０、ＩＯ＿１、ＩＯ＿３、ＩＯ＿５、ＩＯ＿６、ＩＯ＿７に対応する６つの抵抗変化型メモリセルにおいて共通ソース線４から選択ビット線の方向に、抵抗変化型素子を介して電流が流れる。このとき、電流供給能力の高いレギュレータ回路ＶＳＥＴＧＥＮ＿Ｌ（１６６Ｌ）を選択しているので、Ｈｉｇｈビットの比率が高く、多くのメモリセルに対してＳＥＴ書き込みを行う場合であっても、電流供給不足とならずに、ライトアンプ（図４の４１ａ等）から抵抗変化型素子に対して適切な電流を供給することが可能になる。
　タイミングｔ６において、ＳＥＴ書き込みの際に遷移させた信号を元に戻し、初期状態ｔ１と同じ状態にする。
　尚、上記の例では、８ビットのライトデータが（１１０１０１１１）で、Ｈｉｇｈビットの比率が０．７５になる場合について例示したが、８ビットのライトデータのＨｉｇｈビットの比率は、一定ではない。例えば、（０００１００００）のようにＨｉｇｈビットの比率が低い場合もあり、（１１００１０１０）のようにＨｉｇｈビットの比率が中間の場合もあり、様々である。本実施形態の内部電源発生回路Ａ（３２ａ）では、書き込みビット数が一定でない場合であっても、Ｈｉｇｈビットの比率に応じて、ＲＥＳＥＴ書き込み時の電圧ＶＲＥＳＥＴの電流供給量及びＳＥＴ書き込み時の電圧ＶＳＥＴの電流供給量を適切に設定することが可能になる。
　以上説明したように、第１の実施形態に係る半導体装置１０によれば、以下に示す効果が得られる。
　まず、複数のライトデータにおいて書き込みビット数が一定でない場合であっても、該ライトデータにおけるＨｉｇｈビットの比率（又はＬｏｗビットの比率）に応じて、最適な電流供給能力のレギュレータを選択することが可能になる。それにより、各メモリセルに対して安定して電流供給を行うことが可能になるという効果が得られる。その結果、書き込み後のメモリセルの抵抗状態のばらつきが抑制され、十分な書き込みマージンを確保することが可能になる。
　また、書き込みビット数が少ない場合には、電流供給能力の低いレギュレータを選択することで、無駄な消費電力を削減する効果が得られる。
　また、内部電源発生回路Ａの比率検出部１４１は、図５に示すように、ＰＭＯＳトランジスタＰ１と、キャパシタ１６４と、１つのライトレジスタにつき３つのＮＭＯＳトランジスタにより構成することができ、小さなチップ面積で実装することができる。
　尚、図８では、８つのライトデータを、図３のメモリセルマット内の抵抗変化型メモリセルに同時に書き込む場合について示したが、それに限定されない。一般に、ｎ個のライトレジスタ１５０で構成した場合（ｎは任意の自然数。例えば、図５は、ｎ＝１０２４の場合を示している）、メモリセルアレイ１２内の複数のメモリセルマットに亘って配置されたｎ個の抵抗変化型メモリセルに対して同時に書き込む場合に適用することができる。
　尚、図５の電圧レギュレータ回路では、電流供給能力の異なるレギュレータ回路を３つ用意して切り替えているが、それに限定されない。例えば、電流供給能力の異なるレギュレータ回路を２つ用意して、切り替えるようにしてもよい。或いは、電流供給能力の異なるレギュレータ回路を４つ以上用意し、電流供給能力差をより細かく設定して、切り替えるようにしてもよい。
　また、図５では、比率比較部１４２の出力Ｓ１、Ｓ２、Ｓ３に対応して、それぞれ１つのレギュレータ回路を選択するようにしているが、それに限定されない。例えば、比率比較部１４２の出力に応じて、２以上のレギュレータ回路を組み合わせて選択するようにしてもよい。それにより、電流供給能力をより細かく設定することが可能になる。
（第１の実施形態の変形例１）
　次に、図７を参照しながら、第１の実施形態の変形例１について説明する。図７は、第１の実施形態の変形例１に係る半導体装置における電圧ＶＳＥＴのレギュレータ回路（２６６Ｓ；小電流用）を示す回路図である。図７を図６（Ａ）と比較すると分かるように、図７のレギュレータ回路（２６６Ｓ；小電流用）では、新たに、引き抜き回路１９０ａが追加されている。引き抜き回路１９０ａは、出力電圧ＶＳＥＴを基準電圧ＶＳＥＴＲＥＦと一致させる制御を行う際に、ＶＳＥＴ＞ＶＳＥＴＲＥＦとなった場合に、出力電圧ＶＳＥＴの配線をグランドと導通状態にして出力電圧ＶＳＥＴの配線の電荷をグランドに放電させて、出力電圧ＶＳＥＴを低下させて、出力電圧ＶＳＥＴが基準電圧ＶＳＥＴＲＥＦと一致するように制御を行うための回路である。
　図７において、引き抜き回路１９０ａは、コンパレータ１８０ａ、ＮＭＯＳトランジスタ（１８１ａ、１８２ａ）、インバータ回路１８３により構成される。コンパレータ１８０ａの反転入力端子には基準電位ＶＳＥＴＲＥＦが供給される。また、コンパレータ１８０ａの非反転入力端子にはＶＳＥＴＧＥＮ＿Ｓ（２６６Ｓ）の出力電圧ＶＳＥＴがフィードバック入力される。ＮＭＯＳトランジスタ１８１ａのドレインは、出力電圧ＶＳＥＴの配線と接続される。また、ＮＭＯＳトランジスタ１８１ａのソースはグランドと接続される。また、ＮＭＯＳトランジスタ１８１ａのゲートはコンパレータ１８０ａの出力端子と接続される。上記の構成により、出力電圧ＶＳＥＴ＞ＶＳＥＴＲＥＦの場合に、ＮＭＯＳトランジスタ１８１ａはオンし、出力電圧ＶＳＥＴの配線の電荷がＮＭＯＳトランジスタ１８１ａを介して放電することにより、出力電圧ＶＳＥＴが基準電位ＶＳＥＴＲＥＦと一致するように制御が行われる。
　また、ＮＭＯＳトランジスタ１８２ａのドレインは、コンパレータ１８０ａの出力端子、及びＮＭＯＳトランジスタ１８１ａのゲートと接続される。また、ＮＭＯＳトランジスタ１８２ａのソースは、グランドと接続される。また、ＮＭＯＳトランジスタ１８２ａのゲートにはインバータ回路１８３ａを介して信号Ｓ１が供給される。これにより、Ｓ１がＬｏｗレベル（非選択）の場合には、ＮＭＯＳトランジスタ１８２ａをオンし、ＮＭＯＳトランジスタ１８１ａのゲートをＬｏｗレベルにプルダウンする。これにより、ＮＭＯＳトランジスタ１８１ａはオフし、レギュレータ回路ＶＳＥＴＧＥＮ＿Ｓ（１６６Ｓ）を非動作状態に保持する。
　このように、引き抜き回路１９０ａを追加することで、出力電圧ＶＳＥＴ＞ＶＳＥＴＲＥＦの場合に、出力電圧ＶＳＥＴを基準電圧ＶＳＥＴＲＥＦに、高速且つ高精度に一致させることが可能になる。
　尚、図７では、電圧ＶＳＥＴの小電流用のレギュレータ回路についてのみ、引き抜き回路１９０ａを追加する例を示しているが、その他の５つのレギュレータ回路（図５の１６６Ｍ、１６６Ｌ、１６８Ｓ、１６８Ｍ、１６８Ｌ）についても同様に引き抜き回路を追加することで、同様に各レギュレータ回路の制御を高速且つ高精度にすることができる。
　以上説明したように、第１の実施形態の変形例１によれば、第１の実施形態の効果に加えて、さらに、各レギュレータ回路における電圧制御を高速且つ高精度に行うことができるという効果が得られる。これにより、メモリセルへの書き込み動作をさらに安定化させることが可能になる。
（第２の実施形態）
　次に、第２の実施形態について、図１０、図１１を参照しながら説明する。図１０は、第２の実施形態に係る半導体装置の内部電源発生回路Ａ（１３２ａ）を示す回路図である。図１０を図５（第１の実施形態）と比較すると分かるように、図１０の内部電源発生回路Ａ（１３２ａ）では、電圧レギュレータ回路２５４において、ＲＥＳＥＴ書き込みに使用する電圧ＶＲＥＳＥＴの電流供給能力を可変制御せずに、電圧ＶＲＥＳＥＴをレギュレータ回路ＶＲＥＳＥＴＧＥＮ＿Ｌ（１６８Ｌ；大電流用）のみによって発生させている。それ以外の点は、第１の実施形態と同様であるため、同じ参照符号を付して重複する説明は省略する。
　このように、電圧ＶＲＥＳＥＴの電流供給能力をＶＲＥＳＥＴＧＥＮ＿Ｌ（１６８Ｌ；大電流用）のみにより発生させるのは、図１１に示す書き込みシーケンスを実行する場合に好適である。即ち、ライトデータに関わらず、全てのビットに対応する抵抗変化型素子にＲＥＳＥＴ書き込みを行った後、ライトデータのうちのＨｉｇｈビットに対応する抵抗変化型素子にＳＥＴ書き込みを行う場合である。
　次に、図１１を参照して、第２の実施形態に係る半導体装置の動作について説明しながら、図１０の構成が、図１１の書き込みシーケンスにおいて好適となる理由について説明する。第２の実施形態においても、図８（第１の実施形態）と同様に、８つのライトデータ（１１０１０１１１）を同時に書き込む場合を想定する。
　まず、図１１において、タイミングｔ１２までは、図８のタイミングｔ２までと同様であるため説明を省略する。次に、タイミングｔ１２～ｔ１３では、ライトデータに対応する８つの抵抗変化型メモリセルに対して、ライトデータによらずに、（００００００００）のＲＥＳＥＴ書き込みを行う。この場合、ＩＯ線の信号ＩＯ＿ｉ（ｉ＝０～７）、複数のライトレジスタ１５０は、（００００００００）に設定される。
　この場合、複数のライトレジスタ１５０におけるＨｉｇｈビットの比率は常に０であり、常に最大数（この場合は、８つ）のメモリセルに対してＲＥＳＥＴ書き込みを行うので、電圧レギュレータ回路２５４は、電流供給能力の高い電圧ＶＲＥＳＥＴを出力すればよい。そこで、第２の実施形態では、電圧ＶＲＥＳＥＴ用のレギュレータ回路として、ＶＲＥＳＥＴＧＥＮ＿Ｌ（１６８Ｌ；大電流用）のみを設けてあり、常に電流供給能力の高い電圧ＶＲＥＳＥＴを出力するようにしている。従って、第１の実施形態の電圧ＶＲＥＳＥＴ用のレギュレータ回路（１６８Ｍ、１６８Ｓ）をなくすことができ、回路規模を小さくすることができる。
　また、図１１の書き込みシーケンスを使用することで、以下の利点が得られる。図２に示すように、ソース線を共通化して共通ソース線（４～６）を構成する場合には、共通ソース線（４～６）の電位を頻繁に変えると、ピーク電流が発生するという問題がある。この問題に対処するために、図１１に示すようにＲＥＳＥＴ書き込みを一括して行うと、共通ソース線（４～６）の電位を頻繁に変えなくて済み、ピーク電流の発生が抑制される。
　次に、タイミングｔ１２～ｔ１３のＲＥＳＥＴ書き込みが終了すると、タイミングｔ１３において、ＲＥＳＥＴ書き込みで遷移させたリセット信号ＲＥＳＥＴ０、及びカラム選択信号Ｙ３を元に戻す。
　次に、タイミングｔ１４～ｔ１５は、図８（第１の実施形態）のタイミングｔ２～ｔ３と同様の期間である。この期間において、比率検出用配線２００のプリチャージ及び放電が行われる。この期間の動作の説明は第１の実施形態と重複するため省略する。
　次に、タイミングｔ１５～ｔ１６において、ＳＥＴ書き込みを行う。この期間の動作は、図８（第１の実施形態）のタイミングｔ５～ｔ６と同様であるため、説明は省略する。
　最後に、タイミングｔ１６において、ＳＥＴ書き込みの際に遷移させた信号を元に戻し、初期状態ｔ１１と同じ状態にする。
　以上説明したように、第２の実施形態では、第１の実施形態の効果に加えて、電圧レギュレータ回路の回路規模を小さくすることができるという効果が得られる。特に、図１１で示した、ライトデータに関わらず、全てのビットに対応する抵抗変化型素子にＲＥＳＥＴ書き込みを行った後、ライトデータのうちのＨｉｇｈビットに対応する抵抗変化型素子にＳＥＴ書き込みを行う書き込みシーケンスの場合には、第２の実施形態の電圧レギュレータ回路２５４は好適である。
　尚、第２の実施形態は、以下のように変形することができる。即ち、電圧レギュレータ回路のうち、ＳＥＴ書き込み時の電圧ＶＳＥＴを電流供給能力の高いレギュレータ回路のみで構成し、ＲＥＳＥＴ書き込み時の電圧ＶＲＥＳＥＴの電流供給能力を可変制御するようにしてもよい。このような電圧レギュレータ回路は、図１１の書き込みシーケンスに代えて、ライトデータに関わらず、全ビットに対応する抵抗変化型素子にＳＥＴ書き込みを行った後、ライトデータのうちのＬｏｗビットに対応する抵抗変化型素子にＲＥＳＥＴ書き込みを行う書き込みシーケンスに対して好適である。
　本願開示は、メモリセルに電流を供給して書き込みを行う方式のメモリシステム全般に適用することができる。特に、書き込みビット数が一定でないメモリシステムに好適に使用することができる。
　なお、本発明の全開示（請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の全開示の枠内において種々の開示要素（各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
１ａ～１ｊ、２ａ～２ｊ、３ａ～３ｊ：ソース線ドライバ（ＳＤＲＶ）
４、５、６：共通ソース線（ＳＬ）
７ａ～７ｄ、８ａ～８ｄ、９ａ～９ｄ：メモリセルマット
１０：半導体装置
１１、１３、１５：メインワード線ドライバ（ＭＷＤ）
１２：メモリセルアレイ
１４：アドレス入力回路
１６：アドレスラッチ回路
１８：コマンド入力回路
２０：コマンドデコード回路
２１ａ～２１ｄ、２３ａ～２３ｄ、２５ａ～２５ｄ：サブワード線ドライバ（ＳＷＤ）
２４：カラム制御回路
２６：ロウ制御回路
２８：データレジスタ
３０：入出力回路
３２：内部電源発生回路
３２ａ、１３２ａ：内部電源発生回路Ａ
３２ｂ：内部電源発生回路Ｂ
３４：クロック入力回路
３８：タイミングジェネレータ
４１ａ～ｈ：ライトアンプ（ＷＡＭＰ）
５１ａ～ｈ：Ｙスイッチ（ＹＳＷ）
５２：ビット単位のＹスイッチ（ＹＳＷ）
６０：ビット線選択スイッチ
６１：ビット線共通ソース線接続スイッチ
６２、６４、９１、９８、１６０、１８３ａ：インバータ回路
７１、７２：抵抗変化型メモリセル
８１、８２：抵抗変化型素子
９３、９４、１７１ａ～ｃ、Ｐ１：ＰＭＯＳトランジスタ
９５、９６、９７、１０２、１８１ａ、１８２ａ、Ｎ１～３、Ｎａ０～１０２３、Ｎｂ０～１０２３、Ｎｃ０～１０２３：ＮＭＯＳトランジスタ
１０４、１０５：セルトランジスタ
１４１：比率検出部
１４２：比率比較部
１５０：ライトレジスタ
１５２：比率判定回路
１５４、２５４：電圧レギュレータ回路
１５６ａ～ｃ、１７０ａ～ｃ、１８０ａ：コンパレータ
１５８：遅延回路
１６２：ＡＮＤ回路
１６４：キャパシタ
１６６Ｌ：ＶＳＥＴＧＥＮ＿Ｌ（ＶＳＥＴのレギュレータ回路（大電流用））
１６６Ｍ：ＶＳＥＴＧＥＮ＿Ｍ（ＶＳＥＴのレギュレータ回路（中電流用））
１６６Ｓ、２６６Ｓ：ＶＳＥＴＧＥＮ＿Ｓ（ＶＳＥＴのレギュレータ回路（小電流用））
１６８Ｌ：ＶＲＥＳＥＴＧＥＮ＿Ｌ（ＶＲＥＳＥＴのレギュレータ回路（大電流用））
１６８Ｍ：ＶＲＥＳＥＴＧＥＮ＿Ｍ（ＶＲＥＳＥＴのレギュレータ回路（中電流用））
１６８Ｓ：ＶＲＥＳＥＴＧＥＮ＿Ｓ（ＶＲＥＳＥＴのレギュレータ回路（小電流用））
１７２ａ～ｃ：ＰＭＯＳトランジスタ（出力トランジスタ）
１９０ａ：引き抜き回路
２００：比率検出用配線（内部配線）
２６３：ＮＡＮＤ回路
ＭＷＬ：メインワード線
ＷＬ：（サブ）ワード線
ＢＬ：ビット線
ＩＯ＿０～ＩＯ＿７：ＩＯ線
Ｙ１：上位カラム選択信号
Ｙ２：下位カラム選択信号
ＦＸ：ロウ選択信号
ＳＥＴ０：セット信号
ＲＥＳＥＴ０：リセット信号
ＮＳ、Ｎｏｕｔ：ノード
ＡＲＳＥＬＲＥＦ：比率検出用配線の電位
ＡＰＲＥＢ、ＤＥＣ：制御信号
ＶＩＮＴＲＥＦ：（定電流源の）バイアス電圧
ＶＣＲＥＦ１、ＶＣＲＥＦ２：基準電位
ＶＳＥＴＲＥＦ、ＶＲＥＳＥＴＲＥＦ：基準電圧

Claims (11)

  1. 　複数のメモリセルと、
    　前記複数のメモリセルに其々書き込まれる複数のライトデータを保持する複数のライトレジスタと、
    　前記複数のライトレジスタに保持された前記複数のライトデータにおける第１のデータ及び第２のデータの比率を判定する比率判定回路と、
    　前記第１のデータの書き込み時に使用する第１の電源電圧、及び第２のデータの書き込み時に使用する第２の電源電圧を発生する電圧レギュレータ回路と、
    　を備え、
    　前記電圧レギュレータ回路は、前記比率判定回路の出力に基づいて、前記第１の電源電圧及び前記第２の電源電圧のうち少なくとも一方の電流供給能力を制御する、半導体装置。
  2. 　前記電圧レギュレータ回路は、
    　前記第１の電源電圧及び前記第２の電源電圧のうち少なくとも一方に対して、
    　電流供給能力の異なる２以上のレギュレータ回路を備え、
    　前記比率判定回路の出力に基づいて、前記２以上のレギュレータ回路のうち、使用する前記レギュレータ回路を選択する、請求項１に記載の半導体装置。
  3. 　前記２以上のレギュレータ回路の出力トランジスタの電流駆動能力が互いに異なる、請求項２に記載の半導体装置。
  4. 　前記比率判定回路は、
    　内部配線と、
    　前記複数のライトレジスタが保持する前記複数のライトデータによりそれぞれ導通／非導通が制御される複数の第１スイッチ素子と、を備え、
    　前記複数の第１スイッチ素子の一端は、それぞれ前記内部配線と接続され、
    　前記内部配線は所定の電位でプリチャージされ、
    　前記プリチャージされた電荷を前記複数の第１スイッチ素子のうち、導通状態の前記第１スイッチ素子を介して放電したときの前記内部配線の電位により、前記比率を判定する、請求項２または３に記載の半導体装置。
  5. 　前記比率判定回路において、
    　前記複数の第１スイッチ素子のそれぞれに対して、直列に定電流源が接続されている、請求項４に記載の半導体装置。
  6. 　前記比率判定回路は、
    　２つの入力端子の電位を比較する１以上のコンパレータをさらに備え、
    　各々の前記コンパレータの一方の入力端子に比率検出用配線が接続され、
    　各々の前記コンパレータの他方の入力端子に１以上の基準電位のいずれかが供給され、
    　各々の前記コンパレータの出力に基づいて、前記比率検出用配線の電位と前記１以上の基準電位との大小関係を出力する、請求項４または５に記載の半導体装置。
  7. 　前記比率判定回路は、遅延回路をさらに備え、
    　前記プリチャージを終えたタイミングから前記遅延回路により発生された遅延時間後に、前記コンパレータによる比較を行う、請求項６に記載の半導体装置。
  8. 　前記電圧レギュレータ回路は、
    　前記比率判定回路が出力する前記大小関係に応じて、前記２以上のレギュレータ回路のうち、使用する前記レギュレータ回路を選択する、請求項６または７に記載の半導体装置。
  9. 　前記電圧レギュレータ回路は、
    　前記第１の電源電圧に対する前記電流供給能力の異なる２以上のレギュレータ回路と、前記第２の電源電圧に対する１つのみのレギュレータ回路を備え、
    　前記第１及び第２のデータ其々に対応する前記複数のメモリセルに、前記第２の電源電圧を供給して前記第２のデータの書き込みを行った後、前記第１のデータに対応するメモリセルに、前記第１の電源電圧を供給して前記第１のデータの書き込みを行う、請求項２に記載の半導体装置。
  10. 　前記電圧レギュレータ回路は、
    　前記第２の電源電圧に対する前記電流供給能力の異なる２以上のレギュレータ回路と、前記第１の電源電圧に対する１つのみのレギュレータ回路を備え、
    　前記第１及び第２のデータ其々に対応する前記複数のメモリセルに、前記第１の電源電圧を供給して前記第１のデータの書き込みを行った後、前記第２のデータに対応するメモリセルに、前記第２の電源電圧を供給して前記第２のデータの書き込みを行う、請求項２に記載の半導体装置。
  11. 　前記メモリセルは、前記第１及び第２のデータに其々対応して、互いに異なる抵抗状態に書き込まれる抵抗変化型素子を有する、請求項１乃至１０のいずれか一に記載の半導体装置。
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